JP5303148B2 - 交互ガス供給による選択的エピタキシープロセス - Google Patents

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Description

発明の背景
発明の分野
[0001]本発明の実施形態は、一般的に、電子製造プロセス及びデバイスの分野に関し、より詳細には、電子デバイスを形成する間にシリコン含有膜を堆積する方法に関する。
関連技術の説明
[0002]より小型のトランジスタが製造されるにつれて、極浅のソース／ドレイン接合を形成することが益々難題になりつつある。一般的に、１００ｎｍ以下のＣＭＯＳ（相補的金属酸化物半導体）デバイスは、接合深さが３０ｎｍ未満であることを要求する。シリコン含有材料（例えば、Ｓｉ、ＳｉＧｅ及びＳｉＣ）のエピ層（epilayers）を接合内に形成するために選択的エピタキシャル堆積がしばしば利用されている。選択的エピタキシャル堆積は、シリコン堀にエピ層の成長を許容し、誘電体エリアには成長させない。選択的エピタキシーは、バイポーラデバイスのエレベートソース／ドレイン、ソース／ドレイン延長部、コンタクトプラグ又はベース層堆積部のような半導体デバイス内で使用することができる。
[0003]一般に、選択的エピタキシープロセスは、堆積反応及びエッチング反応を伴う。これらの堆積及びエッチング反応は、エピタキシャル層及び多結晶層に対して相対的に異なる反応速度で同時に生じる。堆積プロセス中に、エピタキシャル層は、単結晶表面に形成され、一方、多結晶層は、少なくとも第２の層、例えば、既存の多結晶層又はアモルファス層に堆積される。しかしながら、堆積された多結晶層は、一般に、エピタキシャル層よりも速い速度でエッチングされる。それ故、エッチング剤ガスの濃度を変化させることにより、正味の選択的プロセスは、エピタキシー材料の堆積と、多結晶材料がもしあれば、その限定堆積とを生じさせる。例えば、選択的エピタキシープロセスは、単結晶シリコン表面にはシリコン含有材料のエピ層の形成を生じるが、スペーサーには堆積がなされないままのことがある。
[0004]シリコン含有材料の選択的エピタキシー堆積は、エレベートソース／ドレイン及びソース／ドレイン延長特徴部の形成中、例えば、シリコン含有ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスの形成中の有用な技術となっている。ソース／ドレイン延長特徴部は、シリコン表面をエッチングして窪んだソース／ドレイン特徴部を作り、その後、そのエッチングされた表面に、シリコンゲルマニウム（ＳｉＧｅ）材料のような選択的成長エピ層を充填することにより、製造される。選択的エピタキシーは、その場での(in-situ)ドーピングでほぼ完全なドープ剤活性化を許容し、後アニーリングプロセスが省略される。それ故、シリコンエッチング及び選択的エピタキシーにより接合深さを正確に定めることができる。他方、極浅のソース／ドレイン接合は、必然的に直列抵抗の増加を招く。また、ケイ化物生成中の接合の消費は、直列抵抗を更に増加させる。接合の消費を補償するために、エレベートソース／ドレインが接合上にエピタキシャルに及び選択的に成長される。通常、エレベートソース／ドレイン層は、非ドープのシリコンである。
[0005]しかしながら、現在の選択的エピタキシープロセスには、幾つかの欠点がある。現在のエピタキシープロセス中に選択性を維持するために、先駆物質の化学的濃度及び反応温度を堆積プロセス全体にわたり調節及び調整しなければならない。充分なシリコン先駆物質が管理されない場合には、エッチング反応が優勢となり、全体的なプロセスが低速化される。また、基板特徴部の有害なオーバーエッチングが生じることもある。充分なエッチング先駆物質が管理されない場合には、堆積反応が優勢となって、選択性を減少させ、基板表面にわたって単結晶及び多結晶材料を形成することがある。また、現在の選択的エピタキシープロセスは、通常、約８００℃、１０００℃又はそれ以上の高い反応温度を必要とする。このような高い温度も、基板表面に対して熱履歴の事柄やおそらく制御されない窒化反応が生じるために、製造プロセス中には望ましくない。
[0006]それ故、シリコン及びシリコン含有化合物を任意のドープ剤と共に選択的に且つエピタキシャルに堆積するためのプロセスが要望される。更に、このプロセスは、速い堆積速度を有し且つ約８００℃以下のプロセス温度を維持しながら種々の元素濃度をもつシリコン含有化合物を形成するための多様性がなければならない。
発明の概要
[0007]一実施形態において、基板表面上にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面、及び少なくとも第２表面、例えば、アモルファス表面又は多結晶表面を含む基板をプロセスチャンバー内に位置させるステップを備えた方法が提供される。基板は、堆積ガスに露出されて、単結晶表面にエピタキシャル層を形成すると共に、第２表面に多結晶層を形成する。堆積ガスは、シリコンソースと、少なくとも第２元素ソース、例えば、ゲルマニウムソース、炭素ソース又はその組み合せとを含むのが好ましい。その後、この方法は、更に、基板をエッチング剤ガスに露出させて、多結晶層がエピタキシャル層より速い速度でエッチングされるように多結晶層及びエピタキシャル層をエッチングするステップも備えている。更に、この方法は、基板を堆積ガス及びエッチング剤ガスに順次に繰り返し露出させながら、所定の厚みをもつシリコン含有材料を形成する堆積サイクルを含む。この実施形態の一実施例において、この方法は、更に、塩素ガスを含むエッチング剤ガスに基板を露出させるステップを備えている。
[0008]この実施形態の一実施例において、この方法は、単結晶表面及び第２表面を含む基板をプロセスチャンバー内に位置させるステップを備えている。プロセスチャンバーは、約５００℃から約７５０℃の範囲内の温度に加熱される。基板は、堆積ガスに露出され、その間に、単結晶表面にエピタキシャル層を、また、第２表面に多結晶層を堆積する。堆積ガスは、単結晶表面にエピタキシャル層を、また、第２表面に多結晶層を堆積するためにシリコンソース及び不活性キャリアガスを含む。その後、この方法は、更に、エッチング剤を含むエッチング剤ガス及び不活性キャリアガスに基板を露出させ、多結晶層をエピタキシャル層よりも速い速度でエッチングさせるステップを備えている。他の実施例では、堆積ガスは、シリコンソースと、二次化合物ソース又はドープ剤化合物とを含んでもよく、この化合物は、硼素、砒素、燐、アルミニウム、ガリウム、ゲルマニウム、炭素、又はその組み合せを含んでもよい。
[0009]別の実施形態において、基板表面にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面、及び少なくとも第２表面、例えば、アモルファス表面又は多結晶表面を含む基板をプロセスチャンバー内に位置させるステップを備えた方法が提供される。基板は、堆積ガスに露出されて、単結晶表面にエピタキシャル層を、また、第２表面に多結晶層を堆積する。この方法は、更に、基板を第２堆積ガスに露出させて、第１エピタキシャル層上に第２エピタキシャル層を、また、第１多結晶層上に第２多結晶層を堆積するステップを備えている。この第２堆積ガスは、硼素、砒素、燐、アルミニウム、ガリウム、ゲルマニウム、炭素、又はその組み合せを含んでもよい。その後、この方法は、更に、基板をエッチング剤ガスに露出させて、第１及び第２の多結晶層を、第１及び第２のエピタキシャル層よりも速い速度でエッチングするステップを備えている。この方法は、更に、基板を堆積ガス及びエッチング剤ガスに繰り返し露出させながら、所定厚みをもつシリコン含有材料を形成することを含む堆積サイクルを備えている。
[0010]別の実施形態において、基板表面にシリコン含有材料をエピタキシャル形成する方法であって、単結晶表面及び少なくとも第２の表面を含む基板をプロセスチャンバー内に位置させるステップと、基板を堆積ガスに露出させて、単結晶表面にエピタキシャル層を、また、第２表面に多結晶層を形成するステップとを備えた方法が提供される。基板は、その後、塩素を含むエッチングガスに露出されて、多結晶層をエピタキシャル層よりも速い速度でエッチングさせる。一実施形態では、堆積サイクルは、基板を堆積ガス及びエッチングガスに順次に露出させることを含み、また、多数のサイクルを実行して、基板上にシリコン含有材料を形成する。第２表面は、アモルファス表面、多結晶表面、又はその組み合せを含んでもよく、更に、堆積ガスは、シリコンソースと、少なくとも第２の元素ソースとを含み、この元素ソースは、ゲルマニウムソース、炭素ソース、又はその組み合せを含む。一実施例において、堆積ガスは、シリコンソース及びゲルマニウムソースを含む。別の実施例において、堆積ガスは、シリコンソース及び炭素ソースを含む。別の実施例において、堆積ガスは、シリコンソース、ゲルマニウムソース、及び炭素ソースを含む。
[0011]本発明の上述した特徴を詳細に理解できるように、前記で簡単に要約した本発明を、添付図面に幾つか示された実施形態を参照して、より詳細に説明する。しかしながら、添付図面は、本発明の典型的な実施形態を示すに過ぎず、それ故、本発明の範囲を何ら限定するものではなく、本発明は、他の等しく有効な実施形態も受け入れられることに注意されたい。
詳細な説明
[0016]本発明の実施形態は、一般的に、電子デバイスの製造中に基板の単結晶表面上にシリコン含有材料を選択的に且つエピタキシャルに堆積するプロセスを提供する。単結晶表面（例えば、シリコン又はシリコンゲルマニウム）と、少なくとも二次表面、例えば、アモルファス表面及び／又は多結晶表面（例えば、酸化物又は窒化物）とを含むパターン化された基板が、エピタキシャルプロセスに露出されて、単結晶表面上にエピタキシャル層を形成するが、二次表面上には多結晶層を限定的に形成するか又は形成しない。また、交互ガス供給（ＡＧＳ）プロセスとも称されるエピタキシャルプロセスは、希望の厚みのエピタキシャル層が成長するまで堆積プロセス及びエッチングプロセスのサイクルを繰り返すことを含む。
[0017]堆積プロセスは、基板表面を、少なくともシリコンソース及びキャリアガスを含む堆積ガスに露出させることを含む。また、堆積ガスは、ゲルマニウムソース又は炭素ソース、及びドープ剤ソースを含んでもよい。堆積プロセス中に、基板の単結晶表面上にはエピタキシャル層が形成される一方、二次表面、例えば、アモルファス表面、多結晶表面、又はその組み合せ上には多結晶層が形成される。その後、基板がエッチングガスに露出される。エッチングガスは、キャリアガス、及びエッチング剤、例えば、塩素ガス又は塩化水素を含む。エッチングガスは、堆積プロセス中に堆積されたシリコン含有材料を除去する。エッチングプロセス中に、多結晶層は、エピタキシャル層よりも速い速度で除去される。それ故、堆積及びエッチングプロセスの正味の結果として、単結晶表面上にエピタキシャル成長されたシリコン含有材料が形成される一方、二次表面における多結晶シリコン含有材料の成長は、もしあっても、最小にされる。堆積及びエッチングプロセスのサイクルを必要に応じて繰り返して、希望の厚みのシリコン含有材料を得ることができる。本発明の実施形態により堆積できるシリコン含有材料は、シリコン、シリコンゲルマニウム、シリコン炭素、シリコンゲルマニウム炭素、又はそのドープ剤変形体を含む。
[0018]ＡＧＳプロセスの一実施例では、プロセス中に約８００℃より低い温度でエッチング剤として塩素ガスを使用することができる。一般に、堆積プロセスは、エッチング反応よりも低い温度で行うことができる。というのは、エッチング剤は、活性化するのにしばしば高い温度を必要とするからである。例えば、シランは、約５００℃以下でシリコンを堆積するように熱的に分解できるが、塩化水素は、有効なエッチング剤として働くために約７００℃以上の活性化温度を必要とする。それ故、ＡＧＳプロセス中に塩化水素が使用される場合には、全体的なプロセス温度は、エッチング剤を活性化するのに必要な高い温度により決められる。塩素は、必要な全体的プロセス温度を下げることにより全ＡＧＳプロセスに貢献する。塩素は、約５００℃程度の温度で活性化できる。それ故、塩素をエッチング剤としてＡＧＳプロセスに組み込むことにより、全体的なＡＧＳプロセス温度は、塩化水素をエッチング剤として使用するプロセスに対して、著しく低下することができ、例えば、２００℃から３００℃低下することができる。また、塩素は、塩化水素よりもシリコン含有材料を迅速にエッチングする。それ故、塩素のエッチング剤は、ＡＧＳプロセスの全体的な速度を高める。
[0019]ＡＧＳプロセスの別の実施例では、水素のような慣習的なキャリアガスに代わって、窒素のような不活性ガスが、堆積及びエッチングプロセス中に、キャリアガスとして使用される。不活性キャリアガスの使用は、ＡＧＳプロセス中に多数の属性を有する。その１つとして、不活性キャリアガスは、シリコン含有材料の堆積速度を高めることができる。堆積プロセス中に水素をキャリアガスとして使用できるが、水素は、基板に吸着するか又はそれと反応を生じて水素成端表面を形成する傾向がある。水素成端表面は、裸のシリコン表面よりも非常にゆっくりと反応してエピタキシャル成長する。それ故、不活性キャリアガスの使用は、堆積反応に悪影響を及ぼさずに堆積速度を高める。
[0020]アルゴン又はヘリウムのような希ガスを不活性キャリアガスとして使用できるが、窒素は、経済的に好ましい不活性キャリアガスである。窒素は、一般に、水素、アルゴン又はヘリウムよりも著しく低廉である。窒素をキャリアガスとして使用することから生じ得る１つの欠点は、堆積プロセス中に基板上で材料の窒化作用が生じることである。しかしながら、窒素をこのように活性化するには、８００℃より高い温度が要求されることがある。それ故、窒素は、窒素活性化スレッシュホールドより低い温度で行なわれるＡＧＳプロセスにおいて不活性キャリアガスとして使用されるのが効果的である。塩素をエッチング剤として、また、窒素をキャリアガスとして使用する合成作用は、全ＡＧＳプロセスの速度を著しく高める。
[0021]本出願全体にわたり、「シリコン含有」材料、化合物、膜又は層といった用語は、少なくともシリコンを含む組成を包含すると解釈されるべきであり、また、ゲルマニウム、炭素、硼素、砒素、燐、ガリウム、及び／又はアルミニウムを含んでもよい。シリコン含有材料、化合物、膜又は層内には、金属、ハロゲン、又は水素のような他の元素を、通常、パーツ・パー・ミリオン（ｐｐｍ）濃度で合体してもよい。シリコン含有材料の化合物又は合金は、省略形で表わしてもよく、例えば、シリコンがＳｉで、シリコンゲルマニウムがＳｉＧｅで、シリコン炭素がＳｉＣで、シリコンゲルマニウム炭素がＳｉＧｅＣというようにしてもよい。省略形は、化学量論的関係をもつ化学式を表わすものでもないし、シリコン含有材料の特定の還元／酸化状態を表わすものでもない。
[0022]図１は、シリコン含有層を堆積するのに使用されるエピタキシャルプロセス１００の一実施例を示す。このプロセス１００は、パターン化された基板をプロセスチャンバーにロードし、プロセスチャンバー内の条件を希望の温度及び圧力に調整するステップ１１０を含む。ステップ１２０は、堆積プロセスを行なって、基板の単結晶表面にエピタキシャル層を形成する一方、基板のアモルファス表面又は多結晶表面に多結晶層を形成する。ステップ１３０の間に、堆積プロセスが終了される。ステップ１４０は、基板の表面をエッチングするエッチングプロセスを行なう。好ましくは、多結晶層は、エピタキシャル層よりも速い速度でエッチングされる。エッチングステップは、多結晶層を最小にするか又は完全に除去するが、エピタキシャル層は、縁部分しか除去されない。ステップ１５０の間に、エッチングプロセスが終了される。エピタキシャル層、及びもしあれば、多結晶層の厚みが、ステップ１６０の間に決定される。エピタキシャル層又は多結晶層の所定の厚みが達成された場合には、エピタキシャルプロセス１００は、ステップ１７０で終了される。しかしながら、所定の厚みが達成されない場合には、エピタキシャル層又は多結晶層に対して所定の厚みが達成されるまで、ステップ１２０−１６０が１つのサイクルとして繰り返される。
[0023]パターン化された基板がステップ１１０の間にプロセスチャンバーにロードされる。パターン化された基板とは、基板表面内又はその上に電子的特徴部が形成された基板である。パターン化された基板は、通常、単結晶表面と、単結晶ではない少なくとも１つの二次表面、例えば、多結晶又はアモルファス表面とを含む。単結晶表面は、裸の結晶基板、或いは通常、シリコン、シリコンゲルマニウム又はシリコン炭素のような材料で作られる堆積された単結晶層を含む。多結晶又はアモルファス表面は、誘電体材料、例えば、酸化物又は窒化物、特に、酸化シリコン又は窒化シリコン、並びにアモルファスシリコン表面を含むことができる。
[0024]エピタキシャルプロセス１００は、パターン化された基板を収容するプロセスチャンバーをステップ１１０の間に所定の温度及び圧力に調整することにより開始される。温度は、特別に行なわれるプロセスに対して仕立てられる。一般に、プロセスチャンバーは、エピタキシャルプロセス１００全体にわたり一貫した温度に維持される。しかしながら、幾つかのステップは、様々な温度で行われてもよい。プロセスチャンバーは、約２５０℃から約１０００℃、好ましくは約５００℃から約８００℃、更に好ましくは、約５５０℃から約７５０℃の範囲内の温度に保持される。エピタキシャルプロセス１００を行なうのに適した温度は、ステップ１２０及び１４０中にシリコン含有材料を堆積及び／又はエッチングするのに使用される特定の先駆物質に依存し得る。１つの実施例では、塩素（Ｃｌ２）ガスが、より一般的なエッチング剤を使用するプロセスより低い温度においてシリコン含有材料のエッチング剤として非常に良好に機能することが分かった。それ故、１つの実施例では、プロセスチャンバーは、約７５０℃以下、好ましくは、約６５０℃以下、更に好ましくは、約５５０℃以下の温度に予熱することができる。プロセスチャンバーは、通常、約０．１トールから約２００トール、好ましくは、約１トールから約５０トールの範囲内の圧力に加圧される。この圧力は、プロセスステップ１１０−１６０中及びそれらステップとステップとの間に変動し得るが、一般的に一定に維持される。
[0025]堆積プロセスは、ステップ１２０中に行なわれる。パターン化された基板が堆積ガスに露出されて、単結晶表面上にエピタキシャル層を形成する一方、二次表面上に多結晶層を形成する。基板は、約０．５秒から約３０秒、好ましくは約１秒から約２０秒、更に好ましくは、約５秒から約１０秒の範囲内の時間周期中に堆積ガスに露出される。堆積プロセスの特定の露出時間は、ステップ１４０のエッチングプロセス中の露出時間、並びにそのプロセスに使用される特定の先駆物質及び温度に関連して決定される。一般に、基板は、最大厚みのエピタキシャル層を形成する一方、その後のステップ１４０中に容易にエッチング除去できる最小厚みの多結晶層を形成するに足る長さで堆積ガスに露出される。
[0026]堆積ガスは、少なくともシリコンソース及びキャリアガスを含み、また、少なくとも１つの二次元素ソース、例えば、ゲルマニウムソース及び／又は炭素ソースを含んでもよい。また、堆積ガスは、更に、ドープ剤のソースをなすドープ剤化合物、例えば、硼素、砒素、燐、ガリウム、及び／又はアルミニウムを含んでもよい。別の実施形態では、堆積ガスは、少なくとも１つのエッチング剤、例えば、塩化水素、又は塩素を含んでもよい。
[0027]シリコンソースは、通常、約５標準立方センチメートル／分（ｓｃｃｍ）から約５００ｓｃｃｍ、好ましくは、約１０ｓｃｃｍから約３００ｓｃｃｍ、更に好ましくは、約５０ｓｃｃｍから約２００ｓｃｃｍの範囲内の割合でプロセスチャンバーに送り込まれ、例えば、約１００ｓｃｃｍで送り込まれる。シリコン含有化合物を堆積するための堆積ガスに有用なシリコンソースは、シラン、ハロゲン化シラン、及びオルガノシランを含む。シランは、シラン（ＳｉＨ４）と、実験式ＳｉｘＨ（２ｘ＋２）をもつより高次のシラン、例えば、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、及びテトラシラン（Ｓｉ４Ｈ１０）、並びに他のものを含む。ハロゲン化シランは、Ｘ’＝Ｆ、Ｃｌ、Ｂｒ又はＩとすれば、実験式Ｘ’ｙＳｉｘＨ（２ｘ＋２−ｙ）をもつ化合物、例えば、ヘクサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラクロロシラン（ＳｉＣｌ４）、ジクロロシラン（Ｃｌ２ＳｉＨ２）、及びトリクロロシラン（Ｃｌ３ＳｉＨ）を含む。オルガノシランは、Ｒ＝メチル、エチル、プロピル又はブチルとすれば、実験式ＲｙＳｉｘＨ（２ｘ＋２−ｙ）をもつ化合物、例えば、メチルシラン（（ＣＨ３）ＳｉＨ３）、ジメチルシラン（（ＣＨ２）２ＳｉＨ２）、エチルシラン（（ＣＨ３ＣＨ２）ＳｉＨ３）、メチルジシラン（（ＣＨ３）Ｓｉ２Ｈ５）、ジメチルシラン（（ＣＨ３）２Ｓｉ２Ｈ４）、及びヘクサメチルジシラン（（ＣＨ３）６Ｓｉ２）を含む。オルガノシラン化合物は、堆積されるシリコン含有化合物に炭素を合体する実施形態では、効果的なシリコンソース及び炭素ソースであると分かった。好ましいシリコンソースは、シラン、ジクロロシラン及びジシランを含む。
[0028]シリコンソースは、通常、キャリアガスと共にプロセスチャンバーへ送り込まれる。キャリアガスは、約１ｓｌｍ（標準リットル／分）から約１００ｓｌｍ、好ましくは、約５ｓｌｍから約７５ｓｌｍ、更に好ましくは、約１０ｓｌｍから約５０ｓｌｍまでの流量を有し、例えば、約２５ｓｌｍの流量を有する。キャリアガスは、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム、又はその組み合せを含んでもよい。不活性キャリアガスが好ましく、これは、窒素、アルゴン、ヘリウム、又はその組み合せを含む。キャリアガスは、エピタキシャルプロセス１００中に使用される化学的先駆物質又はプロセス温度に基づいて選択されてもよい。通常、キャリアガスは、各ステップ１１０−１５０全体にわたり同じである。しかしながら、ある実施形態では、特定のステップに異なるキャリアガスを使用してもよい。例えば、ステップ１２０におけるシリコンソース及びステップ１４０におけるエッチング剤と共に窒素をキャリアガスとして使用してもよい。
[0029]低温（例えば、＜８００℃）プロセスを特徴とする実施形態では、窒素がキャリアガスとして使用されるのが好ましい。低温プロセスが利用できる理由の一部は、ステップ１４０で更に述べるエッチングプロセスに塩素ガスが使用されるからである。窒素は、低温堆積プロセス中不活性のままである。それ故、窒素は、低温プロセス中に堆積されたシリコン含有材料に合体されない。また、窒素キャリアガスは、水素キャリアガスのように水素成端表面を形成しない。水素キャリアガスが基板表面に吸着することで形成される水素成端表面は、シリコン含有層の成長率を阻止する。最終的に、低温プロセスは、窒素が水素、アルゴン又はヘリウムより遥かに低廉であるので、キャリアガスとしての窒素の経済的効果を取り入れることができる。
[0030]ステップ１２０中に使用される堆積ガスも、少なくとも１つの二次元素ソース、例えば、ゲルマニウムソース及び／又は炭素ソースを含むことができる。ゲルマニウムソースは、シリコンソース及びキャリアガスと共にプロセスチャンバーへ追加されて、シリコン含有化合物、例えば、シリコンゲルマニウム材料を形成することができる。ゲルマニウムソースは、通常、約０．１ｓｃｃｍから約２０ｓｃｃｍ、好ましくは、約０．５ｓｃｃｍから約１０ｓｃｃｍ、更に好ましくは、約１ｓｃｃｍから約５ｓｃｃｍの範囲内の割合でプロセスチャンバーへ送り込まれ、例えば、約２ｓｃｃｍの割合で送り込まれる。シリコン含有化合物を堆積するのに有用なゲルマニウムソースは、ゲルマン（ＧｅＨ４）、より高次のゲルマン及びオルガノゲルマンを含む。より高次のゲルマンは、実験式ＧｅｘＨ（２ｘ＋２）をもつ化合物、例えば、ジゲルマン（Ｇｅ２Ｈ６）、トリゲルマン（Ｇｅ３Ｈ８）、及びテトラゲルマン（Ｇｅ４Ｈ１０）、並びに他のものを含む。オルガノゲルマンは、メチルゲルマン（（ＣＨ３）ＧｅＨ３）、ジメチルゲルマン（（ＣＨ３）２ＧｅＨ２）、エチルゲルマン（（ＣＨ３ＣＨ２）ＧｅＨ３）、メチルジゲルマン（（ＣＨ３）Ｇｅ２Ｈ５）、ジメチルジゲルマン（（ＣＨ３）Ｇｅ２Ｈ４）、及びヘクサメチルジゲルマン（（ＣＨ３）６Ｇｅ２）のような化合物を含む。ゲルマン及びオルガノゲルマン化合物は、これら実施形態において、堆積されたシリコン含有化合物、即ちＳｉＧｅ及びＳｉＧｅＣ化合物にゲルマニウム及び炭素を合体する間に、効果的なゲルマニウムソース及び炭素ソースであることが分かった。エピタキシャル層のゲルマニウム濃度は、約１原子パーセント（ａｔ％）から約３０ａｔ％の範囲内であり、例えば、約２０ａｔ％である。ゲルマニウム濃度は、エピタキシャル層内で等級付けされてもよく、好ましくは、エピタキシャル層の下部の方がエピタキシャル層の上部より高いゲルマニウム濃度となるように等級付けされてもよい。
[0031]或いは又、炭素ソースをステップ１２０中にシリコンソース及びキャリアガスと共にプロセスチャンバーに追加して、シリコン含有化合物、例えば、シリコン炭素材料を形成することができる。炭素ソースは、通常、約０．１ｓｃｃｍから約２０ｓｃｃｍ、好ましくは、約０．５ｓｃｃｍから約１０ｓｃｃｍ、更に好ましくは、約１ｓｃｃｍから約５ｓｃｃｍの範囲内の割合でプロセスチャンバーに送り込まれ、例えば、約２ｓｃｃｍで送り込まれる。シリコン含有化合物を堆積するのに有用な炭素ソースは、オルガノシラン、エチル、プロピル及びブチルのアルキル、アルケン及びアルキンを含む。このような炭素ソースは、メチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３）２ＳｉＨ２）、エチルシラン（ＣＨ３ＣＨ２ＳｉＨ３）、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、エチン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、ブチン（Ｃ４Ｈ６）、及び他のものを含む。エピタキシャル層の炭素濃度は、約２００ｐｐｍから約５ａｔ％、好ましくは、約１ａｔ％から約３ａｔ％の範囲内であり、例えば、１．５ａｔ％である。一実施形態において、炭素濃度は、エピタキシャル層内で等級付けされてもよく、好ましくは、エピタキシャル層の下部の方がエピタキシャル層の上部より高い炭素濃度となるように等級付けされてもよい。或いは又、ゲルマニウムソース及び炭素ソースの両方をステップ１２０中にシリコンソース及びキャリアガスと共にプロセスチャンバーへ追加して、シリコン含有化合物、例えば、シリコンゲルマニウム炭素材料を形成することができる。
[0032]ステップ１２０中に使用される堆積ガスは、更に、硼素、砒素、燐、ガリウム又はアルミニウムのような元素ドープ剤のソースをなすために少なくとも１つのドープ剤化合物を含んでもよい。ドープ剤は、堆積されるシリコン含有化合物に、電子デバイスで要求される制御された希望の経路における方向性電子流のような種々の導電特性を与える。シリコン含有化合物の膜に特定のドープ剤をドープして、希望の導電特性を得る。一実施例では、シリコン含有化合物は、例えば、ジボランを使用して、約１０１５原子／ｃｍ３から約１０２１原子／ｃｍ３の範囲内の濃度で硼素を添加することにより、ｐ型にドープされる。一実施例では、ｐ型ドープ剤は、少なくとも５ｘ１０１９原子／ｃｍ３の濃度を有する。別の実施例では、ｐ型ドープ剤は、約１ｘ１０２０原子／ｃｍ３から約２．５ｘ１０２１原子／ｃｍ３の範囲内である。また、別の実施例では、シリコン含有化合物は、例えば、燐及び／又は砒素により、約１０１５原子／ｃｍ３から約１０２１原子／ｃｍ３の範囲内の濃度で、ｎ型にドープされる。
[0033]ドープ剤ソースは、通常、ステップ１２０中に、約０．１ｓｃｃｍから約２０ｓｃｃｍ、好ましくは、約０．５ｓｃｃｍから約１０ｓｃｃｍ、更に好ましくは、約１ｓｃｃｍから約５ｓｃｃｍの範囲内の割合でプロセスチャンバーへ送り込まれ、例えば、約２ｓｃｃｍの割合で送り込まれる。ドープ剤ソースとして有用な硼素含有ドープ剤は、ボラン及びオルガノボランを含む。ボランは、ボラン、ジボラン（Ｂ２Ｈ６）、トリボラン、テトラボラン、及びペンタボランを含み、一方、アルキルボランは、Ｒ＝メチル、エチル、プロピル又はブチルとし、ｘ＝１、２又は３とすれば、実験式ＲｘＢＨ（３−ｘ）をもつ化合物を含む。アルキルボランは、トリメチルボラン（（ＣＨ３）３Ｂ）、ジメトルボラン（（ＣＨ３）２ＢＨ）、トリエチルボラン（（ＣＨ３ＣＨ２）３Ｂ）、及びジエチルボラン（（ＣＨ３ＣＨ２）２ＢＨ）を含む。また、ドープ剤は、Ｒ＝メチル、エチル、プロピル又はブチルとし、ｘ＝１、２又は３とすれば、実験式ＲｘＰＨ（３−ｘ）をもつような砒素（ＡｓＨ３）、ホスフィン（ＰＨ３）、及びアルキルホスフィンを含んでもよい。アルキルホスフィンは、トリメチルホスフィン（（ＣＨ３）３Ｐ）、ジメチルホスフィン（（ＣＨ３）２ＰＨ）、トリエチルホスフィン（（ＣＨ３ＣＨ２）３Ｐ）、及びジエチルホスフィン（（ＣＨ３ＣＨ２）２ＰＨ）を含む。アルミニウム及びガリウムドープ剤ソースは、Ｍ＝Ａｌ又はＧａとし、Ｒ＝メチル、エチル、プロピル又はブチルとし、Ｘ＝Ｃｌ又はＦとし、ｘ＝０、１、２又は３とすれば、実験式ＲｘＭＸ（３−ｘ）で示されるようなアルキル化及び／又はハロゲン化派生物を含んでもよい。アルミニウム及びガリウムドープ剤ソースは、例えば、トリメチルアルミニウム（Ｍｅ３Ａｌ）、トリエチルアルミニウム（Ｅｔ３Ａｌ）、ジメチルアルミニウムクロライド（Ｍｅ２ＡｌＣｌ）、塩化アルミニウム（ＡｌＣｌ３）、トリメチルガリウム（Ｍｅ３Ｇａ）、トリエチルガリウム（Ｅｔ３Ｇａ）、ジメチルガリウムクロライド（Ｍｅ２ＧａＣｌ）、塩化ガリウム（ＧａＣｌ３）、又はその派生物を含む。
[0034]ステップ１３０中に、堆積プロセスが終了される。一実施例では、プロセスチャンバーをパージガス又はキャリアガスでフラッシュすることができ、及び／又はプロセスチャンバーを真空ポンプで排気することができる。パージ及び／又は排気プロセスは、余計な堆積ガス、反応副産物及び他の汚染物を除去する。別の実施例では、堆積プロセスが終了すると、プロセスチャンバーをパージ及び／又は排気せずに、ステップ１４０のエッチングプロセスが直ちに開始される。
[0035]ステップ１４０のエッチングプロセスは、ステップ１２０中に堆積されたシリコン含有材料を基板表面から除去する。エッチングプロセスは、エピタキシャル又は単結晶材料と、アモルファス又は多結晶材料との両方を除去する。基板表面に多結晶層が堆積されていれば、それが、エピタキシャル層より速い速度で除去される。エッチングプロセスの時間幅は、基板の希望のエリアに選択的に形成されるエピタキシャル層の正味堆積を生じるように、堆積プロセスの時間幅とバランスされる。それ故、ステップ１２０の堆積プロセス及びステップ１４０のエッチングプロセスの正味の結果は、選択的及びエピタキシャルに成長されるシリコン含有材料を形成する一方、多結晶シリコン含有材料の成長がもしあれば、それを最小にすることである。
[0036]ステップ１４０の間に、約１０秒から約９０秒、好ましくは、約２０秒から約６０秒、更に好ましくは、約３０秒から約４５秒の範囲内の時間周期中、基板がエッチングガスに露出される。エッチングガスは、少なくとも１つのエッチング剤及びキャリアガスを含む。エッチング剤は、通常、約１０ｓｃｃｍから約７００ｓｃｃｍ、好ましくは、約５０ｓｃｃｍから約５００ｓｃｃｍ、更に好ましくは、約１００ｓｃｃｍから約４００ｓｃｃｍの範囲内の割合でプロセスチャンバーへ送り込まれ、例えば、約２００ｓｃｃｍの割合で送り込まれる。エッチングガスに使用されるエッチング剤は、塩素（Ｃｌ２）、塩化水素（ＨＣｌ）、三塩化硼素（ＢＣｌ３）、四塩化炭素（ＣＣｌ４）、クロロトリフルオライド（ＣｌＦ３）、又はその組み合せを含むことができる。塩素又は塩化水素をエッチング剤として使用するのが好ましい。
[0037]エッチング剤は、通常、キャリアガスと共にプロセスチャンバーへ送り込まれる。キャリアガスは、約１ｓｌｍから約１００ｓｌｍ、好ましくは、約５ｓｌｍから約７５ｓｌｍ、更に好ましくは、約１０ｓｌｍから約５０ｓｌｍの範囲内の流量を有し、例えば、約２５ｓｌｍの流量を有する。キャリアガスは、窒素、水素、アルゴン、ヘリウム、又はその組み合せを含んでもよい。ある実施形態では、不活性キャリアガスが好ましく、これは、窒素、アルゴン、ヘリウム、又はその組み合せを含む。キャリアガスは、エピタキシャルプロセス１００中に使用される化学的先駆物質又はプロセス温度に基づいて選択されてもよい。通常、各ステップ１１０−１５０全体にわたり同じキャリアガスが使用される。しかしながら、ある実施形態では、エッチングプロセス中に、堆積プロセスに使用されたものとは異なるキャリアガスが使用されてもよい。一実施形態では、特に、ＡＧＳプロセスが低温（例えば、＜８００℃）で行なわれるときに、好ましいエッチング剤は塩素ガスである。例えば、あるエッチングガスは、塩素をエッチング剤として及び窒素をキャリアガスとして含み、約５００℃から約７５０℃の範囲内の温度で基板表面に露出される。別の実施例では、塩素及び窒素を含むエッチングガスが、約２５０℃から約５００℃の範囲内の温度で基板表面に露出される。
[0038]エッチングプロセスは、ステップ１５０の間に終了される。一実施例では、プロセスチャンバーをパージガス又はキャリアガスでフラッシュすることができ、及び／又はプロセスチャンバーを真空ポンプで排気することができる。パージ及び／又は排気プロセスは、余計なエッチングガス、反応副産物及び他の汚染物を除去する。別の実施例では、エッチングプロセスが終了すると、プロセスチャンバーをパージ及び／又は排気せずに、ステップ１６０が直ちに開始される。
[0039]エピタキシャル層及び多結晶層の厚みは、ステップ１６０の間に決定することができる。所定の厚みが達成された場合には、エピタキシャルプロセス１００がステップ１７０において終了される。しかしながら、所定の厚みが達成されない場合には、所定の厚みが達成されるまでステップ１２０−１６０が１つのサイクルとして繰り返される。エピタキシャル層は、通常、約１０Åから約２０００Å、好ましくは、約１００Åから約１５００Å、更に好ましくは、約４００Åから約１２００Åの範囲内の厚み、例えば、約８００Åの厚みをもつように成長される。多結晶層は、通常、原子層から約５００Åまでの範囲内の厚みで堆積される。エピタキシャルシリコン含有層又は多結晶シリコン含有層の希望厚み又は所定厚みは、特定の製造プロセスに対して特有のものである。一実施例では、エピタキシャル層が所定の厚みに到達すると、多結晶層が厚くなり過ぎることがある。過剰な多結晶層は、ステップ１２０及び１３０をスキップしてステップ１４０−１６０を繰り返すことにより更にエッチングすることができる。
[0040]図２Ａ−図２Ｅに示す一実施例では、シリコン含有層が基板の表面にエピタキシャルに且つ選択的に堆積されるようにしてＭＯＳＦＥＴデバイス内にソース／ドレイン延長部が形成される。図２Ａは、基板２３０の表面にイオンを注入することにより形成されたソース／ドレイン領域２３２を示している。ソース／ドレイン領域２３２のセグメントは、ゲート酸化物層２３５及びスペーサー２３４に形成されたゲート２３６により橋絡される。ソース／ドレイン延長部を形成するために、ソース／ドレイン領域２３２の一部分がエッチングされ湿式清掃されて、図２Ｂのように、くぼみ２３８を形成する。ソース／ドレイン領域２３２の一部分をエッチングする前にハードマスクを堆積することによりゲート２３６のエッチングを回避することができる。
[0041]図２Ｃは、ここに述べるエピタキシャルプロセスの一実施形態を示すもので、シリコン含有エピタキシャル層２４０及び任意の多結晶層２４２が、スペーサー２３４上に堆積を生じることなく、同時に且つ選択的に堆積される。多結晶層２４２は、エピタキシャルプロセス１００のステップ１２０及び１４０において堆積及びエッチングプロセスを調整することによりゲート２３６上に任意に形成される。或いは又、シリコン含有エピタキシャル層２４０がソース／ドレイン領域２３２に堆積されるときに、多結晶層２４２がゲート２３６から連続的にエッチング除去される。
[0042]別の実施例では、シリコン含有エピタキシャル層２４０及び多結晶層２４２は、ゲルマニウム濃度が約１ａｔ％から約５０ａｔ％の範囲内で、好ましくは、約２４ａｔ％以下であるようなＳｉＧｅ含有層である。種々の量のシリコン及びゲルマニウムを含む多数のＳｉＧｅ含有層を積み重ねて、元素濃度が等級付けされたシリコン含有エピタキシャル層２４０を形成することができる。例えば、第１のＳｉＧｅ層は、ゲルマニウム濃度が約１５ａｔ％から約２５ａｔ％の範囲で堆積することができ、また、第２のＳｉＧｅ層は、ゲルマニウム濃度が約２５ａｔ％から約３５ａｔ％の範囲で堆積することができる。
[0043]別の実施例では、シリコン含有エピタキシャル層２４０及び多結晶層２４２は、炭素濃度が約２００ｐｐｍから約５ａｔ％の範囲で、好ましくは、約３ａｔ％以下であり、また、好ましくは、約１ａｔ％から約２ａｔ％で、例えば、約１．５ａｔ％であるようなＳｉＣ含有層である。別の実施形態では、シリコン含有エピタキシャル層２４０及び多結晶層２４２は、ゲルマニウム濃度が約１ａｔ％から約５０ａｔ％の範囲内で、好ましくは、約２４ａｔ％以下であり、且つ炭素濃度が約２００ｐｐｍから約５ａｔ％で、好ましくは、約３ａｔ％以下であり、更に好ましくは、約１ａｔ％から約２ａｔ％で、例えば、約１．５ａｔ％であるようなＳｉＧｅＣ含有層である。
[0044]Ｓｉ、ＳｉＧｅ、ＳｉＣ又はＳｉＧｅＣを含む多数の層を異なる順序で堆積して、シリコン含有エピタキシャル層２４０内に等級付けされた元素濃度を形成することができる。シリコン含有層は、一般に、濃度が約１ｘ１０１９原子／ｃｍ３から約２．５ｘ１０２１原子／ｃｍ３、好ましくは、約５ｘ１０１９原子／ｃｍ３から約２ｘ１０２０原子／ｃｍ３の範囲内であるドープ剤（例えば、硼素、砒素、燐、ガリウム又はアルミニウム）でドープされる。シリコン含有材料の個々の層に添加されるドープ剤は、等級付けされたドープ剤を形成する。例えば、シリコン含有エピタキシャル層２４０は、ドープ剤濃度（例えば、硼素）が約５ｘ１０１９原子／ｃｍ３から約１ｘ１０２０原子／ｃｍ３の範囲の第１のＳｉＧｅ含有層と、ドープ剤濃度（例えば、硼素）が約１ｘ１０２０原子／ｃｍ３から約２ｘ１０２０原子／ｃｍ３の範囲の第２のＳｉＧｅ含有層とを堆積することにより形成される。
[0045]ＳｉＣ含有層及びＳｉＧｅＣ含有層に合体された炭素は、一般に、シリコン含有層の堆積の直後に結晶格子の格子間サイトに配置される。格子間炭素含有量は、約１０ａｔ％以下であり、好ましくは、約５ａｔ％未満であり、更に好ましくは、約１ａｔ％から約３ａｔ％であり、例えば、約２ａｔ％である。シリコン含有エピタキシャル層２４０は、格子間炭素の全部でないまでもその少なくとも一部分を、結晶格子の代用サイトに合体させるようにアニールすることができる。アニールプロセスは、迅速熱プロセス（ＲＴＰ）のようなスパイクアニール、レーザアニール、又は熱アニールであって、酸素、窒素、水素、アルゴン、ヘリウム、又はその組み合せのようなガスの雰囲気を伴うものを含んでもよい。アニールプロセスは、約８００℃から約１２００℃、好ましくは、約１０５０℃から約１１００℃の範囲内の温度で行なわれる。アニールプロセスは、シリコン含有層が堆積された直後、又は基板が耐える種々の他のプロセスステップの後に行うことができる。
[0046]次のステップの間に、図２Ｄは、スペーサー２３４に堆積されたスペーサー２４４、一般的に、窒化物スペーサー（例えば、Ｓｉ３Ｎ４）を示している。このスペーサー２４４は、通常、ＣＶＤ又はＡＬＤ技術により異なるチャンバーにおいて堆積される。それ故、シリコン含有エピタキシャル層２４０を堆積するのに使用したプロセスチャンバーから基板が取り出される。２つのチャンバー間で移送する間に、基板を、温度、圧力、又は水や酸素を含む雰囲気のような周囲条件に露出することができる。スペーサー２４４を堆積するか、又は他の半導体プロセス（例えば、アニール、堆積又はインプランテーション）を実行するときに、基板を周囲条件にもう一度露出させた後に、エレベート層２４８を堆積することができる。一実施形態では、基板を周囲条件に露出する前に、ゲルマニウムを全くもたないか又は最小限しかもたない（例えば、約５ａｔ％未満）エピタキシャル層（図示せず）がシリコン含有エピタキシャル層２４０の上部に堆積される。というのは、約５ａｔ％より大きなゲルマニウム濃度で形成されたエピタキシャル層よりも、最小のゲルマニウム濃度しか含まないエピタキシャル層からの方が自然酸化物の除去が容易だからである。
[0047]図２Ｅは、シリコン含有材料で構成されたエレベート層２４８が、エピタキシャル層２４０（例えば、ドープされたＳｉＧｅ）に選択的に且つエピタキシャルに堆積される別の実施例を示す。堆積プロセス中に、ゲート２３６において多結晶層２４２が更に成長され、堆積され又はエッチングされる。
[0048]好ましい実施形態では、エレベート層２４８は、ゲルマニウム又は炭素をほとんど又は全く含まないエピタキシャル堆積されたシリコンである。しかしながら、別の実施形態では、エレベート層２４８は、ゲルマニウム及び／又は炭素を含む。例えば、エレベート層２４８は、約５ａｔ％以下のゲルマニウムを有してもよい。別の実施例では、エレベート層２４８は、約２ａｔ％以下の炭素を有してもよい。また、エレベート層２４８は、硼素、砒素、燐、アルミニウム又はガリウムのようなドープ剤でドープされてもよい。
[0049]シリコン含有化合物は、バイポーラデバイス製造（例えば、ベース、エミッタ、コレクタ、エミッタコンタクト）、ＢｉＣＭＯＳデバイス製造（例えば、ベース、エミッタ、コレクタ、エミッタコンタクト）、及びＣＭＯＳデバイス製造（例えば、チャンネル、ソース／ドレイン、ソース／ドレイン延長部、エレベートソース／ドレイン、基板、張力を掛けたシリコン、シリコン・オン・インスレータ、及びコンタクトプラグ）に使用するためのシリコン含有層を堆積するプロセスの実施形態内で使用される。これらプロセスの他の実施形態は、ゲート、ベースコンタクト、コレクタコンタクト、エミッタコンタクト、エレベートソース／ドレイン及び他の用途に使用できるシリコン含有層の成長を教示している。
[0050]これらプロセスは、図３Ａ−図３Ｃに示すように、ＭＯＳＦＥＴ及びバイポーラトランジスタに選択的エピタキシャルシリコン含有層を堆積するのに非常に有用である。図３Ａ−図３Ｂは、ＭＯＳＦＥＴデバイスにエピタキシャル成長されたシリコン含有化合物を示している。シリコン含有化合物は、デバイスのソース／ドレイン特徴部に堆積される。シリコン含有化合物は、その下の層の結晶格子に接着してそこから成長し、シリコン含有化合物が希望の厚みに成長したときにこの配列を維持する。図３Ａは、窪んだソース／ドレイン層として堆積されたシリコン含有化合物を示し、一方、図３Ｂは、窪んだソース／ドレイン層及びエレベートソース／ドレイン層として堆積されたシリコン含有化合物を示す。
[0051]ソース／ドレイン領域３１２は、イオンインプランテーションによって形成される。一般に、基板３１０は、ｎ型にドープされる一方、ソース／ドレイン領域３１２は、ｐ型にドープされる。シリコン含有エピタキシャル層３１３は、ソース／ドレイン領域３１２上に選択的に及び／又は基板３１０上に直接的に成長される。ここに述べる態様に基づいてシリコン含有エピタキシャル層３１３上には、シリコン含有エピタキシャル層３１４が選択的に成長される。ゲート酸化物層３１８がシリコン含有エピタキシャル層３１３のセグメントを橋絡する。一般に、ゲート酸化物層３１８は、二酸化シリコン、シリコンオキシニトライド、又は酸化ハフニウムで構成される。ゲート酸化物層３１８を部分的に取り巻いているのは、スペーサー３１６であり、これは、通常、窒化シリコン、酸化シリコン、シリコンオキシニトライド、金属窒化物、金属酸化物、金属オキシニトライド又はその組み合せのような分離材料である。一実施例では、スペーサー３１６は、窒化シリコン層、酸化シリコン層、及び別の窒化シリコン層（例えば、Ｓｉ３Ｎ４／ＳｉＯ２／Ｓｉ３Ｎ４）を含む窒化物／酸化物スタックでよい。ゲート層３２２（例えば、ポリシリコン）は、図３Ａのように、垂直側面に沿って二酸化シリコンのような保護層３１９を有してもよい。或いは又、ゲート層３２２は、各側に配置されたスペーサー３１６及びオフセット層３２０（例えば、Ｓｉ３Ｎ４）を有してもよい。
[0052]別の実施例において、図３Ｃは、バイポーラトランジスタのベース層として堆積されたシリコン含有エピタキシャル層３３４を示している。このシリコン含有エピタキシャル層３３４は、本発明の種々の実施形態で選択的に成長される。シリコン含有エピタキシャル層３３４は、基板３３０に以前に堆積されたｎ型コレクタ層３３２上に堆積される。このトランジスタは、更に、分離層３３３（例えば、ＳｉＯ２又はＳｉ３Ｎ４）、コンタクト層３３６（例えば、大量にドープされたポリシリコン）、オフセット層３３８（例えば、Ｓｉ３Ｎ４）、及び第２の分離層３４０（例えば、ＳｉＯ２又はＳｉ３Ｎ４）を備えている。
[0053]別の実施形態において、図４は、シリコン含有材料／層を選択的に堆積するのに使用できるエピタキシャルプロセス４００を示す。このエピタキシャルプロセス４００は、少なくとも２つの堆積プロセスと、それに続くエッチングプロセスとを備えている。第１堆積プロセスは、シリコンソースを含む堆積ガスを備え、一方、第２堆積プロセスは、ゲルマニウム、炭素又はドープ剤（例えば、硼素、砒素、燐、ガリウム、又はアルミニウム）のような二次元素ソースを含む堆積ガスを備えている。エピタキシャルプロセス１００で使用された同様のプロセスパラメータ、例えば、温度、圧力、流量、キャリアガス及び先駆物質が、エピタキシャルプロセス４００でも使用される。
[0054]エピタキシャルプロセス４００は、パターン化された基板をプロセスチャンバーにロードし、プロセスチャンバーを所定の温度に調整するためのステップ４１０を備えている。ステップ４２０は、単結晶表面上にエピタキシャル層を形成する一方、二次表面、例えば、アモルファス表面及び／又は多結晶表面上に多結晶層を形成する第１堆積プロセスを行なう。エピタキシャル層及び単結晶層は、シリコンソースを含む堆積ガスから形成される。ステップ４３０中に、第１堆積プロセスが終了される。ステップ４４０は、単結晶表面上にエピタキシャル層の成長を続けると共に、二次表面上に多結晶層の形成を続けるための第２堆積プロセスを行なう。エピタキシャル層及び多結晶層は、二次元素ソースを含む堆積ガスに基板表面を露出させることにより更に成長される。ステップ４５０において、第２堆積プロセスが終了となる。ステップ４６０は、露出されたシリコン含有層をエッチングするためのエッチングプロセスを行なう。エッチングプロセスは、多結晶層を最小にするか又は完全に除去する一方、各材料が除去される割合の結果としてエピタキシャル層の縁部分だけを除去する。ステップ４７０の間に、エッチングプロセスが終了する。ステップ４８０の間に、エピタキシャル層、及びもしあれば、多結晶層の厚みが決定される。所定の厚みが達成された場合には、ステップ４９０において、エピタキシャルプロセス４００が終了となる。しかしながら、各層の所定の厚みが達成されない場合には、所定の厚みが達成されるまでステップ４２０−４８０が１つのサイクルとして繰り返される。
[0055]エピタキシャルプロセス４００は、ステップ４１０において、パターン化された基板を収容するプロセスチャンバーを所定の温度に調整することにより開始される。温度は、特別に行なわれるプロセスに対して仕立てられる。一般に、プロセスチャンバーは、エピタキシャルプロセス４００全体にわたり一貫した温度に維持される。しかしながら、幾つかのステップは、様々な温度で行われてもよい。プロセスチャンバーは、約２５０℃から約１０００℃、好ましくは約５００℃から約８００℃、更に好ましくは、約５５０℃から約７５０℃の範囲内の温度に保持される。エピタキシャルプロセス４００を行なうのに適した温度は、ステップ４２０及び４６０中にシリコン含有材料を堆積及び／又はエッチングするのに使用される特定の先駆物質に依存し得る。１つの実施例では、塩素（Ｃｌ２）ガスが、より一般的な他のエッチング剤を使用するプロセスより低い温度においてシリコン含有材料のエッチング剤として非常に良好に機能することが分かった。それ故、１つの実施例では、プロセスチャンバーを予熱するための好ましい温度は、約７５０℃以下、好ましくは、約６５０℃以下、更に好ましくは、約５５０℃以下である。プロセスチャンバーは、通常、約０．１トールから約２００トール、好ましくは、約１トールから約５０トールの圧力に維持される。この圧力は、プロセスステップ４１０−４８０中及びそれらステップとステップとの間に変動し得るが、一般的に一定に維持される。
[0056]第１堆積プロセスは、ステップ４２０中に行なわれる。パターン化された基板が第１堆積ガスに露出されて、単結晶表面上にエピタキシャル層を形成する一方、二次表面上に多結晶層を形成する。基板は、約０．５秒から約３０秒、好ましくは、約１秒から約２０秒、更に好ましくは、約５秒から約１０秒の時間周期中に第１堆積ガスに露出される。堆積プロセスの特定の露出時間は、ステップ４６０のエッチングプロセス中の露出時間、並びにそのプロセスに使用される特定の先駆物質及び温度に関連して決定される。一般に、基板は、最大厚みのエピタキシャル層を形成する一方、その後のステップ４６０中に容易にエッチング除去できる最小厚みの多結晶層を形成するに足る長さで第１堆積ガスに露出される。
[0057]第１堆積ガスは、少なくともシリコンソース及びキャリアガスを含む。また、第１堆積ガスは、二次元素ソース及び／又はドープ剤化合物も含むことができるが、これら二次元素ソース及びドープ剤化合物は、第２堆積ガスに含まれるのが好ましい。それ故、１つの態様において、第１堆積ガスは、シリコンソース、二次元素ソース、及びドープ剤ソースを含むことができる。別の態様において、第１堆積ガスは、シリコンソース及び二次元素ソースを含んでもよい。更に別の態様において、第１堆積ガスは、シリコンソース及びドープ剤ソースを含んでもよい。別の実施形態において、第１堆積ガスは、塩化水素又は塩素のような少なくとも１つのエッチング剤も含むことができる。
[0058]シリコンソースは、通常、約５ｓｃｃｍから約５００ｓｃｃｍ、好ましくは、約１０ｓｃｃｍから約３００ｓｃｃｍ、更に好ましくは、約５０ｓｃｃｍから約２００ｓｃｃｍの範囲内の割合、例えば、約１００ｓｃｃｍで、プロセスチャンバーに送り込まれる。好ましいシリコンソースは、シラン、ジクロロシラン、及びジシランを含む。
[0059]シリコンソースは、通常、キャリアガスにおいてプロセスチャンバーへ送り込まれる。キャリアガスは、その流量が、約１ｓｌｍから約１００ｓｌｍで、好ましくは、約５ｓｌｍから約７５ｓｌｍで、更に好ましくは、約１０ｓｌｍから約５０ｓｌｍで、例えば、約２５ｓｌｍである。キャリアガスは、窒素、水素、アルゴン、ヘリウム、又はその組み合せを含むことができる。ある実施形態では、不活性キャリアガスが好ましく、これは、窒素、アルゴン、ヘリウム、又はその組み合せを含む。エピタキシャルプロセス４００全体にわたって使用されるキャリアガスは、上述した理由で、窒素であるのが好ましい。
[0060]ステップ４３０の間に、第１堆積プロセスが終了される。一実施例において、プロセスチャンバーをパージガス又はキャリアガスでフラッシュすることができ、及び／又はプロセスチャンバーを真空ポンプで排気することができる。パージ及び／又は排気プロセスは、余計な堆積ガス、反応副産物及び他の汚染物を除去する。別の実施例では、第１堆積プロセスが終了すると、プロセスチャンバーをパージ及び／又は排気せずに、ステップ４４０の第２堆積プロセスが直ちに開始される。
[0061]ステップ４４０中に使用される堆積ガスは、キャリアガスと、少なくとも１つの二次元素ソース、例えば、ゲルマニウムソース、炭素ソース及び／又はドープ剤化合物とを含む。或いは又、シリコンソースが第２堆積ガスに含まれてもよい。二次元素ソースは、キャリアガスと共にプロセスチャンバーへ追加され、ステップ４２０中に堆積されるシリコン含有化合物の成長を続けさせる。シリコン含有化合物は、特定の二次元素ソース、及びその二次元素ソースの濃度により制御される種々の組成をもつことができる。二次元素ソースは、通常、約０．１ｓｃｃｍから約２０ｓｃｃｍ、好ましくは、約０．５ｓｃｃｍから約１０ｓｃｃｍ、更に好ましくは、約１ｓｃｃｍから約５ｓｃｃｍの範囲内の割合、例えば、約２ｓｃｃｍで、プロセスチャンバーに送り込まれる。上述した先駆物質からゲルマニウムソース、炭素ソース及びドープ剤化合物が選択される。
[0062]ステップ４５０の間に、第２堆積プロセスが終了される。一実施例において、プロセスチャンバーをパージガス又はキャリアガスでフラッシュすることができ、及び／又はプロセスチャンバーを真空ポンプで排気することができる。パージ及び／又は排気プロセスは、余計な堆積ガス、反応副産物及び他の汚染物を除去する。別の実施例では、第２堆積プロセスが終了すると、プロセスチャンバーをパージ及び／又は排気せずに、ステップ４６０のエッチングプロセスが直ちに開始される。
[0063]ステップ４６０のエッチングプロセスは、ステップ４２０及び４４０中に堆積された材料を基板表面から除去する。エッチングプロセスは、エピタキシャル又は単結晶材料と、アモルファス及び／又は多結晶材料との両方を除去する。基板表面に多結晶層が堆積されていれば、それが、エピタキシャル層より速い速度で除去される。エッチングプロセスの時間幅は、２つの堆積プロセスの時間幅とバランスされる。それ故、ステップ４２０及び４４０の堆積プロセス及びステップ４６０のエッチングプロセスの正味の結果は、選択的及びエピタキシャルに成長されるシリコン含有材料を形成する一方、多結晶シリコン含有材料の成長がもしあれば、それを最小にすることである。
[0064]ステップ４６０の間に、約１０秒から約９０秒、好ましくは、約２０秒から約６０秒、更に好ましくは、約３０秒から約４５秒の範囲内の時間周期中、基板がエッチングガスに露出される。エッチングガスは、少なくとも１つのエッチング剤及びキャリアガスを含む。エッチング剤は、通常、約１０ｓｃｃｍから約７００ｓｃｃｍ、好ましくは、約５０ｓｃｃｍから約５００ｓｃｃｍ、更に好ましくは、約１００ｓｃｃｍから約４００ｓｃｃｍの範囲内の割合でプロセスチャンバーへ送り込まれ、例えば、約２００ｓｃｃｍの割合で送り込まれる。エッチングガスに使用されるエッチング剤は、塩素（Ｃｌ２）、塩化水素（ＨＣｌ）、三塩化硼素（ＢＣｌ３）、四塩化炭素（ＣＣｌ４）、クロロトリフルオライド（ＣｌＦ３）、又はその組み合せを含むことができる。塩素又は塩化水素をエッチング剤として使用するのが好ましい。
[0065]エッチング剤は、通常、キャリアガスと共にプロセスチャンバーへ送り込まれる。キャリアガスは、約１ｓｌｍから約１００ｓｌｍ、好ましくは、約５ｓｌｍから約７５ｓｌｍ、更に好ましくは、約１０ｓｌｍから約５０ｓｌｍの範囲内の流量を有し、例えば、約２５ｓｌｍの流量を有する。キャリアガスは、窒素、水素、アルゴン、ヘリウム、又はその組み合せを含んでもよい。ある実施形態では、不活性キャリアガスが好ましく、これは、窒素、アルゴン、ヘリウム、又はその組み合せを含む。キャリアガスは、エピタキシャルプロセス４００中に使用される化学的先駆物質又はプロセス温度に基づいて選択されてもよい。通常、各ステップ４２０−４８０全体にわたり同じキャリアガスが使用される。しかしながら、ある実施形態では、エッチングプロセス中に、堆積プロセスに使用されたものとは異なるキャリアガスが使用されてもよい。一実施形態では、特に、ＡＧＳプロセスが低温（例えば、＜８００℃）で行なわれるときに、好ましいエッチング剤は塩素ガスである。例えば、あるエッチングガスは、塩素をエッチング剤として及び窒素をキャリアガスとして含み、約５００℃から約７５０℃の範囲内の温度で基板表面に露出される。
[0066]エッチングプロセスは、ステップ４７０の間に終了される。一実施例では、プロセスチャンバーをパージガス又はキャリアガスでフラッシュすることができ、及び／又はプロセスチャンバーを真空ポンプで排気することができる。パージ及び／又は排気プロセスは、余計なエッチングガス、反応副産物及び他の汚染物を除去する。別の実施例では、エッチングプロセスが終了すると、プロセスチャンバーをパージ及び／又は排気せずに、ステップ４８０が直ちに開始される。
[0067]エピタキシャル層及び多結晶層の厚みは、ステップ４８０の間に決定することができる。所定の厚みが達成された場合には、エピタキシャルプロセス４００がステップ４９０において終了される。しかしながら、所定の厚みが達成されない場合には、所定の厚みが達成されるまで、ステップ４２０−１８０が１つのサイクルとして繰り返される。エピタキシャル層は、通常、約１０Åから約２０００Å、好ましくは、約１００Åから約１５００Å、更に好ましくは、約４００Åから約１２００Åの範囲内の厚み、例えば、約８００Åの厚みをもつように成長される。多結晶層は、通常、ほぼ原子層から約５００Åまでの範囲内の厚みをもつように堆積される。エピタキシャルシリコン含有層又は多結晶シリコン含有層の希望厚み又は所定厚みは、特定の製造プロセスに対して特有のものである。一実施例では、エピタキシャル層が所定の厚みに到達すると、多結晶層が厚くなり過ぎることがある。過剰な多結晶層は、ステップ４６０及び４７０をスキップしてステップ１４０−１６０を繰り返すことにより更にエッチングすることができる。同様に、他の実施例では、エピタキシャルプロセス４００を通して進む間にステップ４２０、４４０及び４６０を個々に省略することもできる。ステップ４２０、４４０及び４６０をスキップすることにより、堆積されるシリコン含有材料の元素濃度及び厚みを制御することができる。
[0068]本発明の実施形態は、種々の基板上にシリコン含有化合物を堆積するためのプロセスを教示する。本発明の実施形態に有用である基板は、結晶シリコン（例えば、Ｓｉ＜１００＞及びＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープ又は非ドープウェハ、及びパターン化又は非パターン化ウェハのような半導体ウェハを含むが、これに限定されない。基板は、種々の幾何学形状（例えば、丸い、方形、及び長方形）及びサイズ（例えば、２００ｍｍＯＤ、３００ｍｍＯＤ）を有する。
[0069]一実施形態において、ここに述べるプロセスにより堆積されるシリコン含有化合物は、約０ａｔ％から約９５ａｔ％の範囲内のゲルマニウム濃度を含むことができる。別の実施形態では、シリコン含有化合物のゲルマニウム濃度は、約１ａｔ％から約３０ａｔ％、好ましくは、約１５ａｔ％から約３０ａｔ％の範囲内であり、例えば、約２０ａｔ％である。また、シリコン含有化合物は、約０ａｔ％から約５ａｔ％の範囲内の炭素ノードも含むことができる。他の態様において、炭素濃度は、約２００ｐｐｍから約３ａｔ％の範囲内でよく、約１．５ａｔ％であるのが好ましい。
[0070]ゲルマニウム及び／又は炭素のシリコン含有化合物膜が、本発明の種々のプロセスにより形成され、これは、一貫した、散発的な又は等級付けされた元素濃度をもつことができる。等級付けされたシリコンゲルマニウム膜が、共通に譲渡された米国特許第６，７７０，１３４号及び第６，９０５，５４２号に開示され、これら特許は、等級付けされたシリコン含有化合物膜を堆積する方法を説明する目的でその全体を参考としてここに援用する。一実施例では、シリコンゲルマニウム含有膜を選択的に且つエピタキシャルに堆積するために、シリコンソース（例えば、ＳｉＨ４）及びゲルマニウムソース（例えば、ＧｅＨ４）が使用される。この実施例では、等級付けされた膜を成長する間に、シリコンソースとゲルマニウムソースの比を変化させて、シリコン及びゲルマニウムのような元素の濃度を制御することができる。別の実施形態では、シリコンソース及び炭素ソース（例えば、ＣＨ３ＳｉＨ３）を使用して、シリコン炭素含有膜を選択的に且つエピタキシャルに堆積する。均質な又は等級付けされた膜を成長する間に、シリコンソースと炭素ソースの比を変化させて、元素濃度を制御することができる。別の実施例では、シリコンソース、ゲルマニウムソース及び炭素ソースを使用して、シリコンゲルマニウム炭素含有膜を選択的に且つエピタキシャルに堆積する。均質な又は等級付けされた膜を成長する間に、シリコン、ゲルマニウム及び炭素ソースの比を独立して変化させて、元素濃度の制御を与える。
[0071]ここに述べるプロセスにより形成されるＭＯＳＦＥＴデバイスは、ＰＭＯＳ成分又はＮＭＯＳ成分を含むことができる。ｐ型チャンネルを伴うＰＭＯＳ成分は、チャンネル導通の役割を果たすホールを有し、一方、ｎ型チャンネルを伴うＮＭＯＳ成分は、チャンネル導通の役割を果たす電子を有する。それ故、例えば、ＳｉＧｅのようなシリコン含有材料をくぼみエリアに堆積して、ＰＭＯＳ成分を形成することができる。別の実施例では、ＳｉＣのようなシリコン含有膜をくぼみエリアに堆積して、ＮＭＯＳ成分を形成することができる。ＳｉＧｅは、多数の理由でＰＭＯＳ用途に使用される。ＳｉＧｅ材料は、シリコン単独の場合より多数の硼素を合体し、従って、接合抵抗率を下げることができる。また、基板表面におけるＳｉＧｅ／ケイ化物層の界面は、Ｓｉ／ケイ化物の界面より、ショットキーバリアが低い。
[0072]更に、シリコンの上部にエピタキシャル成長されたＳｉＧｅは、ＳｉＧｅの格子定数がシリコンより大きいので、膜内に圧縮応力を有する。この圧縮応力は、横方向次元において伝達されて、ＰＭＯＳチャンネルに圧縮歪を生成すると共に、ホールの移動度を高める。ＮＭＯＳ用途については、ＳｉＣを窪んだエリアに使用して、チャンネルに引っ張り応力を生成することができる。というのは、ＳｉＣの格子定数がシリコンより小さいからである。引っ張り応力は、チャンネルへ伝達され、電子の移動度を高める。それ故、一実施形態では、第１のシリコン含有層が第１の格子歪値で形成され、第２のシリコン含有層が第２の格子歪値で形成される。例えば、厚みが約５０Åから約２００ÅのＳｉＣ層が基板表面に堆積され、その後、このＳｉＣ層の上に厚みが約１５０Åから約１０００ÅのＳｉＧｅ層が堆積される。ＳｉＣ層は、エピタキシャル成長させることができ、このＳｉＣ層上にエピタキシャル成長されるＳｉＧｅ層より歪が少ない。
[0073]ここに述べる実施形態では、シリコン含有化合物膜は、化学気相堆積（ＣＶＤ）プロセスにより選択的に且つエピタキシャルに堆積される。化学気相堆積プロセスは、原子層堆積（ＡＬＤ）プロセス及び／又は原子層エピタキシー（ＡＬＥ）プロセスを含む。化学気相堆積は、プラズマ支援ＣＶＤ（ＰＡ−ＣＶＤ）、原子層ＣＶＤ（ＡＬＣＶＤ）、オルガノメタリック又はメタルオーガニックＣＶＤ（ＯＭＣＶＤ又はＭＯＣＶＤ）、レーザ支援ＣＶＤ（ＬＡ−ＣＶＤ）、紫外線ＣＶＤ（ＵＶ−ＣＶＤ）、ホットワイヤ（ＨＷＣＶＤ）、減圧ＣＶＤ（ＲＰ−ＣＶＤ）、超高真空ＣＶＤ（ＵＨＶ−ＣＶＤ）、等々の多数の技術の使用を含む。一実施形態において、好ましいプロセスは、熱ＣＶＤを使用して、シリコン含有化合物をエピタキシャル成長又は堆積することであり、一方、シリコン含有化合物は、シリコン、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、それらのドープされたもの、又はそれらの組み合せを含む。
[0074]本発明のプロセスは、ＡＬＥ、ＣＶＤ及びＡＬＤの分野で知られた装置において実行することができる。この装置は、堆積ガス及びエッチングガスを、プロセスチャンバーに入れる前に、分離状態に維持するために多数のガス管路を含むことができる。その後、ガスは、シリコン含有化合物膜が成長されるところの加熱された基板に接触させられる。シリコン含有膜を堆積するのに使用できるハードウェアは、カリフォルニア州サンタクララに所在するアプライド・マテリアルズ社から入手できるＥｐｉ Ｃｅｎｔｕｒａ（登録商標）システム及びＰｏｌｙ Ｇｅｎ（登録商標）システムを含む。ＡＬＤ装置は、この装置を説明する目的で参考としてここに全体を援用する共通に譲渡された米国特許第６，９１６，３９８号に開示されている。他の装置は、この技術で知られたバッチ式高温炉を含む。
実施例
[0075]次の仮説的実施例を行なって、基板表面上にエレベートソースドレイン（ＥＳＤ）構造体を形成した。パターン化された基板は、単結晶表面を含み、その基板表面内にソース／ドレイン特徴部が形成され、それらの間にゲート及びスペーサーが形成された。
[0076]実施例１： Ｃｌ ２ エッチング剤を伴うシリコンの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン層を形成した。シリコンエピタキシャル層の厚みは、約１０００Åであった。
[0077]実施例２： Ｃｌ ２ エッチング剤を伴うシリコンゲルマニウムの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を８秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１７００Åであった。
[0078]実施例３： Ｃｌ ２ エッチング剤を伴うシリコンゲルマニウムの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が５ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの窒素を含む第２堆積ガスの流れに基板の表面を７秒間露出した。流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１８００Åであった。
[0079]実施例４： Ｃｌ ２ エッチング剤を伴うシリコン炭素の選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン、流量が１ｓｃｃｍのメチルシラン、及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を８秒間露出した。流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１６００Åであった。
[0080]実施例５： Ｃｌ ２ エッチング剤を伴うシリコン炭素の選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。流量が５ｓｃｃｍのメチルシラン及び流量が２５ｓｌｍの窒素を含む第２堆積ガスの流れに基板の表面を７秒間露出した。流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１８００Åであった。
[0081]実施例６： ＨＣｌエッチング剤を伴うシリコンの選択的エピタキシー
−基板を、７００℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの水素を含む堆積ガスの流れに基板の表面を７秒間露出した。流量が２００ｓｃｃｍの塩化水素及び流量が２５ｓｌｍの水素を含むエッチングガスに基板を４０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを１０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン層を形成した。シリコンエピタキシャル層の厚みは、約８００Åであった。
[0082]実施例７： ＨＣｌエッチング剤を伴うシリコンゲルマニウムの選択的エピタキシー
−基板を、７００℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの水素を含む堆積ガスの流れに基板の表面を８秒間露出した。流量が２００ｓｃｃｍの塩化水素及び流量が２５ｓｌｍの水素を含むエッチングガスに基板を４０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを２０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１５００Åであった。
[0083]実施例８： ＨＣｌエッチング剤を伴うシリコンゲルマニウムの選択的エピタキシー
−基板を、７００℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの水素を含む堆積ガスの流れに基板の表面を７秒間露出した。流量が５ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの水素を含む第２堆積ガスの流れに基板の表面を７秒間露出した。流量が２００ｓｃｃｍの塩化水素及び流量が２５ｓｌｍの水素を含むエッチングガスに基板を４０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを２０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１６００Åであった。
[0084]実施例９： ＨＣｌエッチング剤を伴うシリコン炭素の選択的エピタキシー
−基板を、７００℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン、流量が１ｓｃｃｍのメチルシラン、及び流量が２５ｓｌｍの水素を含む堆積ガスの流れに基板の表面を８秒間露出した。流量が２００ｓｃｃｍの塩化水素及び流量が２５ｓｌｍの水素を含むエッチングガスに基板を４０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを２０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１５００Åであった。
[0085]実施例１０： ＨＣｌエッチング剤を伴うシリコン炭素の選択的エピタキシー
−基板を、７００℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。その後、流量が１００ｓｃｃｍのシラン及び流量が２５ｓｌｍの水素を含む堆積ガスの流れに基板の表面を７秒間露出した。流量が５ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの水素を含む第２堆積ガスの流れに基板の表面を７秒間露出した。流量が２００ｓｃｃｍの塩化水素及び流量が２５ｓｌｍの水素を含むエッチングガスに基板を４０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを２０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１６００Åであった。ゲートのような基板表面の露出された誘電体部分は、堆積ガスからの多結晶成長を全く形成しないか又は限定されたものしか形成しなかった。
[0086]実施例１１： Ｂでドープされ、Ｃｌ ２ でエッチングされたシリコンの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのジボラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン層を形成した。シリコンエピタキシャル層の厚みは、約１０００Åであった。
[0087]実施例１２： Ｂでドープされ、Ｃｌ ２ でエッチングされたシリコンゲルマニウムの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのゲルマン、流量が３ｓｃｃｍのジボラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を８秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１７００Åであった。
[0088]実施例１３： Ｂでドープされ、Ｃｌ ２ でエッチングされたシリコンゲルマニウムの選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのジボラン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が５ｓｃｃｍのゲルマン及び流量が２５ｓｌｍの窒素を含む第２の堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを５０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１８００Åであった。
[0089]実施例１４： Ｐでドープされ、Ｃｌ ２ でエッチングされたシリコン炭素の選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が１ｓｃｃｍのメチルシラン、流量が３ｓｃｃｍのホスフィン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を８秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを８０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１６００Åであった。
[0090]実施例１５： Ｐでドープされ、Ｃｌ ２ でエッチングされたシリコン炭素の選択的エピタキシー
−基板を、５５０℃に加熱維持されたプロセスチャンバーに置いた。プロセスチャンバーは、約１５トールの圧力に維持した。流量が１００ｓｃｃｍのシラン、流量が３ｓｃｃｍのホスフィン及び流量が２５ｓｌｍの窒素を含む堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が５ｓｃｃｍのメチルシラン及び流量が２５ｓｌｍの窒素を含む第２の堆積ガスの流れに基板の表面を７秒間露出した。その後、流量が２０ｓｃｃｍの塩素ガス及び流量が２５ｓｌｍの窒素を含むエッチングガスに基板を１０秒間露出した。堆積ガス露出とエッチングガス露出のサイクルを８０回繰り返して、基板の露出された単結晶部分にエピタキシャル成長されたシリコン含有層を形成した。シリコン含有エピタキシャル層の厚みは、約１８００Åであった。
[0091]以上、本発明の実施形態を説明したが、本発明の基本的な範囲から逸脱せずに、他の及び更に別の実施形態を案出することもでき、それ故、本発明の範囲は、特許請求の範囲により限定される。
ここに述べる実施形態によりシリコン含有材料を選択的に且つエピタキシャルに堆積するプロセスを示すフローチャートである。 ここに示す実施形態で述べるように、ＭＯＳＦＥＴ内のソース／ドレイン拡張デバイスの製造中の段階において基板を概略的に示す図である。 ここに示す実施形態で述べるように、ＭＯＳＦＥＴ内のソース／ドレイン拡張デバイスの製造中の別段階において基板を概略的に示す図である。 ここに示す実施形態で述べるように、ＭＯＳＦＥＴ内のソース／ドレイン拡張デバイスの製造中の更に別の段階において基板を概略的に示す図である。 ここに示す実施形態で述べるように、ＭＯＳＦＥＴ内のソース／ドレイン拡張デバイスの製造中の更に別の段階において基板を概略的に示す図である。 ここに示す実施形態で述べるように、ＭＯＳＦＥＴ内のソース／ドレイン拡張デバイスの製造中の更に別の段階において基板を概略的に示す図である。 ここに示す実施形態で説明するプロセスにより形成できる選択的に且つエピタキシャルに堆積されたシリコン含有層を含むデバイスを示す図である。 ここに示す実施形態で説明するプロセスにより形成できる選択的に且つエピタキシャルに堆積されたシリコン含有層を含むデバイスを示す図である。 ここに示す実施形態で説明するプロセスにより形成できる選択的に且つエピタキシャルに堆積されたシリコン含有層を含むデバイスを示す図である。 ここに示す別の実施形態によりシリコン含有材料を選択的に且つエピタキシャルに堆積するプロセスを説明するフローチャートである。
符号の説明
１００…エピタキシャルプロセス、２３０…基板、２３２…ソース／ドレイン領域、２３４…スペーサー、２３５…ゲート酸化物層、２３６…ゲート、２４０…シリコン含有エピタキシャル層、２４２…多結晶層、２４４…スペーサー、２４８…エレベート層、３１０…基板、３１２…ソース／ドレイン領域、３１３、３１４…シリコン含有エピタキシャル層、３１６…スペーサー、３１８…ゲート酸化物層、３２０…オフセット層、３２２…ゲート層、３３０…基板、３３２…コレクタ層、３３３…分離層、３３４…シリコン含有エピタキシャル層、３３６…コンタクト層、３３８…オフセット層、３４０…第２の分離層、４００…エピタキシャルプロセス

Claims (20)

  1. 基板表面上にシリコン含有材料を選択的にエピタキシャル形成する方法において、
    第１の表面としての単結晶表面と、アモルファス表面、多結晶表面及びその組み合せからなる群から選択された少なくとも第２の表面とを含む基板をプロセスチャンバー内に配置するステップと、
    堆積シーケンスを実施するステップと、
    を有し、
    上記堆積シーケンスは、
    上記基板を堆積ガスに露出させて、上記単結晶表面にエピタキシャル層を堆積すると共に、同時に、上記第２の表面に多結晶層を堆積するステップと、その後、
    上記基板をエッチングガスに露出させて、上記多結晶層及び上記エピタキシャル層をエッチングするステップと、
    を有し、
    上記堆積ガスは、第１の元素ソースとしてのシリコンソースと、ゲルマニウムソース、炭素ソース及びその組み合せからなる群から選択された少なくとも第２の元素ソースとを含むものであること、
    上記エッチングガスは、塩化水素、塩素及びその組み合せからなる群から選択された化合物を含むこと、及び、
    上記堆積シーケンスにおいて窒素を含み、水素を含まないキャリアガスが供給されること、
    を特徴とする方法。
  2. 上記堆積シーケンスは少なくとも２回繰り返される、請求項１に記載の方法。
  3. 上記堆積シーケンスは、４００Åから１２００Åの範囲内の所定の厚みでシリコン含有材料を形成するように繰り返される、請求項２に記載の方法。
  4. 上記堆積シーケンスは、５００℃から７５０℃の範囲内の温度で行なわれる、請求項１に記載の方法。
  5. 上記キャリアガスは、更に、アルゴン、ヘリウム及びその組み合せからなる群から選択された不活性ガスを含む、請求項１に記載の方法。
  6. 上記エピタキシャル層は、シリコン−ゲルマニウム、シリコン−炭素、シリコン−ゲルマニウム−炭素、及びその組み合せからなる群から選択された材料を含む、請求項５に記載の方法。
  7. 上記堆積ガスは、更に、ドープ剤化合物を含む、請求項６に記載の方法。
  8. 上記ドープ剤化合物は、硼素、砒素、燐、アルミニウム、ガリウム、ゲルマニウム、炭素及びその組み合せより成る群から選択された元素ソースを含む、請求項７に記載の方法。
  9. 上記堆積ガス及びエッチングガスは、個別のガス管路により上記プロセスチャンバー内へ独立して配送される、請求項２に記載の方法。
  10. 上記プロセスチャンバーは、熱化学気相堆積チャンバーである、請求項９に記載の方法。
  11. 基板表面上にシリコン含有材料を選択的にエピタキシャル形成する方法において、
    第１の表面としての単結晶表面と、アモルファス表面、多結晶表面及びその組み合せからなる群から選択された少なくとも第２の表面とを含む基板をプロセスチャンバー内に配置するステップと、
    堆積シーケンスを反復して実施するステップと、
    を有し、
    上記堆積シーケンスは、
    上記基板を堆積ガスに露出させて、上記単結晶表面にエピタキシャル層を堆積すると共に、同時に、上記第２の表面に多結晶層を堆積するステップと、その後、
    上記基板をエッチングガスに露出させて、上記多結晶層及び上記エピタキシャル層をエッチングするステップと、
    を有し、
    上記堆積ガスは、シリコンソースとゲルマニウムソースを含むものであること、
    上記エッチングガスは、塩化水素、塩素及びその組み合せからなる群から選択された化合物を含むこと、及び、
    上記堆積シーケンスにおいて窒素を含み、水素を含まないキャリアガスが供給されること、
    を特徴とする方法。
  12. 上記堆積シーケンスは、４００Åから１２００Åの範囲内の所定の厚みでシリコン含有材料を形成するように繰り返される、請求項１１に記載の方法。
  13. 上記プロセスチャンバーは、上記堆積シーケンス中に７５０℃以下の温度にある、請求項１１に記載の方法。
  14. 上記堆積ガス及びエッチングガスは、個別のガス管路により上記プロセスチャンバー内へ独立して配送される、請求項１３に記載の方法。
  15. 上記プロセスチャンバーは、熱化学気相堆積チャンバーである、請求項１４に記載の方法。
  16. 基板表面上にシリコン含有材料を選択的にエピタキシャル形成する方法において、
    第１の表面としての単結晶表面と、アモルファス表面、多結晶表面及びその組み合せからなる群から選択された少なくとも第２の表面とを含む基板をプロセスチャンバー内に配置するステップと、
    堆積シーケンスを実施するステップと、
    を有し、
    上記堆積シーケンスは、
    上記基板を堆積ガスに露出させて、上記単結晶表面にエピタキシャル層を堆積すると共に、同時に、上記第２の表面に多結晶層を堆積するステップと、その後、
    上記基板をエッチングガスに露出させて、上記多結晶層及び上記エピタキシャル層をエッチングするステップと、
    を有し、
    上記堆積ガスは、シリコンソースと炭素ソースを含むものであること、
    上記エッチングガスは、塩化水素、塩素及びその組み合せからなる群から選択された化合物を含むこと、及び、
    上記堆積シーケンスにおいて窒素を含み、水素を含まないキャリアガスが供給されること、
    を特徴とする方法。
  17. 上記堆積シーケンスは、４００Åから１２００Åの範囲内の所定の厚みでシリコン含有材料を形成するように繰り返される、請求項１６に記載の方法。
  18. 上記プロセスチャンバーは、上記堆積シーケンス中に７５０℃以下の温度にある、請求項１６に記載の方法。
  19. 上記堆積ガス及びエッチングガスは、個別のガス管路により上記プロセスチャンバー内へ独立して配送される、請求項１８に記載の方法。
  20. 上記プロセスチャンバーは、熱化学気相堆積チャンバーである、請求項１９に記載の方法。
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Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101050377B1 (ko) * 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
JP2006524429A (ja) * 2003-03-28 2006-10-26 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｎドープシリコン層のエピタキシャル成長のための方法
US7192849B2 (en) * 2003-05-07 2007-03-20 Sensor Electronic Technology, Inc. Methods of growing nitride-based film using varying pulses
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7163903B2 (en) 2004-04-30 2007-01-16 Freescale Semiconductor, Inc. Method for making a semiconductor structure using silicon germanium
US7855126B2 (en) * 2004-06-17 2010-12-21 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same
WO2006044268A1 (en) * 2004-10-13 2006-04-27 Dow Global Technologies Inc. Catalysed diesel soot filter and process for its use
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7438760B2 (en) 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
US7465650B2 (en) * 2005-04-14 2008-12-16 Micron Technology, Inc. Methods of forming polysilicon-comprising plugs and methods of forming FLASH memory circuitry
KR100642646B1 (ko) * 2005-07-08 2006-11-10 삼성전자주식회사 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들
WO2007013464A1 (ja) * 2005-07-29 2007-02-01 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
JP4534041B2 (ja) * 2005-08-02 2010-09-01 株式会社デンソー 半導体装置の製造方法
US7892905B2 (en) * 2005-08-02 2011-02-22 Globalfoundries Singapore Pte. Ltd. Formation of strained Si channel and Si1-xGex source/drain structures using laser annealing
JP2007056288A (ja) * 2005-08-23 2007-03-08 Hitachi Kokusai Electric Inc 半導体デバイスの製造方法
EP1945836A4 (en) * 2005-10-05 2009-12-02 Applied Materials Inc METHOD AND DEVICE FOR FORMING AN EPITACTIC FILM
US20090087967A1 (en) * 2005-11-14 2009-04-02 Todd Michael A Precursors and processes for low temperature selective epitaxial growth
US8216537B2 (en) 2005-11-23 2012-07-10 Arizona Board Of Regents Silicon-germanium hydrides and methods for making and using same
JP5265377B2 (ja) * 2005-11-23 2013-08-14 アリゾナ ボード オブ リージェンツ ア ボディー コーポレート アクティング オン ビハーフ オブ アリゾナ ステイト ユニバーシティ 新規な水素化シリコンゲルマニウム、その製造法および使用法
KR100707882B1 (ko) * 2005-12-14 2007-04-13 삼성전자주식회사 선택적 에피택시얼 성장 방법
KR20080089403A (ko) 2005-12-22 2008-10-06 에이에스엠 아메리카, 인코포레이티드 도핑된 반도체 물질들의 에피택시 증착
WO2007112058A2 (en) * 2006-03-24 2007-10-04 Applied Materials, Inc. Carbon precursors for use during silicon epitaxial firm formation
US7410875B2 (en) * 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
US7674337B2 (en) 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
CN101415865B (zh) * 2006-04-07 2015-10-07 应用材料公司 用于外延膜层形成的集束型设备
CN101460654A (zh) * 2006-05-01 2009-06-17 应用材料股份有限公司 使用含碳的硅薄膜形成超浅接合区的方法
CA2661047A1 (en) * 2006-05-15 2007-11-22 Arise Technologies Corporation Low-temperature doping processes for silicon wafer devices
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
JP2008016523A (ja) * 2006-07-04 2008-01-24 Sony Corp 半導体装置およびその製造方法
US7473594B2 (en) * 2006-07-25 2009-01-06 International Business Machines Corporation Raised STI structure and superdamascene technique for NMOSFET performance enhancement with embedded silicon carbon
CN103981568A (zh) * 2006-07-31 2014-08-13 应用材料公司 形成含碳外延硅层的方法
JP5175285B2 (ja) * 2006-07-31 2013-04-03 アプライド マテリアルズ インコーポレイテッド エピタキシャル層形成中の形態制御方法
US20080132039A1 (en) * 2006-12-01 2008-06-05 Yonah Cho Formation and treatment of epitaxial layer containing silicon and carbon
US7741200B2 (en) * 2006-12-01 2010-06-22 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
US7837790B2 (en) * 2006-12-01 2010-11-23 Applied Materials, Inc. Formation and treatment of epitaxial layer containing silicon and carbon
JP5380827B2 (ja) 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
US8394196B2 (en) * 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7960236B2 (en) * 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US7897495B2 (en) * 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US20080138955A1 (en) * 2006-12-12 2008-06-12 Zhiyuan Ye Formation of epitaxial layer containing silicon
US7704840B2 (en) * 2006-12-15 2010-04-27 Advanced Micro Devices, Inc. Stress enhanced transistor and methods for its fabrication
US20080153266A1 (en) * 2006-12-21 2008-06-26 Interuniversitair Microeletronica Centrum (Imec) Vzw Method to improve the selective epitaxial growth (seg) process
AU2008204725A1 (en) * 2007-01-10 2008-07-17 Newcastle Innovation Limited Methods for gassing explosives especially at low temperatures
US20080173239A1 (en) * 2007-01-24 2008-07-24 Yuri Makarov Method, system, and apparatus for the growth of SiC and related or similar material, by chemical vapor deposition, using precursors in modified cold-wall reactor
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US7557010B2 (en) * 2007-02-12 2009-07-07 Agere Systems Inc. Method to improve writer leakage in a SiGe bipolar device
US7833883B2 (en) * 2007-03-28 2010-11-16 Intel Corporation Precursor gas mixture for depositing an epitaxial carbon-doped silicon film
US20080242032A1 (en) * 2007-03-29 2008-10-02 Texas Instruments Incorporated Carbon-Doped Epitaxial SiGe
US8282733B2 (en) * 2007-04-02 2012-10-09 Hitachi Kokusai Electric Inc. Manufacturing method of semiconductor apparatus
JP5638387B2 (ja) * 2007-04-02 2014-12-10 アリゾナ ボード オブ リージェンツ ア ボディー コーポレート アクティング オン ビハーフ オブ アリゾナ ステイト ユニバーシティＡＲＩＺＯＮＡ ＢＯＡＲＤ ＯＦ ＲＥＧＥＮＴＳ，ａ ｂｏｄｙ ｃｏｒｐｏｒａｔｅ ａｃｔｉｎｇ ｏｎ ｂｅｈａｌｆ ｏｆ ＡＲＩＺＯＮＡ ＳＴＡＴＥ ＵＮＩＶＥＲＳＩＴＹ ハロシリルゲルマンの新規な製造方法および使用方法
JP2008277777A (ja) * 2007-04-02 2008-11-13 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
US9209088B2 (en) 2007-08-01 2015-12-08 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US7776698B2 (en) 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
US7655543B2 (en) * 2007-12-21 2010-02-02 Asm America, Inc. Separate injection of reactive species in selective formation of films
US7700424B2 (en) * 2008-02-27 2010-04-20 Applied Materials, Inc. Method of forming an embedded silicon carbon epitaxial layer
US8293592B2 (en) 2008-04-16 2012-10-23 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US20090267118A1 (en) * 2008-04-29 2009-10-29 International Business Machines Corporation Method for forming carbon silicon alloy (csa) and structures thereof
JP2010021525A (ja) * 2008-06-13 2010-01-28 Toshiba Corp 半導体装置の製造方法
US8471307B2 (en) * 2008-06-13 2013-06-25 Texas Instruments Incorporated In-situ carbon doped e-SiGeCB stack for MOS transistor
DE102008035816B4 (de) * 2008-07-31 2011-08-25 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials
US8361895B2 (en) * 2008-09-16 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-shallow junctions using atomic-layer doping
US8373233B2 (en) * 2008-11-13 2013-02-12 Applied Materials, Inc. Highly N-type and P-type co-doping silicon for strain silicon application
JP5045686B2 (ja) * 2009-01-26 2012-10-10 ソニー株式会社 半導体装置の製造方法
US8486191B2 (en) * 2009-04-07 2013-07-16 Asm America, Inc. Substrate reactor with adjustable injectors for mixing gases within reaction chamber
US7994015B2 (en) * 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
JP5381382B2 (ja) * 2009-06-19 2014-01-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2011017339A2 (en) * 2009-08-06 2011-02-10 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
KR101714003B1 (ko) 2010-03-19 2017-03-09 삼성전자 주식회사 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자
JP2012004275A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JP2013531899A (ja) * 2010-07-02 2013-08-08 マシスン トライ−ガス インコーポレイテッド Ｓｉ−含有材料および置換的にドーピングされた結晶性ｓｉ−含有材料の選択エピタキシー
US8076250B1 (en) * 2010-10-06 2011-12-13 Applied Materials, Inc. PECVD oxide-nitride and oxide-silicon stacks for 3D memory application
US11876011B2 (en) * 2010-11-18 2024-01-16 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US20230352333A1 (en) * 2010-11-18 2023-11-02 Monolithic 3D Inc. 3d semiconductor devices and structures with at least two single-crystal layers
EP2641264A4 (en) * 2010-11-19 2015-02-18 Commissariat L Energie Atomique Et Aux Energies Alternatives HIGH LOW DEPTH SEMICONDUCTOR LAYER OBTAINED BY A CYCLIC SELECTIVE EPITAXIAL DEPOSITION METHOD
JP5847566B2 (ja) * 2011-01-14 2016-01-27 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US10011920B2 (en) * 2011-02-23 2018-07-03 International Business Machines Corporation Low-temperature selective epitaxial growth of silicon for device integration
FR2973566A1 (fr) * 2011-04-01 2012-10-05 St Microelectronics Crolles 2 Procédé de formation d'une couche epitaxiee, en particulier sur des régions de source et de drain de transistor a appauvrissement total
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
GB2495949B (en) * 2011-10-26 2015-03-11 Anvil Semiconductors Ltd Silicon carbide epitaxy
US9515222B2 (en) 2011-10-26 2016-12-06 Anvil Semiconductors Limited Gallium nitride on 3C—SiC composite wafer
US9053939B2 (en) 2011-11-23 2015-06-09 International Business Machines Corporation Heterojunction bipolar transistor with epitaxial emitter stack to improve vertical scaling
US8728897B2 (en) 2012-01-03 2014-05-20 International Business Machines Corporation Power sige heterojunction bipolar transistor (HBT) with improved drive current by strain compensation
CN102530936A (zh) * 2012-01-03 2012-07-04 西安电子科技大学 基于Cl2反应的SiC衬底上制备石墨烯的方法
US8592916B2 (en) 2012-03-20 2013-11-26 International Business Machines Corporation Selectively raised source/drain transistor
CN102610529A (zh) * 2012-03-31 2012-07-25 上海华力微电子有限公司 基于体硅的三维阵列式后栅型SiNWFET制备方法
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
WO2014070600A1 (en) * 2012-10-29 2014-05-08 Matheson Tri-Gas, Inc. Methods for selective and conformal epitaxy of highly doped si-containing materials for three dimensional structures
JP5488675B2 (ja) * 2012-11-14 2014-05-14 ソニー株式会社 半導体装置の製造方法
US9564321B2 (en) * 2013-03-11 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic epitaxial deposition and etch processes
JP2014189442A (ja) * 2013-03-27 2014-10-06 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
JP6269854B2 (ja) * 2014-10-31 2018-01-31 富士電機株式会社 炭化珪素エピタキシャル膜の成長方法
CN105609406B (zh) * 2014-11-19 2018-09-28 株式会社日立国际电气 半导体器件的制造方法、衬底处理装置、气体供给系统
CN104851781B (zh) * 2015-06-08 2020-04-14 国网智能电网研究院 一种n型低偏角碳化硅外延片的制备方法
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9647122B2 (en) 2015-09-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11152208B2 (en) * 2016-09-15 2021-10-19 Flosfia Inc. Semiconductor film, method of forming semiconductor film, complex compound for doping, and method of doping
WO2018052478A2 (en) 2016-09-19 2018-03-22 Applied Materials, Inc. Method of doped germanium formation
US11011635B2 (en) 2016-12-12 2021-05-18 Applied Materials, Inc. Method of forming conformal epitaxial semiconductor cladding material over a fin field effect transistor (FINFET) device
US10504723B2 (en) 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
US10256322B2 (en) 2017-04-04 2019-04-09 Applied Materials, Inc. Co-doping process for n-MOS source drain application
US9923081B1 (en) 2017-04-04 2018-03-20 Applied Materials, Inc. Selective process for source and drain formation
TWI711716B (zh) * 2017-06-06 2020-12-01 美商應用材料股份有限公司 使用沉積-處理-蝕刻製程之矽的選擇性沉積
US11018002B2 (en) * 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) * 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US20190385828A1 (en) * 2018-06-19 2019-12-19 Lam Research Corporation Temperature control systems and methods for removing metal oxide films
SG11202100439PA (en) * 2018-07-17 2021-02-25 Kokusai Electric Corp Method of manufacturing semiconductor device, substrate processing apparatus and program
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10978295B2 (en) * 2019-06-19 2021-04-13 Micron Technology, Inc. Epitaxial growth on semiconductor structures
CN110578166A (zh) * 2019-10-15 2019-12-17 上海新昇半导体科技有限公司 外延生长设备和外延生长方法
EP3832696A1 (en) 2019-12-06 2021-06-09 Imec VZW Formation of a sige(:b):ga layer
FR3105571B1 (fr) * 2019-12-18 2023-01-13 Commissariat Energie Atomique Procédé de formation d’une couche par épitaxie cyclée
WO2021171458A1 (ja) * 2020-02-27 2021-09-02 株式会社日立ハイテク プラズマ処理方法
US20230223257A1 (en) * 2022-01-12 2023-07-13 Applied Materials, Inc. Methods of epitaxially growing boron-containing structures

Family Cites Families (127)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US620487A (en) * 1899-02-28 mcfetridge
US546806A (en) * 1895-09-24 Frequency-c hanger
US3675619A (en) * 1969-02-25 1972-07-11 Monsanto Co Apparatus for production of epitaxial films
NL187942C (nl) * 1980-08-18 1992-02-17 Philips Nv Zenerdiode en werkwijze ter vervaardiging daarvan.
US4578142A (en) * 1984-05-10 1986-03-25 Rca Corporation Method for growing monocrystalline silicon through mask layer
US5693139A (en) 1984-07-26 1997-12-02 Research Development Corporation Of Japan Growth of doped semiconductor monolayers
US5294286A (en) * 1984-07-26 1994-03-15 Research Development Corporation Of Japan Process for forming a thin film of silicon
EG18056A (en) * 1986-02-18 1991-11-30 Solarex Corp Dispositif feedstock materials useful in the fabrication of hydrogenated amorphous silicon alloys for photo-voltaic devices and other semiconductor devices
JPH0639357B2 (ja) * 1986-09-08 1994-05-25 新技術開発事業団 元素半導体単結晶薄膜の成長方法
US5607511A (en) * 1992-02-21 1997-03-04 International Business Machines Corporation Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers
US5221556A (en) 1987-06-24 1993-06-22 Epsilon Technology, Inc. Gas injectors for reaction chambers in CVD systems
US5112439A (en) * 1988-11-30 1992-05-12 Mcnc Method for selectively depositing material on substrates
JPH0824191B2 (ja) 1989-03-17 1996-03-06 富士通株式会社 薄膜トランジスタ
AU5977190A (en) * 1989-07-27 1991-01-31 Nishizawa, Junichi Impurity doping method with adsorbed diffusion source
US5294266A (en) * 1989-07-28 1994-03-15 Metallgesellschaft Aktiengesellschaft Process for a passivating postrinsing of conversion layers
JP2880322B2 (ja) * 1991-05-24 1999-04-05 キヤノン株式会社 堆積膜の形成方法
US5480818A (en) * 1992-02-10 1996-01-02 Fujitsu Limited Method for forming a film and method for manufacturing a thin film transistor
JP2917694B2 (ja) 1992-04-02 1999-07-12 日本電気株式会社 化合物半導体気相成長方法及びその装置
JPH0750690B2 (ja) 1992-08-21 1995-05-31 日本電気株式会社 ハロゲン化物を用いる半導体結晶のエピタキシャル成長方法とその装置
US5273930A (en) 1992-09-03 1993-12-28 Motorola, Inc. Method of forming a non-selective silicon-germanium epitaxial film
JP3265042B2 (ja) * 1993-03-18 2002-03-11 東京エレクトロン株式会社 成膜方法
JPH0729897A (ja) * 1993-06-25 1995-01-31 Nec Corp 半導体装置の製造方法
US5372860A (en) 1993-07-06 1994-12-13 Corning Incorporated Silicon device production
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
US5796116A (en) * 1994-07-27 1998-08-18 Sharp Kabushiki Kaisha Thin-film semiconductor device including a semiconductor film with high field-effect mobility
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
US5807792A (en) * 1996-12-18 1998-09-15 Siemens Aktiengesellschaft Uniform distribution of reactants in a device layer
US6335280B1 (en) * 1997-01-13 2002-01-01 Asm America, Inc. Tungsten silicide deposition process
DE19702200A1 (de) * 1997-01-23 1998-07-30 Hoechst Schering Agrevo Gmbh Phenylsulfonylharnstoffe, Verfahren zu ihrer Herstellung und ihre Verwendung als Herbizide und Pflanzenwachstumsregulatoren
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6118216A (en) * 1997-06-02 2000-09-12 Osram Sylvania Inc. Lead and arsenic free borosilicate glass and lamp containing same
US6287965B1 (en) * 1997-07-28 2001-09-11 Samsung Electronics Co, Ltd. Method of forming metal layer using atomic layer deposition and semiconductor device having the metal layer as barrier metal layer or upper or lower electrode of capacitor
KR100385946B1 (ko) * 1999-12-08 2003-06-02 삼성전자주식회사 원자층 증착법을 이용한 금속층 형성방법 및 그 금속층을장벽금속층, 커패시터의 상부전극, 또는 하부전극으로구비한 반도체 소자
KR100269306B1 (ko) 1997-07-31 2000-10-16 윤종용 저온처리로안정화되는금속산화막으로구성된완충막을구비하는집적회로장치및그제조방법
KR100261017B1 (ko) * 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6749687B1 (en) * 1998-01-09 2004-06-15 Asm America, Inc. In situ growth of oxide and silicon layers
US6042654A (en) * 1998-01-13 2000-03-28 Applied Materials, Inc. Method of cleaning CVD cold-wall chamber and exhaust lines
US6514880B2 (en) 1998-02-05 2003-02-04 Asm Japan K.K. Siloxan polymer film on semiconductor substrate and method for forming same
US6383955B1 (en) * 1998-02-05 2002-05-07 Asm Japan K.K. Silicone polymer insulation film on semiconductor substrate and method for forming the film
TW437017B (en) * 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6159852A (en) 1998-02-13 2000-12-12 Micron Technology, Inc. Method of depositing polysilicon, method of fabricating a field effect transistor, method of forming a contact to a substrate, method of forming a capacitor
US6797558B2 (en) * 2001-04-24 2004-09-28 Micron Technology, Inc. Methods of forming a capacitor with substantially selective deposite of polysilicon on a substantially crystalline capacitor dielectric layer
EP1060287B1 (en) * 1998-03-06 2005-01-26 ASM America, Inc. Method of depositing silicon with high step coverage
JP4214585B2 (ja) * 1998-04-24 2009-01-28 富士ゼロックス株式会社 半導体デバイス、半導体デバイスの製造方法及び製造装置
US6025627A (en) * 1998-05-29 2000-02-15 Micron Technology, Inc. Alternate method and structure for improved floating gate tunneling devices
KR100275738B1 (ko) * 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
JP4204671B2 (ja) * 1998-09-11 2009-01-07 三菱電機株式会社 半導体装置の製造方法
KR100287180B1 (ko) * 1998-09-17 2001-04-16 윤종용 계면 조절층을 이용하여 금속 배선층을 형성하는 반도체 소자의 제조 방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
US6319789B1 (en) * 1999-01-25 2001-11-20 Micron Techonology, Inc. Method for improved processing and etchback of a container capacitor
US6305314B1 (en) * 1999-03-11 2001-10-23 Genvs, Inc. Apparatus and concept for minimizing parasitic chemical vapor deposition during atomic layer deposition
US6200893B1 (en) * 1999-03-11 2001-03-13 Genus, Inc Radical-assisted sequential CVD
US6124158A (en) * 1999-06-08 2000-09-26 Lucent Technologies Inc. Method of reducing carbon contamination of a thin dielectric film by using gaseous organic precursors, inert gas, and ozone to react with carbon contaminants
US6391785B1 (en) 1999-08-24 2002-05-21 Interuniversitair Microelektronica Centrum (Imec) Method for bottomless deposition of barrier layers in integrated circuit metallization schemes
US6511539B1 (en) * 1999-09-08 2003-01-28 Asm America, Inc. Apparatus and method for growth of a thin film
US6489241B1 (en) 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
FI117942B (fi) 1999-10-14 2007-04-30 Asm Int Menetelmä oksidiohutkalvojen kasvattamiseksi
US6780704B1 (en) * 1999-12-03 2004-08-24 Asm International Nv Conformal thin films over textured capacitor electrodes
US6291319B1 (en) * 1999-12-17 2001-09-18 Motorola, Inc. Method for fabricating a semiconductor structure having a stable crystalline interface with silicon
US6348420B1 (en) * 1999-12-23 2002-02-19 Asm America, Inc. Situ dielectric stacks
US6821417B2 (en) * 2000-01-12 2004-11-23 The Board Of Governors, State Of Rhode Island And Providence Plantations Chromatographic and electrophoretic separation of chemicals using electrically conductive polymers
EP1123991A3 (en) 2000-02-08 2002-11-13 Asm Japan K.K. Low dielectric constant materials and processes
US6492283B2 (en) * 2000-02-22 2002-12-10 Asm Microchemistry Oy Method of forming ultrathin oxide layer
AU2001245388A1 (en) * 2000-03-07 2001-09-17 Asm America, Inc. Graded thin films
US6395221B1 (en) * 2000-03-23 2002-05-28 Mdy Engineering Corp. Tilting rotary furnace system for recovery of non-ferrous metals from scrap or dross and method of operation
KR100363088B1 (ko) * 2000-04-20 2002-12-02 삼성전자 주식회사 원자층 증착방법을 이용한 장벽 금속막의 제조방법
US6458718B1 (en) 2000-04-28 2002-10-01 Asm Japan K.K. Fluorine-containing materials and processes
US6630413B2 (en) * 2000-04-28 2003-10-07 Asm Japan K.K. CVD syntheses of silicon nitride materials
US7141278B2 (en) * 2000-06-08 2006-11-28 Asm Genitech Korea Ltd. Thin film forming method
SG99865A1 (en) * 2000-07-04 2003-11-27 Univ Singapore Photoinduced coversion of polyaniline from an insulating state to a conducting state
KR100373853B1 (ko) * 2000-08-11 2003-02-26 삼성전자주식회사 반도체소자의 선택적 에피택시얼 성장 방법
US6461909B1 (en) 2000-08-30 2002-10-08 Micron Technology, Inc. Process for fabricating RuSixOy-containing adhesion layers
US20020163013A1 (en) * 2000-09-11 2002-11-07 Kenji Toyoda Heterojunction bipolar transistor
KR100814980B1 (ko) * 2000-09-28 2008-03-18 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 산화물, 규산염 및 인산염의 증기를 이용한 석출
KR100378186B1 (ko) * 2000-10-19 2003-03-29 삼성전자주식회사 원자층 증착법으로 형성된 박막이 채용된 반도체 소자 및그 제조방법
US6613695B2 (en) * 2000-11-24 2003-09-02 Asm America, Inc. Surface preparation prior to deposition
KR100869326B1 (ko) * 2000-11-30 2008-11-18 에이에스엠 인터내셔널 엔.브이. 자기장치용 박막
KR100385947B1 (ko) 2000-12-06 2003-06-02 삼성전자주식회사 원자층 증착 방법에 의한 박막 형성 방법
KR20020049875A (ko) * 2000-12-20 2002-06-26 윤종용 반도체 메모리 소자의 강유전체 커패시터 및 그 제조방법
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
KR100393208B1 (ko) * 2001-01-15 2003-07-31 삼성전자주식회사 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
US6528374B2 (en) 2001-02-05 2003-03-04 International Business Machines Corporation Method for forming dielectric stack without interfacial layer
KR101050377B1 (ko) 2001-02-12 2011-07-20 에이에스엠 아메리카, 인코포레이티드 반도체 박막 증착을 위한 개선된 공정
US7026219B2 (en) 2001-02-12 2006-04-11 Asm America, Inc. Integration of high k gate dielectric
US20020117399A1 (en) * 2001-02-23 2002-08-29 Applied Materials, Inc. Atomically thin highly resistive barrier layer in a copper via
JP3547419B2 (ja) * 2001-03-13 2004-07-28 株式会社東芝 半導体装置及びその製造方法
JP3730962B2 (ja) * 2001-04-02 2006-01-05 松下電器産業株式会社 半導体装置の製造方法
JP2002343790A (ja) 2001-05-21 2002-11-29 Nec Corp 金属化合物薄膜の気相堆積方法及び半導体装置の製造方法
JP2004533118A (ja) * 2001-05-30 2004-10-28 エーエスエム アメリカ インコーポレイテッド 低温搬入出およびベーク
US6828218B2 (en) * 2001-05-31 2004-12-07 Samsung Electronics Co., Ltd. Method of forming a thin film using atomic layer deposition
US6391803B1 (en) * 2001-06-20 2002-05-21 Samsung Electronics Co., Ltd. Method of forming silicon containing thin films by atomic layer deposition utilizing trisdimethylaminosilane
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6861334B2 (en) * 2001-06-21 2005-03-01 Asm International, N.V. Method of fabricating trench isolation structures for integrated circuits using atomic layer deposition
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
KR100434698B1 (ko) * 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 선택적 에피성장법
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
US20030072884A1 (en) * 2001-10-15 2003-04-17 Applied Materials, Inc. Method of titanium and titanium nitride layer deposition
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6743681B2 (en) * 2001-11-09 2004-06-01 Micron Technology, Inc. Methods of Fabricating Gate and Storage Dielectric Stacks having Silicon-Rich-Nitride
US6551893B1 (en) * 2001-11-27 2003-04-22 Micron Technology, Inc. Atomic layer deposition of capacitor dielectric
US6773507B2 (en) * 2001-12-06 2004-08-10 Applied Materials, Inc. Apparatus and method for fast-cycle atomic layer deposition
US7081271B2 (en) * 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US6696332B2 (en) * 2001-12-26 2004-02-24 Texas Instruments Incorporated Bilayer deposition to avoid unwanted interfacial reactions during high K gate dielectric processing
US6620670B2 (en) * 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
US7175713B2 (en) * 2002-01-25 2007-02-13 Applied Materials, Inc. Apparatus for cyclical deposition of thin films
US6911391B2 (en) * 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
CN1437073A (zh) * 2002-02-05 2003-08-20 旺宏电子股份有限公司 有机底部抗反射涂布层的蚀刻方法
JP3914064B2 (ja) * 2002-02-28 2007-05-16 富士通株式会社 混晶膜の成長方法及び装置
US7105891B2 (en) * 2002-07-15 2006-09-12 Texas Instruments Incorporated Gate structure and method
US6723658B2 (en) * 2002-07-15 2004-04-20 Texas Instruments Incorporated Gate structure and method
US7449385B2 (en) * 2002-07-26 2008-11-11 Texas Instruments Incorporated Gate dielectric and method
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US7186630B2 (en) * 2002-08-14 2007-03-06 Asm America, Inc. Deposition of amorphous silicon-containing films
KR100542736B1 (ko) * 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
US6979287B2 (en) * 2002-08-19 2005-12-27 Avi Elbaz Proprioceptive and kinesthetic footwear
US7199023B2 (en) * 2002-08-28 2007-04-03 Micron Technology, Inc. Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
US6759286B2 (en) * 2002-09-16 2004-07-06 Ajay Kumar Method of fabricating a gate structure of a field effect transistor using a hard mask
CN1249787C (zh) * 2002-12-19 2006-04-05 友达光电股份有限公司 避免硅层蚀刻不均匀的方法
US6998305B2 (en) * 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
US7029995B2 (en) * 2003-06-13 2006-04-18 Asm America, Inc. Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7045432B2 (en) * 2004-02-04 2006-05-16 Freescale Semiconductor, Inc. Method for forming a semiconductor device with local semiconductor-on-insulator (SOI)
US7144779B2 (en) * 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply

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