TWI231044B - Semiconductor device - Google Patents

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TWI231044B
TWI231044B TW093100764A TW93100764A TWI231044B TW I231044 B TWI231044 B TW I231044B TW 093100764 A TW093100764 A TW 093100764A TW 93100764 A TW93100764 A TW 93100764A TW I231044 B TWI231044 B TW I231044B
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semiconductor
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region
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Takuji Matsumoto
Takashi Ipposhi
Toshiaki Iwamatsu
Yuuichi Hirano
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Renesas Tech Corp
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Description

1231044 玖、發明說明： 【發明所屬之技術領域】 本發明係關於使用有S 0 I基板之半導體裝置及其製造方 法。 【先前技術】 S 0 I基板係具有以半導體基板，絕緣層及第1導電型之 半導體層的順序沉積之構造。在使用有S 0 I基板之昔知半 導體裝置之製造方法中，順序執行之步驟包含有：（a )在半 導體之上面内，部份的形成所謂之部份隔離型之元件隔離 絕緣膜；（b )在元件形成區域内，在半導體層之上面上部份 的形成閘構造；（c )藉由將雜質以離子植入至半導體層之上 面内，使第2導電型之源極·汲極區域形成從半導體層之 上面到達絕緣層。 另外，關於使用有S 0 I基板之半導體裝置及其製造方法 之技術揭示於下列之專利文獻1。 [專利文獻1 ] 日本專利特開平1 0 - 2 0 9 1 6 7號公報 【發明内容】 (發明所欲解決之問題） 然而，在昔知半導體裝置之製造方法中，因為使離子植 入之植入能量變高藉以使源極·汲極區域到達絕緣層，所 以在位於元件隔離絕緣膜的底面和絕緣層的上面之間的部 份之半導體層内，亦會被植入第2導電型之雜質，造成該 部份之第1導電型的濃度變淡，使隔離耐壓降低為其問題。 5 312/發明說明書(補件)/93-04/93100764 1231044 為著解決此種問題，降低離子植入之植入能量使雜質不 會穿通元件隔離絕緣膜，為使源極·汲極區域不會到達絕 緣膜，所以增加源極·汲極區域之接面電容。其結果則是 產生動作速度降低或消耗電力增大等之弊病。 另外，為解決上述問題，使元件隔離絕緣膜形成較深， 用以使元件隔離絕緣膜之底面接近絕緣層之上面時，位於 元件隔離絕緣膜之底面和絕緣層之上面之間之部份，其半 導體層之電阻會增加為其問題。 另外，為解決上述問題，使元件隔離絕緣膜之膜厚變厚， 用以使元件隔離絕緣膜之上面比半導體層之上面更接近端 部上方時，會造成元件隔離絕緣膜之上面和半導體層之上 面之高低差，造成以高精確度形成閘電極變為困難。其結 果則是產生動作速度降低和特性變動等之問題。 本發明用來解決此等問題，其目的是獲得一種半導體裝 置及其製造方法，其可適當地避免由於接面電容之增加等 之問題所造成隔離耐壓之降低。 c解決問題之手段） 依照本發明，半導體裝置具備有：S 0 I基板，其具有順 序沉積半導體基板，絕絕層，及第1導電型之半導體層之 構造；元件隔離絕緣膜，部份的形成在半導體層之主面内， 具有與絕緣層一起包夾半導體層之一部份的底面；閘構 造，在被元件隔離絕緣膜規定之元件形成區域内，部份的 形成在半導體層之主面上；凹部，在元件形成區域内，形 成在從閘構造露出部份之半導體層之主面内，成對的包夾 6 3丨2/發明說明書(補件)/93-04/93丨00764 1231044 閘構造之下方之通道形成區域；及與第1導電型不同之第 2導電型之源極·汲極區域，形成在凹部之底面内，成對 的包夾通道形成區域，其底面或其空乏層到達絕緣層。 依照本發明時，經由形成凹部預先使半導體層薄膜化 後，可以形成源極·汲極區域。因此，在位於元件隔離絕 緣膜的底面和絕緣層的上面之間的部份之第1導電型之半 導體層内，不會被植入第2導電型之雜質，所以可以避免 隔離耐壓之降低。另外，因為源極·汲極區域形成到達絕 緣層，所以源極·汲極區域之接面電容不會增力口。 【實施方式】 (實施形態1 ) 圖1為用來表示本發明之實施形態1之半導體裝置之構 造的剖面圖。S 0 I基板4係具有順序沉積石夕基板1， BOX(buriedoxide)層2及P型之石夕層3之構造。在石夕層3 之上面内部份的形成有所謂之部份隔離型之元件隔離絕緣 膜5。元件隔離絕緣膜5之材質例如使用氧化矽膜。利用 元件隔離絕緣膜5之底面和BOX層2之上面，用來包夾矽 層 3之一部份。 在被元件隔離絕緣膜5規定之元件形成區域内，於矽層 3之上面上，部份的形成閘構造。閘構造具有：閘絕緣膜6， 其形成在矽層3之上面上，由氧化矽膜構成；閘電極7， 其形成在閘絕緣膜6上，由多晶石夕構成，側壁9，其形成 在閘電極7之側面，由氮化矽膜構成；鈷矽化物層8，其 形成在閘電極7之上面上。位於閘構造下方之部份之矽層 3 12/發明說明(補件)/93-04/93100764 1231044 3被規定作為通道形成區域。此處之各個部份之材質並不 只限於上述之實例。閘絕緣膜6之材質亦可以使用氧氮化 矽膜或高介電質膜等。閘電極7之材質亦可使用鎢，鋁， 或鈕等之金屬。側壁9之材質亦可使用氧化矽膜或氮化矽 膜之複合膜。代替鈷矽化物層8者，亦可形成鎳矽化物層 或鈦矽化物層等。 在元件形成區域内，在從閘構造露出之部份之矽層3之 上面内形成有凹部14，成對的包夾通道形成區域。另外， 在矽層3内形成有η型之源極·汲極區域1 2，成對的包夾 通道形成區域。源極·汲極區域1 2具有：較低濃度之雜質 導入區域（亦稱為「延伸」區域）1 0，較淺的形成在矽層3 之上面内；和較高濃度之雜質導入區域1 1形成比雜質導入 區域1 0深。雜質導入區域1 1形成從凹部1 4之底面到達 BOX層2之上面。另外，在從閘構造露出之部份之源極· 汲極區域1 2之上面上，形成有鈷矽化物層1 3。 圖1所示之構造是雜質導入區域11之底面接觸在BOX 層2之上面，但是代替此種構造者亦可以採用使形成在雜 質導入區域11和矽層3之界面之空乏層，到達BOX層2 之上面之構造。但是，從減小接面電容之觀點來看，最好 使用使雜質導入區域11之底面接觸在BOX層2之上面之構 造，故在本說明書中以採用此種構造之情況進行說明。 圖2〜圖8係用來表示本發明之實施形態1之半導體裝 置之製造方法之步驟順序的剖面圖。參照圖2，利用公知 之L0C0S隔離技術或溝渠隔離技術，在石夕層3之上面内部 8 312/發明說明書(補件)/93-04/93100764 1231044 份的形成元件隔離絕緣膜5。其次，利用熱氧化法在矽層3 之上面上形成氧化矽膜1 5。其次，利用C V D法全面的依序 形成多晶矽膜1 6和氧化矽膜1 7。 參照圖3，其次，利用光微影法或異向性乾式蝕刻法， 對多晶矽膜1 6和氧化矽膜1 7進行圖案製作。利用此種構 成，形成多晶矽膜1 9和氧化矽膜2 0。然後，蝕刻氧化矽 膜1 5之一部份用來形成氧化矽膜1 8。 參照圖4，利用離子植入法，經由氧化矽膜1 8將η型之 雜質植入到矽層3之上面内，用來形成雜質導入區域1 0。 此時，為抑制短通道效應，亦可以形成較低濃度之Ρ型之 雜質層（一般稱為「口袋區域」）。但是，為著使說明簡化， 在以下之說明中對於口袋區域之說明加以省略。 參照圖5，其次利用CVD法全面的形成氮化矽膜。其次 進行回蝕刻用來在多晶矽膜1 9和氧化矽膜2 0之側面形成 側壁9。 參照圖6，其次以氧化矽膜容易被蝕刻，矽，多晶矽， 和矽氮化膜不容易被蝕刻之條件進行蝕刻。藉此，除去氧 化矽膜2 0用來使多晶矽膜1 9之上面露出。然後，除去從 側壁9和多晶矽膜1 9露出之部份之氧化矽膜1 8，用來形 成閘絕緣膜6。另外，圖中雖未顯示，由於該蝕刻使元件 隔離絕緣膜5亦稍微被蝕刻。 參照圖7，其次以對矽和多晶矽容易被蝕刻，對氧化矽 膜和氮化石夕膜不容易被#刻之條件進行異向性乾式触刻。 藉此，從閘絕緣膜6和元件隔離絕緣膜5露出之部份之矽 9 312/發明說明書(補件)/93-04/93100764 1231044 層3被蝕刻膜厚D1，用來形成凹部1 4。另外，多晶矽膜 1 9之上部亦一起被蝕刻，用來形成閘電極7。被凹部1 4 之底面和BOX層2之上面包夾之部份之矽層3之膜厚成為 D2。 參照圖8，其次利用離子植入法將η型之雜質植入到矽 層3之上面内，用來形成雜質導入區域1 1。該離子植入之 植入能量之大小被設定成為植入到凹部1 4之底面之雜質 可以到達矽層 3之底面，且植入到元件隔離絕緣膜5之上 面之雜質不會穿通元件隔離絕緣膜5。 另夕卜，利用該離子植入將η型之雜質一起植入到閘電極 7内。因為使多晶矽膜1 9薄膜化用來形成閘電極7，所以 雜質可以到達閘電極7之深部，亦即到達與閘絕緣膜6之 界面附近。其結果則可抑制閘空乏化。經由抑制閘空乏化 可以提高電流驅動能力。 然後，使閘電極7和源極·汲極區域1 2之各個上面矽化 物化，用來形成鈷矽化物層8、1 3，藉以獲得圖1所示之 構造。 依照此種構成之本實施形態1之半導體裝置及其製造方 法，經由形成凹部1 4用來預先使矽層3薄膜化，然後利用 離子植入法用來形成雜質導入區域1 1。從而，在位於元件 隔離絕緣膜5之底面和BOX層2之上面之間之部份之ρ型 之矽層 3内，未被植入有η型之雜質，所以可以避免隔離 耐壓之降低。另外，因為雜質導入區域1 1形成到達Β 0 X 層2之上面，所以不會增加源極·汲極區域1 2之接面電容。 10 3 12/發明說明書(補件)/93-04/93100764 1231044 另夕卜，由於用以形成凹部1 4之乾式蝕刻，在矽層 成缺陷。因為該缺陷具有舞命抑制功能’所以亦可 用S 0 I基板之半導體裝置之特有問題之基板浮動效 生。 另夕卜，在本實施形態1中是以NM0S電晶體為例： 明，但是在PM0S電晶體之情況，或NM0S電晶體和 電晶體混載之CMOS電晶體之情況，亦可以獲得與上 樣之效果。後面所述之其他之實施形態亦同。 (實施形態2 ) 圖9係用來表示本發明之實施形態2之半導體裝 造的剖面圖。側壁9之底面位於閘絕緣膜6之底面 方。亦即，形成有側壁9之部份之矽層3之膜厚， 有閘絕緣膜6之部份之矽層3之膜厚薄。 圖1 0〜圖1 5係用來表示本實施形態2之半導體 製造方法之步驟順序的剖面圖。首先，利用與上述 態1同樣之方法獲得圖2所示之構造。 參照圖1 0，其次利用光微影法和異向性蝕刻法， 矽膜1 5，多晶矽膜1 6和氧化矽膜1 7進行圖案製作 此種構成，形成閘絕緣膜6，多晶石夕膜1 9，及氧化石夕 另外，利用過度蝕刻，對從閘絕緣膜6和元件隔離 5露出之部份之矽層3，蝕刻膜厚D3用來形成凹部 參照圖1 1，其次利用離子植入法，將η型之雜質 矽層3之上面内，用來形成雜質導入區域1 0。雜質 域1 0形成在凹部2 1之底面内。用以形成雜質導入 3 12/發明說明書(補件)/93-04/93100764 3内形 抑制使 應的發 道行說 PM0S 述者同 置之構 之更下 比形成 裝置之 實施形 對氧化 。利用 膜2 0。 絕緣膜 21 ° 植入到 導入區 區域10 11 1231044 之離子植入之植入能量，在本實施形態2與上述實施形態 1相同。 參照圖1 2，其次在利用C V D法全面的形成氮化矽膜之 後，進行回触刻，用來形成側壁9。側壁9接合在閘絕緣 膜6，多晶矽膜1 9和氧化矽膜2 0之各個側面，和形成在 凹部 21 之底面上。 參照圖1 3，其次以氧化矽膜容易被蝕刻，矽，多晶矽， 和氮化矽膜不容易被蝕刻之條件進行蝕刻。利用此種構成 除去氧化矽膜2 0，用來使多晶矽膜1 9之上面露出。 參照圖1 4，其次以矽和多晶矽容易被蝕刻，氧化矽膜和 氮化矽膜不容易被蝕刻之條件，進行異向性乾式蝕刻。藉 此，對從側壁9，閘絕緣膜6，及元件隔離絕緣膜5露出之 部份之矽層3，蝕刻膜厚D1，用來形成凹部1 4。另外，多 晶矽膜1 9之上部亦一起被蝕刻用來形成閘電極7。被凹部 14之底面和BOX層2之上面包夾之部份之石夕層3的膜厚 D4，比圖7所示之膜厚D2薄膜厚D3之部份。 參照圖1 5，其次與上述實施形態1同樣的，將η型之雜 質之離子植入到矽層3之上面内，用來形成雜質導入區域 1 1。如上所述，本實施形態2之矽層3之膜厚D 4比上述 實施形態1之矽層3之膜厚D2薄。因此，在本實施形態2 中，用以形成雜質導入區域1 1之離子植入之植入能量，可 以比上述實施形態1小。 然後，使閘電極7和源極·汲極區域1 2之各個上面矽化 物化，用來形成鈷矽化物層8，1 3，藉以獲得圖9所示之 12 312/發明說明書(補件)/93-04/93100764 1231044 構造。 依照此種構成之本實施形態2之半導體裝置及其製造方 法時，用以形成雜質導入區域1 1之離子植入之植入能量， 可比上述實施形態1少。因此，當與上述實施形態1比較 時，可以更確實的避免被植入到元件隔離絕緣膜5之上面 之雜質穿通元件隔離絕緣膜5。 圖1 6係用來表示本實施形態2之變化例之半導體裝置之 製造方法之一步驟的剖面圖。在圖1 4所示之步驟，矽層3 被姓刻膜厚D1，但是亦可如圖1 6所示，對碎層3 14刻膜 厚D5(<D1)用來形成凹部22。被凹部22之底面和BOX層2 之上面包夾之部份之矽層3之膜厚，等於圖7所示之膜厚 D2 ° 依照此種構成之本實施形態2之變化例之半導體裝置及 其製造方法時，可以確保成對之雜質導入區域1 1間之間隔 成為與上述實施形態1相同之程度。因此，當與圖9所示 之構造比較時，可以抑制短通道效應之影響。 另夕卜，當與上述實施形態1比較時，雜質導入區域1 0 形成深如膜厚D 3。因此，雜質導入區域1 0和雜質導入區 域1 1互相重疊之程度比上述實施形態1大。其結果是源 極·汲極區域1 2之寄生電阻可以比上述實施形態1小。 (實施形態3 ) 圖1 7、1 8係用來擴大的表示圖7所示之構造中之形成 有凹部1 4之附近之構造的剖面圖。參照圖1 7，形成有閘 絕緣膜6之部份之矽層 3之上面，與凹部1 4之側面所形成 13 312/發明說明書(補件)/93-04/93丨00764 1231044 之角度α大於90° 。角度α可以利用添加在Cb或HBr等 之蝕刻氣體之〇2氣體之量進行調整。 依照此種構成，經由將角度α設定成為大於9 0 ° ，在圖 1所示之構造中，可以使鈷石夕化物層1 3和通道形成區域之 間之距離保持較長。其結果是可以減小在鈷矽化物層1 3 和通道形成區域之間流動之接面：¾漏電流。 另外，參照圖1 7，從矽層3之上面到凹部1 4之底面之 深度（膜厚D 1 )，比從矽層3之上面到雜質導入區域1 0之 底面之深度D 6淺。凹部1 4之深度可以利用蝕刻時間進行 調整。 利用此種構成，經由設定成為D 1 < D 6，可以抑制由於凹 部1 4之形成所引起之雜質導入區域1 0之寄生電阻之增加。 參照圖1 8，凹部1 4之端部亦可潛入到閘絕緣膜6之端 部的下方。例如，利用等向性蝕刻，經由蝕刻矽層3可以 獲得此種構造。 利用此種構成經由形成凹部1 4使其潛入到閘構造之端 部之下方，可在更靠近通道形成區域，形成具有壽命抑制 功能之缺陷。其結果是可以更有效的抑制基板浮動效應之 發生。 (實施形態4 ) 圖1 9係用來表示本發明之實施形態4之半導體裝置之構 造的剖面圖。在S〇I基板4内形成N Μ 0 S電晶體和P Μ 0 S電 晶體。Ν Μ 0 S電晶體具備有ρ型之矽層3 !，閘絕緣膜6 ^，閘 電極7,，鈷矽化物層8 !，1 3,，側壁91，及η型之源極· 14 312/發明說明書(補件)/93-04/93100764 1231044 >及極區域1 2 I。源極· >及極區域1 2 I具有雜質導入區域。關 於NM0S電晶體亦可以採用與上述實施形態1同樣構造者 (以下，在本說明書中稱為「凹陷源極·汲極構造」），在 凹部1 4 !之底面内形成源極·汲極區域1 2 i。 如上述實施形態1 所述，當採用凹陷源極·汲極構造 時，可以抑制基板浮動效應之發生。一般而言，基板浮動 效應在NM0S電晶體比在PM0S電晶體更會成為問題。因此， 經由在NM0S電晶體採用凹陷源極·汲極構造，對於NM0S 電晶體可以抑制基板浮動效應之發生。 另外，當採用凹陷源極·汲極構造時，通道形成區域被 拉伸到鈷矽化物層1 3 i，所以當與未採用凹陷源極·汲極 構造之情況比較時，在矽層3 I之内部產生之應力會增加。 其結果是載子之移動程度增加，所以經由在NM0S電晶體採 用凹陷源極·汲極構造，可以提高電流驅動能力。 PM0S電晶體具備有η型之矽層32，閘絕緣膜62，閘電極 7 2，姑石夕化物層8 2，1 3 2，側壁9 2，及Ρ型之源極·汲極區 域1 2 2。源極·汲極區域1 2 2具有雜質導入區域1 0 2，1 1 2。 對於PM0S電晶體不採用凹陷源極·汲極構造，與昔知半導 體裝置同樣地，採用通常之源極·汲極構造，在矽層32 之上面内形成雜質導入區域1 0 2，1 1 2。 當與採用凹陷源極·汲極構造之情況比較時，在未採用 凹陷源極·汲極構造之情況，特別是在矽層3之深部，成 對之雜質導入區域1 1之間之間隔可以擴大。因此，可以抑 制短通道效應之發生。一般是短通道效應在PM0S電晶體比 15 312/發明說明書(補件)/93-04/93100764 1231044 在NM0S電晶體更會成為問題。因此，在電晶體之特性比隔 離耐壓優先之情況時，在PM0S電晶體不採用凹陷源極·汲 極構造，對於PM0S電晶體可以改善短通道效應。 另外，如上所述，當採用凹陷源極·汲極構造時，通道 形成區域被拉伸到鈷矽化物層1 3，所以在矽層3之内部產 生之應力會增加。對於PM0S電晶體，與NM0S電晶體相反 的，當上述應力增加時，載子之移動程度降低。因此，在 PM0S電晶體不採用凹陷源極·汲極構造，可以避免電流驅 動力之降低。 在NM0S電晶體和PM0S電晶體之間，形成所謂之完全隔 離型之元件隔離絕緣膜23，使底面之一部份到達BOX層2 之上面。藉此，NM0S電晶體和PM0S電晶體互相電隔離。 經由使用該隔離構造可以抑制鎖定。該隔離構造亦可以適 用在其他之全部之實施形態。 圖2 0〜圖2 7係用來表示本實施形態4之半導體裝置之 製造方法的剖面圖。參照圖2 0，利用熱氧化法在矽層3!， 3 2之上面上形成氧化石夕膜1 5。其次，利用C V D法全面的形 成多晶石夕膜1 6。 參照圖2 1，其次利用光微影法和異向性乾式蝕刻法，對 多晶矽膜1 6進行圖案製作。藉此，形成多晶矽膜1 9 i，和 閘電極7 2。另外，氧化矽膜1 5之一部份被蝕刻，用來形 成氧化矽膜1 8 !、1 8 2。 參照圖2 2，其次利用光微影法和離子植入法，經由氧化 矽膜1 8 !，將η型之雜質植入到矽層3 !之上面内，用來形 16 312/發明說明書(補件)/93-04/93100764 1231044 成雜質導入區域1 〇 i。其次，利用光微影法和離子植入法， 經由氧化石夕膜1 8 2將p型之雜質植入到石夕層3 2之上面内， 用來形成雜質導入區域1 0 2。 參照圖2 3，其次利用C V D法在全面的形成氮化矽膜之 後，進行回蝕刻。藉此，在多晶矽膜1 9 I之側面形成側壁 9 !，和在閘電極7 2之側面形成側壁9 2。另外，亦形成閘絕 緣膜6 I、6 2。 參照圖2 4，其次利用光微影法形成光抗蝕劑2 4，使其覆 蓋在預定形成PMOS電晶體之區域。 參照圖2 5，其次使用光抗蝕劑2 4作為蝕刻遮罩，以矽 和多晶矽容易被蝕刻，氧化矽膜和氮化矽膜不容易被蝕刻 之條件，進行異向性乾式蝕刻。藉此，對從光抗蝕劑2 4， 閘絕緣膜6 !，和元件隔離絕緣膜5、2 3露出之部份之矽層 3 !，進行蝕SiJ ，用來形成凹部1 4，。另外，多晶矽膜1 9 !之 上部亦一起被蝕刻，用來形成閘電極7!。 參照圖2 6，其次使用光抗蝕劑2 4作為植入遮罩，利用 離子植入法，將η型之雜質植入到矽層3 ^之上面内，用來 形成雜質導入區域Π !。η型之雜質亦被植入到閘電極7 ! 内。然後，除去光抗#劑2 4。 參照圖2 7，其次利用光微影法，形成光抗蝕劑2 5使其 覆蓋在預定形成Ν Μ 0 S之區域。其次，使用光抗蝕劑2 5作 為植入遮罩，利用離子植入法將ρ型之雜質植入到矽層32 之上面内，用來形成雜質導入區域1 1 2。ρ型之雜質亦被植 入到閘電極7 2内。然後，除去光抗蝕劑2 5。 17 312/發明說明書(補件)/93-04/93100764 1231044 然後，使閘電極7 I、7 2和源極·沒極區域1 2 1，1 2 2之各 個之上面矽化物化，用來形成鈷矽化物層 8 !、8 2、1 3 I、1 3 2， 錯以獲付圖1 9所不之構造。 圖2 8係用來表示本實施形態4之變化之半導體裝置之構 造的剖面圖。對於PM0S電晶體，與上述實施形態1同樣的， 採用凹陷源極·汲極構造，在凹部1 4 2之底面形成源極· 汲極區域1 2 2。 如上述實施形態1所述之方式，經由採用凹陷源極·汲 極構造使閘多晶矽薄膜化，可以抑制閘空乏化。一般是閘 空乏化在PM0S電晶體比在NM0S電晶體更會成為問題。因 此，經由在PM0S電晶體採用凹陷源極·汲極構造，可以有 效的抑希彳PM0S電晶體之閘空乏化。 對於NM0S電晶體不採用凹陷源極.汲極構造，與習知半 導體裝置同樣地，採用通常之源極·汲極構造。 當與採用凹陷源極·汲極構造之情況比較時，不採用凹 陷源極·汲極構造之情況其源極·汲極區域1 2之寄生電阻 變小。可以避免雜質導入區域1 〇 2、1 1 2之面積縮小未形成 有凹1 4之部份。一般在要求高速動作之邏輯電路等使用 NM0S電晶體比使用PM0S電晶體多。經由在NM0S電晶體不 採用凹陷源極·没極構造，可以避免由於源極.沒極區域 1 2之寄生電阻之增加所引起之動作速度之降低。 另外，在圖1 9、2 8所示之情況是只在N Μ 0 S電晶體和P Μ 0 S 電晶體中之任一方採用凹陷源極·汲極構造，但是亦可以 在NM0S電晶體和PM0S電晶體之雙方採用凹陷源極·汲極 18 3 12/發明說明書(補件)/93-04/93100764 1231044 構造。 (實施形態5 ) 圖2 9係用來表示本發明之實施形態5之半導體裝置之構 造的剖面圖。在S 0 I基板4内形成有以較低電源電壓（例如 1 . 0 V )進行動作之Μ 0 S電晶體（以下稱為「低電壓動作電晶 體」），和以較高電源電壓（例如3 · 3 V )進行動作之Μ 0 S電 晶體（以下稱為「高電壓動作電晶體」）。低電壓動作電晶 體有如構成CPU芯子之電晶體。高電壓動作電晶體有如構 成輸入/輸出電路之電晶體。 低電壓動作電晶體具備有閘絕緣膜6，閘電極7，鈷矽化 物層8、1 3，側壁9，和源極·沒極區域1 2。源極·沒極 區域1 2具有雜質導入區域1 0、1 1。對於低電壓動作電晶 體採用凹陷源極·汲極構造。 經由採用凹陷源極·汲極構造，對於低電壓動作電晶體 可以抑制基板浮動效應之發生和隔離耐壓之降低。 高電壓動作電晶體具備有閘絕緣膜3 0，閘電極3 1，鈷矽 化物層3 2、3 7，側壁3 3，和源極·汲極區域3 6。源極· 汲極區域3 6具有雜質導入區域3 4、3 5。對於高電壓動作 電晶體，不採用凹陷源極·汲極構造。 其一實例是低電壓動作電晶體之閘長度為8 0 n m程度，與 其相對的，高電壓動作電晶體之閘長度為0 . 4 // m程度。亦 即，高電壓動作電晶體之閘長度比低電壓動作電晶體長。 因此，對於高電壓動作電晶體，可以抑制由於使元件隔離 絕緣膜5之膜厚變厚，元件隔離絕緣膜5之上面和矽層3 19 312/發明說明書(補件)/93-04/93 100764 1231044 之上面之高低差變大所造成之隔離耐壓之降低。即使由於 上述高低差使閘電極3 1之尺寸產生變動時，亦即因為閘長 度變長，所以尺寸之變動對動作速度之降低和特性變動之 影響很小。 另外，SOI基板4之上面中之輸入/輸出電路之佔用面積 比C P U芯子之佔用面積小很多。因此，對於輸入/輸出電 路，即使將設計尺度設定成很大時，對於I C晶片之大型化 之影響亦較小。當設計尺度設定成很大時，因為元件隔離 絕緣膜5之隔離長度亦變長，所以即使不採用凹陷源極· 汲極構造，亦可以確保所希望之隔離耐壓。 利用此種構成，在使元件隔離絕緣膜5之膜厚變厚，可 以將設計尺度設定成較大之情況時，可以對於高電壓動作 電晶體不採用凹陷源極·汲極構造，只對低電壓動作電晶 體採用該凹陷源極·汲極構造。如上所述，經由不採用凹 陷源極·汲極構造，可以避免由於寄生電阻之增加所引起 之動作速度之降低。 圖3 0係用來表示本實施形態5之變化例之半導體裝置之 構造的剖面圖。對於高電壓動作電晶體，採用凹陷源極· 汲極構造，在凹部3 8之底面形成源極·汲極區域3 6。 對於輸入/輸出電路，在使元件隔離絕緣膜5之膜厚變 厚，亦會有不能將設計尺度誤定成較大之情況。在此種情 況，對於高電壓動作電晶體要求其隔離耐壓比低電壓動作 電晶體高。因此，在此種情況，在高電壓動作電晶體採用 凹陷源極·汲極構造，可以用來提高隔離耐壓。 20 312/發明說明書(補件)/93-04/93丨00764 1231044 另外一方面，對於低電壓動作電晶體，不採用凹陷源極· 汲極構造，而是採用通常之源極·汲極構造。 如上所述，在不採用凹陷源極·汲極構造之情況時，減 小未形成有凹部1 4之部份之源極·汲極區域1 2之寄生電 阻。因此，在被要求高速動作之CPU芯子中，在低電壓動 作電晶體不採用凹陷源極·汲極構造，可以避免由於寄生 電阻之增加所引起之動作速度之降低。 另外，在圖2 9、3 0中，所示之情況是只在低電壓動作電 晶體和高電壓動作電晶體中之一方採用凹陷源極·汲極構 造，但是亦可以低電壓動作電晶體和高電壓動作電晶體之 雙方的採用凹陷源極·汲極構造。 當又在低電壓動作電晶體和高電壓動作電晶體中之一方 採用凹陷源極·汲極構造之情況時，與上述實施形態4同 樣的，可以使用光抗蝕劑2 4、2 5製作源極·汲極區域之構 造。 另外，在N Μ 0 S構造之低電壓電晶體和P Μ 0 S構造之低電 壓電晶體混載之情況時，與上述實施形態4同樣的，亦可 以只在Ν Μ 0 S和Ρ Μ 0 S之一方之電晶體採用凹陷源極·汲極 構造。即使NM0S構造之高電壓電晶體和PM0S構造之高電 壓動作電晶體混載之情況時亦同。 (實施形態6 ) 圖3 1係用來表示本發明之實施形態6之半導體裝置之製 造方法之一步驟的剖面圖。在上述實施形態1等之中，在 除去形成在多晶矽膜1 9上之氧化矽膜2 0之後，進行用以 21 312/發明說明書(補件)/93-04/93100764 1231044 形成凹部1 4之蝕刻。因此，如圖7所示，利用蝕刻使多晶 矽膜1 9薄膜化之結果，形成閘電極7。 與此相對的在本實施形態6中，如圖3 1所示，在多晶矽 膜1 9上，不是形成氧化矽膜2 0而是形成氧化矽膜4 0。如 此一來，在圖6所示之步驟不對氮化矽膜4 0進行蝕刻，在 用以形成凹部1 4之蝕刻步驟，氮化矽膜4 0具有作為蝕刻 遮罩之功能，用來使多晶矽膜1 9不被蝕刻。因此，多晶矽 膜1 9直接成為閘電極。 在用以形成雜質導入區域1 1之離子植入步驟（圖8 )中， 經由氮化矽膜4 0在多晶矽膜1 9内亦被植入雜質之離子。 依照此種方法之本實施形態6之半導體裝置及其製造方 法時，當與上述實施形態1比較，閘電極之膜厚變厚。因 此，在用以形成雜質導入區域1 1之離子植入步驟，可以抑 制被植入到多晶矽膜1 9内之雜質，穿通多晶矽膜1 9，到 達閘絕緣膜6或通道形成區域。其結果是可以抑制由於雜 質之穿通所引起之臨限電壓之變動。 另外，因為多晶矽膜1 9之膜厚直接成為閘電極之膜厚’ 所以當與上述實施形態1等比較時，閘電極之膜厚控制變 為容易。 本實施形態6之凹陷源極·汲極構造亦可適用於其他之 全部之實施形態。 (實施形態7 ) 圖3 2、3 3係用來表示本發明之實施形態7之半導體裝置 之製造方法之步驟順序的剖面圖。參照圖3 2，在獲得圖3 1 22 312/發明說明書(補件)/93-04/93100764 1231044 所示之構造之後，利用C V D法全面的形成氣化石夕膜或氧化 矽膜。其次，經由對氮化矽膜或氧化矽膜進行回蝕刻，用 來形成側壁4 1、4 2。側壁41接合在側壁9之側面，形成 在凹部1 4之底面上。側壁4 2接合在元件隔離絕緣膜5之 側面，形成在凹部 1 4之底面上。 參照圖3 3，其次利用離子植入法形成雜質導入區域1 1。 其次，使源極·汲極區域1 2之上面石夕化物化，用來形成姑 矽化物層4 3。鈷矽化物層4 3形成在從側壁4 1、4 2露出之 部份之凹部1 4之底面上。 另外，在以上之說明中所述者是以上述實施形態6作為 基礎之本實施形態7之半導體裝置之製造方法，但是本實 施形態7之發明亦可以適用在其他之全部之實施形態。 另外，在形成側壁1 4之後形成雜質導入區域1 1，但是 亦可以與此相反的，在形成雜質導入區域1 1之後形成側壁 41 〇 另外，在使元件隔離絕緣膜5之上面和凹部1 4之底面之 高低差變小之情況時，亦可以不形成側壁4 2。 另外，本實施形態7之半導體裝置之製造方法在具備有 矽化物保護膜之形成步驟（矽化物保護步驟）之情況，亦可 以形成側壁4 1，4 2作為矽化物保護膜之一部份。矽化物保 護步驟是利用未被矽化物化用來形成高電阻之多晶矽膜之 步驟。在矽化物保護步驟一起形成側壁4 1，4 2，可以防止 製造步驟數之增加。 依照此種方式之本實施形態7之半導體裝置及其製造方 23 312/發明說明書(補件)/93-04/93100764 1231044 法時，由於側壁4 1之形成引起鈷矽化物層4 3和通道形成 區域之間之距離變長。其結果是在鈷矽化物層4 3和通道形 成區域之間流動之接面洩漏電流可以減小。 另外，由於側壁4 2之形成引起鈷矽化物層4 3與位於元 件隔離絕緣膜5之下方部份之矽層3之間之距離變長。其 結果是在鈷矽化物層4 3和該部份之矽層3之間流動之接面 洩漏電流可以減小。 (實施形態8 ) 圖3 4、3 5係用來表示本發明之實施形態8之半導體裝置 之製造方法之步驟順序的剖面圖。參照圖34，在獲得圖8 所示之構造之後，利用選擇性外延生長法，在閘極電極7 上和源極·汲極區域1 2上分別形成矽層5 0、5 1。其次， 利用離子植入法，在矽層5 0、5 1内以高濃度植入η型之雜 質。 參照圖3 5，其次使矽層5 0、5 1之各個上面矽化物化， 用來形成鈷石夕化物層52、53。因為在石夕層50、51内植入η 型雜質，所以矽層5 0、5 1與鈷矽化物層5 2、5 3之接觸電 阻可以減小。 依照此種構成之本實施形態8之半導體裝置及其製造方 法時，鈷矽化物層 5 3形成在位於源極•汲極區域1 2上之 矽層51上。因此，鈷矽化物層5 3和通道形成區域之間之 距離變長，所以在兩者間流動之接面汽漏電流可以減小。 (實施形態9 ) 圖3 6〜圖3 8，係用來表示本發明之實施形態9之半導體 24 312/發明說明書(補件)/93-04/93 ] 00764 1231044 裝置之製造方法之步驟順序的剖面圖。參照圖3 6，在獲得 圖4所示之構造後，利用C V D法，全面的形成氮化矽膜6 0。 其次利用光微影法，在位於元件隔離絕緣膜5之上方部份 之氮化矽膜6 0上，形成光抗蝕劑6 1。 參照圖3 7，其次使用光抗蝕劑6 1作為蝕刻遮罩，利用 異向性乾式蝕刻法對氮化矽膜6 0進行回蝕刻。藉此，形成 側壁9和在元件隔離絕緣膜5上形成氮化矽膜6 2。其次， 除去光抗餘劑6 1。 參照圖3 8，其次除去氧化矽膜2 0，和從側壁9及多晶矽 膜 1 9露出之部份之氧化矽膜1 8。其次，對從閘絕緣膜 6 和元件隔離絕緣膜5露出之部份之矽層3進行蝕刻，用來 形成凹部1 4。另外，經由一起蝕刻多晶矽膜1 9之上部， 用來形成閘電極7。然後，依序執行圖8所示步驟以後之 步驟。 依照此種構成之本實施形態9之半導體裝置及其製造方 法時，經由組合在元件隔離絕緣膜5上形成有氮化矽膜6 2 之構造，和凹陷源極·汲極構造，可以有效的抑制隔離耐 壓之降低。亦即，在形成側壁9之步驟中，經由在元件隔 離絕緣膜5上一起形成氮化矽膜6 2，用來實質上的使元件 隔離絕緣膜5之膜厚變厚。因此，在用以形成雜質導入區 域1 1之離子植入步驟，可以更進一步的抑希彳η型之雜質穿 通元件隔離絕緣膜5被植入到矽層 3内。 另外，在圖3 7中，所示者係全體形成在元件隔離絕緣膜 5上之狹幅度之氮化矽膜62，但是亦可以形成端部位於氧 25 312/發明說明書(補件)/93-04/93100764 1231044 化矽膜 1 8上之寬幅度之氮化矽膜6 2。在此種情況 雜質導入區域1 1之面積變小，所以可以使接面電溶 (實施形態1 0 ) 圖3 9係用來表示本發明之實施形態1 0之半導體 構造的剖面圖。以圖1所示之上述實施形態1之半 置作為基礎，η型之雜質導入區域70更形成在矽層 面内。亦即，源極·汲極區域1 2均具有η型之雜質 域 10 、 11 、 70 。 圖4 0、41，係用來表示本實施形態1 0之半導體 第1製造方法之步驟順序的剖面圖。首先，利用與 施形態1同樣之方法，獲得圖6所示之構造。 參照圖 4 0，其次利用離子植入法，以能量為 1 -程度，濃度為1 X 1 0 15 / c m2程度之條件，將砷等之η 質植入到矽層3之上面内，用來形成雜質導入區域 參照圖4 1，其次以矽和多晶矽容易被蝕刻，氧化 氮化矽膜不容易被蝕刻之條件，進行異向性乾式蝕 此，使從閘極絕緣膜6及元件隔離絕緣膜5露出之 矽層3被蝕刻膜厚D1，用來形成凹部1 4。另外，多 1 9之上部亦一起被蝕刻，用來形成閘電極7。然後 圖8所示步驟以後之步驟，藉以完成半導體裝置。 圖42係用來擴大的顯示圖41所示之構造中之形 部1 4之附近之構造剖面圖。從矽層3之上面到雜質 域7 0之底面之深度D 7，比從矽層3之上面到雜質 域1 0之底面之深度D 6深。另外，從矽層3之上面 312/發明說明書(補件)/93-04/93100764 ，因為 降低。 裝置之 導體裝 3之上 導入區 裝置之 上述實 ^ 30KeV 型之雜 70 ° 妙膜和 刻。藉 部份之 晶矽膜 ，執行 成有凹 導入區 導入區 到凹部 26 1231044 14之底面之深度（膜厚D1)，比深度D7淺。另外，-所示之步驟中，控制蝕刻使膜厚D 1小於深度D 7。 在圖42所示之構造是膜厚D1小於深度D6，但是 施形態中，膜厚D 1亦可以大於深度D 6。 圖4 3、4 4，係用來表示本實施形態1 0之半導體 第2製造方法之步驟順序的剖面圖。首先，利用與 施形態1同樣之方法獲得圖7所示之構造。 參照圖 4 3，其次利用離子植入法，以能量為1〜 程度，濃度為1 X 1 〇 15 / c m2程度之條件，將砷等之η 質7 1植入到矽層3内，用來形成雜質導入區域7 0 71之植入方向對SOI基板4之上面之法線方向形成 度之傾斜。 參照圖44，其次與圖8所示之步驟同樣的，將η 質之離子植入到矽層3之上面内，用來形成雜質導 1 1。然後，使閘電極7和源極·汲極區域1 2之各個 化物化，用來完成半導體裝置。 依照此種構成之本實施形態 1 〇之半導體裝置及 方法時，經由追加雜質導入區域70可以更進一步的 於凹部1 4之形成所引起之源極·汲極區域1 2之寄 之增加。 另外，在圖4 1所示之步驟中，因為控制蝕刻使用 非為深度D6而是小於深度D7，所以可以形成比上 形態1深之凹部1 4。因此，在雜質導入區域 1 1之 驟（圖 8、4 4)時，可以將離子植入之植入能量設定 312/發明說明書(補件)/93-04/93100764 在圖41 另夕卜， 在本實 裝置之 上述實 30KeV 型之雜 。雜質 30 〇程 型之雜 入區域 上面石夕 其製造 抑制由 生電阻 笔厚D1 述實施 形成步 成比上 27 1231044 述實施形態1低。因此，可以比上述實施形態1更確實的 避免 η 型雜質被植入到位於元件隔離絕緣膜 5 之底面和 BOX層2之上面之間之部份之ρ型矽層3内，其結果是可 以更確實的避免隔離耐壓之降低。 另外，利用用以形成雜質導入區域70之離子植入，使η 型之雜質亦一起被植入到閘電極7内。其結果是可以更進 一步的抑制閘空乏化，藉以更進一步的提高電流驅動能力。 另外，不追加雜質導入區域70，在上述實施形態1中， 經由將從矽層 3之上面到雜質導入區域 1 0之底面之深度 D 6設定成更大，亦可以抑制源極·汲極區域1 2之寄生電 阻之增加。但是，深度D6之值會重大的影響短通道效應。 因此，在上述實施形態1中，不希望將深度 D6設定成更 大。相對於此，依照本實施形態1 0之半導體裝置及其製造 方法時，因為不需要將深度 D6設定成更大，所以可以避 免短通道之影響變大。 以上所說明者是使本實施形態 1 0之發明適用在上述實 施形態1之實例，但是本實施形態1 0之發明亦可適用在其 他之全部之實施形態。
I (實施形態1 1 ) 在上述實施形態1 0中，所述之實例是只形成Ν Μ Ο S電 晶體，但是在本實施形態1 1中所說明者是使上述實施形態 1 0之發明適用在C Μ Ο S電晶體之形成之情況之製造方法。 圖4 5〜圖5 1，係用來表示本發明之實施形態1 1之半導 體裝置之第1製造方法之步驟順序的剖面圖。首先，利用 312/發明說明書(補件)/93-04/93100764 28 1231044 與上述實施形態4同樣之方法，獲得圖24所示之構造。 參照圖 4 5，其次使用光抗蝕劑2 4作為植入遮罩，利用 離子植入法將η型之雜質植入到石夕層3 1之上面内，用來形 成雜質導入區域7 0 i。 參照圖 4 6，其次使用光抗蝕劑2 4作為蝕刻遮罩，以矽 和多晶矽容易被蝕刻，氧化矽膜和氮化矽膜不容易被蝕刻 之條件，進行異向性乾式蝕刻。藉此，從光抗蝕劑2 4，閘 絕緣膜6 !，和元件隔離絕緣膜5、2 3露出之部份之矽層3丨 被蝕刻，用來形成凹部1 4 !。另外，多晶矽膜1 9 !之上部一 起被#刻，用來形成閘電極7 1。 參照圖4 7，其次使用光抗蝕劑2 4作為植入遮罩，利用 離子植入法，將η型之雜質植入到石夕層3 1之上面内，用來 形成雜質導入區域 1 1 !。η型之雜質亦被植入到閘電極 7 ! 内〇 參照圖4 8，其次除去光抗蝕劑2 4。然後，利用光微影法 形成光抗蝕劑2 5使其覆蓋在Ν Μ 0 S電晶體之預定形成區 域。 參照圖4 9，其次使用光抗蝕劑2 5作為植入遮罩，利用 離子植入法將ρ型之雜質植入到矽層32之上面内，用來形 成雜質導入區域7 0 2。 參照圖5 0，其次使用光抗蝕劑2 5作為蝕刻遮罩，以矽 和多晶矽容易被蝕刻，氧化矽膜和氮化矽膜不容易被蝕刻 之條件，進行異向性蝕刻。藉此，從光抗蝕劑2 5，閘絕緣 膜6 2，和元件隔離絕緣膜5、2 3露出之部份之矽層3 2被蝕 29 312/發明說明書(補件)/93-04/93100764 1231044 刻，用來形成凹部1 4 2。另外，多晶矽膜1 9 2之上部亦一起 被蝕刻，用來形成閘電極7 2。 參照圖5 1，其次使用光抗蝕劑2 5作為植入遮罩，利用 離子植入法，將p型之雜質植入到矽層32之上面内，用來 形成雜質導入區域1 1 2。P型之雜質亦被植入到閘電極 7 2 内。 然後，在除去光抗蝕劑2 5之後，使閘電路7 !、7 2和源 極·汲極區域1 2丨、1 2 2之各個上面矽化物化，用來完成半 導體裝置。 圖5 2〜圖5 6，係用來表示本實施形態1 1之半導體裝置 之第2製造方法之步驟順序的剖面圖。首先，利用與上述 實施形態4同樣之方法，用來獲得圖2 3所示之構造。 參照圖5 2，其次利用光微影法形成光抗蝕劑2 4 !使其覆 蓋在Ρ Μ Ο S電晶體之預定形成區域。其次，使用光抗蝕劑 2 4 1作為植入遮罩，利用離子植入法將 η型之雜質植入到 矽層3 !之上面内，用來形成雜質導入區域7 0 1。 參照圖5 3，其次除去光抗蝕劑2 4 !。然後，利用光微影 法形成光抗蝕劑2 5 i使其覆蓋在Ν Μ Ο S電晶體之預定形成 區域。其次，使用光抗蝕劑 2 5 1作為植入遮罩，利用離子 植入法將ρ型之雜質植入到矽層3 2之上面内，用來形成雜 質導入區域70 2。 參照圖5 4，其次除去光抗蝕劑2 5 1。然後，以矽和多晶 矽容易被蝕刻，氧化矽膜和氮化矽膜不容易被蝕刻之條 件，進行異向性乾式#刻。藉此，從閘絕緣膜6 !、6 2和元 30 312/發明說明書(補件)/93-04/93100764 1231044 件隔離絕緣膜5、2 3露出之部份之矽層3 i、3 2被蝕刻，用 來形成凹部1 4 1、1 4 2。另外，多晶矽膜1 9丨、1 9 2之上部一 起被蝕刻，用來形成閘電極7 !、7 2。 參照圖5 5，其次利用光微影法形成光抗蝕劑2 4 2使其覆 蓋在P Μ〇S電晶體之預定形成區域。其次，使用光抗蝕劑 2 4 2作為植入遮罩，利用離子植入法將 η型之雜質植入到 矽層3丨之上面内，用來形成雜質導入區域1 1 i。 參照圖5 6，其次除去光抗蝕劑2 4 2。然後，利用光微影 法形成光抗蝕劑2 5 2使其覆蓋在Ν Μ Ο S電晶體之預定形成 區域。其次，使用光抗蝕劑2 5 2作為植入遮罩，利用離子 植入法將ρ型之雜質植入到矽層3 2之上面内，用來形成雜 質導入區域 1 1 2。 然後，在除去光抗蝕劑2 5 2後，使閘電極7 !、7 2和源極· 汲極區域1 2 1、1 2 2之各個上面矽化物化，用來完成半導體 裝置。 依照本實施形態1 1之半導體裝置之第1製造方法時，在 圖4 5〜圖5 1所示之步驟中，光微影步驟總共只要1次即 可。因此，當與圖 5 2〜圖5 6所示之步驟中之光微影步驟 總共需要4次之上述第2製造方法比較時，可得到使製造 步驟數減少之效果。 另一方面，依照本實施形態1 1之半導體裝置之第2製造 方法時，利用圖5 4所示之1次之蝕刻步驟，一起形成凹部 1 4 !、1 4 2。因此，當與凹部1 4 !、1 4 2以不同之蝕刻步驟形 成之上述第1製造方法比較時，可以減少因為蝕刻而發生 31 312/發明說明書(補件)/93-04/93100764 1231044 在蝕刻室内之灰塵。其結果是可以獲得提高良率之效果。 另外。當與受到蝕刻和離子植入雙方之影響之光抗蝕劑 2 4、2 5 進行比較時，只受到離.子植入之影響之光抗蝕劑 2 4 2、2 5 2可以很容易以灰化進行除去為其效果。 (實施形態1 2 ) 圖5 7，係用來表示本發明之實施形態1 2之半導體裝置 之製造方法之一步驟的剖面圖。首先，利用與上述實施形 態1同樣之方法獲得圖6所示之構造。 其次，利用離子植入法，在凹部1 4之預定形成區域之矽 層 3内，植入矽離子8 0。植入濃度為1 0 1 5 / c m 2程度。但是， 代替矽離子80者，亦可以植入氬離子或鍺離子等。藉此， 凹部1 4之預定形成區域之矽層3被非晶形化，用來形成非 晶形矽區域 8 1。因為利用離子植入法形成非晶形矽區域 8 1，所以從矽層 3之上面到非晶形矽區域 8 1之底面之深 度，在晶圓面内成為均一。然後依序執行圖7所示之步驟 以後之步驟。 依照此種構成之本實施形態 1 2之半導體裝置之製造方 法時，在凹部1 4之預定形成區域使矽層3非晶形化後，對 非晶形矽區域 8 1進行蝕刻，用來形成凹部 1 4。非晶形區 域8 1當與矽層3之其他部份（亦即單結晶矽區域）比較時， 蝕刻率成為很高。因此，非晶形矽區域8 1和單結晶矽區域 之蝕刻率之差所引起之晶圓面内之凹gp 1 4，可以使其均 -- 〇 以上所說明之實例是使本實施形態 1 2之發明適用在實 32 312/發明說明書(補件)/93-04/93100764 1231044 施形態1之實例，但是本實施形態1 2之發明亦可以適用在 其他之全部之實施形態。 【圖式簡單說明】 圖1係用來表示本發明之實施形態1之半導體裝置之構 造的剖面圖。 圖2係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖4係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖5係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖6係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖7係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖8係用來表示本發明之實施形態1之半導體裝置之製 造方法之步驟順序的剖面圖。 圖9係用來表示本發明之實施形態2之半導體裝置之構 造的剖面圖。 圖1 0係用來表示本發明之實施形態2之半導體裝置之製 造方法之步驟順序的剖面圖。 圖1 1係用來表示本發明之實施形態2之半導體裝置之製 33 312/發明說明書(補件)/93-04/93100764 1231044 造方法之步驟順序的剖面圖。 圖1 2係用來表示本發明之實施形態2之半導體裝置之製 造方法之步驟順序的剖面圖。 圖1 3係用來表示本發明之實施形態2之半導體裝置之製 造方法之步驟順序的剖面圖。 圖1 4係用來表示本發明之實施形態2之半導體裝置之製 造方法之步驟順序的剖面圖。 圖1 5係用來表示本發明之實施形態2之半導體裝置之製 造方法之步驟順序的剖面圖。 圖1 6係用來表示本發明之實施形態2之半導體裝置之製 造方法之一步驟的剖面圖。 圖1 7係用來擴大的顯示與本發明之實施形態3有關之圖 7所示構造中之形成有凹部之附近之構造的剖面圖。 圖1 8係用來擴大的顯示與本發明之實施形態3有關之圖 7所示構造之形成有凹部之附近之構造的剖面圖。 圖1 9係用來表示本發明之實施形態4之半導體裝置之構 造的剖面圖。 圖2 0係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 1係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 2係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 3係用來表示本發明之實施形態4之半導體裝置之製 34 312/發明說明書(補件)/93-04/93 ] 00764 1231044 造方法之步驟順序的剖面圖。 圖2 4係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 5係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 6係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 7係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序剖面圖。 圖2 8係用來表示本發明之實施形態4之半導體裝置之製 造方法之步驟順序的剖面圖。 圖2 9係用來表示本發明之實施形態5之半導體裝置之構 造的剖面圖。 圖3 0係用來表示本發明之實施形態5之變化例之半導體 裝置之構造的剖面圖。 圖3 1係用來表示本發明之實施形態6之半導體裝置之製 造方法之一步驟的剖面圖。 圖3 2係用來表示本發明之實施形態7之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 3係用來表示本發明之實施形態7之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 4係用來表示本發明之實施形態8之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 5係用來表示本發明之實施形態8之半導體裝置之製 35 3丨2/發明說明書(補件)/93-04/93100764 1231044 造方法之步驟順序的剖面圖。 圖3 6係用來表示本發明之實施形態9之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 7係用來表示本發明之實施形態9之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 8係用來表示本發明之實施形態9之半導體裝置之製 造方法之步驟順序的剖面圖。 圖3 9係用來表示本發明之實施形態1 0之半導體裝置之 構造的剖面圖。 圖4 0係用來表示本發明之實施形態1 0之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖4 1係用來表示本發明之實施形態1 0之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖4 2係用來表示與本發明之實施形態1 0有關之圖4 1 所示構造中之形成有凹部附近之構造的剖面圖。 圖4 3係用來表示本發明之實施形態1 0之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖4 4係用來表示本發明之實施形態1 0之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖4 5係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖4 6係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖4 7係用來表示本發明之實施形態1 1之半導體裝置之 36 312/發明說明書(補件)/93-04/93100764 1231044 第】製造方法之步驟順序的剖面圖。 圖4 8係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖4 9係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖5 0係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖5 1係用來表示本發明之實施形態1 1之半導體裝置之 第1製造方法之步驟順序的剖面圖。 圖5 2係用來表示本發明之實施形態1 1之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖5 3係用來表示本發明之實施形態1 1之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖5 4係用來表示本發明之實施形態1 1之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖5 5係用來表示本發明之實施形態〗1之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖5 6係用來表示本發明之實施形態1 1之半導體裝置之 第2製造方法之步驟順序的剖面圖。 圖5 7係用來表示本發明之實施形態1 2之半導體裝置之 製造方法之一步驟的剖面圖。 (元件符號說明） 1 碎基板 2 BOX 層 37 312/發明說明書(補件)/93-04/93100764 1231044 3 矽層 4 S〇I基板 5 元件隔離絕緣膜 6 閘絕緣膜 7 閘電極 8 、 13、 43 、 52、53 鈷矽化物層 9 、 41、 42 側壁 10、 11、 70 雜質導入區域 12 源極·汲極區域 14、 21、 22 凹部 15、 17、 18 、2 0 氧化矽膜 1 6、1 9 多晶矽膜 23 元件隔離絕緣膜 24、25 光抗姓劑 3 0 閘絕緣膜 3 1 閘電極 32、37 鈷矽化物層 3 3 側壁 34、35 雜質導入區域 3 6 源極·汲極區域 40 、 60 、 62 氮化矽膜 5 0、5 1 矽層 6 1 光抗触劑 80 矽離子 312/發明說明書(補件)/93-04/93100764 38 1231044 8 1 非晶形秒區域 312/發明說明書(補件)/93-04/93100764 39

Claims (1)

1231044 拾、申請專利範圍： 1 . 一種半導體裝置，其特徵為具備有： S01基板，其具有依序沈積之半導體基板，絕緣層，及 第1導電型之半導體層之構造； 元件隔離絕緣膜，其部份的形成在上述半導體層之主面 内，具有與上述絕緣層一起包爽上述半導體層之一部份之 底面； 閘構造，在被上述元件隔離絕緣膜規定之元件形成區域 内，部份的形成在上述半導體層之上述主面上； 凹部，在上述元件形成區域内，形成在從上述閘構造露 出之部份之上述半導體層之上述主面内，成對的包夾上述 閘構造之下方之通道形成區域；及 與上述第1導電型不同之第2導電型之源極·汲極區域， 形成在上述凹部之底面内，成對的包夾上述通道形成區 域，其底面或其空乏層到達上述絕緣層。 2.如申請專利範圍第1項之半導體裝置，其中，形成上 述閘構造之部份之上述半導體層之上述主面，和上述凹部 之側面所形成之角度大於9 0 ° 。 3 .如申請專利範圍第1項之半導體裝置，其中，上述凹 部之端部潛入到上述閘構造之端部之下方。 4 .如申請專利範圍第1項之半導體裝置，其中， 上述源極·汲極區域具有： 較低濃度之第1雜質導入區域，形成在上述半導體層之 上述主面内；和 40 312/發明說明書(補件)/93-04/93100764 1231044 較高濃度之第2雜質導入區域，形成比上述第1雜質導 入區域深； 從上述半導體層之上述主面到上述凹部之上述底面之深 度，比從上述半導體層之上述主面到上述第1雜質導入區 域之底面之深度淺。 5 .如申請專利範圍第4項之半導體裝置，其中，上述源 極·汲極區域更具有第3雜質導入區域，比上述第2雜質 導入區域淺，形成在上述半導體層之上述主面内。 6 .如申請專利範圍第1項之半導體裝置，其中， 上述源極·沒極區域具有： 較低濃度之第1雜質導入區域，形成在上述半導體層之 上述主面内； 較高濃度之第2雜質導入區域，形成比上述第1雜質導 入區域深；和 第3雜質導入區域，形成在上述半導體層之上述主面内； 從上述半導體層之上述主面到上述第3雜質導入區域之 底面之深度，比從上述半導體層之上述主面到上述第1雜 質導入區域之底面之深度深； 從上述半導體層之上述主面到上述凹部之上述底面之深 度，比從上述半導體層之上述主面到上述第3雜質導入區 域之上述底面之深度淺。 7 .如申請專利範圍第1項之半導體裝置，其中， 上述閘構造具有： 閘絕緣膜，形成在上述半導體層之上述主面上； 41 312/發明說明書(補件)/93-04/93100764 1231044 閘電極，形成在上述閘絕緣膜上；和 第1側壁，形成在上述閘電極之側面； 上述半導體裝置更具備有： 第2側壁，接合在上述第1側壁，形成在上述凹部之上 述底面上；和 金屬一半導體化合物層，形成在從上述第2側壁露出之 部份之上述源極·汲極區域上。 8 .如申請專利範圍第7項之半導體裝置，其中， 更具備有第3側壁，接合在上述元件隔離絕緣膜，形成 在上述凹部之上述底面上；和 上述金屬一半導體化合物層形成在從上述第2和第3側 壁露出之部份之上述源極·汲極區域上。 9 .如申請專利範圍第1項之半導體裝置，其中，更具備 有： 半導體區域，形成在上述凹部之底面上；和 金屬一半導體化合物層，形成在上述半導體區域上。 1 0 .如申請專利範圍第1至9項中任一項之半導體裝置， 其中， 在上述SOI基板内形成有NM0S電晶體和PM0S電晶體； 上述半導體裝置是上述NM0S電晶體和上述PM0S電晶體 之任一方。 1 1 .如申請專利範圍第1至9項中任一項之半導體裝置， 其中， 在上述S 0 I基板内形成有與較低電源電壓進行動作之第 42 312/發明說明書(補件)/93-04/93100764 1231044 1電晶體’和 上述半導體 以較高電源電壓進行動作之第2電晶體；和 裝置是上述第1和第2電晶體中之任一方。 312/發明說明書(補件)/93-04/93100764 43
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