CN100336228C - 半导体器件 - Google Patents

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Abstract

本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后,形成杂质导入区11。从而,在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内,由于未注入n型杂质,能避免隔离耐压降低。而且,由于杂质导入区11抵达BOX层2的上表面而形成,所以也不会增加源、漏区12的结电容。

Description

半导体器件
技术领域
本发明涉及使用了SOI衬底的半导体器件及其制造方法。
背景技术
SOI衬底具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构。在使用了SOI衬底的现有的半导体器件的制造方法中,依次执行下述工序:(a)在半导体层的上表面内局部地形成所谓局部隔离型的元件隔离绝缘膜的工序;(b)在元件形成区内,在半导体层的上表面上局部地形成栅结构的工序;以及(c)通过将杂质离子注入到半导体层的上表面内,从半导体层的上表面至绝缘层形成第2导电类型的源、漏区。
再有,涉及使用了SOI衬底的半导体器件及其制造方法的技术在下述专利文献1中已予以公开。
专利文献1:特开平10-209167号公报
然而,在现有的半导体器件的制造方法中,由于增高了为使源、漏区抵达绝缘层所需的离子注入的注入能量,在位于元件隔离绝缘膜的底面与绝缘层的上表面之间的部分的半导体层内也注入了第2导电类型的杂质,造成该部分的第1导电类型的浓度降低、从而隔离耐压降低的问题。
为了解决这一问题,由于降低了离子注入的注入能量,使杂质不能穿通元件隔离绝缘膜,又由于源、漏区不能抵达绝缘层,源、漏区的结电容增加了。其结果是,产生了工作速度下降及功耗增大等弊端。
另外,为了解决上述问题,由于将元件隔离绝缘膜形成得较深,使元件隔离绝缘膜的底面接近于绝缘层的上表面,从而产生了位于元件隔离绝缘膜的底面与绝缘层的上表面之间的部分的半导体层的电阻值增加的弊端。
进而,为了解决上述问题,由于增厚了元件隔离绝缘膜的膜厚,使得元件隔离绝缘膜的上表面位于比半导体层的上表面高得多的上方,从而在元件隔离绝缘膜的上表面与半导体层的上表面之间形成台阶差,难以高精度地形成栅电极。其结果是,产生了工作速度下降及特性分散等弊端。
发明内容
本发明就是为了解决上述问题而进行的,其目的在于:得到能恰当地避免隔离耐压的降低而又没有结电容增加等弊端的半导体器件及其制造方法。
按照本发明,半导体器件包括:具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底;在半导体层的主表面内局部地形成、具有用绝缘层夹持半导体层的一部分的底面的元件隔离绝缘膜;在由元件隔离绝缘膜规定的元件形成区内,在半导体层的主表面上局部地形成的栅结构;在元件形成区内,在从栅结构露出的部分的半导体层的主表面内形成、夹持栅结构的下方的沟道形成区而成对的凹部;以及在凹部的底面内形成、夹持沟道形成区而成对、其底面或者其耗尽层抵达绝缘层、与第1导电类型不同的第2导电类型的源、漏区。
按照本发明,通过形成凹部而将半导体层预先薄膜化以后,可形成源、漏区。从而,在位于元件隔离绝缘膜的底面与绝缘层的上表面之间的部分的第1导电类型的半导体层内,由于未注入第2导电类型的杂质,所以可避免隔离耐压降低。而且,由于源、漏区抵达绝缘层而形成,所以源、漏区的结电容也不会增加。
附图说明
图1是示出本发明的实施例1的半导体器件的结构的剖面图。
图2是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图3是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图4是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图5是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图6是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图7是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图8是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。
图9是示出本发明的实施例2的半导体器件的结构的剖面图。
图10是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图11是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图12是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图13是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图14是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图15是对本发明的实施例2的半导体器件的制造方法示出其工序顺序的剖面图。
图16是示出本发明的实施例2的变例的半导体器件的制造方法的一道工序的剖面图。
图17是涉及本发明的实施例3、放大示出图7所示的结构之中形成凹部的附近的结构的剖面图。
图18是涉及本发明的实施例3、放大示出图7所示的结构之中形成凹部的附近的结构的剖面图。
图19是示出本发明的实施例4的半导体器件的结构的剖面图。
图20是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图21是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图22是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图23是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图24是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图25是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图26是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图27是对本发明的实施例4的半导体器件的制造方法示出其工序顺序的剖面图。
图28是示出本发明的实施例4的变例的半导体器件的结构的剖面图。
图29是示出本发明的实施例5的半导体器件的结构的剖面图。
图30是示出本发明的实施例5的变例的半导体器件的结构的剖面图。
图31是示出本发明的实施例6的半导体器件的制造方法的一道工序的剖面图。
图32是对本发明的实施例7的半导体器件的制造方法示出其工序顺序的剖面图。
图33是对本发明的实施例7的半导体器件的制造方法示出其工序顺序的剖面图。
图34是对本发明的实施例8的半导体器件的制造方法示出其工序顺序的剖面图。
图35是对本发明的实施例8的半导体器件的制造方法示出其工序顺序的剖面图。
图36是对本发明的实施例9的半导体器件的制造方法示出其工序顺序的剖面图。
图37是对本发明的实施例9的半导体器件的制造方法示出其工序顺序的剖面图。
图38是对本发明的实施例9的半导体器件的制造方法示出其工序顺序的剖面图。
图39是示出本发明的实施例10的半导体器件的结构的剖面图。
图40是对本发明的实施例10的半导体器件的第1制造方法示出其工序顺序的剖面图。
图41是对本发明的实施例10的半导体器件的第1制造方法示出其工序顺序的剖面图。
图42是涉及本发明的实施例10、放大示出图41所示的结构之中形成凹部的附近的结构的剖面图。
图43是对本发明的实施例10的半导体器件的第2制造方法示出其工序顺序的剖面图。
图44是对本发明的实施例10的半导体器件的第2制造方法示出其工序顺序的剖面图。
图45是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图46是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图47是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图48是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图49是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图50是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图51是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。
图52是对本发明的实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。
图53是对本发明的实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。
图54是对本发明的实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。
图55是对本发明的实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。
图56是对本发明的实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。
图57是示出本发明的实施例12的半导体器件的制造方法的一道工序的剖面图。
具体实施方式
实施例1
图1是示出本发明的实施例1的半导体器件的结构的剖面图。SOI衬底4具有依次层叠硅衬底1、BOX(填埋氧化物)层2和p型硅层3的结构。在硅层3的上表面内局部地形成所谓局部隔离型的元件隔离绝缘膜5。元件隔离绝缘膜5的材料例如是氧化硅膜。硅层3的一部分被元件隔离绝缘膜5的底面和BOX层2的上表面夹持。
在由元件隔离绝缘膜5规定的元件形成区内,在硅层3的上表面上,局部地形成栅结构。栅结构具有:在硅层3的上表面上形成、由氧化硅膜构成的栅绝缘膜6;在栅绝缘膜6上形成、由多晶硅构成的栅电极7;在栅电极7的侧面形成、由氮化硅膜构成的侧壁9;以及在栅电极7的上表面上形成的硅化钴层8。位于栅结构的下方的部分的硅层3被规定为沟道形成区。这里,各部的材料不限定于上述的例子。栅绝缘膜6的材料可以是氮氧化硅膜或高介电常数电介质膜等。栅电极7的材料可以是钨、铝或钽等金属。侧壁9的材料可以是氧化硅膜和氮化硅膜的复合膜。也可以形成硅化镍层或硅化钛层等来代替硅化钴层8。
在元件形成区内,在从栅结构露出的部分的硅层3的上表面内,夹持沟道形成区,形成成对的凹部14。另外,在硅层3内,夹持沟道形成区,形成成对的、n型的源、漏区12。源、漏区12具有:在硅层3的上表面内形成得很浅、浓度较低的杂质导入区(也称为“扩展区”)10;以及形成得比杂质导入区10深、浓度较高的杂质导入区11。杂质导入区11从凹部14的底面抵达BOX层2的上表面而形成。另外,在从栅结构露出的部分的源、漏区12的上表面上,形成硅化钴层13。
在图1中示出了杂质导入区11的底面与BOX层2的上表面接触的结构,但也可以采用在杂质导入区11与硅层3的界面上形成的耗尽层抵达BOX层2的上表面的结构代替该结构。但是,从谋求结电容的降低的观点看,由于希望有杂质导入区11的底面与BOX层2的上表面接触的结构,所以在本说明书中就说明采用该结构的情况。
图2~8是对本发明的实施例1的半导体器件的制造方法示出其工序顺序的剖面图。参照图2,利用熟知的LOCOS隔离技术或沟槽隔离技术,在硅层3的上表面上局部地形成元件隔离绝缘膜5。接着,利用热氧化法在硅层3的上表面上形成氧化硅膜15。接着,利用CVD法在整个面上依次形成多晶硅膜16和氧化硅膜17。
参照图3,接着,利用照相制版法和各向异性干法刻蚀对多晶硅膜16和氧化硅膜17构图。由此形成多晶硅膜19和氧化硅膜20。另外,刻蚀氧化硅膜15的一部分,形成氧化硅膜18。
参照图4,接着,通过利用离子注入法,经氧化硅膜18将n型杂质注入到硅层3的上表面内,形成杂质导入区10。这时,为了抑制短沟道效应,也可以形成浓度较低的p型杂质层(一般称为“袋区”)。但是,为了简化说明,在以后的说明中,省略掉袋区。
参照图5,接着,利用CVD法在整个面上形成氮化硅膜。接着,通过进行刻蚀,在多晶硅膜19和氧化硅膜20的侧面形成侧壁9。
参照图6,接着,在易刻蚀氧化硅膜而难刻蚀硅、多晶硅和氮化硅膜的条件下,进行刻蚀。由此,可除去氧化硅膜20,露出多晶硅膜19的上表面。另外,从侧壁9和多晶硅膜19露出的部分的氧化硅膜18被除去,形成栅绝缘膜6。再有,虽然在图面上没有出现,但利用该刻蚀工艺也可刻蚀掉一些元件隔离绝缘膜5。
参照图7,接着,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可将从栅绝缘膜6和元件隔离绝缘膜5露出的部分的硅层3刻蚀掉膜厚D1的部分,形成凹部14。另外,一并刻蚀掉多晶硅膜19的上部,形成栅电极7。被凹部14的底面和BOX层2的上表面夹持的部分的硅层3的膜厚为D2。
参照图8,接着,通过利用离子注入法将n型杂质注入到硅层3的上表面内,形成杂质导入区11。该离子注入的注入能量的大小被设定为,使注入到凹部14的底面的杂质抵达硅层3的底面,而且使注入到元件隔离绝缘膜5的上表面的杂质不至穿通元件隔离绝缘膜5。
另外,利用该离子注入,也一并将n型杂质注入到栅电极7内。由于多晶硅膜19被薄膜化而形成栅电极7,所以杂质抵达栅电极7的深部,即与栅绝缘膜6的界面附近。其结果是,可抑制栅耗尽。通过抑制栅耗尽,可提高电流驱动能力。
其后,通过将栅电极7和源、漏区12的各上表面硅化物化,形成硅化钴层8、13,得到图1所示的结构。
这样,按照本实施例1的半导体器件及其制造方法,通过形成凹部14预先使硅层3薄膜化以后,利用离子注入法形成杂质导入区11。从而,由于n型杂质未被注入到位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内,所以可避免隔离耐压降低。而且,由于杂质导入区11抵达BOX层2的上表面而形成,所以也不会增加源、漏区12的结电容。
另外,利用形成凹部14的干法刻蚀,在硅层3内形成缺陷。由于该缺陷具有寿命杀手的功能,所以这是使用了SOI衬底的半导体器件所特有的问题。也可抑制衬底浮置效应的发生。
再有,在本实施例1中,虽然举NMOS晶体管为例进行了说明,但即使是PMOS晶体管的情形,或者是混合连接了NMOS晶体管和PMOS晶体管的CMOS晶体管的情形,也可得到与上述同样的效果。后述的其它实施例也是同样的。
实施例2
图9是示出本发明的实施例2的半导体器件的结构的剖面图。侧壁9的底面位于栅绝缘膜6的底面的下方。即,形成侧壁9的部分的硅层3的膜厚比形成栅绝缘膜6的部分的硅层3的膜厚要薄。
图10~15是对本实施例2的半导体器件的制造方法示出其工序顺序的剖面图。首先,利用与上述实施例1同样的方法,得到图2所示的结构。
参照图10,接着,利用照相制版法和各向异性干法刻蚀,对氧化硅膜15、多晶硅膜16和氧化硅膜17构图。由此形成栅绝缘膜6、多晶硅膜19和氧化硅膜20。另外,利用过刻蚀,将从栅绝缘膜6和元件隔离绝缘膜5露出的部分的硅层3刻蚀掉膜厚D3的部分,从而形成凹部21。
参照图11,接着,利用离子注入法,将n型杂质注入到硅层3的上表面内,从而形成杂质导入区10。杂质导入区10在凹部21的底面内形成。用于形成杂质导入区10的离子注入的注入能量在本实施例2与上述实施例1中是相同的。
参照图12,接着,利用CVD法在整个面上形成氮化硅膜后再进行深刻蚀,从而形成侧壁9。侧壁9与栅绝缘膜6、多晶硅膜19和氧化硅膜20的各侧面相接,在凹部21的底面上形成。
参照图13,接着,在易刻蚀氧化硅膜而难刻蚀硅、多晶硅和氮化硅膜的条件下,进行刻蚀。由此,可除去氧化硅膜20,露出多晶硅膜19的上表面。
参照图14,接着,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可将从侧壁9、栅绝缘膜6和元件隔离绝缘膜5露出的部分的硅层3刻蚀掉膜厚D1的部分,形成凹部1 4。另外,一并刻蚀掉多晶硅膜19的上部,形成栅电极7。被凹部14的底面和BOX层2的上表面夹持的部分的硅层3的膜厚D4比图7所示的膜厚D2薄一个膜厚D3的部分。
参照图15,接着,与上述实施例1一样,通过利用离子注入法将n型杂质注入到硅层3的上表面内,形成杂质导入区11。如上所述,本实施例2的硅层3的膜厚D4比上述实施例1的硅层3的膜厚D2薄。从而,在本实施例2中,可使形成杂质导入区11的离子注入的注入能量低于上述实施例1中的注入能量。
其后,通过将栅电极7和源、漏区12的各上表面硅化物化,形成硅化钴层8、13,得到图9所示的结构。
这样,按照本实施例2的半导体器件及其制造方法,可使形成杂质导入区11的离子注入的注入能量低于上述实施例1中的注入能量。因此,与上述实施例1相比,能够可靠地避免注入到元件隔离绝缘膜5的上表面的杂质穿通元件隔离绝缘膜5。
图16是示出本实施例2的变例的半导体器件的制造方法的一道工序的剖面图。在图14所示的工序中,硅层3被刻蚀掉一个膜厚D1的部分,但如图16所示,通过将硅层3刻蚀掉一个膜厚D5(<D1)的部分,可形成凹部22。被凹部22的底面和BOX层2的上表面夹持的部分的硅层3的膜厚与图7所示的膜厚D2相等。
这样,按照本实施例2的变例的半导体器件及其制造方法,可使成对的杂质导入区11彼此的间隔保持与上述实施例1相同的程度。因此,与图9所示的结构相比,可抑制短沟道效应的影响。
另外,与上述实施例1相比,杂质导入区10被形成为深达膜厚D3的部分。因此,可使杂质导入区10与杂质导入区11相互重合的程度大于上述实施例1。其结果是,比起上述实施例1,可减少源、漏区12的寄生电阻。
实施例3
图17、18是放大示出图7所示的结构之中形成凹部14的附近的结构的剖面图。参照图17,形成栅绝缘膜6的部分的硅层3的上表面与凹部14的侧面的夹角α大于90度。角度α可利用添加到Cl2或HBr等刻蚀气体中的O2气的量进行调整。
这样,通过设定角度α大于90度,在图1所示的结构中,硅化钴层13与沟道形成区之间的距离可保持得较长。其结果是,可降低流过硅化钴层13与沟道形成区之间的结漏泄电流。
另外,参照图17,从硅层3的上表面至凹部14的底面的深度(膜厚D1)比起从硅层3的上表面至杂质导入区10的底面的深度D6要浅。凹部14的深度可通过刻蚀时间进行调整。
这样,通过设定为D1<D6,可抑制起因于凹部14的形成而使杂质导入区10的寄生电阻增加。
参照图18,凹部14的端部可潜入栅绝缘膜6的端部的下方。例如,通过利用各向同性刻蚀刻蚀硅层3,可得到这样的结构。
这样,通过潜入栅结构的端部的下方形成凹部14,可更接近于沟道形成区形成具有寿命杀手的功能的缺陷。其结果是,可更加有效地抑制衬底浮置效应的发生。
实施例4
图19是示出本发明的实施例4的半导体器件的结构的剖面图。在SOI衬底4内,形成NMOS晶体管和PMOS晶体管。NMOS晶体管包括p型硅层31、栅绝缘膜61、栅电极71、硅化钴层81、131、侧壁91和n型的源、漏区121。源、漏区121有杂质导入区101、111。对于NMOS晶体管,与上述实施例1一样,采用在凹部141的底面内形成了源、漏区121的结构(以下,在本说明书中称为“凹陷源、漏结构”)。
如上述实施例1中所述,当采用凹陷源、漏结构时,可抑制衬底浮置效应的发生。一般地说,衬底浮置效应以NMOS晶体管一方比PMOS晶体管一方更成问题。因此,通过在NMOS晶体管中采用凹陷源、漏结构,对于NMOS晶体管,可抑制衬底浮置效应的发生。
另外,当采用凹陷源、漏结构时,通过将沟道形成区拉到硅化钴层131,在硅层31内部发生的应力比没有采用凹陷源、漏结构时增加。其结果是,由于载流子的迁移率增加,所以通过对NMOS晶体管采用凹陷源、漏结构,可提高电流驱动能力。
PMOS晶体管包括n型硅层32、栅绝缘膜62、栅电极72、硅化钴层82、132、侧壁92和p型的源、漏区122。源、漏区122有杂质导入区102、112。对于PMOS晶体管,未采用凹陷源、漏结构,而是与现有的半导体器件一样,采用在硅层32的上表面内形成了杂质导入区102、112的通常的源、漏结构。
未采用凹陷源、漏结构的情形如与采用了凹陷源、漏结构的情形相比,特别是在硅层3的深部,可加宽成对的杂质导入区11彼此的间隔。因此,可抑制短沟道效应的发生。一般地说,短沟道效应以PMOS晶体管一方比NMOS晶体管一方更成问题。因此,在晶体管的性能比隔离耐压优先的情况下,通过对PMOS晶体管不采用凹陷源、漏结构,对于PMOS晶体管,可改善短沟道效应。
另外,如上所述,当采用凹陷源、漏结构时,通过将沟道形成区拉到硅化钴层13,在硅层3内部发生的应力增加。对于PMOS晶体管,与NMOS晶体管相反,当上述应力增加时,载流子的迁移率降低了。因此,通过对PMOS晶体管不采用凹陷源、漏结构,可避免电流驱动能力降低。
在NMOS晶体管与PMOS晶体管之间,底面的一部分抵达BOX层2的上表面的所谓完全隔离型的元件隔离绝缘膜23形成。由此,NMOS晶体管与PMOS晶体管在电学上相互隔离。通过采用该隔离结构,可抑制闩锁效应。该隔离结构也可应用于其它全部的实施例。
图20~27是对本实施例4的半导体器件的制造方法示出其工序顺序的剖面图。参照图20,利用热氧化法,在硅层31、32的上表面上行成氧化硅膜15。接着,利用CVD法,在整个面上形成多晶硅膜16。
参照图21,接着,利用照相制版法和各向异性干法刻蚀,对多晶硅膜16构图。由此形成多晶硅膜191和栅电极72。另外,氧化硅膜15的一部分被刻蚀,形成氧化硅膜181、182
参照图22,接着,利用照相制版法和离子注入法,将n型杂质经氧化硅膜181注入到硅层31的上表面内,从而形成杂质导入区101。接着,利用照相制版法和离子注入法,将p型杂质经氧化硅膜182注入到硅层32的上表面内,从而形成杂质导入区102
参照图23,接着,利用CVD法在整个面上形成氮化硅膜后再进行深刻蚀。由此,在多晶硅膜191的侧面形成侧壁91,同时在栅电极72的侧面形成侧壁92。另外,还形成栅绝缘膜61、62
参照图24,接着,利用照相制版法,覆盖PMOS晶体管的预定形成区,形成光致抗蚀剂24。
参照图25,接着,将光致抗蚀剂用作刻蚀掩模,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可将从光致抗蚀剂24、栅绝缘膜61和元件隔离绝缘膜5、23露出的部分的硅层31刻蚀掉,形成凹部141。另外,一并刻蚀掉多晶硅膜191的上部,形成栅电极71
参照图26,接着,通过将光致抗蚀剂24用作注入掩模,利用离子注入法将n型杂质注入到硅层31的上表面内,形成杂质导入区111。n型杂质也被注入到栅电极71内。其后,除去光致抗蚀剂24。
参照图27,接着,利用照相制版法,覆盖NMOS晶体管的预定形成区,形成光致抗蚀剂25。接着,通过将光致抗蚀剂25用作注入掩模,利用离子注入法,将p型杂质注入到硅层32的上表面内,形成杂质导入区112。p型杂质也被注入到栅电极72内。其后,除去光致抗蚀剂25。
其后,通过将栅电极71、72和源、漏区121、122的各上表面硅化物化,形成硅化钴层81、82、131、132,得到图19所示的结构。
图28是示出本实施例4的变例的半导体器件的结构的剖面图。对于PMOS晶体管,与上述实施例1一样,采用在凹部142的底面内形成了源、漏区122的凹陷源、漏结构。
如上述实施例1中所述,通过采用凹陷源、漏结构使栅多晶硅薄膜化,可抑制栅耗尽。一般地说,栅耗尽以PMOS晶体管的一方比NMOS晶体管的一方更成问题。因此,通过对PMOS晶体管采用凹陷源、漏结构,可有效地抑制PMOS晶体管的栅耗尽。
对于NMOS晶体管,未采用凹陷源、漏结构,而与现有的半导体器件一样,采用通常的源、漏结构。
未采用凹陷源、漏结构的情形如与采用了凹陷源、漏结构的情形相比,则减小了源、漏区12的寄生电阻。正因为未形成凹部14的部分,可避免杂质导入区102、112的面积的缩小。一般地说,对于要求高速工作的逻辑电路等,NMOS晶体管比PNOS晶体管用得多。通过不对NMOS晶体管采用凹陷源、漏结构,可避免因源、漏区12的寄生电阻的增加而使工作速度降低。
再有,在图19、28中,示出了仅在MOS晶体管和PMOS晶体管中的某一方采用凹陷源、漏结构的情形,但在MOS晶体管和PMOS晶体管双方均采用凹陷源、漏结构也没有关系。
实施例5
图29是示出本发明的实施例5的半导体器件的结构的剖面图。在SOI衬底4内,形成以较低的电源电压(例如1.0V)工作的MOS晶体管(以下称为“低电压工作晶体管”)和以较高的电源电压(例如3.3V)工作的MOS晶体管(以下称为“高电压工作晶体管”)。低电压工作晶体管例如是构成CPU芯的晶体管。高电压工作晶体管例如是构成输入输出电路的晶体管。
低电压工作晶体管包括栅绝缘膜6、栅电极7、硅化钴层8、13、侧壁9和源、漏区12。源、漏区12有杂质导入区10、11。对于低电压工作晶体管,采用凹陷源、漏结构。
通过采用凹陷源、漏结构,对于低电压工作晶体管,可抑制衬底浮置效应的发生和隔离耐压的降低。
高电压工作晶体管包括栅绝缘膜30、栅电极31、硅化钴层32、37、侧壁33和源、漏区36。源、漏区36有杂质导入区34、35。对于高电压工作晶体管,不采用凹陷源、漏结构。
作为一例,低电压工作晶体管的栅长度为80nm左右,与之相对照,高电压工作晶体管的栅长度为0.4μm左右。即,高电压工作晶体管与低电压工作晶体管相比,其栅长度要长。从而,对于高电压工作晶体管,通过增厚元件隔离绝缘膜5的膜厚,加大元件隔离绝缘膜5的上表面与硅层3的上表面的台阶差,可抑制隔离耐压的降低。即使因上述台阶差而栅电极31的尺寸发生变化,毕竟由于栅长度长,很少影响到因尺寸的变化而造成工作速度的降低及特性的分散。
另外,SOI衬底4的上表面之中输入输出电路所占据的面积比起CPU芯所占据的面积要小得多。从而,对于输入输出电路即使将设计规则设定得较大,对IC芯片的大型化的影响也较小。在将设计规则设定得较大时,由于元件隔离绝缘膜5的隔离长度也加长,所以即使不采用凹陷源、漏结构,也能确保所希望的隔离耐压。
如上所述,在增厚元件隔离绝缘膜5的膜厚,同时可将设计规则设定得较大的情况下,可以对高电压工作晶体管不采用凹陷源、漏结构,而仅对低电压工作晶体管采用凹陷源、漏结构。如上所述,由于不采用凹陷源、漏结构,可避免因寄生电阻的增加而造成工作速度的降低。
图30是示出本实施例5的变例的半导体器件的结构的剖面图。对于高电压工作晶体管,采用在凹部38的底面内形成了源、漏区36的凹陷源、漏结构。
对于输入输出电路,也有在增厚元件隔离绝缘膜5的膜厚的同时,不可将设计规则设定得较大的情况。在这样的情况下,高电压工作晶体管与低电压工作晶体管相比,要求高的隔离耐压。这是因为与低电压工作晶体管相比,对高电压工作晶体管施加高的电源电压的缘故。从而,在这种情况下,由于对高电压工作晶体管采用凹陷源、漏结构,所以可提高隔离耐压。
另一方面,对低电压工作晶体管不采用凹陷源、漏结构,而采用通常的源、漏结构,
如上所述,在不采用凹陷源、漏结构的情况下,正因为未形成凹部14的部分,源、漏区12的寄生电阻减小。从而,对要求高速工作的CPU芯,由于在低电压工作晶体管中不采用凹陷源、漏结构,所以可避免因寄生电阻的增加而造成工作速度的降低。
再有,在图29、30中,示出了仅在低电压工作晶体管和高电压工作晶体管中的某一方采用凹陷源、漏结构的情况,但在低电压工作晶体管和高电压工作晶体管双方采用凹陷源、漏结构也没有关系。
仅在低电压工作晶体管和高电压工作晶体管中的某一方采用凹陷源、漏结构的情况下,与上述实施例4一样,也可采用光致抗蚀剂24、25,制成源、漏区的结构。
另外,在NMOS结构的低电压晶体管和PMOS结构的低电压晶体管混合在一起的情况下,与上述实施例4一样,也可仅对NMOS和PMOS的一方的晶体管采用凹陷源、漏结构。NMOS结构的高电压晶体管和PMOS结构的高电压晶体管混合在一起的情况也是一样的。
实施例6
图31是示出本发明的实施例6的半导体器件的制造方法的一道工序的剖面图。在上述实施例1等中,在除去在多晶硅膜19上形成的氧化硅膜20之后,进行了用于形成凹部14的刻蚀。因此,如图7所示,利用刻蚀使多晶硅膜19薄膜化的结果是,形成了栅电极7。
与此相对照,在本实施例6中,如图31所示,在多晶硅膜19上,不形成氧化硅膜20,而形成氮化硅膜40。于是,在图6所示的工序中,由于氮化硅膜40未被刻蚀,所以在用于形成凹部14的刻蚀工序中,由于氮化硅膜40具有作为刻蚀掩模的功能,所以多晶硅膜19未被刻蚀。从而,多晶硅膜19仍原封不动地为栅电极。
在用于形成杂质导入区11的离子注入工序(图8)中,也隔着氮化硅膜40向多晶硅膜19内离子注入杂质。
这样,按照本实施例6的半导体器件及其制造方法,与上述实施例1相比,栅电极的膜厚增厚。从而,在用于形成杂质导入区11的离子注入工序中,可抑制注入到多晶硅膜19内的杂质穿通多晶硅膜19,到达栅绝缘膜6及沟道形成区。其结果是,可抑制源于杂质的穿通的阈值电压的变动。
另外,由于多晶硅膜19的膜厚原本就是栅电极的膜厚,所以与上述实施例1等相比,栅电极的膜厚变得容易控制。
本实施例6的凹陷源、漏结构也可应用于其它的全部实施例。
实施例7
图32、33是对本发明的实施例7的半导体器件的制造方法示出其工序顺序的剖面图。参照图32,在得到图31所示的结构后,利用CVD法在整个面上形成氮化硅膜或氧化硅膜。接着,通过对该氮化硅膜或氧化硅膜进行刻蚀,形成侧壁41、42。侧壁41与侧壁9的侧面相接,在凹部14的底面上形成。侧壁42与元件隔离绝缘膜5的侧面相接,在凹部14的底面上形成。
参照图33,接着,利用离子注入法形成杂质导入区11。接着,通过使源、漏区12的上表面硅化物化,形成硅化钴层43。硅化钴层43在从侧壁41、42露出的部分的凹部14的底面上形成。
再有,在以上的说明中,以上述实施例6为基础叙述本实施例7的半导体器件的制造方法,但本实施例7的发明可应用于其它的全部实施例。
另外,在形成侧壁41后形成杂质导入区11,但与之相反,也可在形成杂质导入区后形成侧壁41。
此外,在元件隔离绝缘膜5的上表面与凹部14的底面的台阶差小的情况下,也往往不形成侧壁42。
另外,在本实施例7的半导体器件的制造方法包括硅化物保护模的形成工序(硅化物保护工序)的情况下,可形成侧壁41、42作为硅化物保护膜的一部分。硅化物保护工序是不进行硅化物化而形成高阻多晶硅膜的工序。在硅化物保护工序中,通过一并形成侧壁41、42,可防止制造工序数的增加。
这样,按照本实施例7的半导体器件及其制造方法,因为形成侧壁41,加长了硅化钴层43与沟道形成区之间的距离。其结果是,可减少流过硅化钴层43与沟道形成区之间的结漏泄电流。
另外,因为形成侧壁42,加长了硅化钴层43与位于元件隔离绝缘膜5的下方的部分的硅层3之间的距离。其结果是,可减少流过硅化钴层43与该部分硅层3之间的结漏泄电流。
实施例8
图34、35是对本发明的实施例8的半导体器件的制造方法示出其工序顺序的剖面图。参照图34,在得到图8所示的结构后,利用选择外延生长法在栅电极7上和源、漏区12上分别形成硅层50、51。接着,利用离子注入法,以高浓度将n型杂质注入到硅层50、51内。
参照图35,接着,通过对硅层50、51的各上表面硅化物化,形成硅化钴层52、53。由于将n型杂质注入到硅层50、51内,所以降低了硅层50、51与硅化钴层52、53的接触电阻。
这样,按照本实施例8的半导体器件及其制造方法,硅化钴层53在形成于源、漏区12的硅层51上形成。从而,为了加长硅化钴层53与沟道形成区之间的距离,可减少在两者之间流过的结漏泄电流。
实施例9
图36~38是对本发明的实施例9的半导体器件的制造方法示出其工序顺序的剖面图。参照图36,在得到图4所示的结构后,利用CVD法在整个面上形成氮化硅膜60。接着,利用照相制版法,在位于元件隔离绝缘膜5的上方的部分的氮化硅膜60上形成光致抗蚀剂61。
参照图37,接着,应用光致抗蚀剂61作为刻蚀掩模,利用各向异性干法刻蚀来刻蚀氮化硅膜60。由此,在形成侧壁9的同时,在元件隔离绝缘膜5上形成氮化硅膜62。接着,除去光致抗蚀剂61。
参照图38,接着,除去氧化硅膜20以及从侧壁9和多晶硅膜19露出的部分的氧化硅膜18。接着,通过刻蚀从栅绝缘膜6和元件隔离绝缘膜5露出的部分的硅层3,形成凹部14。另外,通过一并刻蚀多晶硅膜19的上部,形成栅电极7。其后,依次执行图8所示的工序以后的工序。
这样,按照本实施例9的半导体器件及其制造方法,通过将在元件隔离绝缘膜5上形成了氮化硅膜62的结构与凹陷源、漏结构组合起来,可有效地抑制隔离耐压的降低。即,在形成侧壁9的工序中,通过在元件隔离绝缘膜5上一并形成氮化硅膜62,实质上增厚了元件隔离绝缘膜5的膜厚。因此,在用于形成杂质导入区11的离子注入工序中,可进一步抑制n型杂质穿通元件隔离绝缘膜5,注入到硅层3内。
再有,在图37中,示出了整体在元件隔离绝缘膜5上形成的、窄的氮化硅膜62,但也可形成端部在氧化硅膜18上形成的、宽的氮化硅膜62。这时,由于杂质导入区11的面积减小,所以可减少结电容。
实施例10
图39是示出本发明的实施例10的半导体器件的结构的剖面图。以图1所示的上述实施例1的半导体器件为基础,在硅层3的上表面内还形成n型杂质导入区70。即,源、漏区12均具有n型杂质导入区10、11、70。
图40、41是对本实施例10的半导体器件的第1制造方法示出其工序顺序的剖面图。首先,采用与上述实施例1同样的方法,得到图6所示的结构。
参照图40,接着,通过利用离子注入法,在能量为1~30KeV左右、浓度为1×1015/cm2左右的条件下,将砷等n型杂质注入到硅层3的上表面内,形成杂质导入区70。
参照图41,接着,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可将从栅绝缘膜6和元件隔离绝缘膜5露出的部分的硅层3刻蚀掉膜厚D1的部分,形成凹部14。另外,一并刻蚀掉多晶硅膜19的上部,形成栅电极7。其后,执行图8所示的工序以后的工序,完成半导体器件。
图42是放大示出图41所示的结构之中形成凹部的附近的结构的剖面图。从硅层3的上表面至杂质导入区70的底面的深度D7比从硅层3的上表面至杂质导入区10的底面的深度D6深。另外,从硅层3的上表面至凹部14的底面的深度(膜厚D1)比深度D7浅。在图41所示的工序中,对刻蚀进行控制,使得膜厚D1小于深度D7。再有,在图42中示出了膜厚D1小于深度D6的结构,但在本实施例10中,膜厚D1也可以大于深度D6。
图43、44是对本实施例10的半导体器件的第2制造方法示出其工序顺序的剖面图。首先,采用与上述实施例1同样的方法,得到图7所示的结构。
参照图43,接着,通过利用离子注入法,在能量为1~30KeV左右、浓度为1×1015/cm2左右的条件下,将砷等n型杂质71注入到硅层3内,形成杂质导入区70。杂质71的注入方向相对于SOI衬底4的上表面的法线方向倾斜30度左右。
参照图44,接着,与图8所示的工序一样,通过将n型杂质离子注入到硅层3的上表面内,形成杂质导入区11。其后,通过将栅电极7和源、漏区12的各上表面硅化物化,完成半导体器件。
这样,按照本实施例10的半导体器件及其制造方法,通过增加杂质导入区70,可进一步抑制起因于凹部14的形成而导致源、漏区12的寄生电阻增加。
另外,在图41所示的工序中,由于对刻蚀进行控制,使得膜厚D1不是深度D6,而是小于深度D7,所以与上述实施例1相比,可将凹部14形成得较深。因此,可将杂质导入区11的形成工序(图8、44)中的离子注入能量设定为比上述实施例1低。从而,与上述实施例1相比,能可靠地避免将n型杂质注入到位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内,其结果是,能更加可靠地避免隔离耐压降低。
此外,利用用于形成杂质导入区70的离子注入,n型杂质也被同时注入到栅电极7内。其结果是,由于进一步抑制了栅耗尽,可进一步提高电流驱动能力。
再有,即使不增加杂质导入区70,在上述实施例1中,通过将从硅层3的上表面至杂质导入区10的底面的深度D6设定得较大,也可抑制源、漏区12的寄生电阻的增加。然而,深度D6的值决定性地影响了短沟道效应,深度D6越大,短沟道效应的影响就变得越大。从而,在上述实施例1中,不希望将深度D6设定得较大。与此相对照,
按照本实施例10的半导体器件及其制造方法,由于无需将深度D6设定得较大,所以可避免短沟道效应的影响增大。
以上叙述了将本实施例10的发明应用于上述实施例1的例子,但本实施例10的发明也可应用于其它的全部实施例。
实施例11
在上述实施例10中,叙述了仅形成NMOS晶体管的例子,但在本实施例11中,却对将上述实施例10的发明应用于CMOS晶体管的形成时的制造方法进行说明。
图45~51是对本发明的实施例11的半导体器件的第1制造方法示出其工序顺序的剖面图。首先,采用与上述实施例4同样的方法,得到图24所示的结构。
参照图45,接着,通过用光致抗蚀剂24作为注入掩模,利用离子注入法,将n型杂质注入到硅层31的上表面内,形成杂质导入区701
参照图46,接着,用光致抗蚀剂24作为刻蚀掩模,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可刻蚀掉从光致抗蚀剂24、栅绝缘膜61和元件隔离绝缘膜5、23露出的部分的硅层31,形成凹部141。另外,一并刻蚀掉多晶硅膜191的上部,形成栅电极71
参照图47,接着,通过用光致抗蚀剂24作为注入掩模,利用离子注入法,将n型杂质注入到硅层31的上表面内,形成杂质导入区111。n型杂质也被注入到栅电极71内。
参照图48,接着,除去光致抗蚀剂24。接着,利用照相制版法覆盖NMOS晶体管的预定形成区,形成光致抗蚀剂25。
参照图49,接着,通过用光致抗蚀剂25作为注入掩模,利用离子注入法,将p型杂质注入到硅层32的上表面内,形成杂质导入区702
参照图50,接着,用光致抗蚀剂25作为刻蚀掩模,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可刻蚀掉从光致抗蚀剂25、栅绝缘膜62和元件隔离绝缘膜5、23露出的部分的硅层32,形成凹部142。另外,一并刻蚀掉多晶硅膜192的上部,形成栅电极72
参照图51,接着,通过用光致抗蚀剂25作为注入掩模,利用离子注入法,将p型杂质注入到硅层32的上表面内,形成杂质导入区112。p型杂质也被注入到栅电极72内。
其后,在除去光致抗蚀剂25后,通过将栅电极71、72和源、漏区121、122的各上表面硅化物化,完成半导体器件。
图52~56是对本实施例11的半导体器件的第2制造方法示出其工序顺序的剖面图。首先,采用与上述实施例4同样的方法,得到图23所示的结构。
参照图52,接着,利用照相制版法,覆盖PMOS晶体管的预定形成区,形成光致抗蚀剂241。接着,通过用光致抗蚀剂241作为注入掩模,利用离子注入法,将n型杂质注入到硅层31的上表面内,形成杂质导入区701
参照图53,接着,除去光致抗蚀剂241。接着,利用照相制版法,覆盖NMOS晶体管的预定形成区,形成光致抗蚀剂251。接着,通过用光致抗蚀剂251作为注入掩模,利用离子注入法,将p型杂质注入到硅层32的上表面内,形成杂质导入区702
参照图54,接着,除去光致抗蚀剂251。接着,在易刻蚀硅和多晶硅而难刻蚀氧化硅膜和氮化硅膜的条件下,进行各向异性干法刻蚀。由此,可刻蚀掉从栅绝缘膜61、62和元件隔离绝缘膜5、23露出的部分的硅层31、32,形成凹部141、142。另外,一并刻蚀掉多晶硅膜191、192的上部,形成栅电极71、72
参照图55,接着,利用照相制版法,覆盖PMOS晶体管的预定形成区,形成光致抗蚀剂242。接着,通过用光致抗蚀剂242作为注入掩模,利用离子注入法,将n型杂质注入到硅层31的上表面内,形成杂质导入区111
参照图56,接着,除去光致抗蚀剂242。接着,利用照相制版法,覆盖NMOS晶体管的预定形成区,形成光致抗蚀剂252。接着,通过用光致抗蚀剂252作为注入掩模,利用离子注入法,将p型杂质注入到硅层32的上表面内,形成杂质导入区112
其后,除去光致抗蚀剂252后,通过将栅电极71、72和源、漏区121、122的各上表面硅化物化,完成半导体器件。
按照本实施例11的半导体器件的第1制造方法,在图45~51所示的工序内,照相制版工序总共1次就够了。因此,与在图52~56所示的工序内照相制版工序总共需4次的上述第2制造方法相比,取得了可削减制造工序数的效果。
另一方面,按照本实施例11的半导体器件的第2制造方法,利用图54所示的1次刻蚀工序,同时形成凹部141、142。因此,与利用2次刻蚀工序形成凹部141、142的上述第1制造方法相比,可减少与刻蚀相伴的、在刻蚀室内发生的灰尘。其结果是,取得了可提高成品率的效果。另外,在与受到刻蚀和离子注入双方影响的光致抗蚀剂24、25相比时,仅受离子注入影响的光致抗蚀剂242、252取得了容易通过灰化而除去的效果。
实施例12
图57是示出本发明的实施例12的半导体器件的制造方法的一道工序的剖面图。首先,采用与上述实施例1同样的方法,得到图6所示的结构。
其次,利用离子注入法,将硅离子80注入到凹部14的预定形成区的硅层内。注入浓度为1015/cm2的量级。但是,也可不注入硅离子80,而注入氩离子或锗离子等。由此,凹部14的预定形成区中的硅层3被无定形化,形成无定形硅区81。由于利用离子注入法形成无定形硅区81,所以从硅层3的上表面到无定形硅区81的底面的深度在晶片面内是均匀的。其后,依次执行图7所示的工序以后的工序。
这样,按照本实施例12的半导体器件的制造方法,在将凹部14的预定形成区中的硅层3无定形化以后,通过刻蚀掉无定形硅区81,形成凹部14。无定形硅区81与硅层3的其它部分(即单晶硅区)相比,刻蚀速率要高得多。从而,无定形硅区81与单晶硅区的刻蚀速率之差可使晶片面内凹部14的深度变得均匀。
以上叙述了将本实施例12的发明应用于上述实施例1的例子,但本实施例12的发明也可应用于其它的全部实施例。

Claims (6)

1.一种半导体器件,其特征在于,包括:
具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底;
在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜;
在由上述元件隔离绝缘膜规定的元件形成区内,在上述半导体层的上述主面上局部地形成的栅结构;
在上述元件形成区内,在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部;以及
在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区,
形成上述栅结构的部分的上述半导体层的上述主面与上述凹部的侧面的夹角大于90度。
2.一种半导体器件,其特征在于,包括:
具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底;
在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜;
在由上述元件隔离绝缘膜规定的元件形成区内,在上述半导体层的上述主面上局部地形成的栅结构;
在上述元件形成区内,在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部;以及
在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区,
上述凹部的端部潜入上述栅结构的端部的下方。
3.一种半导体器件,其特征在于,包括:
具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底;
在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜;
在由上述元件隔离绝缘膜规定的元件形成区内,在上述半导体层的上述主面上局部地形成的栅结构;
在上述元件形成区内,在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部;以及
在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区,
上述源、漏区具有:
在上述半导体层的上述主面内形成的较低浓度的第1杂质导入区;以及
比上述第1杂质导入区形成得深的、较高浓度的第2杂质导入区,
从上述半导体层的上述主面至上述凹部的上述底面的深度比从上述半导体层的上述主面至上述第1杂质导入区的底面的深度浅。
4.如权利要求3所述的半导体器件,其特征在于:
上述源、漏区还具有比上述第2杂质导入区浅、在上述半导体层的上述主面内形成的第3杂质导入区。
5.一种半导体器件,其特征在于,包括:
具有依次层叠了半导体衬底、绝缘层和第1导电类型的半导体层的结构的SOI衬底;
在上述半导体层的主面内局部地形成、具有用上述绝缘层夹持上述半导体层的一部分的底面的元件隔离绝缘膜;
在由上述元件隔离绝缘膜规定的元件形成区内,在上述半导体层的上述主面上局部地形成的栅结构;
在上述元件形成区内,在从上述栅结构露出的部分的上述半导体层的上述主面内形成、夹持上述栅结构的下方的沟道形成区而成对的凹部;以及
在上述凹部的底面内形成、夹持上述沟道形成区而成对、其底面或者其耗尽层抵达上述绝缘层、与上述第1导电类型不同的第2导电类型的源、漏区,
上述源、漏区具有:
在上述半导体层的上述主面内形成的较低浓度的第1杂质导入区;
比上述第1杂质导入区形成得深的、较高浓度的第2杂质导入区;以及
在上述半导体层的上述主面内形成的第3杂质导入区,
从上述半导体层的上述主面至上述第3杂质导入区的底面的深度比从上述半导体层的上述主面至上述第1杂质导入区的底面的深度深,
从上述半导体层的上述主面至上述凹部的上述底面的深度比从上述半导体层的上述主面至上述第3杂质导入区的上述底面的深度浅。
6.如权利要求1所述的半导体器件,其特征在于,还包括:
在上述凹部的底面上形成的半导体区;以及
上述半导体区上形成的金属-半导体化合物层。
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