KR100693788B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 낮은 쓰레쉬 홀드 스윙 및 DIBL값을 갖고, 전류 특성을 향상시키는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 기판의 일부가 돌출된 구조로 형성된 핀, 상기 핀의 표면을 따라 형성된 게이트 절연막, 상기 핀과 교차하는 방향으로 상기 게이트 절연막 상에 형성된 게이트 전도막, 상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 형성된 전하 활성화막 및 상기 전하 활성화막과 상기 핀에 불순물이 주입되어 형성된 소스/드레인 영역을 구비하는 반도체 소자가 제공된다.
또한, 기판의 일부가 돌출되도록 핀을 형성하는 단계, 상기 핀의 표면을 따라 게이트 절연막을 형성하는 단계, 상기 핀과 교차하는 방향으로 상기 게이트 절연막 상에 게이트 전도막을 형성하는 단계, 상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 전하 활성화막을 형성하는 단계 및 상기 전하 활성화막과 상기 핀에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
SiGe, SiC, 전류 특성, 텐실 스트레스, 콤프레시브 스트레스
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도.
도 2는 본 발명에 따른 반도체 소자를 나타낸 도면.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
201 : 반도체 기판 202 : 소자분리막
204 : 게이트 전도막 205 : 게이트 스페이서
206 : 전화 활성화막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
반도체 소자의 생산에 있어서 비용 및 성능을 경쟁력 있도록 유지하기 위한 필요성으로 인해 집적 회로 내에서 소자 밀도가 증가하게 되었다. 따라서, 소자 밀도의 증가가 용이하도록, 이러한 반도체 소자들의 최소선폭(feature size)을 감소시키기 위한 새로운 기술이 항상 필요했다.
상기 소자 밀도의 증가를 돕기 위해 제안된 한 가지 타입의 펫이 핀펫(finFET)이다. 상기 핀펫에서 생선의 등지느러미와의 유사성으로 인해 일반적으로 'fin'으로 언급되고, 상기 핀의 형태를 갖는 수직 구조물로부터 트랜지스터의 본체가 형성된다. 상기 핀펫은 소자 크기를 증가 시키지 않고도 더 나은 전류 제어를 제공하는 것과 같은 여러 이점을 갖고, 수용 가능한 성능을 유지하면서도 씨모스의 크기 조절을 용이하게 한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 단면도이다.
도 1을 참조하여, 돌출된 구조로 형성된 핀(Fin)을 갖는 반도체 기판(101)을 준비한다.
이어서, 반도체 기판(101) 상에 버퍼 산화막, 질화막 및 소자분리용 절연막을 순차적으로 증착한다.
이때, 상기 버퍼 산화막은 열산화막 또는 CVD(Chemical Vapor Deposition) 방식으로 형성된 산화막으로 형성할 수 있는데, 상기 CVD 방식으로 형성된 산화막으로 형성할 경우 증착초기는 열산화분위기에서 증착함으로써 기판의 격자결함을 치유한다. 그리고, 상기 핀의 상부 모서리는 둥글게 형성될 수 있다.
또한, 상기 소자분리용 절연막은 매립성이 우수한 산화막으로 형성한다.
이어서, 화학적기계적연마(CMP) 공정을 적용하여 상기 소자분리용 절연막을 연마하여 평탄화하고, 인산용액 또는 화학적 건식 식각(Chemical Dry Etching)을 사용하여 상기 핀 상부의 상기 버퍼 산화막, 상기 질화막 및 소자분리용 절연막을 식각하여, 활성영역과 소자분리영역을 정의하는 역할을 하는 소자분리막(102)을 형성한다.
이어서, 상기 핀의 상부면이 노출된 기판에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.
이어서, 노출된 상기 핀의 표면을 따라 게이트 절연막(103)을 형성한다.
이때, 상기 게이트 절연막(103)은 열산화막, CVD 방식으로 형성된 산화막, 금속산화막, 실리콘질화막 및 실리콘 산화질화막 중 어느 하나를 선택하여 형성한다.
이어서, 상기 핀을 포함하는 기판 상에 게이트 전도막(104)을 증착한 후, 선택적 식각하여 게이트 패턴을 형성한다.
이어서, 상기 게이트 패턴 양측의 상기 핀 내에 불순물을 이온 주입하여 소스/드레인영역(S, D)을 형성하여 트랜지스터를 형성한다.
메모리 반도체 소자의 고밀도화가 진행 됨에 따라 작은 면적의 소자에서 높은 전류 이동 및 숏 채널 마진(Short Channel Margin)을 확보하기 위해 낮은 쓰레쉬홀드 스윙(Sub-Threshold Swing), DIBL(Drain Induced Barrier Lowing) 값을 갖는 n/pMOS 트렌지스터를 확보하는 것이 매우 중요한 문제가 되고 있다.
종래에는 상술과 같이, 소스/드레인영역(S, D)을 상기 핀에 형성하게 되는데, 상기 핀은 반도체 기판(101)으로써, 실리콘(Si)로 이루어져있다. 그런데, 상기와 같이 소스/드레인영역(S, D)을 형성하게 되면, 상기 낮은 쓰레쉬 홀드 스윙 및 DIBL값을 얻기 힘들어 개선이 필요하다.
또한, 전류 특성을 향상시켜 고속 동작 특성을 향상시켜야 할 필요가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 낮은 쓰레쉬 홀드 스윙 및 DIBL값을 갖고, 전류 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판의 일부가 돌출된 구조로 형성된 핀, 상기 핀의 표면을 따라 형성된 게이트 절연막, 상기 핀과 교차하는 방향으로 상기 게이트 절연막 상에 형성된 게이트 전도막, 상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 형성된 전하 활성화막 및 상기 전하 활성화막과 상기 핀에 불순물이 주입되어 형성된 소스/드레인 영역을 구비하는 반도체 소자가 제공된다.
또한, 기판의 일부가 돌출되도록 핀을 형성하는 단계, 상기 핀의 표면을 따라 게이트 절연막을 형성하는 단계, 상기 핀과 교차하는 방향으로 상기 게이트 절 연막 상에 게이트 전도막을 형성하는 단계, 상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 전하 활성화막을 형성하는 단계 및 상기 전하 활성화막과 상기 핀에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 나타낸 도면이다.
도 2를 참조하면, 반도체 기판(301)의 일부가 돌출된 구조로 형성된 핀이 있고, 상기 핀 및 후속 게이트 전도막이 형성될 영역을 제외한 모든 영역에 형성된 소자분리막(302)이 있다.
계속해서, 상기 핀과 교차하는 방향으로 형성된 게이트 전도막(303)이 있고, 상기 게이트 전도막(303)의 양측벽에 게이트 스페이서(304)가 형성되어 있다.
계속해서, 상기 게이트 전도막(303)의 양측으로 노출된 상기 핀을 덮도록 형성된 전하 활성화막(305)이 있고, 상기 전하 활성화막(305)과 상기 핀에 불순물이 주입되어 형성된 소스/드레인 영역이 있다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 공정을 나타낸 도면이다.
본 발명에 따른 반도체 소자의 제조 공정은 우선, 도 3a에 도시된 바와 같이, 돌출된 구조로 형성된 핀(Fin)을 갖는 반도체 기판(201)을 준비한다.
이어서, 반도체 기판(201) 상에 버퍼 산화막, 질화막 및 소자분리용 절연막을 순차적으로 증착한다.
이때, 상기 버퍼 산화막은 열산화막 또는 CVD(Chemical Vapor Deposition) 방식으로 형성된 산화막으로 형성할 수 있는데, 상기 CVD 방식으로 형성된 산화막으로 형성할 경우 증착초기는 열산화분위기에서 증착함으로써 기판의 격자결함을 치유한다. 그리고, 상기 핀의 상부 모서리는 둥글게 형성될 수 있다.
또한, 상기 소자분리용 절연막은 매립성이 우수한 산화막으로 형성한다.
이어서, 화학적기계적연마(CMP) 공정을 적용하여 상기 소자분리용 절연막을 연마하여 평탄화하고, 후속 게이트 전도막이 형성될 영역만을 인산용액 또는 화학적 건식 식각(Chemical Dry Etching)을 사용하여 상기 버퍼 산화막, 상기 질화막 및 소자분리용 절연막을 식각하여, 활성영역과 소자분리영역을 정의하는 역할을 하는 소자분리막(202)을 형성한다.
이어서, 상기 핀의 상부면이 노출된 기판에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 노출된 상기 핀의 표면을 따라 게이트 절연막(203)을 형성한다.
이때, 상기 게이트 절연막(203)은 열산화막, CVD 방식으로 형성된 산화막, 금속산화막, 실리콘질화막 및 실리콘 산화질화막 중 어느 하나를 선택하여 형성한다.
다음으로, 도 3c에 도시된 바와 같이, 상기 핀을 포함하는 기판 상에 게이트 전도막(204)을 증착한 후, 선택적 식각하여 상기 핀과 교차되는 게이트 패턴을 형성한다.
이때, 상기 핀과 상기 게이트 전도막(204)이 중첩되는 부위에 채널 영역이 형성된 것이 바람직하다.
다음으로, 도 3d에 도시된 바와 같이, 상기 게이트 패턴의 양측벽에 게이트 스페이서(205)를 형성한다.
이어서, 상기 게이트 패턴으로 인하여 노출된 상기 핀 중 일부를 식각하여 상기 핀 보다 높이 및 폭이 작은 돌출부를 형성한다.
이때, 상기 돌출부의 높이는 100~500Å이고, 넓이는 100~500Å인 것이 바람직하다.
다음으로, 도 3e에 도시된 바와 같이, 상기 돌출부에 상기 채널 영역에 콤프레시브(Compressive) 및 텐실(Tensile) 스트레스(Stress)를 가하여 전하 전송을 활성화시키는 전하 활성화막(206)을 형성한다.
이때, 상기 전하 활성화막(206)은 콤프레스 스트레스를 갖는 SixGe1-x(x<0.4) 또는 텐실 스트레스를 갖는 SixC1-x(x<0.4)인 것이 바람직하다.
그리고, 상기 전하 활성화막(206)이 SixGe1-x(x<0.4)일 경우는 상기 채널 영역이 n채널 영역이고, 상기 전하 활성화막(206)이 SixC1-x(x<0.4)일 경우는 상기 채널 영역이 p채널 영역인 것이 바람직하다.
또한, 상기 전하 활성화막(206)은 에피층인 것이 바람직하다.
여기서, 상기 SixGe1-x(x<0.4)은 10-4~10-5Torr의 공정 압력, 500~800℃의 공정 온도에서 성장시키는 것이 바람직하다.
이때, 상기 SixGe1-x(x<0.4)의 격자 상수가 상기 반도체 기판(201)의 실리콘(Si)의 격자 상수보다 0.4%×x(단, x는 상기 SixGe1-x(x<0.4)의 x와 동일) 만큼 크다.
따라서, 상기 SixGe1-x(x<0.4)와 상기 실리콘이 결합하게 되면, 수직 방향으로는 콤프레시브(Compressive) 스트레스가 상기 실리콘에 가해지고, 수평 방향으로는 텐실(Tensile) 스트레스가 상기 실리콘에 가해지게 되는 것이다.
그러므로, 상기와 같이 SixGe1-x(x<0.4)과 상기 핀의 실리콘이 접촉하게 되면 상기 핀의 실리콘에는 콤프레시브 스트레스가 가해지게 되어 정공의 운동성(Mobility)이 개선되어 드레인 전류가 증가하게 되는 것이다.
이와 비슷한 원리로, SixC1-x(x<0.4)과 상기 핀의 실리콘이 접촉하게 되면 상기 핀의 실리콘에는 텐실 스트레스가 가해지게 되어 전자의 운동성이 개선되어 전류 특성이 향상되는 것이다.
이어서, 상기 전하 활성화막(206)과 상기 핀에 불순물을 주입하여 소스/드레인 영역을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 소스/드레인이 형성될 영역에 SixC1-x(x<0.4) 및 SixGe1-x(x<0.4)을 형성한 후, SixC1-x(x<0.4) 및 SixGe1-x(x<0.4)에 소스/드레인영역을 형성한다.
여기서, 상기 SixGe1-x(x<0.4)와 상기 실리콘이 결합하게 되면, 수직 방향으로는 콤프레시브(Compressive) 스트레스가 상기 실리콘에 가해지고, 수평 방향으로는 텐실(Tensile) 스트레스가 상기 실리콘에 가해지게 된다.
그러므로, 상기와 같이 SixGe1-x(x<0.4)과 상기 핀의 실리콘이 접촉하게 되면 상기 핀의 실리콘에는 콤프레시브 스트레스가 가해지게 되어 정공의 운동성(Mobility)이 개선되어 드레인 전류가 증가하는 효과를 얻는다.
이와 비슷한 원리로, SixC1-x(x<0.4)과 상기 핀의 실리콘이 접촉하게 되면 상기 핀의 실리콘에는 텐실 스트레스가 가해지게 되어 전자의 운동성이 개선되어 전류 특성이 향상되는 효과를 얻는다.
Claims (21)
- 기판의 일부가 돌출된 구조로 형성된 핀;상기 핀의 표면을 따라 형성된 게이트 절연막;상기 핀과 교차하는 방향으로 상기 게이트 절연막 상에 형성된 게이트 전도막;상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 형성된 전하 활성화막; 및상기 전하 활성화막과 상기 핀에 불순물이 주입되어 형성된 소스/드레인 영역을 구비하는 반도체 소자
- 제1항에 있어서,상기 게이트 전도막의 양측벽에 게이트 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 핀은 상기 게이트 전도막과 중첩되는 부위의 높이 및 폭이 상기 전하 활성화막과 중첩되는 부위보다 큰 것을 특징으로 하는 반도체 소자.
- 제1항 또는 제3항에 있어서,상기 핀과 상기 게이트 전도막이 중첩되는 부위에 채널 영역이 형성된 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 전하 활성화막은 콤프레스 스트레스를 갖는 SixGe1-x(x<0.4)인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 전하 활성화막은 텐실 스트레스를 갖는 SixC1-x(x<0.4)인 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서,상기 전하 활성화막이 SixGe1-x(x<0.4)일 경우는 상기 채널 영역이 n채널 영역인 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서,상기 전하 활성화막이 SixC1-x(x<0.4)일 경우는 상기 채널 영역이 p채널 영역인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 전하 활성화막과 중첩되는 부위의 핀은 높이가 100~500Å이고, 넓이가 100~500Å인 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서,상기 전하 활성화막은 에피층인 것을 특징으로 하는 반도체 소자.
- 기판의 일부가 돌출되도록 핀을 형성하는 단계;상기 핀의 표면을 따라 게이트 절연막을 형성하는 단계;상기 핀과 교차하는 방향으로 상기 게이트 절연막 상에 게이트 전도막을 형성하는 단계;상기 게이트 전도막의 양측으로 노출된 상기 핀을 덮도록 전하 활성화막을 형성하는 단계; 및상기 전하 활성화막과 상기 핀에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 게이트 전도막 형성후, 상기 게이트 전도막의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 핀은 상기 게이트 전도막과 중첩되는 부위의 높이 및 폭이 상기 전하 활성화막과 중첩되는 부위보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항 또는 제13항에 있어서,상기 핀과 상기 게이트 전도막이 중첩되는 부위에 채널 영역이 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 전하 활성화막은 콤프레스 스트레스를 갖는 SixGe1-x(x<0.4)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 전하 활성화막은 텐실 스트레스를 갖는 SixC1-x(x<0.4)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 전하 활성화막이 SixGe1-x(x<0.4)일 경우는 상기 채널 영역이 n채널 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제16항에 있어서,상기 전하 활성화막이 SixC1-x(x<0.4)일 경우는 상기 채널 영역이 p채널 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서,상기 전하 활성화막과 중첩되는 부위의 핀은 높이가 100~500Å이고, 넓이가 100~500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 전하 활성화막은 에피층인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서,상기 SixGe1-x(x<0.4)은 10-4~10-5Torr의 공정 압력, 500~800℃의 공정 온도에서 성장되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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