KR20090046908A - 성능 강화 물질 성분을 포함하는 변형된 채널 영역을 구비한 트랜지스터 - Google Patents

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Abstract

게이트 패터닝 전에, 실리콘 기반의 활성 반도체 영역에 반도체 합금(107, 107A, 107B, 207A, 207B, 307)을 형성함으로써, 변형 유발 효과에 더하여, 또한 반도체 합금 자체의 물질 특성이 이용될 수 있다. 결과적으로 개선된 전계 효과 트랜지스터들의 디바이스 성능이, 드레인 및 소스 영역들에서 변형된 반도체 합금을 사용하는 종래의 방법과 비교하여 훨씬 더 개선될 수 있다.

Description

성능 강화 물질 성분을 포함하는 변형된 채널 영역을 구비한 트랜지스터{A TRANSISTOR HAVING A STRAINED CHANNEL REGION INCLUDING A PERFORMANCE ENHANCING MATERIAL COMPOSITION}
일반적으로, 본 명세서에서 개시되는 것은 집적 회로의 형성에 관한 것으로, 특히 MOS 트랜지스터의 채널 영역에서 전하 캐리어 이동도가 강화되도록 드레인 및 소스 영역에서의 매입된 변형 층과 같은 변형 유발 소스를 사용함으로써 변형 채널 영역을 구비한 트랜지스터를 형성하는 것에 관한 것이다.
집적 회로를 제조할 때, 특정 회로 레이아웃에 따른 소정의 칩 영역 상에 다수의 회로 소자들을 형성할 필요가 있다. 일반적으로, 복수의 프로세스 기술이 현재 실시되고 있으며, 여기서, 마이크로프로세서, 저장 칩 등과 같은 복합 회로에 있어, CMOS 기술은 동작 속도 및/또는 전력 소비 및/또는 비용 효율성의 관점에서의 월등한 특징으로 인해, 현재 가장 유망한 방법 중의 하나이다. CMOS 기술을 사용하여 복합적 집접 회로를 제조하는 동안, 수백만 개의 트랜지스터, 즉 N-채널 트랜지스터 및 P-채널 트랜지스터가 결정성 반도체 층을 포함하는 기판 상에 형성된다. N-채널 트랜지스터인지 혹은 P-채널 트랜지스터인지에 상관없이, MOS 트랜지스터는 고밀도로 도핑된 드레인 및 소스 영역의 인터페이스에 의해 형성된 소위 PN 접합을 포함하는데, 이 경우 역으로 도핑된 채널 영역이 드레인 영역과 소스 영역 사이에 배치된다.
채널 영역의 전도도, 즉 전도성 채널의 구동 전류 능력은 채널 영역 가까이 형성되고 아울러 얇은 절연 층에 의해 채널 영역으로부터 분리된 게이트 전극에 의해 제어된다. 채널 영역의 전도도는, 전도성 채널의 형성할 때 적절한 제어 전압을 게이트 전극에 인가해야 하기 때문에, 도펀트 농도에 따라 다르고, 다수 전하 캐리어의 이동도에 따라 다르며, 그리고 트랜지스터 폭 방향에서의 채널 영역의 소정의 확장에 대해서 채널 길이로 언급되기도 하는 소스 영역과 드레인 영역 간의 거리에 따라 다르다. 따라서, 제어 전압을 게이트 전극에 인가시 절연 층 아래에 전도성 채널을 빠르게 생성하는 능력과 함께, 채널 영역의 전체 전도도가 MOS 트랜지스터의 성능을 실질적으로 결정한다. 따라서, 채널 길이의 감소와 이와 관련된 채널 저항도의 감소에 있어, 채널 길이는 집적 회로의 동작 속도를 증가시키기 위한 중요 설계 기준이 된다.
그러나, 트랜지스터 치수를 계속적으로 감소시킴으로써 이와 관련된 여러 문제들, 예를 들어 단 채널 효과로 언급되기도 하는 채널 제어도의 감소 등과 같은 문제가 발생하는데, 이러한 문제는 MOS 트랜지스터의 채널의 채널 길이를 꾸준히 감소시킴으로써 얻어지는 이점들을 부당하게 상쇄시키지 않도록 처리되어야 한다. 임계 치수, 즉 트랜지스터의 게이트 길이를 계속적으로 감소시키기 위해서는, 예를 들어 단 채널 효과를 보상하는 개조 혹은 가능하게는 새로운 고복합 프로세스 기술 개발이 필요하기 때문에, 현재까지 제안된 것은, 소정의 채널 길이에 대해 채널 영 역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자의 채널 전도도를 증가시키는 것으로, 그럼으로써 장래 기술의 진보와 견줄만한 성능 개선을 달성할 가능성이 제공되고, 반면에 디바이스 스케일링과 관련된 프로세스 변경으로 인한 많은 문제점을 피할 수 있거나 적어도 늦출 수 있다.
전하 캐리어 이동도를 증가시키기 위한 하나의 효율적 매커니즘은 채널 영역에 격자 구조를 변경하는 것인데, 이것은 예를 들어 채널 영역 가까이에 인장성 스트레스 혹은 압축성 스트레스를 생성하여 채널 영역에 대응하는 변형이 일어나도록 함으로써 수행되는데, 이로 인해 전자 및 홀 각각에 대한 이동도가 변경된다. 예를 들어, 채널 영역에서의 압축성 변형이 홀의 이동도를 증가시킬 수 있고, 그럼으로써 P-타입 트랜지스터의 성능이 개선될 수 있다. 반면에, N-채널 트랜지스터의 채널 영역에 인장성 변형의 생성은 전자 이동도를 증가시킬 수 있다. 집적 회로 제조에 있어 스트레스 혹은 변형 공학을 도입하는 것은 장래 디바이스 세대에 대한 매우 유망한 방법인데, 왜냐하면 예를 들어 변형된 실리콘은 "새로운" 타입의 반도체 물질로 고려될 수 있기 때문이며, 이러한 물질은 값비싼 반도체 물질을 요구하지 않고 빠르고 강력한 반도체 디바이스의 제조를 가능하게 할 수 있으며, 아울러 잘 확립된 여러 제조 기술이 여전히 사용될 수 있다.
따라서, 일부 방법에 있어서, PMOS 트랜지스터의 홀 이동도는 트랜지스터의 드레인 및 소스 영역에서의 변형 실리콘/게르마늄 층을 형성함으로써 강화될 수 있고, 여기서 압축성으로 변형된 드레인 및 소스 영역은 인접한 실리콘 채널 영역에 변형을 생성한다. 이러한 목적을 위해, PMOS 트랜지스터의 드레인 및 소스 확장 영 역이 이온 주입에 근거하여 형성될 수 있고, 반면에 깊은 드레인 및 소스 접합이 에피택셜 성장 기술에 의해 PMOS 트랜지스터에서의 각각의 리세스에 선택적으로 형성되는 실리콘/게리마늄 층을 기반으로 하여 형성될 수 있다. 실리콘/게르마늄의 본래 격자 간격은 실리콘의 격자 간격보다 더 크기 때문에, 실리콘의 격자 간격을 채택하는 에피택셜 성장된 실리콘/게르마늄 층은 압축성 변형 하에서 성장되며, 이것은 채널 영역에 효율적으로 전달되고, 그럼으로써 실리콘이 압축성으로 변형된다. 이러한 통합 방법은 결과적으로 P-채널 트랜지스터의 상당한 성능 이득을 가져온다. 그러나, 더 높은 성능 및 증가된 패킹 밀도에 대한 계속적인 요구로 여전히 더 큰 성능 이들이 필요하고, 이것은 트랜지스터의 드레인 및 소스 영역 내에 변형된 반도체 층을 제공하는 것을 기반으로 하는 종래의 방법, 혹은 채널 영역에 외부 스트레스를 도입하는 다른 방법만으는 제공될 수 없는데, 왜냐하면 채널 영역의 전기적 동작에 상당히 영향을 미칠 수 있는 채널 영역의 다른 특징을 종래 기술에서는 고려하고 있지 않기 때문이다.
본 개시 내용은 앞서 확인된 하나 또는 그 이상의 문제들로 인한 영향을 피할 수 있거나 혹은 적어도 감소시킬 수 있는 다양한 방법에 관한 것이다.
아래에 제공되는 내용은 본 발명의 일부 실시형태의 기본적 이해를 제공하기 위한 본 발명의 간략한 개요를 제공한다. 이러한 개요가 본 발명 전체를 개관하는 것은 아니다. 이것을 통해 본 발명의 핵식점 혹은 임계적 요소를 확인하려 하거나 또는 본 발명의 범위를 제한하려 하는 것이 아니다. 그 유일한 목적은 이후 설명되는 더 상세한 설명에 대한 서두로서 간략한 형태로 일부 개념을 제공하려 것이다.
일반적으로, 본 명세서에서 개시되는 것은 강화된 전계 효과 트랜지스터를 제조하는 기술에 관한 것으로, 여기서 효율적인 변형 공학이 적절한 채널 설계와 결합될 수 있고, 채널 영역 내의 물질 성분은 요구된 전기적 혹은 다른 특징에 따라 선택될 수 있고, 그럼으로써, 각각의 트랜지스터 디바이스의 최종적으로 획득된 전도도가 훨씬 더 강화될 수 있다. 이러한 것을 위해, 적절한 반도체 합성물 혹은 반도체 합금이 국부적으로 각각의 채널 영역에 형성될 수 있어, 그 물질 특성이 실제 드레인 및 소스 영역을 형성하기 이전에 적절하게 조절될 수 있으며, 일부 실시형태에서 이것은 또한 변형된 반도체 물질로서 제공될 수 있어, 외부의 변형 유발 소스 및 추가적인 물질 특성에 의해 일어나는 채널 영역에서의 전하 캐리어 이동도 강화의 시너지적 결합 효과를 얻을 수 있는 데, 예를 들어 채널 영역의 물질에 의해 제공되는, 감소된 밴드 갭 에너지, 전하 캐리어의 산란 효과 등이 있다. 일부 예시적 실시예에서, 채널 영역에서의 변형된 반도체 물질 및 반도체 합금이 공통 제조 프로세스에서 형성될 수 있고, 여기서 물질 성분은 반도체 합금 자체에 의해 제공될 수 있는 추가적인 전기적 성질 및 변형 유발 능력에 근거하여 선택될 수 있다. 결과적으로, 강화된 유연도가 달성될 수 있는데, 왜냐하면 다른 반도체 디바이스에 관하여 베이스 물질의 결정 배향을 고려함으로써 발생될 수 있는 변형 유발 매커니즘에 관한 특정 타협사항은, 채널 영역에서의 그 고유한 전기적 특성으로 인한 전기적 동작을 강화시킬 수 있는 적절한 물질 성분에 의해 효율적으로 과보상될 수 있기 때문이다. 다른 경우에 있어, 본질적으로 고효율의 변형 유발 매커니즘의 장점은 채널 영역에 적절한 물질 성분을 추가적으로 제공함으로써 더 강화될 수 있다. 더욱이, 개시되는 프로세스 기술은, 현재 성공적으로 실시되고 있는 제조 방법과의 호환도가 높고, 그리고 다른 타입의 전계 효과 트랜지스터의 전기적 특성을 국부적으로 강화시킬 수 있다.
본 명세서에서 개시되는 하나의 예시적 실시예에 따르면, 반도체 디바이스가 제공되며, 상기 반도체 디바이스는 제 1 비실리콘 종(non-silicon species) 및 적어도 하나의 제 1 채널 도펀트 종을 포함하는 제 1 변형 채널 영역을 포함하며, 여기서 상기 제 1 비실리콘 종의 농도는 상기 적어도 하나의 제 1 채널 도펀트 종의 농도와 비교하여 더 높다. 더욱이, 상기 반도체 디바이스는 실리콘과 결합하여 제 1 변형 반도체 물질을 형성하는 제 2 비실리콘 종 및 제 1 도펀트 종을 포함하는 제 1 변형 드레인 및 소스 영역들을 포함한다.
본 명세서에서 개시되는 다른 예시적 실시예 따르면, 제 1 활성 반도체 영역에 제 1 반도체 합금을 형성하는 것과, 그리고 상기 제 1 반도체 합금을 포함하는 상기 제 1 활성 반도체 영역 위에 게이트 전극을 형성하는 것을 포함하는 방법이 제공된다. 최종적으로, 상기 방법은 상기 제 1 활성 반도체 영역에 제 1 트랜지스터의 드레인 및 소스 영역들을 형성하는 것을 포함한다.
본 명세서에서 개시되는 또 다른 예시적 실시예 따르면, 전계 효과 트랜지스터의 드레인 및 소스 영역들과 채널 영역에 변형 반도체 물질을 국부적으로 형성하는 것을 포함하는 방법이 제공된다. 더욱이 게이트 전극이 변형 반도체 물질 위에 형성되고, 그리고 PN 접합들이 드레인 및 소스 영역들과 변형된 채널 영역 사이의 인터페이스에 형성된다.
본 명세서의 개시 내용은 첨부되는 도면과 함께 다음의 상세한 설명을 참조하여 이해될 수 있으며, 도면에서 동일한 참조 번호는 동일한 요소를 나타낸다.
도 1a 내지 도 1d는 여러 제조 단계 동안의 전계 효과 트랜지스터의 단면도를 도식적으로 나타낸 것이고, 여기서 채널 영역과 드레인 및 소스 영역은 본 명세서에서 개시되는 예시적 실시예에 따라 실리콘 기반의 구성으로 적절한 반도체 합금을 수용한다.
도 1e는 또 다른 예시적 실시예를 도식적으로 나타낸 것으로, 여기서 반도체 합금은 활성 반도체 영역에서의 주입에 의해 형성된다.
도 1f는 본 명세서에 개시되는 또 다른 예시적 실시예에 따른, 각각의 채널 영역과 드레인 및 소스 영역에서의 서로 다른 특성을 갖는 두 개의 트랜지스터 타입을 포함하는 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
도 2a 내지 도 2e는 본 명세서에 개시되는 또 다른 예시적 실시예에 따른, 드레인 및 소스 영역에 변형된 반도체 물질을 형성하고 아울러 채널 영역의 물질 특성을 개별적으로 조절함에 있어 다양한 제조 단계 동안의 트랜지스터 소자의 단면도를 도식적으로 나타낸 것이다.
도 3a 및 도 3b는 본 명세서에 개시되는 또 다른 예시적 실시예에 따른, 이전에 형성된 반도체 합금의 과다 부분에 게이트 절연 층을 형성하는 동안의 반도체 디바이스의 단면도를 도식적으로 나타낸 것이다.
본 명세서에서 개시되는 것의 다양한 변형 형태 및 대안적 형태가 가능하고, 그 특정 실시예가 도면에서 예시적 방법으로 보여지고, 그리고 본 명세서에서 상세히 설명된다. 그러나, 이해할 것으로, 본 명세서의 특정 실시예들의 설명을 통해 본 발명을 이러한 개시되는 특정 형태에 한정하려는 것이 아니라는 것이며, 그 반대로 본 발명은 첨부되는 특허청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 있는 모든 변형물, 등가물, 및 대안물을 포괄하고 있다.
본 발명의 다양한 예시적 실시예들이 아래에서 설명된다. 명확한 설명을 위해서, 실제 구현시의 모든 특징들이 본 명세서에서 설명되는 것은 아니다. 물론 이해할 것으로, 임의의 이러한 실제 실시예의 개발에 있어 다양한 구현별 결정이 시스템 관련 제약 및 비지니스 관련 제약과의 호환과 같은 개발자의 특정 목적을 달성하기 위해서 행해져야만 하며, 이것은 실시예마다 변할 수 있다. 더욱이, 이해할 것으로, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 이러한 개시 내용을 통해 혜택을 보는 본 발명의 기술분야에서 통상의 기술을 가진 자들이 해야만 하는 것들이다.
본 발명의 실시예들이 이제 첨부된 도면을 참조하여 설명된다. 다양한 구조, 시스템, 및 디바이스가 단지 설명 목적으로 그리고 본 발명의 기술분야에서 공지된 세부사항으로 본 개시 내용을 모호하게 하지 않도록 도면에서 도식적으로 도시된다. 그럼에도 불구하고, 첨부된 도면은 본 개시 내용의 예시적 예들을 설명 및 기술하기 위해 포함되었다. 본 명세서에서 사용된 단어 및 문구는 관련 기술분야에서 숙련된 자들이 그러한 단어 및 문구를 이해하는 의미와 일치하는 의미를 가지는 것으로 이해되고 해석되어야 한다. 용어 혹은 문구의 그 어떤 특별한 정의, 즉 본 발명의 기술분야에서 숙련된 자들이 이해하는 보통의 통상적 의미와 다른 정의가 본 명세서에서의 용어 혹은 문구의 일관된 사용을 통해 암시되지 않았다. 용어 혹은 문구가 특별한 정의, 즉 숙련된 기술자들이 이해하는 의미와 다른 의미를 나타내는 경우, 이러한 특별한 정의는 그 용어 혹은 문구에 대한 특별한 정의를 직접적으로 모호하지 않도록 제공하는 정의하는 방식으로 명확하게 설명될 것이다.
일반적으로, 본 명세서에서 개시되는 것은 반도체 디바이스 및 제조 기술에 관한 것이고, 여기서 훨씬 더 강화된 디바이스 성능을 획득하기 위해 개선된 변형 유발 매커니즘을 적용할 때, 전계 효과 트랜지스터에서의 각각의 채널 영역의 물질 특성이 고려된다. 앞서 설명된 바와 같이, 복수의 변형 유발 매커니즘은 현재 실리콘 기반의 트랜지스터 소자의 각각의 채널 영역에서의 전하 캐리어 이동도를 강화하기 위해 실시되고 있다. 그러나, 변형 유발 매커니즘과 결합되어 각각의 반도체 합금의 물질 특성은 또한, 이러한 물질이 채널 영역에 제공될 때, 트랜지스터 성능에서의 상당한 증가를 제공할 수 있다. 더욱이, 적절하게 선택된 반도체 합금 내에 실질적으로 전체적으로 각각의 PN-접합을 형성함으로써, 추가적인 장점이 달성될 수 있다. 예를 들어, 실리콘/게르마늄 합금은 P-타입 트랜지스터와 함께 성공적으로 사용될 수 있으며, 여기서, 추가적으로, 실리콘/게르마늄 합금의 감소된 밴드 갭 에너지는, 각각의 물질이 채널 영역에 또한 제공되는 경우, 채널 영역에서의 강화된 전도도를 제공할 수 있다. 더욱이, 변형은 채널 영역에 추가적으로 "직접적으 로" 발생될 수 있고, 그럼으로써 또한 결과적인 트랜지스터 디바이스의 전도도가 크게 강화될 수 있다. 채널 영역 내에 반도체 합금을 추가적으로 제공함으로 인해, 적절한 물질의 선택에 있어, 유연도가 증가될 수 있는데, 왜냐하면 감소된 변형 발생 효과는 다른 추가적인 물질 특성에 의해 쉽게 보상될 수 있고, 그리고 비록 현재 실시되고 있는 변형 유발 기술과 비교하여 감소된 양으로 발생될 지라도 효율 높은 각각의 변형 발생에 의해 쉽게 보상될 수 있기 때문이다.
일부 예시적 실시예에서, 선택적 에피택셜 성장 기술은, 게이트 전극 및 게이트 절연 층을 패터닝하기 이전에 각각의 활성 영역에 적절한 반도체 합금을 국부적으로 형성하기 위해 사용될 수 있다. 후속적으로, 또 다른 제조 프로세스가 잘 확립된 제조 기술에 근거하여 계속될 수 있고, 그럼으로써 기존의 변형 공학 기술과의 호환도가 높아 질 수 있다.
다른 예시적 실시예에서, 다른 타입의 변형 유발 물질이, 트랜지스터 특성을 개별적으로 강화시키기 위해, 각각의 활성 반도체 영역에 형성될 수 있다. 이러한 목적을 위해, 예를 들어, 적절한 마스킹 방법이 개별적 활성 반도체 영역에 적절한 리세스를 형성하기 위해 사용될 수 있고, 후속적으로, 각각의 에피택셜 성장 기술이 커버되지 않은 리세스에 다른 타입의 반도체 합금을 형성하기 위해 사용될 수 있다. 다른 예시적 예에서, 요구된 원자 종을 도입하여 요구된 특성을 갖는 적절한 반도체 합금을 형성하기 위해 주입 기술이 사용될 수 있다. 또한, 컴포넌트들 중 하나가 높은 농도의 요구로 인해 주입 프로세스에 의해 효율적으로 제공될 수 없는 경우, 다른 타입의 변형된 반도체 물질을 제공하기 위해, 선택적 에피택셜 성장 기 술이 주입 기술과 효율적으로 결합될 수 있다. 예를 들어, 실리콘/탄소 및 실리콘/게르마늄이, 결합된 제조 방법에 근거하여 효율적으로 제공될 수 있으며, 이러한 제조 방법은, 요구된 레벨의 변형을 획득하기 위해 전형적으로 필요한 높은 게르마늄 농도를 제공하기 위한 선택적 에피택셜 성장 프로세스를 포함하고, 아울러 탄소가, 적절하게 설계된 주입 프로세스에 근거하여 각각의 실리콘 기반의 물질에 효율적으로 통합될 수 있다.
또 다른 예시적 실시예에서, 강화된 유연도가 제공될 수 있는데, 왜냐하면 드레인 및 소스 영역에서의 변형 반도체 물질은 채널 영역에 제공된 반도체 합금에 대하여 개별적으로 형성될 수 있어, 뛰어난 밴드 갭 특성에 있어 채널 특성의 개별적 채택이 가능하게 되기 때문이며, 반면에 그럼에도 불구하고, 드레인 및 소스 영역에 적절하게 변형된 반도체 물질을 제공함으로써 효율성 높은 변형 유발 매커니즘이 달성될 수 있기 때문이다.
이해해야만 하는 것으로, 개선된 반도체 소자가 100 nm 및 이보다 훨씬 더 작은 게이트 길이를 갖는 다는 점에서 본 발명의 원리는 큰 장점을 가지고 있고, 여기서 구동 전류 능력이 크게 개선될 수 있고, 아울러 또한 잘 확립된 트랜지스터 구성 및 프로세스 기술이 사용될 수 있다. 결과적으로, 현재 실시되고 있는 기술 단계에 근거하여 형성된 트랜지스터 소자들의 성능은 크게 강화될 수 있고, 현재 실시되고 있는 제조 기술의 스케일링 가능성이 또한 제공될 수 있다.
도 1a는 반도체 디바이스(100)의 단면도를 도식적으로 나타낸 것이고, 이것은 기판(101)을 포함할 수 있으며, 그 위에 활성 반도체 영역(103)을 형성하기 위 한 임의의 적절한 캐리어 물질을 나타낼 수 있다. 예를 들어, 반도체 기판(101)은 결정성 반도체 물질을 나타낼 수 있고, 그 위에는 적절한 결정성 반도체 층이 형성되고, 여기서 활성 반도체 영역(103)이, 예를 들어 각각의 분리 구조(102)에 의해 정의될 수 있다. 하나의 예시적 실시예에서, 기판(101)은 벌크 실리콘 기판 혹은 실리콘-온-절연체(Silicon-On-Insulator, SOI) 기판의 형태롤 제공될 수 있는 실리콘 기반의 기판을 나타낼 수 있으며, 여기서 매입된 절연 층(미도시) 상에 실리콘 기반의 반도체 층이 형성될 수 있다. 이해해야만 하는 것으로, 실리콘 기반의 반도체 물질은 상당한 양의 실리콘, 예를 들어 50 원자 퍼센트 혹은 그 이상을 포함하는 물질로서 이해될 수 있으며, 그러나 반면에 실리콘과 비교하여 감소된 농도를 갖는 다른 비실리콘 종이 또한 존재할 수 있다. 앞서 설명된 바와 같이, 높은 이용 가능성, 방대한 양의 실리콘 프로세싱에 관한 노하우, 등등으로 인해, 실리콘을 기반으로 하여, 마이크로프로세서와 같은 복합 집적 회로, 고밀도 저장 디바이스 등이 현재 및 가까운 장래에 형성될 수 있고, 여기서, 게르마늄, 탄소, 갈륨, 비소 혹은 임의의 다른 적절한 종과 같은 다른 반도체 물질의 국부적 제공으로 예를 들어 변형, 밴드 갭 등에 관한 각각의 특성을 국부적으로 조절할 수 있다.
본 개시물에서, 각각의 물질 특성의 국부적 변경은, 게이트 패터닝 프로세스 이전에 상당한 부분의 활성 영역(103)에 적용될 수 있어, 활성 반도체 영역(103)에 형성될 채널 영역에서의 변경된 특성이 얻어질 수 있다. 유의해야만 하는 것으로, 용어 "활성 반도체 영역"은 반도체 영역을 말하는 것으로, 그 안에 각각의 PN 접합을 정의하기 위해 적절한 도펀트 분포를 수용할 수 있는 영역을 말한다. 예를 들 어, 활성 반도체 영역(103)은 실리콘 기반의 반도체 물질을 포함할 수 있고, 활성 반도체 영역(103) 내에 및 상에 적어도 하나의 트랜지스터 소자가 형성될 수 있는데, 이것은 분리 구조(102)에 의해 이웃하는 회로 소자와 측면으로 분리되어 있을 수 있다. 하나의 예시적 실시예에서, 활성 반도체 영역(103)에서의 물질 특성을 선택적으로 변경하기 위해서, 적절한 에칭 및 성장 마스크(104)가 제공될 수 있고, 이것은 디바이스 및 프로세스 요건에 따라 활성 반도체 영역(103)의 특정 부분을 노출시킬 수 있다. 마스크(104)는 전형적으로 에칭 분위기(105)를 견딜 수 있을 뿐만 아니라 반도체 영역(103)의 특정 부분의 제거 이후에 적절한 반도체 물질을 에피택셜 성장시키기 위한 후속적인 증착 분위기를 견딜 수 있는 임의의 적절한 물질로 형성될 수 있다. 이해해야만 하는 것으로, 비록 분리 구조(102)가 또한 에칭 및 성장 마스크로서 동작하 수 있을 지라도, 전형적으로 마스크(104)는 서로 다른 트랜지스터 타입 등에 대한 활성 반도체 영역과 같은 다른 디바이스 영역을 커버해야 할 필요가 있을 수 있어, 신뢰가능하게 반도체 물질의 대응하는 증착을 피할 수 있다. 더욱이, 에칭 및 성장 마스크(104)는 반도체 영역(103)의 요구된 부분을 노출시키도록 적절한 개구(104C)를 정의할 수 있다 예를 들어, 만약 일정 양의 측면으로 위치한 "템플릿" 물질이 요구될 수 있다면, 각각의 개구(104C)가 영역(103)의 측면 부분을 노출시키고 반면에 각각의 에지 부분을 커버할 수 있도록 형성될 수 있고, 그 최종적으로 획득된 크기는 에칭 프로세스(105)의 특성에 의해 결정될 수 있다. 즉, 에칭 프로세스(105)의 등방성의 정도에 따라, 다소 명확한 정도의 부족-에칭이 달성될 수 있다. 에칭 및 성장 마스크(104)는 이후의 제조 단계에서 마스 크(104)의 후속적 제거가 용이하도록 에칭 정지 층(104B) 및 실제 마스크 층(104A)을 포함할 수 있다. 예를 들어, 마스크 층(104A)이 실리콘 나이트라이드로 구성될 수 있고, 반면에 에칭 정지 층(104B)이 실리콘 다이옥사이드의 형태로 제공될 수 있다. 그러나, 이해해야만 하는 것으로, 활성 반도체 영역(103) 내에 또한 형성될 반도체 물질에 대하여 마스크(104)가 선택적으로 제거될 수 있는 한, 임의의 다른 적절한 물질이 마스크(104)에 대해 사용될 수 있다.
도 1a에 도시된 바와 같이 반도체 디바이스(100)를 형성하기 위한 전형적인 프로세스 흐름은 다음의 프로세스를 포함할 수 있다. 기판(101)이 제공된 이후, 여기서 기판(101) 상에는 실리콘 기반의 반도체 층과 같은 각각의 반도체 층이 형성되고, 일부 예시적 실시예에서, 분리 구조(102)가 형성될 수 있고, 이것은 개선된 포토리소그래피, 에칭, 증착, 및 평탄화 프로세스를 포함하는 잘 확립된 트랜치 분리 기술에 근거하여 달성될 수 있다. 예를 들어, SOI 아키텍처가 고려되는 경우, 각각의 분리 트렌치가, 매입된 절연 층까지 각각의 반도체 층에 형성될 수 있고, 그럼으로써 활성 반도체 영역(103)의 치수가 정의될 수 있다. 벌크 트랜지스터 구성을 나타내는 실시예에서, 각각의 분리 트렌치가 특정 깊이까지 확장할 수 있어 영역(103)이 정의된다. 각각의 분리 트렌치가 형성된 이후, 실리콘 다이옥사이드, 실리콘 나이트라이드, 등과 같은 적절한 물질이 트렌치 개구에 형성될 수 있고, 여기서 임의의 과다 물질이 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등과 같은 잘 확립된 평탄화 기술에 근거하여 후속적으로 제거될 수 있다.
이후에, 마스크(104)가 에칭 정지 층(104B)을 형성하기 위해 잘 확립된 증착 기술에 근거하여 형성될 수 있고, 만약 필요하다면, 이후에 마스크 층(104A)이 증착될 수 있다. 예를 들어, 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법이, 실리콘 다이옥사이드, 실리콘 나이트라이드 등과 같은 복수의 적절한 유전체 물질에 대해 종래 기술에서 잘 확립되어 있다. 이해해야만 하는 것으로, 에칭 정지 층(104B)(제공되는 경우)은 또한 산화 프로세스에 의해 형성될 수 있다. 다음으로, 개구(104C)를 수용하도록 마스크 층(104A)을 패터닝하기 위해, 레지스트 마스크와 같은 에칭 마스크가 형성되도록 대응하는 리소그래피 프로세스가 수행될 수 있다. 이러한 제조 단계에서 에칭 정지 층(104B)을 제공하는 것은 대응하는 에칭 프로세스를 적절하게 제어함에 있어 이로울 수 있고, 그래서 마스크 층(104A)의 패터닝 동안 활성 영역(103)에서의 제어되지 않은 물질의 제거를 실질적으로 피할 수 있다. 결과적으로, 에칭 정지 층(104B)을 개방하고, 에칭 분위기(105)를 확립한 이후에, 프로세스(105)의 높은 균일도가 전체 기판(101)을 통해 획득될 수 있다. 에칭 프로세스(105)는, 활성 영역(103)으로부터 물질을 효율적으로 제거하기 위해, 마스크(104)에 대하여 높은 선택도를 갖는 잘 확립된 에칭 화학에 근거하여 수행될 수 있다.
도 1b는 에칭 프로세스(105)의 완료 이후의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 따라서, 각각의 개구(103A)가 활성 반도체 영역(103)에 형성되고, 여기서, 앞서 설명된 바와 같이, 개구(103)의 각각의 형상 및 크기는 개구(104C)의 치수 및 에칭 프로세스(105)의 특성에 근거하여 제어될 수 있다. 예를 들어, 만약 각각의 측면 부분(103L)이 디바이스(100)의 후속 프로세싱을 위해 요구 될 수 있다면, 고이방성 에칭 방법이 사용될 수 있다. 다른 예시적 실시예에서, 다른 예시적 실시예에서, 실질적으로 영역(103)의 전체 표면 면적이 제거되어야 하는 경우, 적당하게 높은 등방성의 정도가 프로세스(105)에서 선택될 수 있고, 여기서, 아주 작은 정렬 비정확성은 상관 없는데, 왜냐하면 그럼에도 불구하고 등방성 동작이 측면 부분(103L)을 제거할 수 있고, 반면에, 분리 구조(102)의 임의의 노출된 부분이 또한 높은 에칭 선택도를 가질 수 있으며, 그럼으로써 분리 구조(102)의 상당한 물질 제거가 실질적으로 방지될 수 있다. 개구(103A)의 깊이(103D)는, 상당한 양의 템플릿 물질(103T)이 여전히 활성 영역(103) 내에서 유지될 수 있도록 조절될 수 있는데, SOI가 구성이 고려되는 경우에 특히 그러하다. 예를 들어, 개구(103A)의 하부에서 템플릿 물질의 잔류물 두께는 정교한 SOI 애플리케이션에서 대략 1 nm 내지 몇 나노미터 범위에 있을 수 있다. 이러한 경우, 높은 균일도의 에칭 프로세스(105)가, 예를 들어 에칭 프로세스(105)의 균일한 시작 포인트를 정의하기 위해 에칭 정지 층(104B)을 사용함으로써 달성될 수 있고, 그럼으로써 물질(103T)을 유지함에 있어 대응하는 신뢰도가 제공될 수 있다. 다음으로, 도 1b에 도시된 디바이스(100)가 후속적인 선택적 에피택셜 성장 프로세스를 위해 준비될 수 있다. 예를 들어, 선행 에칭 프로세스로 인한 오염물이 잘 확립된 세정 프로세스에 근거하여 제거될 수 있다.
도 1c는 선택적 에피택셜 성장 프로세스(106) 동안의 반도체(100)를 도식적으로 나타낸 것이고, 그 동안 개구(103A)가, 요구된 레벨까지 적절한 반도체 물질에 의해 채워질 수 있으며, 이러한 반도체 물질은, 물질(103T)이 실리콘 기반의 물 질을 나타내는 경우, 반도체 합금으로서 제공될 수 있다. 하나의 예시적 실시예에서, 요구된 혼합 비율을 갖는 실리콘/게르마늄 합금으로서 반도체 물질(107)이 형성될 수 있어, 요구된 물질 특성이 제공될 수 있다. 예를 들어, 대략 30 원자 퍼센트까지의 게르마늄 농도가 높은 내부 변형을 제공할 수 있는데, 왜냐하면 물질(107)이 템플릿 물질(103T) 상에서 성장될 수 있기 때문이며, 그럼으로써 물질(103T)의 결정성 구조에 실질적으로 적합하게 될 수 있다. 실리콘/게르마늄 물질의 경우에, 물질(107)의 대응하는 격자 간격은 실리콘/게르마늄의 자연적인 격자 간격과 비교하여 감소될 수 있고, 그럼으로써 압축성의 변형 반도체 합금이 형성될 수 있다. 일반적으로, 실리콘/게르마늄 물질은 실리콘과 비교하여 감소된 밴드 갭을 가질 수 있기 때문에, 강화된 전도도가 획득될 수 있으며, 이것은 또한 채널 영역에 제공될 수 있어 에피택셜 성장 물질(107)을 갖는 활성 반도체 영역(103)에 또한 형성될 수 있다. 더욱이, 예를 들어 스캐터링 이벤트가 실리콘 물질과 비교하여 실리콘/게르마늄 물질에서 감소될 수 있기 때문에, 훨씬 더 강화된 전도도가, 종래의 개선된 트랜지스터의 실리콘 채널 영역과 비교하여, 실리콘/게르마늄 채널 영역에 대해 획득될 수 있다.
복수의 서로 다른 물질 특성이, 형성될 채널 영역의 전체 전도도에 동시에 영향을 미칠 수 있기 때문에, 물질(107)에 의해 제공된 변형의 양이, 종래 방법에서와 같이, 주도적 양상을 나타내지 않을 수 있으며, 종래 방법에서 변형된 실리콘/게르마늄 물질은 단지 이웃하는 실리콘 채널 영역에서의 변형을 유발하기 위해 제공된다. 오히려, 변형의 크기는 복수의 인자들 중 하나일 수 있고, 이것은, 결합되 어, 요구된 성능 증가를 제공할 수 있다. 예를 들어, 감소된 게르마늄 농도가 사용될 수 있고, 반면에 변경된 채널 영역으로 인해 트랜지스터 성능이 증가될 수 있으며, 그럼으로써 디바이스(100)의 후속 프로세싱에 관해 유연도가 증가될 수 있다. 예를 들어, 매우 높은 게르마늄 농도로 인해, 예를 들어 트랜지스터를 완료한 이후의 금속 실리사이드의 형성, 적절한 게이트 절연 층의 형성 등에 관해, 디바이스(100)의 후속 프로세싱 동안 신뢰도 문제가 일어날 수 있다.
또 다른 예시적 실시예에서, 에피택셜 성장(106)이 임의의 적절한 전구체 물질에 근거하여 수행될 수 있어, 요구된 혼합 비율을 갖는 물질(107)이 제공될 수 있다. 예를 들어, 만약 실리콘/탄소 혼합물이 해당 디바이스에 대해 적절한 것으로 고려된다면, 인장성 변형을 갖는 각각의 반도체 물질(107)이 형성될 수 있다. 이해해야만 하는 것으로, 디바이스의 후속 프로세싱에 있어서, 물질(107)은 적절한 채움 높이를 제공받을 수 있으며, 이것은 일부 예시적 실시예에서, 적어도 분리 구조(102)의 높이에 대응하는 높이 레벨을 나타낸다. 따라서, 종래의 방법과 달리, 도 1a에 도시된 바와 같은 활성 영역(103)과 분리 구조(102) 사이의 임의의 높이 차이는 분리 구조(102)의 높이까지 물질(107)을 제공함으로써 보상될 수 있거나 혹은 적어도 감소될 수 있다. 일부 경우에 있어서, 심지어 일정 양의 과다 물질이 제공될 수 있으며, 이후에 이것은 제거되어 개선된 평탄도를 갖는 표면 형태를 얻을 수 있다. 에피택셜 성장 프로세스(106) 이후, 마스크(104)가 제거될 수 있고, 여기서 물질(107)에 관하여 요구된 에칭 선택도를 갖는 적절한 에칭 화학이 사용될 수 있다. 예를 들어, 만약 실리콘/게르마늄이 고려된다면, 매입된 실리콘/게르마늄 물 질에 대한 각각의 선택적 에칭 방법이 종래 기술에서의 잘 확립되어 있다. 다른 예시적 실시예에서, 요구된 높은 선택도를 제공할 수 있는 대응하는 에칭 화학이 가용하지 않는 경우, 희생 물질(미도시)이 물질(107)을 커버하기 위해 형성될 수 있다. 예를 들어, 이것은 폴리머 물질과 같은 각각의 물질을 증착시키고, 그리고 그 과다 물질을 제거하여 신뢰가능하게 마스크(104)를 노출시키고 반면에 물질(107)을 커버하도록 함으로써 달성될 수 있다. 이후에, 각각의 에칭 프로세스가 마스크(104)를 제거하기 위해 수행될 수 있고, 여기서 물질(107)은 상부 희생 물질에 의해 신뢰가능하게 보호될 수 있다. 이러한 경우에, 희생 물질과 에칭 마스크(104) 간의 명백한 선택도는, 이러한 물질들이 해당 프로세스 동안 동등한 에칭 속도를 갖는다면, 필요하지 않을 수 있다. 에칭 마스크(104)의 제거 이후에, 적절한 평탄화 프로세스가 앞서 설명된 바와 같이 수행될 수 있고, 이것은 CMP 프로세스 등에 근거하여 달성될 수 있다. 결과적으로, 후속 프로세싱, 예를 들어 게이트 패터닝 프로세스가 실질적으로 평탄한 표면 상에서 수행될 수 있다.
도 1d는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 트랜지스터(150)가 반도체 물질(107)을 포함하는 활성 반도체 영역(103) 내에 그리고 위에 형성된다. 트랜지스터(150)는 게이트 절연 층(109) 상에 형성된 게이트 전극(108)을 포함할 수 있으며, 게이트 절연 층(109)은 게이트 전극(108)을 각각의 채널 영역(109)으로부터 분리시킨다. 더욱이, 스페이서 구조(112)가 게이트 전극(108)의 측벽 상에 형성될 수 있고, 그리고 각각의 수직 및 측면 도펀트 프로파일을 갖는 각각의 드레인 및 소스 영역(111)이 활성 반도체 영 역(103)에 형성될 수 있고, 따라서 반도체 물질(107)에 형성될 수 있다.
도 1d에 도시된 바와 같은 반도체 디바이스(100)가 다음의 프로세스에 따라 형성될 수 있다. 에칭 마스크(104)의 제거 이전 혹은 이후에, 각각의 수직 도펀트 프로파일이 활성 영역(103)에 확립될 수 있고, 따라서 채널 도펀트 농도를 조절하기 위해 요구되는 바와 같이 에피택셜 성장된 반도체 물질(107) 내에 확립될 수 있다. 예를 들어, 에피택셜 성장 프로세스(106) 동안, 어떤 요구된 기본 도펀트 농도가, 만약 요구된다면, 특정 웰 도핑을 제공하기 위해 물질(107)에 포함될 수 있고, 여기서 대응하는 채널 도펀트 농도가 적절하게 설계된 주입 프로세스에 근거하여 확립될 수 있다. 다른 경우에 있어서, 임의의 적절한 주입 시퀀스가 활성 반도체 영역(103) 내에, 요구된 수직의 도펀트 농도를 확립하기 위해 수행될 수 있다. 이해해야만 하는 것으로, 일부 예시적 실시예에 있어서, 각각의 주입 프로세스가 에칭 마스크(104)의 제거 이전에 수행될 수 있고, 따라서 에칭 마스크(104)는 다른 디바이스 영역, 예를 들어 다른 타입의 채널 도펀트를 요구할 수 있는 다른 트랜지스터 영역들을 보호하도록 하는 효율적인 주입 마스크로서 사용될 수 있다. 이후에, 에칭 마스크(104)가 앞서 설명된 바와 같이 제거될 수 있고, 또는 후속 프로세싱이, 종래의 CMOS 제조 방법에서의 각각의 채널 도펀트를 형성하기 위해 특별하게 사용되는 마스킹 방법에 근거하여 계속될 수 있다. 다음으로, 게이트 절연 층(109)이 형성될 수 있고, 일부 실시예에서, 예를 들어, 물질(107)이 종래의 실리콘 기반의 CMOS 기술에서 전형적으로 사용될 수 있는 적절한 네이티브 옥사이드(native oxide)를 형성할 수 없을 때, 임의의 적절한 증착 기술이 사용될 수 있다.
예를 들어, 게이트 절연 층(109)이 하이-k 물질과 같은 임의의 적절한 물질에 의해 형성될 수 있고, 여기서 네이티브 옥사이드를 형성할 수 없는 물질 상에 게이트 절연 층(109)을 형성하기 위한 적절한 기술이 종래 기술에서 가용하고, 그리고 이러한 기술은 또한 본 실시예에서 적용될 수 있다. 마찬가지로, 만약 실리콘 나이트라이드 등과 같은 다른 유전체 물질이 사용될 수 있다면, 대응하는 제조 시퀀스는 실리콘 기반의 채널 영역 상에 유전체 물질을 형성하기 위한 확립된 기술에 근거를 둘 수 있어, 채널 영역(110)과 게이트 절연체(109) 사이에 안정된 인터페이스가 최종적으로 획득될 수 있다. 또 다른 예시적 실시예에서, 옥사이드 기반의 물질이 형성될 수 있고, 여기서 물질(107)이 안정된 네이티브 옥사이드를 형성할 수 있다. 또 다른 예시적 실시예에서, 실리콘 다이옥사이드 기반의 게이트 절연체(109)가 도 3a 및 도 3b를 참조하여 더 상세히 설명되는 바와 같이 형성될 수 있다. 다음으로, 게이트 전극(108)이 잘 확립된 기술에 근거하여 형성될 수 있는 데, 예를 들어, 이러한 기술은 폴리실리콘 등과 같은 적절한 게이트 전극 물질의 증착, 그리고 이후 개선된 리소그래피 및 에칭 기술을 포함하는 적절한 패터닝 프로세스를 포함할 수 있다. 이후에, 드레인/소스 영역(111)이 적절한 도펀트 종을 주입함으로서 정의될 수 있고, 여기서 측벽 스페이서 구조(112)가 영역(111)의 수직 및 측면 도펀트 프로파일의 요구된 복잡도에 따라 적절한 마스킹 방법을 제공할 수 있다. 또한 이해해야 하는 것으로, 임의의 다른 주입 시퀀스, 예를 들어 할로 주입 및 비정질화 주입 등이, 드레인 및 소스 영역(111)의 요구된 특성을 얻기 위해 요구되는 바와 같이, 수행될 수도 있다. 더욱이, 레이저 기반의 어닐링 프로세스, 플 래시 기반의 어닐링 프로세스, 혹은 임의의 다른 유사한 급속 어닐링 프로세스와 같은 적절한 어닐링 프로세스가 드레인 및 소스 영역(111)에서의 도펀트를 활성화 시키고, 그리고 주입 유발 격자 손상을 재결정화하기 위해 수행될 수 있다. 더욱이, 만약 강화된 전도도의 각각의 실리사이드 영역이 드레인 및 소스 영역(111)과 게이트 전극(108)에서 요구된다면, 적절한 실리사이드화 프로세스가 수행될 수 있다.
결과적으로, 트랜지스터(150)는 반도체 물질(107)을 포함할 수 있고, 이것은 실리콘/게르마늄, 갈륨/비소, 실리콘/탄소 등과 같은 임의의 적절한 물질을 나타낼 수 있으며, 이것은 채널 영역(110)에 적절한 변형을 제공할 수 있고, 그리고 전하 캐리어 스캐터링, 밴드 갭 에너지 등에 관해서 각각의 특성을 또한 제공할 수 있다. 예를 들어, 각각의 PN 접합(111P)은 상당한 부분(이것은 물질(107) 내에 형성됨)을 가질 수 있고, 그래서 대응하는 접합 특성은 물질(107)의 성분을 선택함으로써 효율적으로 설계될 수 있다.
도 1e는 또 다른 예시적 실시예에 따른 반도체 디바이스(100)를 도식적으로 나타낸 것이고, 여기서 반도체 합금(107)이 주입 프로세스(113)에 근거하여 형성될 수 있다. 일부 예시적 실시예에서, 주입 프로세스(113)가, 다른 타입의 반도체 합금이 형성되어야 할 때, 선택적 에피택셜 성장 프로세스와 효율적으로 결합될 수 있다. 도 1e에서, 디바이스(100)가 마스크(104)를 포함할 수 있고, 이것은 전체 활성 반도체 영역(103)의 요구된 부분을 노출시킬 수 있다. 주입 프로세스(113)가 실내 온도에서 실질적으로 수행되기 때문에, 주입 마스크(104)는 레지스트 마스크의 형태로 제공될 수 있고, 그럼으로써 반도체 합금(107)을 형성하기 위한 프로세스 복잡도가 크게 감소될 수 있다. 예를 들어, 만약 비실리콘 종의 적당하게 낮은 농도가, 요구된 변형 및 다른 특성을 벌써 제공할 수 있다면, 프로세스(113)에 대한 적절한 주입 파라미터가 시뮬레이션 혹은 공학적 경험에 근거하여 쉽게 획득될 수 있어 반도체 영역(103) 내에 물질(107)이 제공될 수 있다. 예를 들어, 만약 실리콘/탄소 물질이 반도체 합금(107)에 대해 적절한 것으로 고려된다면, 각각의 탄소 농도가 프로세스(113)에 의해 도입될 수 있고, 여기서 추가적으로, 선비정질화 주입이 탄소 종을 실제로 포함하기 이전에 수행될 수 있다. 다른 실시예에서, 게르마늄에 비하여 공유결합 반지름이 큰 물질이 주입에 의해 포함될 수 있고, 여기서 주입에 의해 획득된 농도는 요구된 특성을 달성하기 충분할 수 있다. 주입 프로세스(113) 이전 혹은 이후, 그리고 각각의 어닐링 프로세스 이전에, 일부 예시적 실시예에서, 요구된 채널 도펀트가 또한 활성 영역(103)에 도입될 수 있고, 여기서 선택적 선비정질화로 인해 주입 균일도가 증가될 수 있다. 이해해야만 하는 것으로, 대응하는 선비정질화 단계가 수행될 수 있어, 반도체 영역(103)의 특정 부분이 그 결정성 상태에서 유지될 수 있다. 주입 프로세스(113)에 근거하여 반도체 합금(107)을 형성한 이후에, 마스크(104)가 제거될 수 있고, 그리고 또 다른 프로세싱이 도 1d에 관하여 설명된 바와 같이 계속될 수 있다.
도 1f는 또 다른 예시적 실시예에 따른 반도체 디바이스(100)를 도식적으로 나타낸 것이다. 다른 경우에 있어서, 반도체 디바이스(100)는 제 1 트랜지스터(150A) 및 제 2 트랜지스터(150B)를 포함할 수 있고, 그 각각은 트랜지스터(150) 를 참조하여 앞서 설명된 제조 기술들 중 하나에 따라 형성될 수 있다. 따라서, 트랜지스터(150A, 150B) 각각은 각각의 반도체 합금(I07A, 107B)을 각각 포함할 수 있으며, 이것은 트랜지스터(150A 및 150B)의 성능을 개별적으로 강화하도록 선택된다. 예를 들어, 반도체 합금(107A)은 P-채널 트랜지스터의 성능을 강화하기 위한 변형된 반도체 물질을 나타낼 수 있으며, 반면에, 반도체 합금(107B)은 N-채널 트랜지스터의 물질을 나타낼 수 있다. 다른 경우에, 물질(107A, 107B)은 실질적으로 동일한 타입일 수 있고, 그러나 농도 비율은 트랜지스터(150A, 150B)에서의 성능의 정도가 서로 다르도록 서로 다르게 조절될 수 있다. 예를 들어, 선택적 에피택셜 성장 프로세스에 근거하여 각각의 물질(107A, 107B)을 형성할 때, 개구(103A)(도 1b)와 같은 각각의 리세스가 공통적으로 혹은 개별적으로 형성될 수 있고, 여기서, 각각의 선택적 에피택셜 성장 프로세스 이전에, 트랜지스터들(150A, 150B) 중 하나에 대한 개구가 커버될 수 있고, 반면에 다른 개구는 요구된 물질(107A, 107B)로 채워질 수 있다. 이후에, 또 다른 적절한 마스크 방법이 채워지지 않은 리세스를 채우고, 반면에 이전에 채워진 활성 반도체 영역을 커버하기 위해 사용될 수 있다. 다른 예시적 실시예에서, 적절한 마스크 방법이 사용될 수 있고, 이 경우 각각의 물질(107A, 107B)이 하나의 이온 주입 프로세스에 근거하여 형성될 수 있다. 또 다른 예시적 실시예에서, 반도체 합금들(107A, 107B) 중 하나가 선택적 에피택셜 성장 프로세스에 근거하여 형성될 수 있고, 반면에 물질들(107A, 107B) 중 다른 하나가 이전에 설명된 프로세스(113)와 같은 주입 프로세스에 근거하여 형성될 수 있다. 결과적으로, 트랜지스터 소자의 성능을 개별적으로 적합화시키는데 있어, 높은 유연도가 달성될 수 있다.
앞서 예시된 바와 같이, 일부 예시적 실시예에서, 각각의 금속 실리사이드 영역(114)이, 추가적인 전도도 증가가 요구될 때, 트랜지스터(150A, 150B)에 형성될 수 있다. 또 다른 예시적 실시예에서, 각각의 스트레스받은 상부층(116A 및 116B)이 제공될 있고, 이것은 트랜지스터(150A, 150B)의 전도도 타입에 따라 동일한 타입 혹은 다른 타입의 고유 스트레스를 가질 수 있다. 따라서, 각각의 채널 영역에 합금(107A, 107B)과 같은 적절한 반도체 합금의 제공은 다른 변형 유발 매커니즘과 효율적으로 결합될 수 있고, 그래서 각각의 트랜지스터의 성능이 더 증가될 수 있다.
도 2a 내지 도 2d를 참조하면, 또 다른 예시적 실시예가 이제 더 상세히 설명되며, 여기서 채널 영역과 드레인 및 소스 영역 내에서의 물질 성분은 트랜지스터 특성을 설계함에 있어 강화된 유연도를 제공하기 위해 개별적으로 조절될 수 있다.
도 2a에서, 반도체 디바이스(200)는 기판(201)을 포함할 수 있고, 그 위에 각각의 분리 구조(202)에 근거하여 활성 반도체 영역(203)이 정의될 수 있다. 컴포넌트(201, 202 및 203)에 관하여, 디바이스(100)를 참조하여 앞서 설명된 바와 동일한 기준이 적용된다. 더욱이, 반도체(200)는 점선으로 표시된 바와 같이 활성 반도체 영역(203)으로부터 일정 양의 물질을 선택적으로 제거하기 위해 에칭 분위기(205)에 노출된다. 이해해야만 하는 것으로, 각각의 에칭 마스크가 다른 디바이스 영역 위에 제공될 수 있는 데, 이것은 도 1a에서의 마스크(104)를 참조하여 설 명된 바와 같고, 여기서 각각의 물질 제거는 요구되지 않을 수 있다. 에칭 프로세스(205)가 분리 구조(202)에 관하여 충분한 선택도를 포함할 수 있을 때, 각각의 에칭 마스크가 또한 도 2a에 도시된 바와 같이 분리 구조(102)를 노출시킬 수 있다. 이해해야만 하는 것으로, 일부 예시적 실시예에서, 활성 반도체 영역(203)이, 먼저 적절한 디바이스 영역에 요구된 반도체 합금을 형성함으로써, 그리고 후속적으로 분리 구조(202)를 형성함으로써, 이후의 제조 단계에서 정의될 수 있다. 특정 제조 방법과 상관없이, 영역(203)의 물질은 프로세스(205)에 의해 특정 깊이까지 제거될 수 있고, 그리고 후속적인 에피택셜 프로세스가 수행될 수 있다.
도 2b는 에칭 프로세스(205)의 완료 이후 그리고 에피택셜 성장 프로세스 동안의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 여기서, 요구된 반도체 합금은 선행의 에칭 프로세스(205) 동안 형성된 개구(203A)에 선택적으로 증착될 수 있다. 예를 들어, 만약 특정 반도체 합금이 각각의 채널 전도도 특성을 조절하기 위해 요구될 수 있다면, 반면에 요구된 변형 특성을 획득하기 위해 드레인 및 소스 영역에서 다른 물질이 요구될 수 있다면, 채널 특성에 맞는 요구된 물질 성분이 증착되도록 성장 프로세스(206)가 수행될 수 있다. 예를 들어, 일부 예시적 실시예에서, 적당하게 낮은 게르마늄 농도를 갖는 실리콘/게르마늄 합금을 제공하는 것이 이로울 수 있고, 그럼에도 불구하고 각각의 채널 영역에서 높은 인장성 혹은 압축성 변형도가 필요할 수 있다. 그러한 경우에, 적당한 농도 비율을 갖는 실리콘/게르마늄 물질이 프로세스(206) 동안 증착될 수 있고, 여기서, 일반적으로 프로세스(206)는 디바이스(100)를 참조하여 이전에 설명된 바와 같이 수행될 수 있다.
도 2c는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 여기서 각각의 개구(203A)는 반도체 합금(207A)으로 채워질 수 있는데, 반도체 합금(207A)은 형성될 채널 영역에 대해 요구된 바와 같은 물질 성분을 가지고 있다. 더욱이, 이러한 제조 단계에서, 디바이스(200)는 게이트 전극(208)을 포함할 수 있고, 이러한 게이트 전극(208)은 채널 영역(210)으로부터 게이트 전극(208)을 분리시키는 게이트 절연 층(209) 상에 형성될 수 있다. 더욱이, 도시되지는 않았지만, 대응하는 수직 도펀트 프로파일이 디바이스 요건에 따라 반도체 영역(203)과 채널 영역(210)에 형성될 수 있다. 더욱이, 스페이서 구조(212)가 게이트 전극(208)의 측벽들 상에 형성될 수 있고, 그리고 캡핑 층(capping layer)이 제공될 수 있어 게이트 전극(208)은 스페이서(212) 및 캡핑 층(217)에 의해 캡슐화될 수 있다. 더욱이, 캡슐화된 게이트 전극(208)에 인접하는 각각의 리세스를 형성하기 위해, 디바이스(200)는 캐버티 에칭 프로세스(cavity etch process)의 에칭 분위기에 노출될 수 있다. 이해해야만 하는 것으로, 다른 디바이스 영역들이, 에칭 분의기(218)로부터 이러한 디바이스 영역들을 보호하기 위해 대응하는 에칭 마스크(미도시)에 의해 신뢰가능하게 커버될 수 있다. 에칭 프로세스(218) 동안, 물질(207A)의 노출 부분과, 그리고 필요하다면 남아있는 반도체 영역(203)의 물질이 제거될 수 있다.
도 2d는 에칭 프로세스(218)의 완료 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이다. 따라서, 각각의 리세스 혹은 캐버티(219)가 물질(207A) 및 반도체 영역(203) 내에 형성될 수 있다. 이해해야만 하는 것으로, 리세스(219)의 깊 이가 물질(207A)의 두께에 있어 독립적으로 선택될 수 있으며, 그럼으로써 채널 영역(210)의 수직 구성 및 또한 형성될 드레인 및 소스 영역의 수직 구성을 조절하는 데 있어 유연도가 증가될 수 있다. 예를 들어, 채널 영역(210) 내에 수직 도펀트 프로파일이 선택적 에피택셜 성장 프로세스(206)에 근거하여 형성될 수 있을 때, 적절한 도펀트 농도가 프로세스(206) 동안 포함될 수 있고, 여기서 도펀트 농도의 수직 진행은 에칭 깊이 및 증착 특성에 근거하여 제어될 수 있다. 예를 들어, 만약 확장된 높이를 넘어 점진적으로 감소하는 각각의 퇴행성 도핑 농도가 요구될 수 있다면, 대응하는 리세스(203A)에는 각각의 증가된 높이가 제공될 수 있고, 그리고 반도체 합금(207A)의 형성 동안 도펀트 농도가 증착 프로세스 동안 적절한 방법으로 제어될 수 있다. 마찬가지로, 만약 특정 쓰레시홀드 도펀트가 요구된다면, 요구된 도펀트 농도는 증착 프로세스 동안 특정 높이에서 포함될 수 있다. 이해해야만 하는 것으로, 디바이스(100)에 대한 채널 도펀트 농도의 대응하는 조절이 또한 달성될 수 있고, 그럼으로써 드레인 및 소스 영역을 정의하기 위한 후속적 주입 프로세스가 요구될 수 있다. 리세스(219)를 형성한 이후에, 디바이스(200)는, 요구된 변형 특성을 제공하는 요구된 반도체 합금을 형성하기 위해 또 다른 선택적 에피택셜 성장 프로세스를 위해 준비될 수 있다.
도 2e는 선택적 에피택셜 성장 프로세스의 완료 이후의 반도체 디바이스(200)를 도식적으로 나타낸 것이고, 그럼으로써 반도체 영역(203)에 제 2 반도체 합금(207B)이 제공될 수 있다. 예를 들어, 반도체 합금(207B)은 요구된 변형 특성을 제공하는 물질 성분으로부터 형성될 수 있다. 따라서, 채널 특성 및 변형 유발 매커니즘은 실질적으로 독립적인 방법으로 구현될 수 있다. 이해해야만 하는 것으로, 격자 흠결의 양이 증가될 수 있는 인터페이스(207S)는, 활성 영역(203)에 형성될 각각의 PN 접합이 인터페이스(207S)에 의해 크게 영향을 받지 않도록 위치할 수 있다. 이것은 게이트 전극(208)에 대해 인터페이스(207S)의 측면 오프셋을 적절하게 선택함으로써 달성될 수 있다. 예를 들어, 만약 물질(207A)이 실리콘/게르마늄 물질로서 제공되고, 그리고 물질(207B)이 실리콘/탄소 혼합물로서 제공된다면, 채널 영역(210)의 밴드 갭 및 스캐텅링 동작에 관한 이로운 동작이 획득될 수 있으며, 그리고 물질(207B)은 채널 영역(210)에 효율적인 인장성 혹은 압축성 변형을 제공하고, 이것은 채널 영역(210)에 실리콘/게르마늄 물질의 "과보상(overcompensation)"을 일으킬 수 있다. 이해해야만 하는 것으로, 앞서의 제조 시퀀스는 유사한 방식으로 수행될 수 있고, 이 경우 하나 또는 그 이상의 주입 프로세스가 하나 또는 그 이상의 선택적 에피택셜 성장 프로세스 대신에 사용될 수 있다. 예를 들어, 물질(207A)이 설명된 바와 같은 선택적 에피택셜 성장 프로세스에 근거하여 수행될 수 있고, 반면에 물질(207B)은 프로세스(113)를 참조하여 설명된 바와 유사하게 주입 시퀀스에 근거하여 형성될 수 있다.
도 3a 및 도 3b를 참조하면, 또 다른 예시적 실시예가 이제 설명되며, 여기서 게이트 절연 층이 잘 확립된 기수에 근거하여 반도체 합금의 상부에 형성될 있다.
도 3a에서, 반도체 디바이스(300)는 기판(301)을 포함할 수 있고, 기판(301)에는 활성 반도체 영역(303)이 형성되며, 이것은 분리 구조(302)에 의해 정의될 수 있다. 더욱이, 반도체 합금(307)이 활성 반도체 영역(303) 내에 형성될 수 있고, 여기서 반도체 합금(307)의 크기 및 물질 성분이 디바이스 요건에 따라 선택될 수 있다. 컴포넌트(301, 302, 및 303)에 대하여, 디바이스(100 및 200)를 참조하여 앞서 설명된 바와 동일한 기준이 적용된다. 더욱이, 과다 물질의 부분(307E)이 반도체 합금(307) 위에 형성되고, 그리고 다른 물질 성분을 가져서, 열적 안정도 등에 관한 뛰어난 특성을 얻기 위해 적절한 게이트 절연 층의 형성이 가능하게 된다. 예시적 일 실시예에서, 과다 부분(307E)은 실리콘으로 구성될 수 있어, 과다 부분(307E)에 높은 균일도의 절연 층을 형성하는 잘 확립된 기술의 적용이 가능하게 된다.
디바이스(300)는 디바이스(100 및 200)에 관하여 앞서 설명된 바와 같은 프로세스에 근거하여 형성될 수 있다. 예를 들어, 반도체 합금(307)이 이전에 설명된 프로세스들 중 어느 하나에 따라 형성될 수 있다. 이후에, 과다 부분(307)이 선택적 에피택셜 성장 프로세스 혹은 임의의 다른 적절한 증착 기술에 근거하여 형성될 수 있고, 여기서 증착된 물질의 결정도에 따라, 후속적인 재결정화 프로세스가 수행될 수 있다. 예를 들어, 에피택시, 주입 등에 의해 반도체 합금(307)을 형성한 이후에, 그리고 에칭 및 성장 마스크 혹은 주입 마스크와 같은 임의의 마스크의 게거 이후에, 과다 부분(307E)이 에피택셜 성장 프로세스에 근거하여 형성될 수 있고, 여기서 선택에 따라서는 성장 프로세스 이전에, 표면 평탄화 프로세스가 수행될 수 있다. 이후, 디바이스(300)는 산화 분위기(320)에 노출되어 베이스 산화 물질을 형성할 수 있고, 이것은 임의의 적절한 방식으로, 예를 들어 질소를 포함함으 로써 후속적으로 처리되어, 요구된 물질 특성이 획득될 수 있다. 일부 실시예에서, 과다 부분(307E)이 산화 프로세스(320) 이후에 게이트 절연 층(309)의 요구된 두께를 제공할 수 있고, 반면에 다른 실시예에서, 또 다른 처리가 수행되어, 게이트 절연 층(309)의 요구된 최종 두께를 획득될 수 있다.
도 3b는 반도체 디바이스(300)를 도식적으로 나타낸 것이고, 여기서 층(309)의 초기 두께는 예를 들어 크게 제어가능한 원자 층 에칭 프로세스 등에 의해 감소될 수 있고, 여기서 크게 제어가능한 물질 제거가 달성될 수 있어, 최종적으로 게이트 절연 층(309)의 타겟 두께(307T)가 조절될 수 있다. 이해해야만 하는 것으로, 반드시 과다 부분(307E)의 전체 물질이 프로세스(320) 동안 절연 물질로 변환될 필요는 없으며, 그래서 각각의 게이트 절연 층(309) 아래에서 작은 양의 초기 과다 부분(307E)의 물질이 제공될 수 있는 데, 그러나 이것은 반도체 합금(307)에 형성될 각각의 채널 영역의 전체 동작에 크게 영향을 미치지 않을 수 있다. 일부 예시적 실시예에서, 얇은 반도체 층, 예를 들어, 실리콘 층이 게이트 절연 층(309)의 형성 동안 의도적으로 유지될 수 있고, 그럼으로써 표면 안정도가 증가될 수 있고, 반면에 그럼에도 불구하고 반도체 합금(307)에 형성될 채널 영역의 전도도 특성이 강화될 수 있다. 이해해야만 하는 것으로, 선택에 따라서는 제어가능성이 높은 제거 프로세스와 결합될 수 있는 산화 프로세스(320)와 같은 제어가능성이 높은 프로세스가 적용될 수 있고, 그럼으로써 현재 수행된 프로세스 기술과 비교하여 높은 제어가능도 및 호환도가 제공될 수 있다. 결과적으로, 이러한 방식으로, 잘 확립된 방법에 근거하는 신뢰가능한 게이트 절연 층을 형성하기 위한 잘 확립된 기술이 앞 서 설명된 바와 같은 요구된 특성을 가진 반도체 합금을 기반으로 하여 채널 영역의 형성과 결합될 수 있다.
결과적으로, 본 명세서에서 개시되는 것은 개선된 전계 효과 트랜지스터를 형성하기 위한 기술을 제공하는 것이고, 여기서 반도체 합금의 물질 특성이 각각의 채널 영역에서 이용될 수 있으며, 그래서 변형된 반도체 물질과 같은, 추가적인 변형 유발 매커니즘과 결합되어 전체 성능이 증가될 수 있다. 이러한 목적을 위해, 적절한 반도체 합금이 게이트 전극의 패터닝 이전에 활성 반도체 영역에 형성될 수 있고, 예시적 실시예에서, 반도체 영역은 실리콘 기반의 물질을 포함할 수 있다. 결과적으로, 밴드 갭 특성 및 스캐터링 동작 등에 관해서 여러 이점들이 채널 영역에서 획득될 수 있고, 반면에 그럼에도불구하고 변형된 반도체 물질이 각각의 드레인 및 소스 영역에 제공될 수 있다.
앞서 개시된 특정 실시예들은 단지 예시적인 것인데, 왜냐하면 본 발명은 본 명세서에서의 설명을 통해 혜택을 받는 본 발명의 기술분야에서 숙련된 자들에게는 명백한 것으로서 다르지만 등가적인 방법으로 변경 및 수정될 수 있기 때문이다. 예를 들어, 앞서 설명된 프로세스 단계는 서로 다른 순서로 수행될 수 있다. 더욱이, 아래의 특허청구범위에서 설명된 것과 다른 그 어떠한 한정 사항도 본 명세서에서 설명된 구성 혹은 설계의 세부사항을 한정하지 않는다. 따라서, 명백한 것으로서, 앞서 설명된 특정 실시예들은 변경 혹은 변형될 수 있으며, 그리고 이러한 모든 변형은 본 발명의 범위 및 사상 내에 있는 것으로 고려된다. 따라서, 본 명세서에서 구하고자 하는 보호범위는 아래는 특허청구범위에서 설명된다.

Claims (11)

  1. 반도체 디바이스(100, 200, 300)로서,
    제 1 비실리콘 종 및 적어도 하나의 제 1 채널 도펀트 종을 포함하는 제 1 변형 채널 영역(107, 107A, 207A, 307)과, 여기서 상기 제 1 비실리콘 종의 농도는 상기 적어도 하나의 제 1 채널 도펀트 종의 농도와 비교하여 더 높고; 그리고
    실리콘과 결합하여 제 1 변형 반도체 물질을 형성하는 제 2 비실리콘 종 및 제 1 도펀트 종을 포함하는 제 1 변형 드레인 및 소스 영역들(107, 107A, 207B)을 포함하여 구성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제 1 비실리콘 종 및 상기 제 2 비실리콘 종은 동일한 종인 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    제 3 비실리콘 종 및 적어도 하나의 제 2 채널 도펀트 종을 포함하는 제 2 변형 채널 영역(107B)과, 여기서 상기 제 3 비실리콘 종의 농도는 상기 적어도 하나의 제 2 채널 도펀트 종의 농도와 비교하여 더 높고; 그리고
    실리콘과 결합하여 제 2 변형 반도체 물질을 형성하는 제 4 비실리콘 종 및 제 2 도펀트 종을 포함하는 제 2 변형 드레인 및 소스 영역들(107B)을 더 포함하 고, 적어도 상기 제 4 비실리콘 종은 상기 제 2 비실리콘 종과는 다른 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 활성 반도체 영역(103, 203, 303)에 제 1 반도체 합금(107, 107A, 207A, 307)을 형성하는 단계와;
    상기 제 1 반도체 합금(107, 107A, 207A)을 포함하는 상기 제 1 활성 반도체 영역 위에 게이트 전극(108, 208)을 형성하는 단계와; 그리고
    상기 제 1 활성 반도체 영역(103, 203, 303)에 제 1 트랜지스터(150, 150A, 200)의 드레인 및 소스 영역들(107, 107A, 207B)을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 드레인 및 소스 영역들(107, 107A, 207B)을 형성하는 단계는 상기 제 1 활성 반도체 영역(103, 203, 303)에 변형 반도체 물질(107, 107A, I07B, 207B, 307)을 형성하는 것을 포함하는 것을 특징으로 하는 방법.
  6. 제4항에 있어서,
    상기 제 1 반도체 합금(107, 107A, 207A, 307)을 형성하는 단계는 상기 제 1 활성 반도체 영역(103, 203, 303)에 리세스(103A, 203A)를 형성하는 것과, 그리고 상기 리세스(103A, 203A)에 상기 제 1 반도체 합금(107, 107A, 207A, 307)을 채우 는 것을 포함하는 것을 특징으로 하는 방법.
  7. 제4항에 있어서,
    상기 제 1 반도체 합금(107, 107A, 207A, 307)을 형성하는 단계는 상기 제 1 활성 반도체 영역(103, 203, 303)에 적어도 하나의 종을 주입하는 것을 포함하는 것을 특징으로 하는 방법.
  8. 제4항에 있어서,
    상기 제 1 반도체 합금(107, 107A, 207A, 307)에 제 1 채널 도펀트를 도입하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제4항에 있어서,
    상기 제 1 반도체 합금(307) 위에 과다 부분(307E)을 형성하는 단계와, 여기서 상기 과다 부분(307E)은 상기 제 1 반도체 합금(307)과 비교하여 다른 물질 성분을 가지며; 그리고
    상기 과다 부분(307E)에 게이트 절연 층(309)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제4항에 있어서,
    상기 제 1 트랜지스터(150A)의 상기 게이트 전극(108)을 형성하기 전에 제 2 활성 반도체 영역(103)에 제 2 반도체 합금(107B)을 형성하는 단계를 더 포함하며, 상기 제 2 반도체 합금(107B)은 상기 제 1 반도체 합금(107B)과는 다른 것을 특징으로 하는 방법.
  11. 전계 효과 트랜지스터(150, 150A, 150B, 200)의 드레인 및 소스 영역들과 채널 영역(110, 210)에 국부적으로 변형 반도체 물질(107, 207, 207A, 207B)을 형성하는 단계와;
    상기 변형 반도체 물질(107, 207, 207A, 207B) 위에 게이트 전극(108, 208)을 형성하는 단계와; 그리고
    상기 드레인 및 소스 영역들과 상기 채널 영역(110, 210) 사이의 인터페이스에서 PN 접합들(111P)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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