KR101519574B1 - 두께가 감소된 활성층을 구비한 변형된 트랜지스터를 제조하는 방법 및 구조화된 변형 기판을 형성하는 방법 - Google Patents

두께가 감소된 활성층을 구비한 변형된 트랜지스터를 제조하는 방법 및 구조화된 변형 기판을 형성하는 방법 Download PDF

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Abstract

본 발명은 변형된 SOI 반도체 층에서 트렌치 격리 구조의 형태를 패터닝하는 동안 발생하는 전형적인 응력 이완이 초기 변형 성분의 상당한 양을 계속 포함할 수 있는 감소된 높이의 활동 영역 위에 트랜지스터 구성요소의 형성을 가능하도록 활성 영역의 적절히 감소된 목표 높이를 선택하는 것에 의해서 감소될 수 있다. 감소된 높이의 활성 영역은 완전 공핍형 전계 효과 트랜지스터를 형성하기 위해서 유리하게 이용될 수 있다.

Description

두께가 감소된 활성층을 구비한 변형된 트랜지스터를 형성하기 위한 구조화된 변형 기판{A STRUCTURED STRAINED SUBSTRATE FOR FORMING STRAINED TRANSISTORS WITH REDUCED THICKNESS OF ACTIVE LAYER}
일반적으로 본 발명은 집적회로 분야에 관련된 것으로, 보다 상세하게는 MOS 트랜지스터의 채널 영역에서 전하 캐리어 이동도를 향상시키기 위해서, 광범위하게 변형된 실리콘 기판(globally stained silicon substrate) 등과 같은 응력(stress) 유발 소스를 사용하여 변형된(strained) 채널 영역을 가지는 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 다수의 공정 기술들이 마이크로 프로세서, 기억장치 등과 같은 복잡한 회로들을 집적 회로로 제작하기 위해서 현재 사용되고 있다. CMOS 기술은 효율적인 가격과 파워 소모 그리고 동작 속도 관점에서 우수한 특성 때문에 가장 기대되는 방법 중의 하나이다. CMOS 기술을 사용하여 복잡한 집적회로를 제조하는 동안, 수 백만개의 트랜지스터 즉, n 채널 트랜지스터와 p 채널 트랜지스터가 기판(결정질 반도체 층을 포함) 위에 형성된다. MOS 트랜지스터는, n 채널 트랜지스터 또는 p 채널 트랜지스터에 상관없이, 강하게 도핑된 드레인 및 소스 영역과 상기 드레인 영역과 소스 영역 사이에 배치된 반대로 또는 약하게 도핑된 채널 영역과의 인터페이스에 의해서 형성된 소위 pn 접합을 포함한다. 채널의 전도성 즉, 전도 채널의 전류 구동 능력은 채널 영역에 가깝게 위치하고 얇은 절연층에 의해서 분리된 게이트 전극에 의해서 제어된다. 게이트 전극에 적절한 제어 전압을 인가함에 의해서 형성된 전도성 채널 영역의 전도도는, 불순물(dopant) 농도, 다수 전하 캐리어의 이동도에 의존하며, 그리고 트랜지스터의 폭(width) 방향으로의 소정의 채널 영역 범위에 대해서는 소스 영역과 드레인 영역 사이의 거리("채널 길이" 라고도 함)에 의존한다. 때문에, 채널 영역의 전도성은 MOS 트랜지스터들의 성능을 결정하는 가장 중요한 요소이다. 따라서, 채널 길이의 감소 및 이와 관련된 채널 저항성의 감소는 집적회로의 동작 속도를 증가시키기 위한 중요한 설계 기준이다.
하지만, 트랜지스터 크기(dimension)의 계속되는 감소는 이와 관련된 다수의 문제점들 예컨대, 짧은 채널 효과(short channel effects)라고 지칭되는 채널 제어성의 감소 등과 같은 문제점들을 수반하고 있는바, MOS 트랜지스터들의 채널 길이를 꾸준하게 줄여서 얻어지는 이점을 과도하게 상쇄하지 않기 위해서는 이러한 문제점들이 해결되어야만 한다. 예를 들어, 통상적으로는 산화물 기반의 유전체인 게이트 절연층의 두께는 게이트 길이가 감소함에 따라 감소해야만 하는데, 게이트 유전체의 감소된 두께는 누설 전류의 증가를 야기할 수도 있으며, 따라서 약 1 ~ 2 나노미터의 산화물 기반의 게이트 절연층에 대해서는 제한이 가해진다. 따라서, 임계 치수(즉, 트랜지스터의 게이트 길이)의 계속적인 크기 감소는, 예를 들면, 허용가능한 누설 전류에 대해 제한을 부과하는 산화물 기반 게이트 유전체의 축소(scaling)로 인한 짧은 채널 효과를 보상할 수 있는 고도로 복잡한 공정 기술들의 채택 및 가능하다면 새로운 개발을 필요로 하고 있다. 따라서, 주어진 채널 길이에 대해서 채널 영역에서의 전하 캐리어 이동도를 증가시킴으로써 트랜지스터 소자의 채널 전도도를 증가시키는 방법이 제안되어 왔는바, 이에 의하면 디바이스 축소와 관련된 공정 적응 과정에서 직면하게 되는 많은 문제점들을 회피하거나 적어도 완화시킬 수 있으면서도, 감소된 게이트 길이를 사용하는 기술 추세(technology nodes)의 진보와 비교될 만한 성능 개선을 달성할 가능성이 제공될 수 있다.
전하 캐리어의 이동도를 증가시키는 효율적인 매커니즘들 중 하나는, 예를 들면, 채널 영역에서 대응 변형(strain)을 발생시키기 위해서 채널 영역 부근에서 인장(tensile) 응력 또는 압축(compressive) 응력을 생성함에 의해서 채널 영역의 격자 구조(lattice structure)를 변형시키는 것인바, 이는 전자와 정공의 이동도를 각각 변화시킬 수 있다. 예를 들면, 표준 결정 방위(standard crystallographic orientation)에 대한 채널 길이 방향을 따라 채널에 단축 인장 변형(uniaxial tensile strain)을 생성하는 것은 전자의 이동도를 증가시키고, 이는 바로 전도도의 증가로 해석될 수 있다. 다른 한편으로, 전술한 바와 같은 동일한 구성에 대해서 채널 영역에서 단축 압축 변형을 생성하는 것은 정공의 이동도를 증가시킬 수 있으며, 따라서 p형 트랜지터들의 성능을 증가시킬 수 있다. 집접회로 제조에 응력(stress) 또는 변형(strain) 공학을 도입하는 것은 앞으로의 디바이스의 발전을 위해서 매우 유망한 접근법이다. 예컨대, 변형된(strained) 실리콘은 "새로운" 유형의 반도체 물질로 간주될 수 있는데, 이는 기존에 잘 정립된 많은 제조 기술들을 여전히 사용할 수 있으면서도, 고가의 반도체 물질을 요구하지 않고 빠르고 강력한 반도체 디바이스의 제조를 가능케 한다.
어떤 접근 방법에서는, 채널 영역 내에 원하는 변형을 생성하기 위해서, 예를 들면, 영구적인 오버레이 레이어(overlaying layers), 스페이서 요소(spacer elements)들에 의해 생성된 외부 응력이 사용된다. 유망한 접근 방법이기는 하지만, 특정 외부 응력을 적용하여 채널 영역에 변형을 생성하는 공정은, 원하는 변형을 채널 영역에 생성하기 위해서 예컨대, 콘택층, 스페이서 등에 의해서 제공되는 외부 응력을 채널 영역에 전달하는 응력 전달 매커니즘의 효율성에 의존할 수도 있다. 따라서, 다른 트랜지스터 형태에 대해서는, 다른 응력 오버레이 레이어들이 제공되어져야만 하고, 이는 특히 추가적인 리소그래피(lithography) 공정과 같은, 전체 제조 비용에 중대한 영향을 끼치는 다수의 공정을 추가해야만 하는 결과를 가져오게 된다. 더구나, 응력을 야기하는 물질의 양과 고유한(intrinsic) 응력은 중대한 설계 변경 없이는 임의로 증가되지 않는다. 예를 들면, n 채널 트랜지스터 위에 형성된 절연층의 해당 부분에서의 인장 응력(tensile stress)의 정도는 현재 약 1.5 GPa(Giga Pascale) 까지로 제한될 수 있는 반면에, 높은 패킹 밀도의 디바이스 영역에서 인접한 트랜지스터 소자들의 감소된 거리를 포함하는 복잡한 트랜지스터 기하학적 구조에서는 인장 응력 물질의 양이 감소되어야만 한다. 따라서, 오베레이 레이어(stressed overlayers)에 기반하여 n 채널 트랜지스터들의 성능을 더욱 향상시키기 위해서는, 각각의 증착 기법에 대한 새로운 개발이 요구된다. 반면에, p-채널 트랜지스터들의 경우에는, 매우 높은 수준의 압축 응력이 현재 확립된 기술들에 의해서 제공될 수 있고, 이 때문에 NMOS와 PMOS의 성능을 개선하는데 불균형이 발생될 수 있다.
또 다른 접근 방법에서는, 실질적으로 비정질인 영역이 중간 제조 단계에서 게이트 전극에 인접되게 형성될 수 있으며, 상기 비정질 영역은 트랜지스터 영역 위에 형성된 단단한 층의 존재하에서 이후 재결정화될 수 있다. 격자를 재결정화하기 위한 어닐 공정 동안에, 오베레이 레이어에 의해서 생성된 응력 환경하에서 결정이 성장될 것이고 그리고 인장 변형된 결정을 생기게 할 것이다. 재결정 이후에 희생 응력층이 제거될 수 있으며, 그럼에도 불구하고 일정량의 변형이 재성장(re-grown)된 격자 부분에 보존될 수 있다. 이러한 효과는 일반적으로 응력 기억(stress memorization)으로 알려져 있다. 비록, 이러한 매커니즘이 n-채널 트랜지스터들의 성능 향상을 위한 유망한 기술들을 제공하고 있긴 하지만, 정확한 매커니즘이 아직 알려지지 않고 있기 때문에 이 기술을 정교하게 제어하는 것은 어려운 실정이다.
다른 접근 방법에서는, 변형을 유발하는 반도체 화합물이 드레인 및 소스 영역 내에 제공될 수 있는바, 상기 반도체 화합물은 채널 영역에 특정 유형의 응력을 가할 수 있으며, 이에 의해서 원하는 유형의 변형이 채널 영역에 유발된다. 예를 들어, 실리콘/게르마늄 화합물이, 예컨대, p-채널 트랜지스터의 인접한 채널 영역에서 압축 응력 성분을 획득하기 위해서 자주 사용되는바, 이는 p-채널에서 정공의 이동도를 증가시키기 위한 것이다. 복잡한 어플리케이션에서는, 대응 채널 영역에서 획득되는 전체(overall) 변형을 더욱 증가시키기 위해서, 전술한 변형 유발 매커니즘들 중 2개 이상이 조합될 수도 있다. 하지만 이러한 변형 유발 매커니즘들은 "국부적인(local)" 매커니즘으로 여겨질 수도 있는데, 이는 고려되는 트랜지스터 소자에 대한 대응 활성 영역의 내부 및 위에 변형이 유발되기 때문이며, 채널 영역에서 최종적으로 얻어진 변형 성분은 전체 디바이스 크기에 상당히 의존할 수도 있다. 즉, 통상적으로 이들 국부 변형 유발 매커니즘은 게이트 전극, 게이트 전극의 측벽에 형성된 스페이서 요소, 드레인 및 소스 영역의 측면 치수 등과 같은 다른 디바이스 요소들을 통한 응력 전달 능력에 의존할 수도 있다. 결과적으로, 채널 영역에서의 변형의 크기는 고려중인 기술에 크게 의존할 수도 있는데 왜나하면, 일반적으로 디바이스 치수의 감소는 해당 변형 유발 매커니즘의 과도-비례적인(over-proportional) 감소를 야기하기 때문이다. 예를 들면, 콘택 식각 정지층(contact etch stop layer)과 같은 유전체 오버레이어(dielectric overlayer)에 의해서 변형을 생성하는 것이 자주 이용될 수 있다. 하지만, 해당 유전체 물질의 내부 응력의 양은, 증착에 관련된 제약사항들 때문에 제한될 수 있는 반면에, 인접한 2개의 트랜지스터들 사이의 이격거리 등과 같은 디바이스 치수를 축소하는 것은 층 두께의 상당한 감소를 요구할 수도 있는바, 이는 최종적으로 얻어진 변형 성분의 감소를 야기할 수도 있다. 이러한 이유들 때문에, 국부적인 변형 유발 매커니즘에 의해서 제공되는 채널 영역에서의 변형의 크기는 통상적으로 수백 MPa 이 될 수 있는 반면에, 디바이스가 더 축소되는 경우에는 이 값을 더욱 증가시키는 것이 어려울 수 있다.
이러한 이유로, 다른 매커니즘들이 점차로 주목받고 있는데, 이러한 다른 매커니즘들에서는 상당히 높은 정도의 변형이 광범위한(global) 방식으로(즉, 웨이퍼 레벨로) 생성될 수 있으며, 따라서 광범위하게 변형된 반도체 물질 내에 트랜지스터 소자들의 대응 활성 영역들이 형성될 수 있고, 이에 의해서 "직접적인(direct)" 변형 성분이 해당 채널 영역 내에 제공될 수 있다. 예를 들면, 적절하게 설계된 "버퍼층" 상에 실리콘 물질이 에피텍셜하게 성장되어, 변형된 실리콘층이 획득될 수 있다. 예를 들면, 본질적으로 고유한 격자 상수와 함께 제공될 수 있는 실리콘/게르마늄 버퍼층이 이용되어 그 위에 변형된 실리콘층이 형성될 수 있는데, 상기 변형된 실리콘층은 버퍼층과 변형된 실리콘층 사이의 격자 불일치에 따라, 1 GPa 또는 그 이상인 상당히 높은 2축 인장 변형(tensile biaxial strain)을 가질 수 있다. 예를 들면, 약 20 원자 퍼센트(atomic percent)의 게르마늄 비율을 갖는 실질적으로 이완된 실리콘/게르마늄층은, 1.3 GPa의 2축 인장 변형을 에피텍셜 성장된 대응 실리콘 물질에 야기할 수 있는데, 이는 전술한 바와 같은 국부적인 변형 유발 매커니즘에 의해 획득되는 변형 수준에 비하면 상당히 높은 것이다. 또한, 광범위하게 변형된 실리콘층은, 정교한 웨이퍼 본딩 기술에 의한 SOI(silicon on insulator) 구조에 기초하여 효과적으로 생성될 수 있다. 즉, 변형된 실리콘 층은 앞서 설명한 바와 같이 적절히 설계된 버퍼 층을 기반으로 형성될 수 있고, 그리고 실리콘 이산화물층이 그 위에 형성된 캐리어 웨이퍼에 대응 실리콘층이 본딩될 수 있다. 변형된 실리콘을 캐리어 웨이퍼에 본딩한 후, 변형된 반도체 층은 예를 들면, 수소, 헬륨 등과 같은 적절한 종(species)를 합체(incorporating)함에 의해서 쪼개(cleave)질 수 있다. 이전에 생성된 변형은 캐리어 웨이퍼 물질 위에 변형된 실리콘 층의 접착(adhesion)에 의해서 충분히 유지될 수 있다.
결과적으로, 적어도 성능 추구형 트랜지스터(performance driven transistor)를 위해서 SOI 구조를 필요로 하는 어플리케이션에게도 본 발명의 광범위하게 변형된 실리콘층이 제공될 수 있다. 비록, 광범위하게 변형된 실리콘 층을 제공하는 것이, 크게 변형된 트랜지스터 소자를 예컨대, SOI 구조를 기반으로 생성하기 위한 매우 유망한 방법으로 간주될 수도 있지만, 실리콘층의 큰 초기 변형 성분은 특히, 트랜지스터 치수가 고도로 축소되는 경우에는 급격하게 감소될 수 있다. 특히, 트렌치 격리(trench isolation) 구조의 제공은 실리콘층의 광범위한 변형 성분의 감소에 상당한 기여를 하는 것으로 여겨지며, 때문에 복잡한 어플리케이션에서는 광범위하게 변형된 실리콘 층을 이용하는 접근법이 별로 매력적이지 못한 접근 방법이 될 수 있다.
전술한 상황을 참조하면, 본 발명은 앞서 확인된 한 개 이상의 문제들의 영향을 적어도 회피하거나 적어도 감소시키면서 광범위하게 변형된 반도체 물질을 기반으로 반도체 기판을 형성하는 기술에 관한 것이다.
일반적으로, 본 발명은 복잡한 반도체 기판을 제공하고 그 위에 각각의 트랜지스터 소자를 형성하는 기술에 관한 것이다. 본 발명에서는 트렌치 격리 구조의 제조 후에 적절히 큰 광범위한 변형 성분을 반도체 물질에 제공함으로서 효율적인 변형 유발 매커니즘을 확립할 수 있는바, 이에 의해서 해당 트렌치 격리 구조를 형성하기 위한 패터닝 방식(patterning regime)의 세부사항에 따라 반도체 층 내의 변형의 양을 적응시킬 수 있는 향상된 유연성과 함께, 광범위하게 변형된 반도체 물질을 기반으로 디바이스의 추가 축소가 가능하다. 변형된 반도체 물질의 초기 두께와 트렌치 격리 구조에 의해서 정의된 활성 영역의 측면 치수(lateral dimension) 사이에는 강한 상관 관계가 존재한다고 인식되어왔다. 변형 이완의 정도는, 변형된 반도체 층 두께의 상당히 큰 값에 대해서 활성 영역의 측면 치수를 감소시키는 경우에 크게 증가될 수 있다. 결과적으로, 디바이스를 더 축소하는 경우에는(이는 곧 활성 영역의 측면 치수의 감소에 대응할 수 있음), 이에 대응하여 활성 영역 및 따라서 채널 영역에서 이용가능한 변형 성분의 감소가 관찰될 수 있다. 다른 한편으로는, 변형된 반도체 물질의 두께를 축소하는 것은 추가적인 디바이스 축소에 대해서 광범위한 변형 성분의 감소를 덜 현저하게 할 수 있고, 활성 영역의 측면 크기에 상관 없는 심지어 실질적으로 일정한 변형 성분을 야기할 수도 있다. 이러한 이유로, 본 발명은 변형된 반도체 물질의 층 두께가 트렌치 격리 구조를 형성하기 위한 패터닝 공정의 사양에 맞게끔 적절히 적응될 수 있는 기술을 제공하며, 이에 의해서 주어진 초기 층 두께에 대해서 적당히 얇은 반도체 층을 기반으로 복잡한 트랜지스터 구조들을 형성하기 위한 효율적인 전체 공정 흐름을 가능케 한다. 예컨대, 격리 트렌치를 형성하는 동안에 변형된 초기 반도체 물질의 패터닝 효과를 적절하게 고려함으로써, 적당히 높은 변형 성분을 가능케하면서도, 초기 변형된 반도체 웨이퍼와 동일한 유형이 사용될 수 있다.
본 발명에 개시된 일실시예는 실리콘 함유 반도체층을 기판 위에 제공하는 것을 포함하고, 여기서 상기 실리콘 함유 반도체층은 내부적인 2축 변형(internal biaxial strain)을 갖는다. 상기 방법은 실리콘 함유 반도체층에 격리 트렌치를 형성하고 실리콘 함유 반도체층의 두께를 감소시키는 것을 더 포함한다. 또한, 상기 격리 트렌치는 절연 물질로 채워진다.
본 발명에 개시된 또 다른 일 실시예는 격리 트렌치를 형성함에 의해서 변형된 실리콘 함유 층에 활성 영역을 정의하는 것을 포함한다. 또한, 상기 방법은 격리 트렌치를 형성한 후에 활성 영역의 감소된 변형 물질을 제거하는 것을 추가적으로 포함할 수 있다. 마지막으로 상기 방법은 활성 영역 위에 그리고 내에 트랜지스터를 형성하는 것을 포함할 수 있다.
본 발명에 개시된 또 다른 일 실시예는 변형된 트랜지스터 디바이스를 형성하기 위해서 기판을 제조하는 것과 관련되어 있다. 상기 방법은 2축 변형을 갖는 반도체층을 포함하여 구성된 기판을 제공하는 단계를 포함할 수 있으며, 상기 반도체층은 초기 두께를 갖는다. 또한, 상기 방법은 복수의 활성 영역들을 제공하는 트렌치 격리 구조를 형성하기 위해서 반도체 층을 가공(process)하는 것에 의해서 야기되는 변형 이완 효과(strain relaxing effect)에 대하여 변형 레벨을 조정하기 위해서 상기 반도체 층의 적어도 일부에서 초기 두께를 감소시키는 단계를 포함할 수 있다.
본 발명의 내용은 첨부된 청구범위에 정의되어 있으며 첨부된 도면을 참고하고 있는 아래의 상세한 설명과 함께 더욱 명백하게 될 것이다.
도1a는 SOI 구조 기반 위에 복잡한 트랜지스터 구성요소들을 형성하기 위한 기판의 단면을 나타낸 도면이다.
도1b는 활성 영역의 측면 크기와 활성 영역의 다양한 두께를 가지는 값들을 위한 변형 성분 사이의 상관관계를 나타낸 그래프를 도시한 도면이다.
도1c - 1f는 일실시예에 따라 특정 목표 높이와 일치되도록 감소 될 수 있는 두께를 가지는 광범위하게 변형된 반도체 층을 포함하는 반도체 디바이스를 형성하기 위한 기판의 단면을 나타낸 도면이다.
도1g - ln은 다른 일실시예에 따라 활성 영에 광범위하게 변형된 반도체 층을 기반으로 완전 감손 트랜지스터와 같은 복잡한 SOI 트랜지스터들을 형성함에 있어 다양한 제조 단계 동안의 반도체 디바이스의 단면을 나타낸 도면이다.
도1o - lq는 다른 일실시예에 따라 따라 각각의 트렌치 격리를 수행한 후 다른 높이와 이에 따른 변형 수준과 함께 활성 영역을 형성하는 다양한 제조 단계 동안의 반도체 디바이스의 단면을 나타낸 도면이다.
비록, 도면들 및 아래의 상세한 설명에서 서술된 실시예들을 참조하여 본 발명이 설명되고 있지만, 아래의 상세한 설명 및 도면들은 본 명세서에 개시된 본 발명의 내용을 특정 실시예들만으로 제한하려는 의도가 아니며, 서술된 예시적인 실시예들은 본 발명의 다양한 양상들을 단지 일례화한 것일 뿐임을 유의해야 한다. 본 발명의 범위는 첨부된 특허청구범위에 의해서 정의된다.
일반적으로, 본 발명은 예컨대, 매립 절연층 상에 제공되는 광범위하게 변형된 반도체 물질에 기초하여, 복잡한 트랜지스터 소자들을 형성하는 기술에 관한 것이다. 본 발명에서는, 트랜지스터 소자들의 활성 영역들의 적어도 일부분에서 반도체 물질의 두께를 적절히 조절함에 의해서, 초기 변형 성분의 상당히 큰 부분이, 얕은 트렌치 격리(shallow trench isolation : STI) 구조의 형성과 같은 다양한 공정 단계들 동안에 보존될 수 있다. 이를 위해서, 광범위하게 변형된 반도체 물질의 특정 부분이 예컨대, 격리 트렌치(isolation trenches)를 패터닝하기 전 또는 후에 제거될 수 있는바, 따라서 초기에 변형된 반도체 물질의 위쪽 부분에서의 변형 이완이 보상될 수 있으며, 이에 의해서 초기 변형 성분의 적어도 상당 부분이 유지될 수 있다. 감소된 변형 레벨을 갖는 반도체 물질을 제거하는 것은 디바이스 요건 및 공정 요건에 특히 적응될 수 있는데, 예를 들면 완전 공핍형 전계 효과 트랜지스터와 같은 복잡한 트랜지스터들에 대해서 활성 영역의 두께를 동시에 조절하는 것을 고려할 수 있으며, 상기 완전 공핍형 전계 효과 트랜지스터는 남아있는 활성 반도체 물질의 두께가 수 나노미터 정도일 것을 요구할 수도 있다. 다른 케이스에서는, 서로 다른 높이를 제공함으로써, 활성 영역에서 원하는 기본 변형 성분이 조절될 수 있으며, 이에 의해서 대응 트랜지스터 소자들의 전체 성능을 조절하기 위한 효율적인 기술을 제공할 수 있다. 이완된 반도체 물질을 제거하는 것은 가령, 산화공정 및 이에 후속되는 높은 선택적(highly selective) 식각 기법과 같은 양호하게 제어가능한 공정들에 기초하여 수행될 수 있으며, 이에 의해서 활성 영역의 두께에 대한 정교한 조절이 가능해지며 따라서 광범위하게 변형된 기판 물질의 초기 구성에 기반하여 최종적으로 보존되는 광범위한 변형 성분에 대한 정교한 조절이 가능해진다. 결과적으로, 본 발명은 SOI 층과 같은 광범위하게 변형된 반도체 물질을 기반으로 하는 변형 유발 매커니즘에 대한 확장성을 제공하며, 상기 SOI 층은 변형의 크기와 초기 형태를 적절히 조절하기 위해서 실리콘/게르마늄, 실리콘/게르마늄/주석(tin), 실리콘/카본 등과 같은 적절히 적응된 버퍼 물질에 기초하여 형성될 수 있다.
첨부된 도들을 참조하여 실시예가 좀더 자세하게 서술될 것이다.
도 1a는 트렌치 격리 구조에 의해서 정의된 활성 영역에 기반한 SOI 트랜지스터들과 같은, 진보된 트랜지스터 구성요소들의 형성을 위해 사용되고 있는 기판 100을 개념적으로 나타내고 있다. 이러한 목적을 위해서, 기판 100은 캐리어 물질 101을 포함할 수 있는데, 캐리어 물질 101은 실리콘층 등과 같은 반도체층 103을 그 위에 형성하기에 적합한 임의의 물질이 될 수 있다. 예를 들면, 캐리어 물질 101은 반도체 물질 가령, SOI 구성에 자주 사용되는 바와 같은 실리콘을 나타낼 수 있다. 또한, 기판 100은 절연층 102를 포함할 수 있는바, 이는 매립형 절연층이라고도 지칭되며 그리고 실리콘 이산화물 형태로 종종 제공된다. 하지만, 절연층 102이 실리콘 질화물(silicon nitride), 실리콘 옥시나이트라이드(oxynitride) 등과 같은 다른 유전 물질들을 포함할 수도 있음을 유의해야 한다. 또한, 상기 기판 100은 격리 구조 104를 포함할 수 있으며, 상기 격리 구조 104는 활성 영역 103a를 정의하기 위해서 반도체 층 103 내에 형성될 수 있다. 활성 영역 103a은, 만일 진보된 트랜지스터 소자들을 요구하는 집적회로 등과 같은 반도체 디바이스를 생산하기 위해서 상기 기판 100이 이용되는 경우, 트랜지스터들이 위와 내부에 형성될 수 있는 소정 영역으로 이해될 수 있다. 앞서 설명한 바와 같이, 활성 영역 103a는 활성 영역 103a의 측면 크기에 의존하여 활성 영역 103a 내에서 측면 방향 또는 수직 방향으로 국부적으로 변경될 수 있는 특정한 유형의 변형을 나타낼 수 있다. 예를 들면, 103l로 나타낸 측면 방향은 활성 영역 103a의 길이를 나타낼 수 있다. 다른 한편으로는, 수직으로 연장된 부분 103h는 활성 영역 103a의 높이를 나타낼 수 있다. 측면 치수 103l는 전술한 바와 같이 기판 100에 기반하여 형성될 반도체 디바이스의 전체 설계 규칙에 의해서 실질적으로 결정될 수 있다. 다른 한편으로, 높이 103h는 광범위하게 변형된 반도체 층(103), 예컨대, 층(103)을 형성하기 위한 제조 공정의 역량(capability) 등과 같은 다른 제약사항들에 의해서 실질적으로 결정될 수 있는바, 이러한 제조 공정은 전술한 바와 같은 공정 기법에 의해서 성취될 수 있으며, 또한 특별히 설계된 설비 내에서 수행될 수 있는데, 상기 설비로부터 해당 기판이 후속 공정이 계속 진행되는 반도체 설비에 원재료(raw material)로서 제공될 수 있으며, 이러한 반도체 설비에서는 가령, 전체 디바이스 요건에 따라 얕은 트렌치 격리 104를 형성함에 의해서 후속 공정이 계속 진행될 수 있다. 결과적으로, 반도체층 103의 초기 높이 103h를 유연하게 조절하는 것은, 복잡한 반도체 디바이스의 제조에서 빠르게 변화하는 요구사항들 때문에 특히 더 어렵다.
기판 100의 가공(또는 프로세스) 동안에, 잘 정립된 공정 기술이 통상적으로 적용되어 격리 트렌치(isolation trenches)를 형성하고, 격리 트렌치를 실리콘 산화물, 실리콘 질화물 등과 같은 적절한 절연 물질로 채워서 트렌치 격리 구조 104가 제공된다. 활성 영역 103a에 대한 설계 규칙은 활성 영역 103a 내부에 측면적으로 그리고 수직적으로 변할 수 있는 변형 이완의 수준을 발생할 수 있는 임의의 길이 103l을 요구할 수 있다. 즉, 대응되는 격리 트렌치를 식각한 후에, 상당한 변형 이완이 활성 영역 103a의 표면 영역과 측면에서 관찰될 수 있다. 여기서, 변형 이완 효과의 세기와 수직적인 확장은 주어진 초기 높이 103h에 대하여 길이 103l에 의존한다.
도 1b는 다양한 초기 높이값 103h의 경우들에 대하여, 길이 103l에 대한 응력(즉, 소정 높이 예컨대, 활성 영역 103a의 표면 아래의 약 2nm에서 측정된 활성 영역의 변형)의 상관관계를 예시한 그래프이다. 예를 들어, 도 1b의 곡선 A는 100nm의 초기 높이 103h에 대한 상관 관계를 나타내고 있다. 도 1b로부터 명백한 바와 같이, 매우 큰 응력 이완(stress relaxation)이 약 1㎛ 이하의 길이 103l에서 관측되고 있는바, 이는 진보된 트랜지스터 소자에 대해서는 100nm의 초기 높이에 기초한 응력 유발 매커니즘이 덜 매력적일 수 있음을 나타낸다. 커브 B는 30nm의 초기 높이에 대한 상관 관계를 나타내고 있는데, 이는 확연히 작은 응력 이완이 관측되고 있음을 나타낸다. 이와 유사하게, 곡선 C, D 그리고 E는 초기 높이가 각각 15, 10 그리고 5nm인 상황을 나타내고 있는바, 여기에서는 2.5㎛ ~ 0.5㎛의 범위를 가지는 활성 영역 103a의 길이에 대해서 대체로 일정한 응력이 관측될 수 있다. 결과적으로, 높이 103h 와 길이 103l의 종횡비(aspect ratio)가 낮은 경우에는, 초기 변형 성분이 보존될 수 있으며, 따라서 원하는 낮은 종횡비를 갖는 활성 영역 103a의 위 및 내부에 형성될 트랜지스터 소자에게 효율적인 변형 유발 매커니즘을 적어도 부분적으로 제공할 수 있다. 따라서, 높이 103h는, 디바이스 요구사항 및 공정 요구상항에 따라, 초기에 획득된 "가공되지 않은 기판(raw subsrate)"에 기초하여 기판 100 내에서 적어도 부분적으로 조절될 수 있는바, 이는 효율적인 변형 유발 매커니즘을 적어도 부분적으로 제공하기 위한 것이며, 이에 대해서는 도1c 내지 도1q를 참조하여 상세히 후술될 것이다.
도 1c는 초기 제조 단계에서 기판 100을 예시한 것으로, 초기 제조 단계에서 상기 기판 100은 예컨대, 100nm 이상의 초기의 두께를 가질 수 있다. 또한, 103s에 의해서 나타낸 바와 같이 소정 유형 및 소정 크기의 변형이 반도체 층 103에 존재할 수 있다. 예를 들어, 변형 성분 103s는, 앞서 설명한 바와 같이 실리콘/게르마늄 화합물에 기반한 반도체 층 103을 형성하는 것에 의해서 달성될 수 있는 2축 인장 변형(biaxial tensile strain)을 나타낼 수 있다. 다른 경우에, 변형 103s는 2축 압축 변형(biaxial compressive strain)을 나타낼 수 있는데, 이러한 2축 압축 변형은 실리콘과 같은 반도체 층 103의 기저 물질에 비하여 감소된 격자 상수를 갖는 버퍼층을 이용함에 의해서 얻어질 수 있다.
도 1d는 도 1a에 나타낸 구조 104와 같은 격리 구조를 형성한 후에 변형 103s의 특정한 크기를 얻기 위해서 요구될 수 있는 반도체 층 103의 목표 높이 103t를 결정한 후에 기판 100을 개념적으로 나타낸 것이다. 도시된 실시예에서, 상기 목표 높이 103t는 기판 100을 실제로 패터닝하기 이전에 정의될 수 있으며, 이는 예를 들어, 도 1b를 참조하여 설명된 바와 같이 응력 이완과 활성 영역의 측면 크기 사이의 상관 관계가 결정될 수 있는 실험들을 기초하여 수행될 수 있다. 따라서, 목표 높이 103t는 반도체 층 103의 초기 두께와 변형 103s의 초기 크기 및 유형에 따라 선택될 수 있다.
도 1e는 목표로 하는 높이 103t에 따라 남아있는 층 두께를 획득하기 위해서 변형된 반도체 층 103의 물질을 제거하기 위한 공정 시퀀스(process sequence) 105의 초기 단계 동안에서 기판 100을 나타낸 것이다. 예시적인 일 실시예에서, 상기 공정 시퀀스 105는, 각각의 개질된 층 부분을 반도체 층 103에 제공하기 위해서 물질 개질(material modification)이 이루어지는 제 1 공정 105a을 포함할 수 있는바, 여기서 개질된 층 부분은 목표 높이 103t에 의해서 실질적으로 결정되는 높이 레벨까지 확장될 수 있다. 일 실시예에서, 개질 공정 105a는 산화 공정을 나타낼 수 있는바, 이러한 산화 공정은, 가령, 실리콘과 같은 반도체 물질을 산화시키기 위한 잘 정립된 공정 레시피를 이용하여 산화 분위기(oxidizing ambient)에서 수행될 수 있다. 원하는 산화율(oxidation rate)을 획득하기 위하여 상기 산화 공정 105a 동안, 가령, 온도, 산화 분위기의 산소 함유량, 반도체 층 103의 초기 물질 조성, 반도체 층의 결정 상태 등과 같은 공정 파라미터들이 조절될 수 있음을 유의해야 하는바, 따라서 고도로 제어가능한 개질 공정이 얻어질 수 있다. 공정 파라미터들의 소정의 세트에 대해서, 고도의 정확도로 제거율(removal rate)이 결정될 수 있기 때문에, 원하는 목표 높이 103t도 고도의 공정 균일성(uniformity)을 가지고 획득될 수 있다. 예시적인 다른 실시예에서, 공정 105a는 자기 제한적인(self limiting) 공정 레시피가 이용가능한 예컨대, 습식 산화와 같은 습식 화학 기법(wet chemical techniques)을 기반으로 수행될 수 있고, 따라서 원하는 높이 레벨 103t을 획득함에 있어 고도의 공정 균일성 및 이에 따른 정확성이 또한 제공될 수 있다.
도 1f는 상기 공정 시퀀스 105의 진전된 단계에서 기판 100을 도시한 것으로, 일 실시예에서 이 단계는 잘 정립된 선택적 식각 레시피에 기초하여 수행될 수 있는 식각 단계 105b를 포함할 수 있다. 예를 들면, 실리콘 이산화물과 실리콘에 대해서 고 선택적인(highly selective) 습식화학식각 화학제(wet chemical etch chemistries)가 이용될 수 있는데, 이는 상기 공정 105b 동안에 사용될 수 있다. 예를 들면, 실리콘 물질에 대해서 실리콘 이산화물을 선택적으로 제거하기 위해서 플루오린화 수소산(hydrofluoric acid)이 사용될 수 있다. 다른 경우에, 식각 공정 105b는 식각 공정 105b의 적어도 초기 단계에서 프라즈마 지원 식각 공정(plasma assisted etch process) 포함할 수 있으며 반면에, 마지막 단계에서는 가령 습식 화학 식각 기법과 같은 고 선택적인 등방성 식각 기술이 사용될 수 있다. 결과적으로, 초기 반도체 층 103의 물질이 제거될 수 있는데, 이는 대응 활성 영역을 획득하고자 기판 100을 후속 공정처리함에 있어서 상당히 큰 응력 이완 효과(stress relaxation effect)를 경험할 수 있다. 한편, 잔여 계층 103r은 실질적으로 동일한 초기 변형 성분 103s를 여전히 갖고 있으며, 이는 기판 100에 대한 후속 공정처리 동안에도 보존될 수 있으며 혹은 목표 높이 103t 및 형성될 활성 영역의 특성에 따라 현저히 적은 스트레스 이완을 경험할 수 있다. 따라서, 잔여층 103r을 부가하는 것에 의해서, 효율적인 변형 유발 매커니즘이 확립될 수 있는데, 이는 기판 100에 기초하여 형성될 반도체 디바이스의 공정 특정별 특징 및 디바이스 특정별 특징에 맞게 적절히 조절될 수 있다.
도 1g는 본 발명의 또 다른 예시적인 일실시예에 따른 기판 100을 도시한 것으로, 이러한 실시예에서는 반도체 층 103을 패터닝 한 이후에 반도체 층 103의 높이에 대한 조절이 이루어질 수도 있다. 이러한 목적을 위해, 반도체 층 103 상에 적절한 식각 마스크 106가 형성되는바, 이는 반도체 층 103의 일부분을 식각 분위기(etch ambient) 107에 노출시켜 격리 트렌치를 형성하기 위한 것이며, 상기 격리 트렌치는 이후 적절한 유전 물질로 실질적으로 채워질 수 있다. 식각 마스크 106는 잘 확립된 리소그래피(lithography) 기술을 기반으로 형성될 수 있으며, 상기 식각 공정 107은 해당 기술분야에서 잘 확립된 각각의 공정 파라미터들 및 식각 화학제에 기초할 수 있다.
도 1h는 식각 공정 107의 완료 후 그리고 식각 마스크 106의 제거 후에 기판 100을 개념적으로 나타낸 것이다. 그 결과로서, 활성 영역 103a는 실시예에 도시된 바와 같이 묻힌 절연층 102까지 확장될 수 있는 격리 트렌치 104t에 의해서 형성될 수 있다. 앞서 설명된 바와 같이, 격리 트렌치 104t를 형성함에 있어, 최상부 표면 103b에서 특히 현저한 큰 응력 이완 효과가 발생할 수 있고, 이는 상당히 감소된 변형 성분 103u을 야기할 수도 있다. 반면에, 103a 활성 영역의 아래 부분에서는 적절히 높은 변형 성분 103t가 계속 존재할 수 있다.
도 1i는 좀더 진행된 제조 단계에서 기판 100을 개념적으로 나타낸 것이다. 도면에 도시된 바와 같이 가령, 열 또는 플라즈마 활성 CVD(Chemical Vapour Deposition) 기법 등과 같은 적절한 증착 기법에 기초하여, 예를 들면 실리콘 이산화물, 실리콘 질화물 등과 같은 형태인 희생 충전 물질 108이 격리 트렌치 104t를 완전히 채우기 위해서 제공될 수 있다.
도 1j는 희생 충전 물질 108의 임의의 여분 물질이 제거된 이후의 기판 100을 도시한 것으로, 이는 예컨대 화학 기계적 평탄화(CMP)와 같은 적절한 평탄화 기법에 의해서 달성될 수 있다.
도 1k는 원하는 목표 높이 103t를 획득하기 위해서 활성 영역 103a의 이완된 반도체 물질을 제거하기 위한 공정 시퀀스 105의 초기 단계 동안의 기판 100을 도시한 것이다. 예시적인 일실시예에서는, 전술한 바와 같은 적절히 선택된 공정 파라미터들에 기초하여 산화 공정 105a이 이용될 수 있다. 따라서, 활성 영역 103a의 노출된 부분은 목표 높이 103t에 의해서 특정되는 깊이 레벨까지 산화물로 변환될 수 있다. 한편, 희생 충전 물질 108은 활성 영역 103a의 측벽(sidewall)에서 원하지 않은 산화를 실질적으로 억제할 수 있는바, 이는 활성 영역 103a의 원하는 길이를 격리 트렌치 104t에 의해서 정의된 바와 같이 유지하기 위한 것이다. 이를 위해서, 활성 영역 103a의 수평한 부분을 통한 산소 확산에 비해서 활성 영역 103a의 식각 영역(etch areas)으로의 산소 물질의 확산이 매우 적을 수 있다는 의미에서, 희생 충전 물질 108은 "비산화(non-oxidizable)" 물질의 형태로 제공될 수 있다. 이러한 의미에서, 상기 희생 물질 108은 또한 산화물을 나타낼 수도 있는데, 이는 이 경우 수평 디바이스 부분에 비해서 활성 영역 103a의 식각 영역으로의 산소 확산이 크게 억제될 수 있기 때문이다. 만일, 산소 확산에 대한 더 많은 억제가 요구된다면, 희생 충전 물질 108은 실리콘 질화물(silicon nitride), 실리콘 탄화물(silicon carbide) 등과 같은 다른 성분의 형태로 제공될 수 있다. 또한, 예시적인 몇몇 실시예에서는, 실질적으로 자기 제한 특성을 갖는 습식 화학 레시피에 기초하여 산화 공정 105a가 수행될 수도 있는데, 따라서 활성 영역 103a의 측벽 부분에서의 바람직하지 않은 산화를 또한 회피할 수 있다. 여기서, 상기 희생 충전 물질 108의 조성은 덜 중요할 수 있다.
도 1l은 공정 시퀀스 105의 더 진행된 단계에서 기판 100을 도시한 것으로, 전술한 바와 같은 예컨대 선택적인 식각 기법의 형태인 식각 공정 105b을 포함할 수 있다. 예시적인 몇몇 실시예에서, 만일 희생 충전 물질 108이 활성 영역 103a의 제거된 부분과 유사한 식각 특성을 갖는다면, 상기 희생 충전 물질 108은 상기 공정 105b 동안에도 제거될 수 있다. 다른 실시예에서는, 서로 다른 식각 특성을 나타내는 물질이 희생 충전 물질 108로 이용되는 경우, 상기 희생 충전 물질 108은 별도의 식각 단계에서 제거될 수 있다. 예를 들어, 희생 충전 물질 108은 예컨대, 실리콘 질화물 형태로 제공될 수도 있는데, 이러한 실리콘 질화물은 예컨대 뜨거운 인산(phosphoric acid) 등에 기초하여 실리콘과 실리콘 이산화물에 대해서 선택적으로 제거될 수 있다. 이 경우, 매립 절연층 102 안으로의 바람직하지 않은 식각 및 활성 영역 103a에 대한 잠재적인 언더 에칭이 실질적으로 회피될 수 있다.
도 1m은 더 진행된 제조 단계에서 기판 100을 개념적으로 나타낸 것이다. 도시된 바와 같이, 활성 영역 103a 위 및 격리 트렌치 내부에 충전 물질 109가 형성될 수 있다. 도시된 실시예에서, 충전 물질 109는 예를 들면 실리콘 질화물과 같은 형태인 제 1 절연 물질 109a를 포함할 수 있으며, 반면에 격리 트렌치 104t를 완전히 채우기 위하여 제 2 절연 물질 109b가 제공될 수 있다. 여기서, 제 1 절연층 109a와 제 2 절연층 109b의 물질 조성의 차이는, 충전 물질 109의 임의의 잔류물을 제거하는 후속 공정 동안에 개선된 제어성을 제공할 수 있다. 예를 들어, 잔류물은 CMP 공정 110에 기초하여 제거될 수 있는데, 여기서 상기 제 1 절연층 109a은 CMP 정지층(stop layer)으로서의 역할을 수행할 수 있으며, 따라서 고도의 균일성을 갖는 CMP 공정이 제공될 수 있다. 이후에, 상기 제 1 절연층 109a은 전반적인 공정 요구사항에 따라 추가적인 CMP 공정, 식각 공정 등과 같은 것에 의해서 활성 영역 103a 위쪽에서 제거될 수 있다. 원하는 내부 응력 수준(stress level)을 나타내기 위하여, 충전 물질 109 혹은 제 2 절연층 109b과 같은 충전 물질 109의 적어도 일부가 제공될 수 있음을 유의해야 하는바, 이에 의해서 활성 영역 103a의 모서리(edges) 부분 103e에서 전형적으로 관측되는 변형 성분의 감소를 적절히 보상할 수 있다. 예를 들면, 대응 증착 파라미터들을 적절히 선택함에 의해서, 복수의 절연 물질들이 원하는 크기 및 형태의 내부 응력을 갖게 증착될 수 있다. 일례로서, 잘 확립된 플라즈마 강화(plasma enhanced) CVD 기법에 기초하여 실리콘 질화물이 증착될 수도 있는데, 이는 매우 높은 내부 압축 응력 레벨 또는 내부 인장 응력 레벨을 나타내기 위한 것이며, 상기 내부 응력 레벨은 내부 응력의 유형에 따라 2 GPa 이상이 될 수도 있다. 예를 들면, 만약 활성 영역 103a이 인장성(tensile) 내부 2축 변형 성분을 포함한다면, 대응하는 내부 응력 레벨을 충전 물질 109에 제공함으로써, 이에 대응되는 단축 압축 변형 혹은 인장 변형이 중첩(superimposed)될 수 있다. 즉, 내부 압축 응력 레벨을 제공하는 것에 의해서, 이에 대응되는 증가된 인장 변형 성분이 활성 영역 103a의 길이를 따라 획득될 수 있다. 다른 한편으로, 만약 상응하는 인장 응력 성분이 충전 물질 109을 위해서 이용된다면, 대응되는 압축 변형 성분이 활성 영역 103a에 유발될 수 있다.
따라서, 충전 물질 109의 초과 물질을 제거한 후에, 도 1a에 도시된 격리 구조 104와 같은 격리 구조가 형성될 수 있다. 하지만, 상기 격리구조들은 원하는 목표 높이 103t와 적절하게 높은 나머지 변형 성분 103v를 가지는 활성 영역 103a을 에워쌀 수 있다.
도 1n은 좀더 진행된 제조 단계에서의 기판 100을 도시한 것으로, 상기 단계에서는 하나 이상의 트랜지스터 소자 150가 CPU 형태의 복잡한 집적 회로, 메모리 회로, 주문형반도체(ASIC) 등과 같은 반도체 소자의 일부분으로서 활성 영역 103a의 위 및 내부에 형성될 수 있다. 예를 들면, 트랜지스터 150은 드레인과 소스 영역 152에 의해서 둘러싸인 채널 영역 153 위에 형성된 게이트 전극 구조 151를 포함할 수 있다. 남아있는 변형 성분 103v에 의해서, 상기 채널 영역 153은 증가된 전하 캐리어 이동도를 가질 수 있고, 따라서 전술한 바와 같이 트랜지스터 150의 전반적인 성능을 향상시킬 수 있다. 더욱이, 활성 영역 103a는 앞서 언급된 트렌치 격리 구조 104에 의해서 둘러싸일 수 있다. 게다가, 예시적인 몇몇 실시예에서는, 하나 이상의 추가적인 변형 유발 매커니즘이 예컨대, 전술한 바와 같은 국부적인 변형 유발 매커니즘의 형태로 제공될 수도 있다. 예를 들면, 실리콘 질화물 등과 같은 형태의 많이 응력화된(highly stressed) 절연체 오버레이 레이어(dielectric overlayer) 154가 트랜지스터 150 위에 제공될 수 있는바, 그 내부 응력 레벨은 채널 영역 153의 전반적인 변형 성분을 증가시키는데 더욱 공헌할 수 있다. 예시적인 다른 실시예에서는, 선택적으로 혹은 추가적으로, 또 다른 변형 유발 매커니즘 가령, 채널 영역 153에 인접한 활성 영역 103a의 일부분에 내재된 반도체 화합물(예를 들면, 실리콘/게르마늄 화합물, 실리콘/카본 화합물 등의 형태)이 제공될 수도 있는바, 이는 전술한 바와 같이 해당 변형을 추가로 유발하기 위한 것이다.
트랜지스터 150은 잘 확립된 공정 기술에 따라서 기판 100를 기반으로 형성 될 수 있지만, 예를 들어, 드레인과 소스 영역 152에 대해서 원하는 도펀트 프로화일(dopant profile)을 확립하는 것에 대하여, 감소된 목표 높이 103t가 고려될 수 있다. 앞서 언급된 바와 같이, 트랜지스터 150은 활성 영역 103a의 높이 감소로 인해서 스위칭 속도 같은 것과 관련된 성능 추구형(performance driven) 집적회로에서 유리할 수 있는 완전 공핍형 전계 효과 트랜지스터를 나타낼 수 있다. 따라서, 남아있는 변형 성분 103v에 의해서 제공되는 변형 유발 매커니즘은 복잡한 SOI 구조를 위해서 유리하게 사용될 수 있고, 이와 동시에, 적당히 높은 변형 성분을 유지하고 그리고 완전 공핍형 트랜지스터의 요구사항에도 부합되도록 목표 높이 103t를 적절하게 선택함으로써, 대응되는 디바이스 요구사항 및 공정 요구사항에 맞게 변형 유발 매커니즘을 조절할 수 있는 개선된 유연성을 제공할 수 있다.
도 1o는 활성 영역의 물질 제거가 국부적으로 선택적인 방법에 의해서 수행될 수 있는 또 다른 예시적인 실시예에 따른 기판 100을 개념적으로 나타낸 것이다. 도시된 바와 같이, 상기 기판은 적절한 충전 물질 108로 채워진 격리 트렌치 104t를 포함할 수 있다. 도시된 실시예에서, 격리 트렌치 104t는 활성 영역 103c와 활성 영역 103d를 분리할 수 있는데, 이들 활성영역들(103c, 103d)은 서로 다른 목표 높이를 가질 수 있다. 도시된 일례에서, 활성 영역 103c는 초기 두께로 유지될 수 있는 반면에, 활성 영역 103d는 특정 목표 높이에 부합되는 두께를 갖도록 그 두께가 축소될 수 있다. 이를 위해서, 캡 층(cap layer) 112가 활성 영역 103c과 103d 위에 형성될 수 있는 반면에, 식각 마스크 111는 활성 영역 103c를 커버할 수 있다. 상기 캡 층 112와 식각 마스크 111는, 실리콘 질화물, 실리콘 이산화물 등과 같은 적절한 물질의 증착, 이어서 레지스트 물질 등과 같은 형태로 식각 마스크 111을 제공하기 위한 리소그래프 공정 등을 포함하는 잘 정립된 공정 기법들에 기초하여 형성될 수 있다. 캡 층 112의 노출된 부분은, 식각 마스크 111를 기반으로 하여, 복수의 절연 물질들에 대해 적용가능한 복수의 공지된 레시피를 갖는 선택적인 식각 기술들에 의해서 제거될 수 있다.
도 1p는 전술한 공정 시퀀스 이후 및 식각 마스크 111의 제거 후에 기판 100을 도시한 것이다. 또한, 기판 100은 산화 공정 105a에 노출될 수 있고, 이에 의해서 노출된 활성 영역 103d 에는 산화된 물질이 형성될 수 있으며, 반면에 희생 물질 108과 캡 층 112는 활성 영역 103c의 산화를 막을 수 있다. 따라서, 활성 영역 103d의 이완된 물질은 특정 목표 높이 103t 까지 제거될 수 있다.
도 1q는 더 진전된 제조 단계에서 기판 100을 개념적으로 나타낸 것이다. 도시된 바와 같이, 활성 영역 103d의 산화된 부분은 제거될 수 있으며 그리고 충전 물질 108과 캡 층 112 역시 제거될 수 있는바, 이는 다양한 구성 요소들의 물질 조성에 따라 잘 확립된 식각 레시피에 기초하여 성취될 수 있다. 예를 들어, 희생 충전 물질 108은 실리콘 질화물의 형태로 제공될 수 있고, 캡 층 112 또한 실리콘 질화물의 형태로 제공 될 수 있다. 따라서, 활성 영역 103d의 산화된 부분은 잘 정립된 습식 식각법을 기반으로 하여 제거될 수 있는바, 이는 전술한 바와 같다. 이후, 활성 영역 103d에서 층 두께를 증가시키기 위해서 선택적인 에피텍셜 성장 공정(epitaxial growth process) 113이 수행될 수 있는데, 이러한 선택적인 에피텍셜 성장 공정 113 동안에 활성 영역 103d에 널리 퍼져있는 변형 성분이 실질적으로 유지될 수 있으며, 캡 층 112는 성장 마스크(growth mask)의 역할을 수행할 수 있고, 때문에 활성 영역 103c의 상태를 유지할 수 있다. 이후, 적절한 선택적 식각 기법에 기초하여 캡 층 112이 제거될 수 있는바, 따라서, 활성 영역 103c과 103d에 실질적으로 동일한 높이를 제공할 수 있으며 그럼에도 불구하고 서로 다른 변형 상태가 획득될 수 있다. 따라서, 감소된 변형 성분을 요구하는 트랜지스터 소자들이 활성 영역 103c의 위 및 내부에 형성될 수 있으며 반면에, 성능 추구형 트랜지스터 소자들이 활성 영역 103d의 위 및 내부에 형성될 수 있다. 이 경우, 활성 영역 103d 및 103c의 대응 높이와 활성 영역 103d의 증가된 변형 성분이 서로 디커플링(decoupling)되기 때문에, 설계 유연성이 증가될 수 있다.
결론적으로, 본 발명은 기판 및 대응 반도체 소자를 형성하기 위한 기술을 제공한다. 본 발명에서는 활성 영역의 높이를 적어도 일시적으로 적절하게 감소시킴으로써, 광범위하게 변형된 반도체 물질의 초기 변형 성분의 상당한 부분이 유지될 수 있기 때문에 효율이 우수한 추가적인 변형 유발 매커니즘을 제공할 수 있는바, 이러한 변형 유발 매커니즘은 추가적인 국부적 변형 유발 매커니즘과 결합할 수도 있다. 예시적인 몇몇 실시예에서, 활성 영역의 높이 감소는 각각의 격리 트렌치를 형성한 후에 수행될 수 있으며, 여기서 응력이 이완된 물질을 제거하는 공정은 트렌치 격리 구조를 형성하기 위한 공정 시퀀스 내에 효율적으로 통합될 수 있으므로, 전체 공정의 복잡도를 부당하게 증가시키지 않을 수 있다. 예시적이 몇몇 실시예에서, 활성 영역의 감소된 높이는 완전 공핍형 트랜지스터 소자를 형성하는데 이용될 수 있다.
본 명세서에 서술된 내용을 감안하면, 본 발명의 다른 수정예들 및 변형예들은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 명세서의 내용은 단지 예시적인 것으로 간주되어야 하며 그리고 본 명세서의 내용은 본 발명을 실시하는 일반적인 방법을 해당 기술분야의 당업자에게 가르치기 위한 것이다. 본 명세서에 도시 및 서술된 현재 선호되는 실시예로서 고려됨을 유의해야 한다.

Claims (25)

  1. 변형된(strained) 채널 영역을 가지는 트랜지스터를 제조하는 방법으로서,
    기판 위에 실리콘 함유 반도체 층을 제공하는 단계 -상기 실리콘 함유 반도체 층은 내부적인 2축 변형(internal biaxial strain)을 가지며-;
    상기 실리콘 함유 반도체 층 내에 격리 트렌치들을 형성하는 단계;
    상기 실리콘 함유 반도체 층의 두께를 감소시키는 단계;
    상기 실리콘 함유 반도체 층의 두께를 감소시키기 전에 희생 물질(sacrificial material)로 상기 격리 트렌치들을 충전하는 단계; 및
    상기 격리 트렌치들을 절연 물질로 충전하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 함유 반도체 층의 두께는 상기 격리 트렌치들을 형성한 후에 감소되는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제1항에 있어서,
    상기 격리 트렌치들을 절연 물질로 충전하는 단계는,
    제 1 유전층을 증착하고 상기 제 1 유전층 위에 제 2 유전층을 증착하고 그리고 평탄화 공정을 수행함에 의해서 상기 제 1 유전층의 위로부터 상기 제 2 유전층을 제거하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  4. 제1항에 있어서,
    상기 격리 트렌치들은 매립 절연층까지 확장되도록 형성되는 것을 특징으로 하는 변형된 채널 영역을 가지는 트랜지스터 제조 방법.
  5. 제1항에 있어서,
    상기 실리콘 함유 반도체 층의 두께를 감소시키는 단계는,
    상기 희생 물질의 존재하에서 상기 실리콘 함유 반도체 층의 부분을 산화시키는 단계와 상기 산화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  6. 제5항에 있어서,
    상기 산화된 부분은 선택적 식각 공정을 수행함으로써 제거되는 것을 특징으로 하는 트랜지스터 제조 방법.
  7. 제1항에 있어서,
    상기 격리 트렌치들을 절연 물질로 충전하는 단계 이후에, 상기 격리 트렌치들에 의해 정의되는 활성 영역 내 및 활성 영역 상에 하나 이상의 트랜지스터들을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  8. 제7항에 있어서,
    상기 활성 영역 내에 변형 요소(strain component)를 유발하도록 상기 격리 트렌치들이 충전되는 것을 특징으로 하는 트랜지스터 제조 방법.
  9. 제7항에 있어서,
    상기 활성 영역에서의 변형을 국부적으로 변경하기 위해서 상기 하나 이상의 트랜지스터들을 형성할 때에 적어도 하나의 추가적인 변형 유발 매커니즘을 제공하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  10. 제9항에 있어서,
    상기 적어도 하나의 추가적인 변형 유발 매커니즘을 제공하는 단계는,
    상기 하나 이상의 트랜지스터들 위에 변형 유발 유전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  11. 변형된 채널 영역을 가지는 트랜지스터를 제조하는 방법으로서,
    변형된 실리콘 함유층 내에 격리 트렌치를 형성함으로써 상기 변형된 실리콘 함유층에 활성 영역을 정의하는 단계;
    상기 활성 영역의 일부분을 산화시키고 그리고 상기 산화된 일부분을 제거함으로써, 상기 격리 트렌치를 형성한 후에 감소된 변형을 가지는 상기 활성 영역의 일부분을 제거하는 단계; 그리고
    상기 활성 영역 내 및 상기 활성 영역 위에 트랜지스터를 형성하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  12. 제11항에 있어서,
    상기 활성영역의 상기 일부분을 산화시키기 이전에 상기 격리 트렌치를 희생 물질로 충전하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  13. 제12항에 있어서,
    상기 산화된 일부분을 제거할 때 상기 희생 물질의 적어도 일부를 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  14. 제11항에 있어서,
    감소된 변형을 가지는 상기 활성 영역의 일부분을 제거한 후에 상기 격리 트렌치를 절연 물질로 충전하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  15. 제14항에 있어서,
    상기 활성 영역 내에 변형 요소를 유발하도록 상기 격리 트렌치가 충전되는 것을 특징으로 하는 트랜지스터 제조 방법.
  16. 제14항에 있어서,
    상기 격리 트렌치를 절연 물질로 충전하는 단계는,
    제 1 유전층과 제 2 유전층을 증착하는 단계를 포함하며, 상기 제 2 유전층은 상기 절연 트렌치를 완전히 충전하는 것을 특징으로 하는 트랜지스터 제조 방법.
  17. 제16항에 있어서,
    상기 제 1 유전층과 제 2 유전층을 증착하는 단계 이후에, 상기 제 1 유전층을 정지층으로 이용하는 화학적 기계적 평탄화 공정을 수행함에 의해서 상기 제 2 유전층의 초과 물질(excess material)을 제거하는 단계
    를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  18. 변형된 트랜지스터들을 위한 기판 형성 방법으로서,
    2축 변형을 가지는 반도체 층을 포함하는 기판을 제공하는 단계 -상기 반도체 층은 초기 두께를 가지며-; 및
    복수의 활성 영역들을 제공하는 트렌치 격리 구조들을 형성하기 위해 상기 반도체 층이 공정처리되는 때에 야기되는 변형 이완 효과에 대하여 변형 레벨을 조절하도록 상기 반도체 층의 적어도 일부분에서 상기 초기 두께를 감소시키는 단계
    를 포함하며,
    상기 초기 두께를 감소시키는 단계는,
    상기 반도체 층의 상기 적어도 일부분을 산화시키고 그리고 상기 반도체 층의 산화된 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 기판 형성 방법.
  19. 제18항에 있어서,
    상기 트렌치 격리 구조를 위해 격리 트렌치를 형성하도록 상기 반도체 층을 패터닝하는 단계를 더 포함하며, 상기 반도체 층은 상기 초기 두께를 감소시키기 이전에 패터닝되는 것을 특징으로 하는 기판 형성 방법.
  20. 제18항에 있어서,
    상기 초기 두께는 상기 반도체 층을 공정처리하기 전에 감소되는 것을 특징으로 하는 기판 형성 방법.
  21. 제18항에 있어서,
    상기 반도체 층의 적어도 일부분에서 초기 두께를 감소시키는 단계는,
    상기 반도체 층의 제 2 부분에서는 상기 초기 두께를 유지하면서 상기 반도체 층의 제 1 부분에서는 상기 초기 두께를 선택적으로 감소시키는 것을 포함하는 것을 특징으로 하는 기판 형성 방법.
  22. 제18항에 있어서,
    상기 2축 변형은 인장 변형인 것을 특징으로 하는 기판 형성 방법.
  23. 제18항에 있어서,
    상기 반도체 층은 절연 물질 위에 제공되는 것을 특징으로 하는 기판 형성 방법.
  24. 변형된 채널 영역을 가지는 트랜지스터를 제조하는 방법으로서,
    변형된 실리콘 함유층 내에 격리 트렌치를 형성함으로써 상기 변형된 실리콘 함유층에 활성 영역을 정의하는 단계;
    상기 격리 트렌치를 형성한 후에, 상기 활성 영역의 감소된 변형을 갖는 일부분을 제거하는 단계;
    상기 활성 영역 내 및 상기 활성 영역 위에 트랜지스터를 형성하는 단계;
    상기 활성 영역의 감소된 변형을 갖는 물질을 제거한 후에, 절연 물질로 상기 격리 트렌치를 충전하는 단계 -상기 격리 트렌치를 절연 물질로 충전하는 단계는 제 1 유전층과 제 2 유전층을 증착하는 단계를 포함하고, 상기 제 2 유전층은 상기 격리 트렌치를 완전히 충전하며-; 및
    상기 제 1 유전층을 정지층으로 이용하는 화학적 기계적 평탄화 공정을 수행함에 의해서 상기 제 2 유전층의 초과 물질(excess material)을 제거하는 단계
    를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  25. 삭제
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