CN102239547A - 用于以厚度降低的有源层形成应变晶体管的结构应变基板 - Google Patents

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Abstract

在应变SOI(silicon on insulator；绝缘体上硅)半导体层中，可选择适当降低工作区的目标高度以减少通常发生于沟槽隔离结构图案化期间的应力松弛，从而使晶体管元件能够形成于该高度降低之工作区上，其中，该工作区仍可包括大部分的初始应变分量。该高度降低之工作区可方便地用于形成全耗尽型场效应晶体管。

Description

用于以厚度降低的有源层形成应变晶体管的结构应变基板
技术领域
一般而言，本发明涉及集成电路的制造，尤其涉及使用例如全局性应变硅基板等应力诱导源制造具有应变沟道区的晶体管，以增强MOS晶体管的沟道区中的载流子迁移率。
背景技术
一般而言，目前采用多种工艺技术来制造集成电路，其中，对于微处理器、储存芯片等复杂电路，CMOS技术因其在运行速度和/或功耗和/或成本效益方面的优越特性而成为当前最有前景的技术之一。在使用CMOS技术生产复杂集成电路的过程中，可在包括结晶半导体层的基板上形成数百万个晶体管，亦即n沟道晶体管和p沟道晶体管。MOS晶体管，不论是n沟道晶体管还是p沟道晶体管，都包括所谓的pn结(pn-junction)，其由高掺杂的源漏区与位于该源漏区之间经反向掺杂或弱掺杂的(inversely or weakly doped)沟道区之间的介面形成。沟道区的电导率，亦即导电沟道的驱动电流能力，是由栅极电极控制，该栅极电极与沟道区接近并通过薄绝缘层与该沟道区隔离。因在该栅极电极施加适当的控制电压而形成导电沟道时，该沟道区的电导率取决于掺杂浓度、多数载流子的迁移率以及-给定该沟道区沿晶体管宽度方向的延伸程度-源漏区之间的距离，亦称为沟道长度。因此，沟道区的电导率是决定MOS晶体管性能的主要因素。因此，降低沟道长度-以及与其关联的沟道电阻率的降低-是实现集成电路的运行速度增加的重要设计标准。
不过，晶体管尺寸的不断缩小牵涉与其关联的多个问题，例如降低了沟道的可控性，亦称为短沟道效应(short channel effect)。必须解决这些问题以避免过度抵消不断降低MOS晶体管的沟道长度所带来的优点。例如，随着栅极长度的降低，必须降低栅极绝缘层的厚度，该栅极绝缘层通常由基于氧化物的电介质构成，其中，该栅极电介质之厚度的降低可导致漏电流增加，因此基于氧化物的栅极绝缘层的厚度被限制在约1纳米至2纳米。因此，关键尺寸亦即晶体管的栅极长度的不断缩小需要调整并开发高度复杂工艺技术，从而例如在将基于氧化物的电介质尺寸推向容许漏电流的极限的同时补偿短沟道效应。因此，业界已提出针对特定的沟道长度藉由增加沟道区中的载流子迁移率来增强晶体管元件的沟道电导率，从而有可能使性能提升与降低栅极长度的技术节点推进相当，同时避免或至少延缓与器件尺寸相关的工艺调整所遇到的诸多问题。
增加载流子迁移率的一个有效机制是改变沟道区中的晶格结构，例如藉由在沟道区附近形成拉伸或压缩应力从而在沟道区中产生相应的应变，进而导致电子和空穴的迁移率发生改变。例如，针对标准晶向，沿该沟道长度方向在沟道区中形成单轴拉伸应变可增加电子的迁移率，其可直接转化为电导率的相应增加。另一方面，针对上述相同组态，在沟道区中的单轴压缩应变可增加空穴的迁移率，从而有可能增强p型晶体管的性能。在集成电路制造中引入应力或应变工程为下一代器件开辟了一条极有前景的途径，因为应变硅可被视为“新”型半导体材料，其能够制造快速强大的半导体器件而无需昂贵的半导体材料，同时还可使用许多成熟的制造技术。
在一些方法中，使用由永久覆盖层、间隙壁元件等形成的外部应力以在沟道区内形成期望的应变。尽管这是一种有前景的方法，但藉由施加特定的外部应力而在沟道区中形成应变的工艺取决于接触层、间隙壁等提供的外部应力进入沟道区以在其中形成期望应变的应力转移机制的效率。因此，对于不同的晶体管类型必须提供不同的应力覆盖层，其可导致多个额外的工艺步骤，其中，尤其任意额外的光刻步骤可显著影响总体的生产成本。另外，应力诱导材料(尤其是其内应力(intrinsic stress))的量不会无需显著设计变更而任意增加。例如，目前将形成于n沟道晶体管上方的介电层之相应部分中的拉伸应力程度限制在约1.5GPa(Giga Pascale；吉帕)，而在相邻晶体管元件之间距缩小的高密度器件区构成的复杂晶体管几何中必须降低拉伸应力材料的量，因此需要新开发相关沉积技术以基于应力覆盖层进一步提升n沟道晶体管的性能。另一方面，当前成熟的技术可为p沟道晶体管提供明显较高的压缩应力水平，从而在NMOS晶体管和PMOS晶体管的性能提升方面产生不均衡。
在另一种方法中，在中间制造阶段，可邻近栅极电极形成基本非晶化区(substantially amorphized region)，接着在该晶体管区域上方形成有刚性层(rigid layer)的情况下使该非晶化区再结晶。在再结晶该晶格的退火工艺中，在由覆盖层产生的应力条件下会发生晶体生长并导致形成拉伸应变晶体。再结晶之后可移除牺牲应力层，其中，还可在该再生长的晶格部分中“保存”一定量的应变。通常将该效果称为应力记忆(stress memorization)。尽管该机制为提升n沟道晶体管的性能提供了有前景的技术，但由于精确的机制尚不清楚，因此难以实行高度控制的应用。
在另一些方法中，可在源漏区内提供应变诱导半导体合金，其可对沟道区施加特定类型的应力从而在该沟道区中诱发期望类型的应变。例如，为此目的经常可使用硅/锗合金，以在例如p沟道晶体管的相邻沟道区中获得压缩应力分量，从而增加该相应p沟道中的空穴迁移率。在复杂应用中，可将两个或更多上述特定的应变诱导机制结合，以进一步增强相应沟道区中所获得的总体应变。不过，由于可在所考虑的晶体管元件的相应工作区中及上方诱发应变，因此可将该些应变诱导机制看作“局部性”机制，其中，沟道区中最终获得的应变分量显著取决于总体的器件尺寸。亦即，该些局部性应变诱导机制通常依赖于经由其他器件组成部分(例如栅极电极、形成该栅极电极的侧壁上的间隙壁元件、源漏区的横向尺寸等)的应力转移能力。由于器件尺寸的降低通常导致相应应变诱导机制的超比例降低(over-proportionalreduction)，因此沟道区中应变的大小显著依赖于所考虑的技术。例如，经常可使用介电覆盖层(例如接触蚀刻停止层)产生应变，其中，与沉积相关的约束因素限制了相应介电材料之内应力的量，而与此同时，降低器件尺寸(例如降低两个相邻晶体管元件之间的间隔)时需要显著降低层厚，因而导致最终获得的应变分量降低。因此，由局部性应变诱导机制提供的沟道区中的应变大小通常为几百兆帕(MPa)，而进一步降低器件尺寸时难以进一步增加该应变值。
因此，业界将越来越将注意力集中在其他机制上，其中，可以全局性的方式(亦即在晶圆级(wafer level)上)产生较高程度的应变，以在全局性应变半导体材料中形成晶体管元件的相应工作区，从而在相应沟道区中提供“直接的”应变分量。例如，可在适当设计的“缓冲层”上外延生长硅材料，从而获得应变硅层。例如，具有基本自然的晶格常数的硅/锗缓冲层可用于在其上形成应变硅层，该应变硅层可具有1GPa或更高的拉伸双轴应变，取决于该缓冲层与应变硅层之间的晶格失配。例如，锗原子百分比约20的基本松弛的硅/锗层可使相应外延生长的硅材料的拉伸双轴应变达1.3GPa，其显著高于藉由上述局部性应变诱导机制所获得的应变水平。可藉由复杂晶圆接合技术基于SOI(silicon on insulator；绝缘体上硅)架构而有效形成全局性应变硅层。亦即，应变硅层可基于如上所述的适当设计之缓冲层形成，该相应硅层可接合至载体晶圆，其中，该载体晶圆上形成有二氧化硅层。将该应变硅层接合至载体晶圆后，可藉由纳入适当的种类(例如氢、氦等)分割该半导体层，其中，可因该应变硅材料在载体晶圆材料上的黏附性而基本保持上述生成的应变。因此，全局性应变硅层还可设于需要SOI架构的应用中，至少在性能驱动晶体管元件中。尽管提供全局性应变硅层被认为是例如基于SOI架构形成高度应变晶体管元件的有前景的方法，但该硅层的初始高应变分量似乎可能大大降低，尤其是对于高度缩小的晶体管尺寸。尤其沟槽隔离结构的设置是导致硅层中全局性应变分量降低的重要因素，从而导致全局性应变硅层的方法在复杂应用中不受欢迎。
鉴于上述情况，本发明涉及基于全局性应变半导体材料形成半导体基板，同时避免或至少减轻上述一个或多个问题之影响的技术。
发明内容
一般而言，本发明涉及提供复杂半导体基板及在其上形成各晶体管元件的技术，其中，在形成沟槽隔离结构后，藉由在半导体材料中提供较高的全局性应变分量可形成有效的应变诱导机制，从而能够基于全局性应变半导体材料进一步缩小器件尺寸，同时在使半导体层中的应变大小适应于形成该相应沟槽隔离结构的图案化技术之特性时具有增强的灵活性。应变半导体材料的初始厚度与由沟槽隔离结构定义的工作区的横向尺寸之间密切相关。在该应变半导体材料的厚度为特定的较大值的情况下，降低该工作区的横向尺寸可显著增加应变松弛的程度。因此，在进一步缩小器件尺寸时，其可对应缩小该工作区的横向尺寸，可观察到该工作区及该沟道区中可用应变分量的相应减少。另一方面，在进一步缩小器件尺寸时，降低该应变材料的厚度使该全局性应变分量的降低不太明显，甚至可导致形成基本恒定的应变分量而不论工作区的横向尺寸。因此，本发明所提供的技术可使应变半导体材料的层厚适应形成沟槽隔离结构的图案化工艺的特性，从而能够执行有效的总体工艺流，以针对特定的初始层厚度基于较薄的半导体层形成复杂晶体管元件。因此，可使用相同类型的初始应变半导体晶圆，同时藉由适当考虑例如形成隔离沟槽期间该初始应变半导体材料的图案化效果而能够获得较高的应变分量。
这里所揭露的一种方法包括在基板上方提供含硅半导体层，其中，该含硅半导体层具有内部双轴应变。该方法还包括在该含硅半导体层中形成隔离沟槽，以及降低该含硅半导体层的厚度。此外，使用绝缘材料填充该隔离沟槽。
这里所揭露的另一种方法包括在应变含硅层中形成隔离沟槽，从而在该应变含硅层中定义工作区。该方法还包括在形成该隔离沟槽后，移除该工作区中应变降低的材料。最后，该方法包括在该工作区中及上方形成晶体管。
这里所揭露的另一种方法涉及基板的制造，以在该基板中形成应变晶体管器件。该方法包括提供基板，其包括具有双轴应变的半导体层，其中，该半导体层具有初始厚度。另外，该方法包括降低该半导体层之至少其中一部分中的该初始厚度，以针对因加工该半导体层形成沟槽隔离结构从而提供多个工作区而引起的应变松弛效果调整应变水平。
附图说明
本发明的其他实施例由所附的权利要求书定义，并藉由下面参照附图所作的详细说明而变得更加清楚。
图1a显示用以基于SOI架构形成复杂晶体管元件之基板的剖视图，其中，在提供浅沟槽隔离以定义工作区时会降低半导体层的初始应变。
图1b显示针对工作区的不同厚度值，工作区的横向尺寸与应变分量的相关图。
图1c至1f显示用以形成包括全局性应变半导体层之半导体器件的基板，可依据本发明实施例依据特定的目标高度降低该半导体层的厚度。
图1g至1n显示依据本发明另一些实施例基于主动区中的全局性应变半导体层形成复杂SOI晶体管(例如全耗尽型晶体管)的不同制造阶段中半导体器件的剖视图。
图1o至1q显示依据本发明另一些实施例在设置各隔离沟槽后形成具有不同厚度以及不同应变水平的工作区的不同制造阶段中半导体器件的剖视图。
具体实施方式
详细说明
尽管本发明藉由参照下面的详细说明以及附图所描述之实施例来说明，但应当理解，该详细说明及附图并非意图将发明主题限制于这里所揭露的特定实施例。相反地，所述实施例仅示例本发明的各种实施方式，本发明的范围由所附权利要求书定义。
一般而言，本发明涉及基于全局性应变半导体材料形成复杂晶体管元件的技术，该全局性应变半导体材料例如设于嵌埋绝缘层上，其中，藉由适当调整该晶体管器件之工作区的至少其中一部分中该半导体材料的厚度，可在不同的工艺步骤期间(例如形成浅沟槽隔离结构期间)保留较大部分的初始应变分量。为此目的，可在例如图案化相应隔离沟槽之前或之后，移除该全局性应变半导体材料的特定部分，以“抵消”该初始应变半导体材料的上半部分中的相应应变松弛，从而至少保持大部分的初始应变分量。例如，鉴于同时调整复杂晶体管的工作区的厚度，因此可使应变水平降低之半导体材料的相应移除具体适应于器件要求及工艺要求，例如全耗尽型场效应晶体管要求剩余的有源半导体材料的厚度为几纳米。在其他情况下，可藉由提供不同的高度来调整工作区中所需的基本应变分量，从而提供有效的技术以调整相应晶体管元件的总体性能。松弛半导体材料的相应移除可建立于可控工艺的基础上，例如基于氧化工艺并伴随后续的高选择性蚀刻技术，从而能够基于该全局性应变基板材料的特定初始组态灵敏地调整工作区的厚度以及最终保留的全局性应变分量。因此，本发明提供高度可扩展性的应变诱导机制，该应变诱导机制以全局性应变半导体材料为基础，例如SOI层，其形成于经适当调整的以例如硅/锗、硅/锗/锡、硅/碳等为基础的缓冲材料以适当调整应变的初始类型及大小。
下面参照附图详细描述实施例。
图1a显示基板100，其将被用于基于由沟槽隔离结构定义的工作区形成先进晶体管元件，例如SOI晶体管。为此目的，基板100可包括载体材料101，其代表任意适当的材料以在该基板100上形成半导体层103，例如硅层等。例如，载体材料101可代表半导体材料，例如SOI组态中经常使用的硅材料。此外，基板100可包括绝缘层102，也称作绝缘埋层，通常由二氧化硅材料构成。不过，应当了解，绝缘层102可包括其他介电材料例如氮化硅、氮氧化硅等。另外，基板100可包括隔离结构104，其形成于半导体层103中以定义相应的工作区103a。如果将基板100用于生产半导体器件，例如需要先进晶体管元件的集成电路，则可将工作区103a理解为可在其中及上方形成晶体管元件的区域。如前所述，工作区103a可呈现特定类型的应变，该应变可在工作区103a内沿横向和/或纵向方向局部性变动，取决于工作区103a的横向尺寸。例如，横向方向103l即工作区103a的长度，而纵向延伸103h即工作区103a的高度。横向尺寸103l基本是由如前所述的即将基于基板100形成的半导体器件的总体设计规则所确定。另一方面，高度103h基本由其他约束因素确定，例如形成全局性应变半导体层(例如层103)的相应工艺的能力，层103通常可由上述工艺技术实现，该工艺技术可于专门设计的设施中执行，然后继续后续加工，例如依据总体器件要求形成浅沟槽隔离104的半导体设施提供相应的基板作为“原材料”。因此，可能难以实现半导体层103的初始高度103h的灵活调整，尤其是对于复杂半导体器件的制造中快速变化的需求。
在基板100的工艺加工期间，通常可使用成熟的工艺技术，以形成隔离沟槽并使用适当的绝缘材料例如二氧化硅、氮化硅等填充该沟槽，从而提供沟槽隔离结构104。工作区103a的设计规则可能要求特定的长度103l，其可导致相应程度的应变松弛，该应变松弛甚至在工作区103a内沿横向和纵向变化。亦即，在蚀刻相应的隔离沟槽后，可在工作区103a的表面区域及侧壁处观察到显著的应变松弛，其中，对于特定的初始高度103h，该相应的应变松弛效果的程度及纵向延伸取决于长度103l。
图1b显示针对不同的初始高度值103h在特定高度例如工作区103a的表面下方约2纳米处测得的相应应力以及应变与长度103l之间的相关图。例如，图1b中的曲线A显示针对初始高度为100纳米的相应相关性。从图1b可看出，在长度103l约为1微米及以下时可观察到显著的应力松弛，因此表明基于100纳米的初始高度的相应应变诱导机制对于先进晶体管元件缺乏吸引力。曲线B显示针对初始高度为30纳米的相关性，由此可观察到应变松弛不太明显。类似地，曲线B、C、D分别代表针对初始高度为15纳米、10纳米和5纳米的情况，其中，工作区103a的长度范围在2.5微米至0.5微米之间时应力基本恒定。因此，当高度103h与长度103l的高宽比值低时，可保留初始应变分量，从而为即将形成于具有低的高宽比值的工作区103a中及上方的相应晶体管元件提供有效的应变诱导机制。因此，至少部分地在基板100内，可依据器件及工艺要求基于初始获得的“原基板(raw substrate)”调整高度103h，以至少部分提供相应的有效应变诱导机制，下面将参照图1c至1q进行详细描述。
图1c显示处于早期制造阶段中的基板100，其中，半导体层103具有例如100纳米及以上的初始厚度。另外，半导体层103中可存在特定类型及大小的应变103s。例如，应变分量103s可代表双轴拉伸应力，其可藉由基于硅/锗合金形成半导体层103而实现，如前所述。在其他情况下，应变103s可代表双轴压缩应变，其可藉由使用与半导体层103的基本材料，例如硅，相比具有较低晶格常数的缓冲层而实现。
图1d显示在确定半导体层103的目标高度103t后的基板100，该目标高度用以在形成相应隔离结构例如图1a中所示的结构104后获得特定大小的应变103s。在所示实施例中，可在实际图案化基板100前定义相应的目标高度103t，其可基于相应的实验实现，其中，可确定应力松弛与工作区的横向尺寸之间的相关性，例如参照图1b所述。因此，可依据半导体层103的初始厚度和应变103s的初始大小及类型选择目标高度103t。
图1e显示处于移除应变半导体层103的材料以获得与目标高度103t相应的剩余层厚之工艺序列105的初始阶段中的基板100。为此目的，在一实施例中，工艺序列105可包括第一工艺105a，其中可获得材料改性(material modification)以在半导体层103中提供改性层(modified layer)部分，该改性层部分可延伸至大体由目标高度103t确定的高度层。在一实施例中，改性工艺105a可代表氧化工艺，其藉由例如使用用以氧化半导体材料(例如硅)的成熟工艺配方而发生于氧化环境中。应当了解，在氧化工艺105a期间，可调整例如环境温度、氧含量、半导体层103之初始材料的组成、其结晶状态等工艺参数，以获得期望的氧化率，从而实现高度可控的改性工艺。由于对于特定系列的工艺参数可高度精确地确定移除率，因此可以高度的工艺一致性获得所需的目标高度103t。在另一些实施例中，可基于湿化学技术例如使用自限(self-limiting)工艺配方的湿化学氧化技术执行工艺105a，从而在获得所需高度103t的过程中提供高度的工艺一致性及精确性。
图1f显示处于工艺序列105之下一阶段中的基板100，在一实施例中，该阶段可包括蚀刻步骤105b，其可基于成熟的选择性蚀刻配方执行。例如，工艺105b中可针对二氧化硅及硅使用高选择性湿化学蚀刻化学。例如，可使用氢氟酸以相对硅材料选择性移除二氧化硅。在其他情况下，蚀刻工艺105b可至少在其初始阶段中包括等离子辅助蚀刻工艺，而在最后阶段可使用高选择性各向同性蚀刻技术，例如湿化学蚀刻技术。因此，可移除初始半导体层103的材料，其可能在获得相应工作区的基板100的后续工艺中经历显著的应力松弛效果。另一方面，残余层103r仍具有基本相同的初始应变分量103s，其甚至可在基板100的后续加工工艺期间保持或者经历不太显著的应力松弛，这取决于目标高度103t以及要形成的工作区的特性。因此，藉由增加残余层103r可建立有效的应变诱导机制，可使其适当适应于即将基于基板100形成的半导体器件的工艺特性及器件特性。
图1g显示依据另一些实施例的基板100，其中在图案化半导体层103后，对半导体层103的高度进行相应调整。为此目的，可在半导体层103上方形成适当的蚀刻掩模106，以使层103部分暴露于蚀刻环境107，从而形成相应的隔离沟槽，随后可使用适当的介电材料填充该隔离沟槽。蚀刻掩膜106可基于成熟的光刻技术形成，而蚀刻工艺107可以现有技术中广为接受的各工艺参数及蚀刻化学为基础。
图1h显示完成蚀刻工艺107以及移除蚀刻掩膜106之后的基板100。因此，可藉由相应的隔离沟槽104t形成工作区103a，如实施例所示，该隔离沟槽可向下延伸至绝缘埋层102。如前所述，形成隔离沟槽104t之后，可能发生显著的应力松弛效果，尤其是在顶面103b上，从而导致应变分量103u显著降低，而在工作区103a的底面仍存在较高的应变分量103t。
图1i显示处于下一制造阶段中的基板100。如图所示，可设置由二氧化硅、氮化硅等构成的牺牲填充材料108以完全填充隔离沟槽104t，其可基于适当的沉积技术例如热活化式或等离子活化式CVD(chemical vapour deposition；化学气相沉积)技术等实现。
图1j显示移除牺牲填充材料108的任意多余材料后的基板100，可藉由任意适当的平坦化技术例如CMP(chemical mechanicalpolishing；化学机械抛光)等实现该移除。
图1k显示移除工作区103a的松弛半导体材料以获得期望目标高度103t的工艺序列105之初始阶段中的基板100。在一实施例中，如上所述，可基于适当选择的工艺参数使用氧化工艺105a。因此，工作区103a的暴露部分可转化为氧化材料，其向下深入至由目标高度103t确定的深度层。另一方面，牺牲填充材料108可大体阻止在工作区103a的侧壁上发生不必要的氧化，以使工作区103a保持由隔离沟槽104t定义的期望长度。为此目的，牺牲填充材料108可由“不可氧化的”材料构成，以使氧材料向工作区103a的蚀刻区内部的扩散显著低于穿过工作区103a的水平部分的扩散。在此意义上，牺牲材料108还可代表氧化材料，因为在此情况下，与水平器件部分相比，可显著抑制深入至工作区103a的蚀刻区的氧扩散。如果需要进一步增强氧扩散的抑制，可提供由例如氮化硅、碳化硅等其他成分构成的牺牲填充材料108。另外，在一些实施例中，氧化工艺105a可基于具有基本自限特性的湿化学配方执行，从而避免在工作区103a的侧壁部分发生不当氧化，其中牺牲填充材料108的材料组成变得不太重要。
图1l显示处于工艺序列105的下一阶段中的基板100，该阶段例如可包括采用选择性蚀刻技术形式的蚀刻工艺105b，如前所述。在一些实施例中，如果牺牲填充材料108具有与工作区103a的被移除部分相似的蚀刻特性，则可在工艺105b中移除牺牲填充材料108。在其他实施例中，如果牺牲填充材料108具有不同的蚀刻行为，则可在独立的蚀刻步骤中移除牺牲填充材料108。例如，牺牲材料108可由氮化硅构成，可基于热磷酸等相对于硅及二氧化硅而选择性移除该牺牲材料108。在此情况下，可基本避免对嵌埋绝缘层102的任何不当蚀刻以及工作区103a中可能发生的的蚀刻不足(under etching)。
图1m显示处于下一制造阶段中的基板100。如图所示，可在工作区103a上方及隔离沟槽104t内形成填充材料109。在所示实施例中，填充材料109可包括例如由氮化硅材料等构成的第一介电材料109a，同时可设置第二介电材料109b以完全填充隔离沟槽104t，其中，第一介电材料和第二介电材料109a、109b在材料组成中的不同有利于增强移除填充材料109之任意多余材料的工艺进一步处理中的可控性。例如，可基于CMP工艺110移除多余材料，其中第一介电材料109a可充当CMP停止层，以提供CMP工艺110的高度一致性。随后，可藉由另一CMP工艺、蚀刻工艺等自工作区103a上方移除第一介电层109a，这取决于总体工艺要求。应当了解，可使填充材料109或至少其一部分(例如第二介电层109b)呈现期望的内应力水平，以适当补偿降低的应变分量，该降低的应变分量通常可在工作区103a的边缘103e处观察到。例如，可适当选择相应的沉积参数以沉积具有期望大小和类型之内应力的多种介电材料。例如，可基于成熟的等离子增强型CVD技术沉积氮化硅，以呈现较高的内部压缩应力水平或拉伸应力水平，其可达两兆帕(GPa)及更高，这取决于内应力的类型。例如，如果工作区103a包括内部双轴拉伸应变分量，则可藉由为填充材料109提供相应的内应力水平来叠加相应的大体为单轴的压缩应变或拉伸应变。亦即，提供内部压缩应力水平可相应增加沿工作区103a的长度方向的拉伸应变分量。另一方面，如果对填充材料109使用相应的拉伸应力分量，则可在工作区103a中诱发相应的压缩应变分量。
因此，移除填充材料109的多余材料后，可形成相应的隔离结构，例如图1a所示的隔离结构104，其中，该隔离结构可封闭具有期望目标高度103t的工作区103a，从而封闭较高的剩余应变分量103v。
图1n显示处于下一制造阶段中的基板100，其中，一个或多个晶体管元件150可形成于工作区103a中及上方，作为例如CPU形式的复杂集成电路、存储器电路、专用集成电路等半导体器件的一部分。例如，晶体管150可包括形成于沟道区153上方的栅极电极结构151，其中，沟道区153可被源漏区152侧向封闭。剩余应变分量103v可增加沟道区153的载流子迁移率，从而增强晶体管150的总体性能，如前所述。另外，工作区103a可由沟槽隔离结构104封闭，如前所述。另外，在一些实施例中，可另外提供一个或多个应变诱导机制，例如局部性应变诱导机制，如前所述。例如，可在晶体管150上方设置例如由氮化硅等构成的高应力介电覆盖层154，其中，该内应力水平有助于进一步增强沟道区153中的总体应变分量。在其他实施例中，可提供另外的应变诱导机制作为替代或附加，例如可在邻近沟道区153的工作区103a的其中一部分中嵌入半导体合金例如硅/锗合金、硅/碳合金等，以进一步诱发相应应变，如前所述。
晶体管150可依据成熟的工艺技术以基板100为基础形成，其中，例如针对在源漏区152形成期望的掺杂分布，可考虑降低目标高度103t。如前所述，因工作区103的高度降低，晶体管150可代表全耗尽型场效应晶体管，其在开关速度等方面的优点使其适用于性能驱动集成电路。因此，藉由例如适当选择目标高度103t以保持较高的应变分量并符合全耗尽型晶体管元件的要求，可使剩余应变分量103v提供的应变诱导机制适用于复杂SOI架构，同时使该应变诱导机制适应相应器件和工艺要求的灵活性增强。
图1o显示依据另一些实施例的基板100，其中，可以局部选择性的方式移除工作区的材料。如图所示，基板可包括使用适当的填充材料108填充的隔离沟槽104t。在所示实施例中，隔离沟槽104t隔离工作区103c、103d，工作区103c、103d可具有不同的目标高度。在所示实施例中，可假定工作区103c保持初始厚度，同时依据特定的目标高度降低工作区103d的厚度。为此目的，可在工作区103c及103d上方形成覆盖层112，同时蚀刻掩模111可覆盖工作区103c。覆盖层112和蚀刻掩模111可基于成熟的工艺技术形成，包括沉积适当的材料，例如氮化硅、二氧化硅等，接着执行光刻工艺以提供例如由抗蚀剂材料等构成的蚀刻掩模111。可使用选择性蚀刻技术基于蚀刻掩模111移除覆盖层112的暴露部分。该选择性蚀刻技术可针对多种介电材料使用多种已知配方。
图1p显示经上述工艺序列并移除蚀刻掩模111后的基板100。此外，基板100可暴露于氧化工艺105a，以在暴露的工作区103d中形成氧化材料，同时牺牲材料108及覆盖层112可防止工作区103c氧化，从而可移除工作区103d的松弛材料直至达到特定的目标高度103t。
图1q显示处于下一制造阶段中的基板100。如图所示，可移除工作区103d的氧化部分以及填充材料108及覆盖层112，其可基于成熟的蚀刻配方实现，取决于不同元件的材料成分。例如，牺牲填充材料108可由氮化硅材料构成，覆盖层112也可由氮化硅材料构成。因此，可基于成熟的湿化学蚀刻化学移除工作区103d的氧化部分，如前所述。随后，可执行选择性外延生长工艺113以增加工作区103d的层厚，同时在该选择性外延生长工艺期间基本保持工作区103d中的应变分量。覆盖层112可充当生长掩模以维持工作区103c的状态。随后，可基于适当的选择性蚀刻技术移除覆盖层112，从而提供高度大致相同的工作区103c和103d，同时获得不同的应变状态。因此，可在工作区103c中及上方形成需要低应变分量的晶体管元件，同时可在工作区103d中及上方形成性能驱动晶体管元件。在此情况下，可因工作区103d中增加的应变分量与工作区103d、103c的相应高度之间“脱钩(decoupling)”而增加设计的灵活性程度。
因此，本发明提供形成基板及相应半导体器件的技术，其中，可适当降低工作区的高度以至少暂时保留全局性应变半导体材料中较大部分的初始应变分量，从而提供额外的有效应变诱导机制，其可与额外的局部性应变诱导机制相结合。在一些实施例中，可在形成隔离沟槽后降低工作区的高度，其中，可在形成该沟槽隔离结构的工艺序列中有效实施应变松弛材料的移除，从而避免不当地增加总体工艺的复杂性。在一些实施例中，降低高度的工作区可用于形成全耗尽型晶体管元件。
在阅读说明书后，本领域的技术人员可容易地对本发明作进一步的修改和变更。因此，说明书仅为说明性质，目的在于教导本领域的技术人员执行本发明的一般方式。应当理解，所示方式应当被视作当前的优选实施例。

Claims (25)

1.一种方法，包括：
在基板上方设置含硅半导体层，该含硅半导体层具有内部双轴应变；
在该含硅半导体层中形成隔离沟槽；
降低该含硅半导体层的厚度；以及
使用绝缘材料填充该隔离沟槽。
2.如权利要求1所述的方法，其中，在形成该隔离沟槽后降低该含硅半导体层的厚度。
3.如权利要求1所述的方法，在降低该含硅半导体层的厚度之前，还包括使用牺牲材料填充该隔离沟槽。
4.如权利要求3所述的方法，其中，降低该含硅半导体层的厚度包括在该牺牲材料存在的情况下氧化该含硅半导体层的其中一部分以及移除该氧化部分。
5.如权利要求4所述的方法，其中，通过执行选择性蚀刻工艺移除该氧化部分。
6.如权利要求1所述的方法，其中，使用绝缘材料填充该隔离沟槽包括沉积第一介电层，在该第一介电层上沉积第二介电层，以及执行平坦化工艺以自该第一介电层上方移除该第二介电层。
7.如权利要求1所述的方法，其中，该隔离结构延伸至嵌埋绝缘层。
8.如权利要求1所述的方法，还包括在由该隔离沟槽定义的工作区中及上方形成一个或多个晶体管元件。
9.如权利要求8所述的方法，在形成该一个或多个晶体管时，还包括提供至少另一应变诱导机制，以局部性改变该工作区中的应变。
10.如权利要求9所述的方法，其中，提供至少另一应变诱导机制包括在该一个或多个晶体管上方形成应变诱导介电层。
11.如权利要求8所述的方法，其中，填充该隔离沟槽以在该工作区中诱发应变分量。
12.一种方法，包括：
在应变含硅层中形成隔离沟槽，从而在该应变含硅层中定义工作区；
形成该隔离沟槽后移除该工作区中应变降低的部分；以及
在该工作区中及上方形成晶体管。
13.如权利要求12所述的方法，其中，移除该工作区中应变降低的该部分包括氧化该工作区的其中一部分以及移除该氧化部分。
14.如权利要求13所述的方法，在氧化该工作区的该部分之前，还包括使用牺牲材料填充该隔离沟槽。
15.如权利要求14所述的方法，在移除该氧化部分时，还包括移除该牺牲材料的至少其中一部分。
16.如权利要求12所述的方法，在移除该工作区中应变降低的材料后，还包括使用绝缘材料填充该隔离沟槽。
17.如权利要求16所述的方法，其中，使用绝缘材料填充该隔离沟槽包括沉积第一介电层和第二介电层，其中，该第二介电层完全填充该隔离沟槽。
18.如权利要求17所述的方法，还包括使用该第一介电层作为停止层以执行化学机械平坦化工艺，从而移除该第二介电层的多余材料。
19.如权利要求16所述的方法，其中，填充该隔离沟槽以在该工作区中诱发应变分量。
20.一种形成应变晶体管器件的基板的方法，该方法包括：
提供基板，其包括具有双轴应变的半导体层，该半导体层具有初始厚度；以及
降低该半导体层的至少其中一部分中的该初始厚度，以针对因在加工该半导体层形成沟槽隔离结构从而提供多个工作区时引起的应变松弛效果调整应变水平。
21.如权利要求20所述的方法，还包括图案化该半导体层以形成该沟槽隔离结构的隔离沟槽，其中，在降低该初始厚度之前图案化该半导体层。
22.如权利要求20所述的方法，其中，在加工该半导体层之前降低该初始厚度。
23.如权利要求20所述的方法，其中，降低该半导体层的至少其中一部分的该初始厚度包括在第一部分中选择性降低该初始厚度，同时大致保持该半导体层的第二部分中的该初始厚度。
24.如权利要求20所述的方法，其中，该双轴应变为拉伸应变。
25.如权利要求20所述的方法，其中，该半导体层设于绝缘材料上。
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