DE102008044983A1 - Strukturiertes verformtes Substrat zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht - Google Patents

Strukturiertes verformtes Substrat zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht Download PDF

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Abstract

In einer verformten SOI-Halbleiterschicht wird die Verspannungsrelaxation, die typischerweise während der Strukturierung von Grabenisolationsstrukturen auftritt, verringert, indem eine geeignete geringere Sollhöhe der aktiven Gebiete ausgewählt wird, wodurch die Herstellung von Transistorelementen auf den aktiven Gebieten mit reduzierter Höhe ermöglicht wird, die dennoch eine signifikante Größe der anfänglichen Verformungskomponente besitzen. Die aktiven Gebiete mit reduzierter Höhe können vorteilhafterweise für die Herstellung vollständig verarmter Feldeffekttransistoren eingesetzt werden.

Description

  • Gebiet der vorliegenden Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung das Gebiet integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von verspannungsinduzierenden Quellen, etwa global verformte Siliziumsubstrate und dergleichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden gegenwärtig eine Vielzahl von Prozesstechnologien eingesetzt, um integrierte Schaltungen herzustellen, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie einen der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine vorgegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, der das Leistungsverhalten von MOS-Transistoren bestimmt. Da her ist die Verringerung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, etwa eine geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren erreicht werden. Z. B. muss die Dicke der Gateisolationsschicht, typischerweise ein Dielektrikum auf Oxidbasis, das kleiner werden der Gatelänge verringert werden, wobei eine geringere Dicke des Gatedielektrikums zu größeren Leckströmen führt, wodurch Beschränkungen für die Gateisolationsschichten auf Oxidbasis bei ungefähr 1 bis 2 nm entstehen. Somit macht es die ständige Verringerung der Größen der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erforderlich, das Anpassungen äußerst komplexer Prozesstechniken erfolgen oder möglicherweise Neuentwicklungen durchzuführen sind, um beispielsweise die Kurzkanaleffekte zu kompensieren, wobei die Gatedielektrika auf Oxidbasis aktuelle die Grenzen im Hinblick auf tolerierbare Leckströme erreicht haben. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente auch zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu Technologiestandards, die geringeren Gatelängen entsprechen würden, wobei viele der Probleme vermieden oder zumindest zeitlich verschoben werden, die bei den Prozessanpassungen angetroffen werden, die mit der Bauteilgrößenreduzierung verknüpft sind.
  • Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise wird durch das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung für eine standardmäßige Kristallorientierung die Beweglichkeit von Elektronen erhöht, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits kann eine uniaxiale kompressive Verformung in dem Kanalgebiet für die gleiche Konfiguration wie zuvor die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungstechnologien in den Fertigungsablauf integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelement ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei dennoch viele gut etablierte Fertigungstechniken weiterhin eingesetzt werden können.
  • In einigen Vorgehensweisen wird eine externe Verspannung erzeugt, indem beispielsweise permanente Deckschichten, Abstandshalterelemente und dergleichen in dem Versuch verwendet werden, eine gewünschte Verformung in dem Kanalgebiet hervorzurufen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung von der Effizienz des Verspannungsübertragungsmechanismus für die externe Verspannung an das Kanalgebiet zu erzeugen der gewünschten Verformung darin ab, wie dies beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen bewerkstelligt wird. Somit müssen für unterschiedliche Transistorarten unterschiedlich verspannte Deckschichten vorgesehen werden, was zu einer Vielzahl zusätzlicher Prozessschritte führt, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den gesamten Produktionskosten beitragen. Ferner kann die Menge des verspannungsinduzierenden Materials und insbesondere dessen innere Verspannung nicht in beliebiger Weise erhöht werden, ohne dass nicht wesentliche Entwurfsänderungen erforderlich sind. Beispielsweise ist der Grad an Zugverspannung in entsprechenden Bereichen der dielektrischen Schicht, die über einem n-Kanaltransistor ausgebildet ist, gegenwärtig auf ungefähr 1,5 GPa (Gigapascal) beschränkt, während die Menge des zugverspannten Materials in anspruchsvollen Transistorgeometrien, die geringe Abstände zu benachbarten Transistorelementen in Bauteilbereichen mit hoher Packungsdichte beinhalten, zu beschränken ist, so dass Neuentwicklungen für entsprechende Abscheidetechniken für eine weitere Leistungssteigerung von n-Kanaltransistoren auf der Grundlage verspannter Deckschichten erforderlich sind. Andererseits können deutliche höhere kompressive Verspannungspegel für p-Kanaltransistoren durch gegenwärtig etablierte Techniken bereitgestellt werden, wodurch ein Ungleichgewicht im Hinblick auf das Verbessern des Leistungsverhaltens von NMOS-Transistoren und PMOS-Transistoren geschaffen wird. In einem weiteren Ansatz wird ein im Wesentlichen amorphisiertes Gebiet benachbart zu der Gateelektrode in einer Zwischenfertigungsphase geschaffen, das dann in Anwesenheit einer steifen Schicht rekristallisiert wird, wobei die Schicht über dem Transistorbereich ausgebildet ist. Während des Ausheizprozesses zum Rekristallisieren des Gitters findet das Aufwachsen des Kristalls unter verspannten Bedingungen, die durch die Deckschicht hervorgerufen werden, statt und dies führt zu einem zugverformten Kristall. Nach der Rekristallisierung wird die Opferverspannungsschicht entfernt, wobei dennoch eine gewisse Größe der Verformung in dem wieder aufgewachsenen Gitterbereich „konserviert” wird. Dieser Effekt wird im Allgemeinen als Verspannungsgedächtnis bezeichnet. Obwohl dieser Mechanismus eine vielversprechende Technik zur Verbesserung des Leistungsverhaltens von n-Kanaltransistoren bietet, ist eine gut gesteuerte Anwendung notwendig, da der exakte Mechanismus noch nicht verstanden ist.
  • In anderen Vorgehensweisen wird eine verformungsinduzierende Halbleiterlegierung in den Drain- und Sourcegebieten vorgesehen, die eine spezifizierte Art an Verspannung auf das Kanalgebiet ausübt, um damit eine gewünschte Art an Verformung darin hervorzurufen. Beispielsweise wird eine Silizium/Germanium-Legierung häufig für diesen Zweck eingesetzt, um eine kompressive Verspannungskomponente in dem benachbarten Kanalgebiet eines beispielsweise p-Kanaltransistors hervorzurufen, um damit die Beweglichkeit von Löchern in dem entsprechenden p-Kanal zu bewirken. In anspruchsvollen Anwendungen werden zwei oder mehr der zuvor genannten verformungsinduzierenden Mechanismen kombiniert, um die gesamte Verformung, die in den entsprechenden Kanalgebieten erreicht wird, zu erhöhen. Jedoch können diese verformungsinduzierenden Mechanismen als „lokale” Mechanismen betrachtet werden, da die Verformung in und über dem entsprechenden aktiven Gebiet für das betrachtete Transistorelement hervorgerufen wird, wobei die schließlich erreichte Verformungskomponente in dem Kanalgebiet merklich von den gesamten Bauteilabmessungen abhängt. D. h., typischerweise beruhen diese lokalen verformungsinduzierenden Mechanismen auf den Verspannungsübertragungsfähigkeiten anderer Bauteilkomponenten, etwa der Gateelektroden, Abstandshalterelemente, die an Seitenwänden der Gateelektroden gebildet sind, die lateralen Abmessungen der Drain- und Sourcegebiete und dergleichen. Folglich kann die Größe der Verformung in dem Kanalgebiet merklich von der betrachteten Technologie abhängen, da typischerweise kleinere Bauteilabmessungen zu einer überproportionalen Verringerung des entsprechenden verformungsinduzierenden Mechanismus führen. Beispielsweise wird häufig Verformung hervorgerufen mittels einer dielektrischen Deckschicht, etwa einer Kontaktätzstoppschicht, wobei jedoch der Betrag der inneren Verspannung des entsprechenden dielektrischen Materials beschränkt sein kann durch Bedingungen, die durch die Abscheidung begründet sind, während gleichzeitig die Bauteilabmessungen verringert werden, d. h. der Abstand zwischen zwei benachbarten Transistorelementen, wodurch eine deutliche Verringerung der Schichtdicke erforderlich ist, was zu einer Verringerung der schließlich erreichten Verformungskomponente führt. Aus diesen Gründen beträgt typischerweise die Größe der Verformung in dem Kanalgebiet, die durch lokale verformungsinduzierende Mechanismen erreicht wird, einige 100 Megapascal, während ein weiterer Anstieg dieses Werte nur schwer erreichbar ist bei einer weiteren Verringerung der Bauteilabmessungen.
  • Aus diesem Grunde stehen zunehmend andere Mechanismen im Brennpunkt des Interesses, in denen ein moderat hohes Maß an Verformung in einer globalen Weise erzeugt werden kann, d. h. auf Scheibenebene, so dass die entsprechenden aktiven Gebiete der Transistorelemente mit global verformtem Halbleitermaterial gebildet werden können, wodurch eine „direkte” Verformungskomponente in den jeweiligen Kanalgebieten geschaffen wird. Beispielsweise kann Siliziummaterial epitaktisch auf einer geeignet gestalteten „Pufferschicht” aufgewachsen werden, um damit eine verformte Siliziumschicht zu erhalten. Z. B. kann eine Silizium/Germanium-Pufferschicht, die ihrer im Wesentlichen natürlichen Gitterkonstante vorgesehen wird, verwendet werden, um darauf eine verformte Siliziumschicht herzustellen, die eine moderat hohe biaxiale Zugverformung von einem 1 GPa oder höher aufweist, wobei dies von der Gitterfehlanpassung zwischen der Pufferschicht und der verformten Siliziumschicht abhängt. Z. B. führt eine im Wesentlichen entspannte Silizium/Germanium-Schicht mit einem Anteil von ungefähr 20 Atomprozent Germanium zu einer biaxialen Zugverformung eines entsprechend epitaktisch aufgewachsenen Siliziummaterials von 1,3 GPa, was deutlich höher ist im Vergleich zu den Verformungspegeln, die durch die zuvor beschriebenen lokalen verformungsinduzierenden Mechanismen erreicht werden. Das Erzeugen einer global verformten Siliziumschicht kann ebenfalls effizient auf der Grundlage einer SOI-(Silizium-auf-Isolator-)Architektur durch aufwendige Scheibenverbundtechniken bewerkstelligt werden. D. h., es wird eine verformte Siliziumschicht auf der Grundlage einer geeignet gestalteten Pufferschicht hergestellt, wie dies zuvor erläutert ist, und die entsprechende Siliziumschicht wird auf eine Trägerscheibe aufgebracht, die darauf ausgebildet eine Siliziumdioxidschicht aufweist. Nach dem Anhaften der verformten Siliziumschicht an der Trägerscheibe wird die verformte Halbleiterschicht gespalten, beispielsweise durch den Einbau einer geeigneten Sorte, etwa Wasserstoff, Helium, und der gleichen, wobei die zuvor erzeugte Verformung im Wesentlichen erhalten bleibt auf Grund der Haftung des verformten Siliziummaterials an dem Material der Trägerscheibe. Folglich wird eine global verformte Siliziumschicht in Anwendungen vorgesehen, in denen eine SOI-Architektur erforderlich ist, zumindest für leistungsorientierte Transistorelemente. Obwohl das Vorsehen einer global verformten Siliziumschicht als ein sehr vielversprechender Ansatz für die Herstellung stark verspannter Transistorelemente betrachtet werden kann, beispielsweise Transistoren auf Grundlage einer SOI-Architektur, zeigt es sich, dass die anfänglich hohe Verformungskomponente der Siliziumschicht plastisch verringert wird insbesondere bei sehr geringen Transistorabmessungen. Insbesondere das Vorsehen der Grabenisolationsstrukturen repräsentiert einen wesentlichen Beitrag zu einer Verringerung der globalen Verformungskomponente in der Siliziumschicht, wodurch der Ansatz einer global verformten Siliziumschicht eine wenig attraktive Vorgehensweise für anspruchsvolle Anwendungen ist.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Offenbarung Techniken zur Herstellung von Halbleitersubstraten auf der Grundlage global verformter Halbleitermaterialien, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in ihren Auswirkungen reduziert werden.
  • Überblick über die Offenbarung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Techniken zur Herstellung anspruchsvoller Halbleitersubstrate und zur Herstellung entsprechender Transistorelemente darauf, worauf ein effizienter verformungsinduzierender Mechanismus eingerichtet wird, indem eine moderat hohe globale Verformungskomponente in dem Halbleitermaterial vorgesehen wird, nachdem die Herstellung der Grabenisolationsstrukturen erfolgt ist, wodurch eine weitere Bauteilgrößenreduzierung auf der Grundlage global verformter Halbleitermaterialien bei erhöhter Flexibilität beim Anpassen der Größe der Verformung in der Halbleiterschicht an die Gegebenheiten des Strukturierungsschemas zur Herstellung der entsprechenden Grabenisolationsstruktur möglich ist. Es wurde erkannt, dass eine enge Abhängigkeit zwischen der anfänglichen Dicke des verformten Halbleitermaterials und den lateralen Abmessungen der aktiven Gebiete, die durch die Grabenisolationsstruktur gebildet sind, besteht. Der Grad an Verformungsrelaxation kann deutlich zunehmen, wenn die lateralen Abmessungen des aktiven Gebiets bei einem moderat großen Wert der Dicke der verformten Halbleiterschicht verringert werden. Folglich wird bei einer weiteren Größenreduzierung der Bauelemente, was der Verringerung der lateralen Abmessungen der aktiven Gebiete entspricht, eine entsprechende Verringerung der verfügbaren Verformungskomponente in dem aktiven Gebiet und somit in dem Kanalgebiet hervorgerufen. Andererseits führt eine Verringerung der Dicke des verformten Halbleitermaterials zu einer weniger ausgeprägten Verringerung der globalen Verformungskomponente bei einer weiteren Verringerung der Bauteilgrößen oder kann zu einer im Wesentlichen konstanten Verformungskomponente führen unabhängig von den lateralen Abmessungen der aktiven Gebiete. Aus diesem Grunde stellt die vorliegende Offenbarung Techniken bereit, in denen die Schichtdicke des verformten Halbleitermaterials in geeigneter Weise an die Gegebenheiten des Strukturierungsprozesses zur Herstellung der Grabenisolationsstrukturen angepasst wird, wodurch ein effizienter Gesamtprozessablauf zur Herstellung aufwendiger Transistorelemente auf der Grundlage moderat dünner Halbleiterschichten für eine gegebene anfängliche Schichtdicke ermöglicht wird. Somit kann die gleiche Art an anfänglich verformten Halbleiterscheiben verwendet werden, wobei dennoch moderat hohe Verformungskomponenten möglich sind, indem die Auswirkungen des Strukturierens des anfänglich verformten Halbleitermaterials, beispielsweise während der Herstellung von Isolationsgräben, berücksichtigt werden.
  • Ein anschauliches hierin offenbartes Verfahren umfasst das Bereitstellen einer siliziumenthaltenden Halbleiterschicht über einem Substrat, wobei die siliziumenthaltende Halbleiterschicht eine interne biaxiale Verformung aufweist. Das Verfahren umfasst ferner das Bilden von Isolationsgräben in der siliziumenthaltenden Halbleiterschicht und das Verringern einer Dicke der siliziumenthaltenden Halbleiterschicht. Des weiteren werden die Isolationsgräben mit einem isolierenden Material gefüllt.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren umfasst das Bilden eines aktiven Gebiets in einer verformten siliziumenthaltenden Schicht durch Bilden eines Isolationsgrabens. Das Verfahren umfasst ferner das Entfernen von Material mit reduzierter Verformung des aktiven Gebiets nach dem Bilden des Isolationsgrabens. Schließlich umfasst das Verfahren das Bilden eines Transistors in und über dem aktiven Gebiet.
  • Ein noch weiteres anschauliches hierin offenbartes Verfahren betrifft die Herstellung eines Substrats zum Bilden verformter Transistorbauelemente. Das Verfahren umfasst das Bereitstellen eines Substrats mit einer Halbleiterschicht mit einer biaxialen Verformung, wobei die Halbleiterschicht eine anfängliche Dicke aufweist. Des weiteren umfasst das Verfahren das Reduzierend er anfänglichen Dicke zumindest in einem Teil der Halbleiterschicht, um damit einen Verformungspegel in Bezug auf eine verformungsrelaxierende Wirkung einzustellen, die durch das Bearbeiten der Halbleiterschicht hervorgerufen wird, um Grabenisolationsstrukturen zur Bereitstellung mehrerer aktiver Gebiete zu bilden.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Aspekte der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a schematisch eine Querschnittsansicht eines Substrats zur Herstellung moderner Transistorelemente auf der Grundlage einer SOI-Architektur zeigt, wobei die anfängliche Verformung einer Halbleiterschicht beim Bereitstellen einer flachen Grabenisolation zum Bilden eines aktiven Gebiets verringert wird;
  • 1b schematisch einen Graphen zeigt, der die Korrelation zwischen den lateralen Abmessungen eines aktiven Gebiets und der Verformungskomponente für diverse Dickenwerte des aktiven Gebiets zeigt;
  • 1c bis 1f schematisch Querschnittsansichten eines Substrats zur Herstellung von Halbleiterbauelementen mit einer global verformten Halbleiterschicht zeigen, wobei die Dicke gemäß einer spezifizierten Sollhöhe gemäß anschaulicher Ausführungsformen verringert wird;
  • 1g bis 1n schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung aufwendiger SOI-Transistoren, etwa vollständig verarmter Transistoren, auf der Grundlage einer global verformten Halbleiterschicht in einem aktiven Gebiet gemäß weiterer anschaulicher Ausführungsformen zeigen; und
  • 1o bis 1q schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung aktiver Gebiete mit unterschiedlicher Höhe und damit Verspannungspegeln nach dem Vorsehen entsprechender Isolationsgräben gemäß noch weiterer anschaulicher Ausführungsformen zeigen.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Offenbarung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Offenbarung Techniken zur Herstellung modernster Transistorelemente auf der Grundlage eines global verformten Halbleitermaterials, das z. B. auf einer vergrabenen isolierenden Schicht vorgesehen ist, wobei ein moderat großer Anteil der anfänglichen Verformungskomponente während der diversen Prozessschritte, etwa der Herstellung von flachen Grabenisolationsstrukturen, beibehalten wird, indem in geeigneter Weise die Dicke des Halbleitermaterials in zumindest einem Teil der aktiven Gebiete der Transistorbauelemente in geeigneter Weise angepasst wird. Zu diesem Zweck wird ein spezifizierter Bereich des global verformten Halbleitermaterials entfernt, beispielsweise vor oder nach dem Strukturieren entsprechender Isolationsgräben, so dass eine entsprechende Verformungsrelaxation in dem oberen Bereich des anfänglich verformten Halbleitermaterials „kompensiert” wird, wodurch zumindest ein wesentlicher Anteil der anfänglichen Verformungskomponente beibehalten wird. Das entsprechende Entfernen von Halbleitermaterial mit einem geringeren Verformungspegel kann speziell auf die Bauteil- und Prozesserfordernisse angepasst werden, beispielsweise im Hinblick auf das gleichzeitige Einstellen einer Dicke des aktiven Gebiets für aufwendige Transistoren, etwa vollständig verarmte Feldeffekttransistoren, die eine Dicke der verbleibenden aktiven Halbleitermaterialschicht von einigen Nanometern erfordern. In anderen Fallen wird die gewünschte grundlegende Verformungskomponente in den aktiven Gebieten eingestellt, indem unterschiedliche Höhen vorgesehen werden, wodurch eine effiziente Technik zum Einstellen des gesamten Leistungsverhaltens entsprechender Transistorelemente bereitgestellt wird. Das Entfernen von relaxiertem Halbleitermaterial kann auf der Grundlage gut steuerbarer Prozesse, etwa einer Oxidation mit nachfolgenden sehr selektiven Ätztechniken, bewerkstelligt werden, wodurch eine sensible Anpassung der Dicke der aktiven Gebiete und somit der schließlich beibehaltenen Verformungskomponente auf der Grundlage einer gegebenen Anfangskonfiguration des global verformten Substratmaterials möglich ist. Folglich bietet die vorliegende Offenbarung ein hohes Maß an Skalierbarkeit verformungsinduzierender Mechanismen, die auf einem global verformten Halbleitermaterial beruhen, etwa einer SOI-Schicht, die auf der Grundlage eines geeignet angepassten Puffermaterials hergestellt ist, etwa von Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Kohlenstoff und dergleichen, um damit in geeigneter Weise die anfängliche Art und Größe der Verformung einzustellen.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben.
  • 1a zeigt schematisch ein Substrat 100, das für die Herstellung moderner Transistorelemente zu verwenden ist, etwa von SOI-Transistoren, auf der Grundlage aktiver Gebiete, durch eine Grabenisolationsstruktur gebildet sind. Zu diesem Zweck umfasst das Substrat 100 ein Trägermaterial 101, das eine beliebige Art an Material repräsentiert, um darüber eine Halbleiterschicht 103 herzustellen, etwa eine Siliziumschicht und dergleichen. Beispielsweise repräsentiert das Trägermaterial 101 ein Halbleitermaterial, etwa ein Siliziummaterial, wie es häufig in einer SOI-Konfiguration verwendet wird. Ferner umfasst das Substrat 100 eine isolierende Schicht 102, die auch als vergrabene isolierende Schicht bezeichnet wird und die häufig vorgesehen wird in Form eines Siliziumdioxidmaterials. Es sollte jedoch beachtet werden, dass die isolierende Schicht 102 andere dielektrische Materialien, etwa Siliziumnitrid, Siliziumoxinitrid und dergleichen, aufweisen kann. Das Substrat 100 umfasst ferner eine Isolationsstruktur 104, die in der Halbleiterschicht 103 gebildet ist, um damit ein entsprechendes aktives Gebiet 103a zu definieren, das als ein Gebiet zu verstehen ist, in und über welchem Transistorelemente gebildet werden, wenn das Substrat 100 zur Herstellung von Halbleiterbauelementen verwendet wird, etwa von integrierten Schaltungen, in denen moderne Transistorelemente erforderlich sind. Wie zuvor erläutert ist, weist das aktive Gebiet 103a eine spezielle Art an Verformung auf, die lokal in der lateralen und/oder vertikalen Richtung innerhalb des aktiven Gebiets 103a in Abhängigkeit von den lateralen Abmessungen des aktiven Gebiets 103a variieren kann. Beispielsweise wird die laterale Richtung, die als 103l bezeichnet ist, als Länge des aktiven Gebiets 103a be zeichnet, während die vertikale Abmessung 103h als Höhe des aktiven Gebiets 103a bezeichnet wird. Die laterale Abmessung 103l ist im Wesentlichen durch die gesamten Entwurfsregeln für ein Halbleiterbauelement bestimmt, das auf der Grundlage des Substrats 100 herzustellen ist, wie dies auch zuvor erläutert ist. Andererseits ist die Höhe 103h im Wesentlichen durch andere Bedingungen vorgegeben, etwa die Eigenschaften eines entsprechenden Herstellungsprozesses zur Bildung einer global verformten Halbleiterschicht, etwa der Schicht 103, was typischerweise durch eine Prozesstechnik bewerkstelligt wird, wie sie zuvor beschrieben ist, die in speziell gestalteten Fertigungsstätten ausgeführt wird, von denen die entsprechenden Substrate als „Rohmaterial” den Halbleiterfertigungsstätten zugeführt werden, in denen die weitere Bearbeitung fortgesetzt wird, beispielsweise indem die flachen Grabenisolationen 104 gemäß den allgemeinen Bauteilerfordernissen hergestellt werden. Folglich kann eine flexible Anpassung der anfänglichen Höhe 103h der Halbleiterschicht 103 nur erreichbar sein, insbesondere für sich schnell ändernde Anforderungen bei der Herstellung modernster Halbleiterbauelemente.
  • Während der Bearbeitung des Substrats 100 können gut etablierte Prozesstechniken angewendet werden, um Isolationsgräben herzustellen und diese mit einem geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid und dergleichen, zu füllen, wodurch die Grabenisolationsstruktur 104 geschaffen wird. Die Entwurfsregeln für das aktive Gebiet 103a erfordern eine gewisse Länge 103l, die zu einem entsprechenden Grad an Verformungsrelaxation führt, die wiederum lateral und vertikal innerhalb des aktiven Gebiets 103a variieren kann. D. h., nach dem Ätzen entsprechender Isolationsgräben wird eine deutliche Verformungsrelaxation an Oberflächenbereichend des aktiven Gebiets 103a und an Seitenwänden des aktiven Gebiets 103a beobachtet, wobei der Grad und die vertikale Erstreckung des entsprechenden verformungsrelaxierenden Effekts von der Länge 103l für eine gegeben Anfangshöhe 103h abhängt.
  • 1b zeigt schematisch einen Graphen, der die Abhängigkeit zwischen der entsprechenden Verspannung und somit Verformung in dem aktiven Gebiet, die bei einer gegebenen Höhe gemessen ist, beispielsweise bei ungefähr 2 nm unter der Oberfläche des aktiven Gebiets 103a in Bezug auf die Länge 103l für diverse Anfangshöhenwerte 103h darstellt. Beispielsweise repräsentiert die Kurve A in 1b die entsprechende Korrelation für eine Anfangshöhe 103h von 100 nm. Wie aus 1b hervorgeht, kann eine deutliche Verspannungsrelaxation bei einer Länge 103l von ungefähr 1 μm oder weniger beobachtet werden, wodurch zum Ausdruck kommt, dass ein entsprechender verformungsinduzierender Mechanismus auf der Grundlage einer Anfangshöhe von 100 nm weniger attraktiv ist für moderne Transistorelemente. Die Kurve B zeigt die Korrelation für eine Anfangshöhe von 30 nm, wobei zu erkennen ist, dass eine deutlich geringer ausgeprägte Verspannungsrelaxation stattfindet. In ähnlicher Weise repräsentieren die Kurven B, C und D die Situation für die Anfangshöhen von 15, 10 und 5 nm, wobei eine entsprechend konstante Verspannung für eine Länge des aktiven Gebiets 103a im Bereich von 2,5 μm bis 0,5 μm beobachtet werden kann. Folglich wird für einen geringen Wert des Aspektverhältnisses von der Höhe 103h zu Länge 103l die anfängliche Verformungskomponente beibehalten, wodurch ein effizienter verformungsinduzierender Mechanismus für entsprechende Transistorelemente geschaffen wird, die in und über dem aktiven Gebiet 103a mit den gewünschten geringen Aspektverhältnissen herzustellen sind. Folglich kann die Höhe 103h auf der Grundlage ursprünglich erhaltener „Rohmaterialsubstrate” gemäß den Bauteil- und Prozesserfordernissen zumindest teilweise innerhalb des Substrats 100 eingestellt werden, um damit zumindest teilweise für einen entsprechenden effizienten verformungsinduzierenden Mechanismus zu sorgen, wie dies auch mit Bezug zu den 1c bis 1q detaillierter dargelegt ist.
  • 1c zeigt schematisch das Substrat 100 in einer frühen Fertigungsphase, in der die Halbleiterschicht 103 ihre Anfangsdicke von beispielsweise 100 nm oder mehr aufweist. Ferner ist eine gewisse Art und Größe an Verformung, angegeben durch 103s in der Halbleiterschicht 103 vorhanden. Beispielsweise repräsentiert die Verformungskomponente 103s eine biaxiale Zugverformung, das bewerkstelligt werden kann, indem die Halbleiterschicht 103 auf der Grundlage einer Silizium/Germanium-Legierung hergestellt wird, wie dies zuvor erläutert ist. In anderen Fällen repräsentiert die Verformung 103s eine biaxiale kompressive Verformung, was bewerkstelligt werden kann, indem eine Pufferschicht mit einer kleineren Gitterkonstante im Vergleich zu dem Basismaterial der Halbleiterschicht 103, etwa im Vergleich zu Silizium, verwendet wird.
  • 1d zeigt schematisch das Substrat 100 nach dem Festlegen einer Sollhöhe 103t der Halbleiterschicht 103, wie dies zum Erreichen einer speziellen Größe der Verformung 103s nach der Herstellung einer entsprechenden Isolationsstruktur gewünscht ist, etwa der Struktur 104, wie sie in 1a gezeigt ist. In der gezeigten Ausführungsform wird die entsprechende Sollhöhe 103t vor dem eigentlichen Strukturieren des Substrats 100 definiert, was auf der Grundlage entsprechender Experimente bewerkstelligt werden kann, in denen eine Korrelation zwischen der Verspannungsrelaxation und den lateralen Abmessungen aktiver Gebiete bestimmt wird, wie dies beispielsweise mit Bezug zu 1b beschrieben ist. Folglich kann die Sollhöhe 103t gemäß der Anfangsdicke der Halbleiterschicht 103 und auch der anfänglichen Größe und der Art der Verformung 103s ausgewählt werden.
  • 1e zeigt schematisch das Substrat 100 während einer Anfangsphase einer Prozesssequenz 105 zum Entfernen von Material der verformten Halbleiterschicht 103, um eine verbleibende Schichtdicke entsprechend der Sollhöhe 103t zu erhalten. Zu diesem Zweck umfasst in einer anschaulichen Ausführungsform die Prozesssequenz 105 einen ersten Prozess 105a, in welchem eine Materialmodifizierung erreicht wird, um damit einen entsprechenden modifizierten Schichtbereich in der Halbleiterschicht 103 zu schaffen, der sich bis zu einer Höhe erstreckt, die im Wesentlichen durch die Sollhöhe 103t bestimmt ist. In einer anschaulichen Ausführungsform repräsentiert der Modifizierungsprozess 105a einen Oxidationsprozess, der in einer oxidierenden Umgebung ausgeführt wird, beispielsweise unter Anwendung gut etablierter Prozessrezepte zum Oxidieren eines Halbleitermaterials, etwa von Silizium. Es sollte beachtet werden, dass während des Oxidationsprozesses 105a Prozessparameter, etwa Temperatur, Sauerstoffgehalt in der Umgebung, Zusammensetzung des anfänglichen Materials der Halbleiterschicht 103, dessen Kristallzustand und dergleichen eingestellt werden können, um eine gewünschte Oxidationsrate zu erhalten, was zu einem gut steuerbaren Modifizierungsprozess führt. Da für einen gegebenen Satz an Prozessparameter die Abtragsrate mit einem hohen Grad an Genauigkeit bestimmt werden kann, wird die gewünschte Sollhöhe 103t mit einem hohen Maß an Prozessgleichmäßigkeit erreicht. In anderen anschaulichen Ausführungsformen wird der Prozess 105a auf der Grundlage nasschemischer Techniken ausgeführt, etwa einer nasschemischen Oxidation, wofür selbstbegrenzende Prozessrezepte verfügbar sind, wodurch ebenfalls für ein hohes Maß an Prozessgleichmäßigkeit und damit Genauigkeit beim Erreichen der gewünschten Höhe 103t gesorgt wird.
  • 1f zeigt schematisch das Substrat 100 in einer weiter fortgeschrittenen Phase der Prozesssequenz 105, die in dieser Phase in einer anschaulichen Ausführungsform einen Ätzschritt 105b enthält, der auf der Grundlage gut etablierter selektiver Ätzrezepte ausgeführt wird. Beispielsweise sind gut selektive nasschemische Ätzchemien für Siliziumdioxid und Silizium verfügbar, die während des Prozesses 105b eingesetzt werden können. Beispielsweise kann Flusssäure verwendet werden, um Siliziumdioxid selektiv in Bezug auf Silizi ummaterial abzutragen. In anderen Fällen enthält der Ätzprozess 105b einen plasmagestützten Ätzprozess, zumindest in einer anfänglichen Phase des Ätzprozesses 105b, während in einer abschließenden Phase eine sehr selektive isotrope Ätztechnik, etwa eine nasschemische Ätztechnik, eingesetzt wird. Somit kann Material der anfänglichen Halbleiterschicht 103 entfernt werden, das eine deutliche Verspannungsrelaxation bei der weiteren Bearbeitung des Substrats 100 erfahren kann, wenn entsprechende aktive Gebiete gebildet werden. Andererseits besitzt die restliche Schicht 103r im Wesentlichen die gleiche anfängliche Verformungskomponente 103s, die während der weiteren Bearbeitung des Substrats 100 beibehalten wird, oder eine deutlich geringer ausgeprägte Verspannungsrelaxation in Abhängigkeit von der Sollhöhe 103t und den Eigenschaften der zu bildenden aktiven Gebiete erfährt. Folglich kann durch die Restschicht 103r ein effizienter verformungsinduzierender Mechanismus eingerichtet werden, der in geeigneter Weise an prozessspezifische und bauteilspezifische Eigenschaften der Halbleiterbauelemente angepasst werden kann, die auf der Grundlage des Substrats 100 herzustellen sind.
  • 1g zeigt schematisch das Substrat 100 gemäß noch weiterer anschaulicher Ausführungsformen, in denen eine entsprechende Anpassung der Höhe der Halbleiterschicht 103 erreicht wird nach dem Strukturieren der Halbleiterschicht 103. Zu diesem Zweck wird eine geeignete Ätzmaske 106 über der Halbleiterschicht 103 gebildet, um Bereiche der Schicht 103 der Einwirkung einer Ätzumgebung 107 auszusetzen, um damit entsprechende Isolationsgräben zu bilden, die nachfolgend mit einem geeigneten dielektrischen Material gefüllt werden. Die Ätzmaske 106 kann auf der Grundlage gut etablierter Lithographietechniken hergestellt werden, während der Ätzprozess 107 auf Basis von Prozessparametern und Ätzchemien durchgeführt wird, wie sie auch im Stand der Technik bekannt sind.
  • 1h zeigt schematisch das Substrat 100 nach dem Ende des Ätzprozesses 107 und nach dem Entfernen der Ätzmaske 106. Folglich ist das aktive Gebiet 103a durch entsprechende Isolationsgräben 104t gebildet, die sich in der gezeigten Ausführungsform bis hinab zu der vergrabenen isolierenden Schicht 102 erstrecken. Wie zuvor erläutert ist, kann beim Ausbilden der Isolationsgräben 104t eine merkliche Verspannungsrelaxation auftreten, die insbesondere an einer oberen Fläche 103b ausgeprägt ist, woraus sich eine deutlich geringere Verformungskomponente 103u ergibt, wohingegen an der Unterseite des aktiven Gebiets 103a eine moderat große Verformungskomponente 103t weiterhin vorhanden ist.
  • 1i zeigt schematisch das Substrat 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, wird ein Opferfüllmaterial 108, beispielsweise in Form von Siliziumdioxid, Siliziumnitrid und dergleichen, vorgesehen, um die Isolationsgräben 104t vollständig zu füllen, was auf Grundlage geeigneter Abscheidetechniken erfolgen kann, etwa thermisch aktivierter oder plasmaaktivierter CVD (chemische Dampfabscheidung) und dergleichen.
  • 1j zeigt schematisch das Substrat 100 nach dem Entfernen von überschüssigem Material des Opferfüllmaterials 108, das etwa durch geeignete Einebnungstechniken, etwa CMP (chemisch-mechanisches Polieren) und dergleichen erfolgen kann.
  • 1k zeigt schematisch das Substrat 100 während einer Anfangsphase der Prozesssequenz 105, um relaxiertes Halbleitermaterial des aktiven Gebiets 103a zu entfernen, um somit die gewünschte Sollhöhe 103t zu erreichen. In einer anschaulichen Ausführungsform wird der Oxidationsprozess 105a auf der Grundlage geeignet ausgewählter Prozessparameter angewendet, die dies auch zuvor beschrieben ist. Somit wird der freigelegte Bereich des aktiven Gebiets 103a in ein Oxidmaterial bis hinab zu einer Tiefe umgewandelt, wie dies durch die Sollhöhe 103t spezifiziert ist. Andererseits kann das Opferfüllmaterial 108 eine unerwünschte Oxidation an den Seitenwänden des aktiven Gebiets 103a unterdrücken, um damit die gewünschte Länge des aktiven Gebiets 103a beizubehalten, wie sie durch die Isolationsgräben 104t definiert ist. Zu diesem Zweck wird das Opferfüllmaterial 108 in Form eines „nicht oxidierbaren” Materials in dem Sinne, dass eine Diffusion von Sauerstoffmaterial in Randbereiche des aktiven Gebiets 103a deutlich geringer ist im Vergleich zur Sauerstoffdiffusion durch die horizontalen Bereiche des aktiven Gebiets 103a. In diesem Sinne kann das Opfermaterial 108 auch ein Oxidmaterial repräsentieren, da auch in diesem Falle die Sauerstoffdiffusion in die Randbereiche des aktiven Gebiets 103a im Vergleich zu den horizontalen Bauteilbereichen deutlich unterdrückt ist. Wenn eine weitergehende Unterdrückung der Sauerstoffdiffusion gewünscht ist, kann das Opferfüllmaterial 108 in Form anderer Komponenten vorgesehen werden, etwa in Form von Siliziumnitrid, Siliziumkarbid und dergleichen. Des weiteren wird in einigen anschaulichen Ausführungsformen der Oxidationsprozess 105a auf der Grundlage nasschemischer Rezepte mit einer im Wesentlichen selbstbeschränkenden Eigenschaft ausgeführt, wodurch ebenfalls eine unerwünschte Oxidation an den Seitenwandbereichen des aktiven Gebiets 103a unterdrückt wird, wobei die Materialzusammensetzung des Opferfüllmaterials 108 weniger kritisch ist.
  • 1l zeigt schematisch das Substrat 100 während einer fortgeschrittenen Phase der Prozesssequenz 105, die beispielsweise den Ätzprozess 105b in Form einer selektiven Ätztechnik beinhalten kann, wie dies auch zuvor beschrieben ist. In einigen anschaulichen Ausführungsformen wird auch das Opferfüllmaterial 108 während des Prozesses 105b entfernt, wenn das Material 108 ähnliche Äzeigenschaften wie der abgetragene Bereich des aktiven Gebiets 103a besitzt. In anderen anschaulichen Ausführungsformen wird das Opferfüllmaterial 108 in einem separaten Ätzschritt entfernt, wenn ein Material mit unterschiedlichem Ätzverhalten für das Opferfüllmaterial 108 verwendet wird. Beispielsweise wird das Opfermaterial 108 in Form von Siliziumnitrid vorgesehen, das dann selektiv in Bezug auf Silizium und Siliziumdioxid, etwa auf Basis von heißer Phosphorsäure und dergleichen, selektiv entfernt werden kann. In diesem Falle wird eine unerwünschte Ätzung in die vergrabene isolierende Schicht 102 hinein und möglicherweise eine Unterätzung des aktiven Gebiets 103a im Wesentlichen vermieden.
  • 1m zeigt schematisch das Substrat 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie dargestellt, ist ein Füllmaterial 109 über den aktiven Gebiet 103a und in den Isolationsgräben 104t ausgebildet. In der gezeigten Ausführungsform umfasst das Füllmaterial 109 ein erstes dielektrisches Material 109a, beispielsweise in Form eines Siliziumnitridmaterials und dergleichen, während ein zweites dielektrisches Material 109b so vorgesehen ist, das die Isolationsgräben 104t vollständig gefüllt sind, wobei ein Unterschied in der Materialzusammensetzung der ersten und der zweiten dielektrischen Schicht 109a, 109b eine bessere Steuerbarkeit während der weiteren Bearbeitung gibt, wenn überschüssiges Material des Füllmaterials 109 entfernt wird. Beispielsweise wird überschüssiges Material auf der Grundlage eines CMP-Prozesses 110 entfernt, in welchem die erste dielektrische Schicht 109a als eine CMP-Stoppschicht dient, wodurch ein hohes Maß an Gleichmäßigkeit des CMP-Prozesses 110 gewährleistet ist. Anschließend wird die erste dielektrische Schicht 109a von oberhalb des aktiven Gebiets 103a mittels eines weiteren CMP-Prozesses, eines Ätzprozesses und dergleichen, abhängig von den gesamten Prozesserfordernissen abgetragen. Es sollte beachtet werden, dass das Füllmaterial 109 oder zumindest ein Teil davon, etwa die zweite dielektrische Schicht 109b so vorgesehen ist, dass ein gewünschter innerer Verspannungspegel vorhanden ist, wodurch in geeigneter Weise eine geringere Verformungskomponente kompensiert wird, die typischerweise an den Rändern 103e des aktiven Gebiets 103a beobachtet wird. Beispielsweise können eine Vielzahl dielektrischer Materialien mit einer gewünschten Größe und einer Art an innerer Verspannung durch geeignetes Auswählen der jeweiligen Abscheideparameter aufgebracht werden. Zum Beispiel wird Siliziumnitrid auf der Grundlage gut etablierter plasmaunterstützter CVD-Techniken abgeschieden, so dass dieses Material eine hohe innere kompressive Verspannung oder Zugverspannung aufweist, die sich auf zwei GPa und mehr belaufen kann, abhängig von der Art der inneren Verspannung. Wenn beispielsweise das aktive Gebiet 103a eine interne biaxiale Zugverformungskomponente aufweist, wird eine entsprechende im Wesentlichen uniaxiale kompressive Verformung oder Zugverformung überlagert, indem ein entsprechender innerer Verspannungspegel für das Füllmaterial 109 vorgesehen wird. D. h., durch das Vorsehen eines internen kompressiven Verspannungspegels wird eine entsprechende erhöhte Zugverformungskomponente entlang der Länge des aktiven Gebiets 103a erreicht. Wenn andererseits eine entsprechende Zugverspannungskomponente für das Füllmaterial 109 verwendet wird, wird eine entsprechende kompressive Verformungskomponente in dem aktiven Gebiet 103a hervorgerufen.
  • Folglich werden nach dem Entfernen von überschüssigem Material des Füllmaterials 109 entsprechende Isolationsstrukturen gebildet, etwa die Isolationsstrukturen 104 in 1a, wobei jedoch die Isolationsstrukturen das aktive Gebiet 103 einschließt, das die gewünschte Sollhöhe 103t und somit eine moderat hohe verbleibende Verformungskomponente 103v aufweist.
  • 1n zeigt schematisch das Substrat 100 in einer weiter fortgeschrittenen Fertigungsphase, in der ein oder mehrere Transistorelemente 150 in und über dem aktiven Gebiet 103 als Teil eines Halbleiterbauelements, etwa einer komplexen integrierten Schaltung in Form einer CPU, einer Speicherschaltung, eines anwendungsspezifischen integrierten Bauelements, und dergleichen ausgebildet sind. Beispielsweise enthalten die Transistoren 150 eine Gateelektrodenstruktur 151, die über einem Kanalgebiet 153 gebildet ist, das lateral von Drain- und Sourcegebieten 152 eingeschlossen ist. Auf Grund der verbleibenden Verformungskomponente 103v besitzen die Kanalgebiete 153 eine höhere Ladungsträgerbeweglichkeit, wodurch das Gesamtverhalten der Transistoren 150 verbessert wird, wie dies auch zuvor erläutert ist. Das aktive Gebiet 103a wird von der Grabenisolationsstruktur 104 umschlossen, wie dies auch zuvor dargelegt ist. In einigen anschaulichen Ausführungsformen werden ein oder mehrere weitere verformungsinduzierende Mechanismen bereitgestellt, beispielsweise in Form eines lokal wirkenden verformungsinduzierenden Mechanismus, wie dies auch zuvor erläutert ist. Z. B. wird eine stark verspannte dielektrische Deck schicht 154, etwa in Form von Siliziumnitrid und dergleichen, über den Transistoren 150 vorgesehen, wobei der innere Verspannungspegel noch weiter zu einer höheren Gesamtverformungskomponente in dem Kanalgebiet 153 beiträgt. In anderen anschaulichen Ausführungsformen werden alternativ oder zusätzlich weitere verformungsinduzierende Mechanismen vorgesehen, etwa eine Halbleiterlegierung, die in einem Teil des aktiven Gebiets 103a benachbart zu dem Kanalgebiet 153 eingebettet ist, etwa in Form einer Silizium/Germanium-Legierung, einer Silizium/Kohlenstoff-Legierung und dergleichen, um damit in noch weitergehendem Maße eine entsprechende Verformung hervorzurufen, wie dies zuvor erläutert ist.
  • Die Transistoren 150 können auf der Grundlage des Substrats 100 gemäß gut etablierter Prozesstechniken hergestellt werden, wobei jedoch die geringere Sollhöhe 103t berücksichtigt wird, etwa im Hinblick auf das Erzeugen eines gewünschten Dotierstoffprofils für die Drain- und Sourcegebiete 152. Wie zuvor erläutert ist, können die Transistoren 150 auf Grund der geringeren Höhe des aktiven Gebiets 103a vollständig verarmte Feldeffekttransitoren repräsentieren, was vorteilhaft ist in leistungsbezogenen integrierten Schaltungen im Hinblick auf die Schaltgeschwindigkeit und dergleichen. Folglich kann der verformungsinduzierende Mechanismus, der durch die verbleibende Verformungskomponente 103v bereitgestellt wird, vorteilhaft für aufwendige SOI-Architekturen eingesetzt werden, während gleichzeitig eine größere Flexibilität bei der Anpassung des verformungsinduzierenden Mechanismus an die entsprechenden Bauteil- und Prozesserfordernisse gegeben ist, beispielsweise durch geeignetes Auswählen der Sollhöhe 103t, um damit eine moderat hohe Verformungskomponente beizubehalten und um den Erfordernissen für vollständig verarmte Transistorelementen zu entsprechen.
  • 1o zeigt schematisch das Substrat 100 gemäß weiterer anschaulicher Ausführungsformen, in denen ein Materialabtrag eines aktiven Gebiets in lokal selektiver Weise ausgeführt wird. Wie gezeigt, enthält das Substrat den Isolationsgraben 104t, der mit einem geeigneten Füllmaterial 108 gefüllt ist. In der gezeigten Ausführungsform trennt der Isolationsgraben 104t aktive Gebiete 103c, 103d, die eine unterschiedliche Sollhöhe erhalten. In dem gezeigten Beispiel sei angenommen, dass das aktive Gebiet 103c bei einer Anfangsdicke gehalten wird, während das aktive Gebiet 103d in der Dicke gemäß einer spezifizierten Sollhöhe verringert wird. Zu diesem Zweck wird eine Deckschicht 112 über den aktiven Gebieten 103c und 103d gebildet, während eine Ätzmaske 111 das aktive Gebiet 103c ab deckt. Die Deckschicht 112 und die Ätzmaske 111 können auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wozu das Abscheiden eines geeigneten Materials, etwa Siliziumnitrid, Siliziumdioxid und dergleichen gehört, woran sich ein Lithographieprozess zum Bereistellen der Ätzmaske 111, etwa in Form eines Lackmaterials und dergleichen, anschließt. Auf der Grundlage der Ätzmaske 111 wird ein freiliegender Bereich der Deckschicht 112 entfernt, etwa durch entsprechende selektive Ätztechniken, wofür eine Vielzahl bekannter Rezepte für eine Vielzahl dielektrischer Materialien verfügbar sind.
  • 1p zeigt schematisch das Substrat 100 nach der zuvor beschriebenen Prozesssequenz und nach dem Abtragen der Ätzmaske 111. Des weiteren unterliegt das Substrat 100 dem Oxidationsprozess 105a, wodurch ein oxidiertes Material in dem freigelegten aktiven Gebiet 103d erzeugt wird, während das Opfermaterial 108 und die Deckschicht 112 eine Oxidation des aktiven Gebiets 103c verhindern. Somit wird relaxiertes Material des aktiven Gebiets 103 bis hinab zu der spezifizierten Sollhöhe 103t entfernt.
  • 1q zeigt schematisch das Substrat 100 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist der oxidierte Bereich des aktiven Gebiets 103d und auch das Füllmaterial 108 und die Deckschicht 112 sind entfernt, was auf der Grundlage gut etablierter Ätzrezepte in Abhängigkeit von der Materialzusammensetzung der diversen Komponenten bewerkstelligt werden kann. Z. B. wird das Opferfüllmaterial 108 in Form von Siliziumnitridmaterial vorgesehen und auch die Deckschicht 112 kann als ein Siliziumnitridmaterial bereitgestellt werden. Somit wird der oxidierte Bereich des aktiven Gebiets 103d auf der Grundlage gut etablierter nasschemischer Ätzchemien entfernt, wie dies auch zuvor beschrieben ist. Anschließend wird ein selektiver epitaktischer Aufwachsprozess 113 ausgeführt, um die Schichtdicke in dem aktiven Gebiet 103d zu vergrößern, während im Wesentlichen die Verformungskomponente in dem aktiven Gebiet 103d während des selektiven epitaktischen Wachstumsprozesses beibehalten wird. Die Deckschicht 112 kann als eine Wachstumsmaske dienen, wodurch der Status des aktiven Gebiets 103c bewahrt wird. Anschließend wird die Deckschicht 112 entfernt, was auf Grundlage einer beliebigen geeigneten selektiven Ätztechnik erfolgen kann, wodurch die aktiven Gebiete 103c und 103d mit im Wesentlichen der gleichen Höhe bereitgestellt werden, wobei dennoch ein unterschiedlicher Verformungsstatus erreicht wird. Somit können Transistorelemente, die eine geringere Verformungskomponente erfordern, in und über dem aktiven Gebiet 103c gebildet werden, während leistungsorientierte Transistorelemente in und über dem aktiven Gebiet 103d herge stellt werden. In diesem Falle wird ein erhöhtes Maß an Entwurfsflexibilität auf Grund des „Entkoppelns” der erhöhten Verformungskomponente in dem aktiven Gebiet 103d von der entsprechenden Höhe der aktiven Gebiete 103d, 103c erreicht.
  • Es gilt also: Die vorliegende Offenbarung stellt Techniken zur Herstellung von Substraten und entsprechender Halbleiterbauelemente bereit, wobei ein wesentlicher Teil einer anfänglichen Verformungskomponente eines global verformten Halbleitermaterials beibehalten wird, indem eine Höhe des aktiven Gebiets in geeigneter Weise verringert wird, zumindest zeitweilig, wodurch ein effizienter zusätzlicher verformungsinduzierender Mechanismus geschaffen wird, der mit zusätzlichen lokalen verformungsinduzierenden Mechanismen kombiniert werden kann. In einigen anschaulichen Ausführungsformen wird die Verringerung der Höhe des aktiven Gebiets durchgeführt, nachdem entsprechende Isolationsgräben geschaffen sind, wobei der Prozess des Abtragens des verformungsrelaxierten Materials effizient in die Prozesssequenz zur Herstellung der Grabenisolationsstrukturen eingebunden wird, wodurch somit nicht unnötig zur gesamten Prozesskomplexität beigetragen wird. In einigen anschaulichen Ausführungsformen wird die reduzierte Höhe der aktiven Gebiete verwendet, um vollständig verarmte Transistorelemente zu bilden.
  • Weitere Modifizierungen und Variationen der vorliegenden Offenbarung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Offenbarung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (25)

  1. Verfahren mit: Bereitstellen einer siliziumenthaltenden Halbleiterschicht über einem Substrat, wobei die siliziumenthaltende Halbleiterschicht eine innere biaxiale Verformung aufweist; Bilden von Isolationsgräben in der siliziumenthaltenden Halbleiterschicht; Verringern einer Dicke der siliziumenthaltenden Halbleiterschicht; und Füllen der Isolationsgräben mit einem isolierenden Material.
  2. Verfahren nach Anspruch 1, wobei eine Dicke der siliziumenthaltenden Halbleiterschicht nach dem Bilden der Isolationsgräben verringert wird.
  3. Verfahren nach Anspruch 1, das ferner umfasst: Füllen der Isolationsgräben mit einem Opfermaterial vor dem Verringern einer Dicke der siliziumenthaltenden Halbleiterschicht.
  4. Verfahren nach Anspruch, wobei Verringern einer Dicke der siliziumenthaltenden Halbleiterschicht umfasst: Oxidieren eines Teils der siliziumenthaltenden Halbleiterschicht in Anwesenheit des Opfermaterials und Entfernen des oxidierten Teils.
  5. Verfahren nach Anspruch 4, wobei der oxidierte Teil durch Ausführen eines selektiven Ätzprozesses entfernt wird.
  6. Verfahren nach Anspruch 1, wobei Füllen der Isolationsgräben mit einem isolierenden Material umfasst: Abscheiden einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht auf der ersten dielektrischen Schicht und Entfernen der zweiten dielektrischen Schicht von der ersten dielektrischen Schicht durch Ausführen eines Einebnungsprozesses.
  7. Verfahren nach Anspruch 1, wobei die Isolationsgräben so gebildet werden, dass diese sich bis zu einer vergrabenen isolierenden Schicht erstrecken.
  8. Verfahren nach Anspruch 1, das ferner umfasst: Bilden eines oder mehrerer Transistorelemente in und über einem aktiven Gebiet, das durch die Isolationsgräben gebildet ist.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Bereitstellen mindestens eines weiteren verformungsinduzierenden Mechanismus, wenn der eine oder die mehreren Transistoren gebildet werden, um eine Verformung in dem aktiven Gebiet lokal zu modifizieren.
  10. Verfahren nach Anspruch 9, wobei Bereitstellen mindestens eines weiteren verformungsinduzierenden Mechanismus umfasst: Bilden einer verformungsinduzierenden dielektrischen Schicht über dem einen oder den mehreren Transistoren.
  11. Verfahren nach Anspruch 8, wobei die Isolationsgräben so gefüllt werden, dass diese eine Verformungskomponente in dem aktiven Gebiet hervorrufen.
  12. Verfahren mit: Definieren eines aktiven Gebiets in einer verformten siliziumenthaltenden Schicht durch Bilden eines Isolationsgrabens in der verformten siliziumenthaltenden Schicht. Entfernen von Bereichen des aktiven Gebiets, dieeine reduzierte Verformung nach dem Bilden des Isolationsgrabens besitzen; und Bilden eines Transistors in und über dem aktiven Gebiet.
  13. Verfahren nach Anspruch 12, wobei Entfernen der Bereiche des aktiven Gebiets, die eine reduzierte Verformung besitzen, umfasst: Oxidieren eines Teils des aktiven Gebiets und Entfernen des oxidierten Teils.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Füllen des Isolationsgrabens mit einem Opfermaterial vor dem Oxidieren des Teils des aktiven Gebiets.
  15. Verfahren nach Anspruch 14, das ferner umfasst: Entfernen zumindest eines Teils des Opfermaterials, wenn der oxidierte Teil entfernt wird.
  16. Verfahren nach Anspruch 12, das ferner umfasst: Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Entfernen von Material mit reduzierter Verformung des aktiven Gebiets.
  17. Verfahren nach Anspruch 16, wobei Füllen des Isolationsgrabens mit einem isolierenden Material umfasst: Abscheiden einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht, wobei die zweite dielektrische Schicht den Isolationsgraben vollständig füllt.
  18. Verfahren nach Anspruch 17, das ferner umfasst: Entfernen von überschüssigem Material der zweiten dielektrischen Schicht durch Ausführen eines chemisch-mechanischen Einebnungsprozesses unter Anwendung der ersten dielektrischen Schicht als eine Stoppschicht.
  19. Verfahren nach Anspruch 16, wobei der Isolationsgraben gefüllt wird, um eine Verformungskomponente in dem aktiven Gebiet hervorzurufen.
  20. Verfahren zur Herstellung eines Substrats für verformte Transistorbauelemente, wobei das Verfahren umfasst: Bereitstellen eines Substrats mit einer Halbleiterschicht mit einer biaxialen Verformung, wobei die Halbleiterschicht eine Anfangsdicke besitzt; und Reduzieren der Anfangsdicke zumindest in einem Bereich der Halbleiterschicht, um einen Verformungspegel in Bezug auf eine verformungsrelaxierende Wirkung einzustellen, die hervorgerufen wird, wenn die Halbleiterschicht bearbeitet wird, um Grabenisolationsstrukturen zur Bereitstellung mehrerer aktiver Gebiete zu bilden.
  21. Verfahren nach Anspruch 20, das ferner umfasst: Strukturieren der Halbleiterschicht, um einen Isolationsgraben für die Grabenisolationsstruktur zu bilden, wobei die Halbleiterschicht vor dem Reduzieren der Anfangsdicke strukturiert wird.
  22. Verfahren nach Anspruch 20, wobei die Anfangsdicke vor dem Bearbeiten der Halbleiterschicht reduziert wird.
  23. Verfahren nach Anspruch 20, wobei Reduzieren der Anfangsdicke zumindest eines Teils der Halbleiterschicht umfasst: selektives Reduzieren der Anfangsdicke in einem ersten Bereich, während die Anfangsdicke in einem zweiten Bereich der Halbleiterschicht im Wesentlichen beibehalten wird.
  24. Verfahren nach Anspruch 20, wobei die biaxiale Verformung eine Zugverformung ist.
  25. Verfahren nach Anspruch 20, wobei die Halbleiterschicht auf einem isolierenden Material vorgesehen wird.
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