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Gebiet der vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von Transistoren
mitverformten Kanalgebieten unter Anwendung von verformungsinduzierenden
Quellen, etwa einem eingebetteten verformten Material in den Drain-
und Sourcegebieten, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet
eines MOS-Transistors zu erhöhen.
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Beschreibung des Stands der
Technik
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl an Schaltungselementen auf einen vorgegebenen Chipbereich
gemäß einer
spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Vielzahl
von Prozesstechnologien gegenwärtig
praktiziert, wobei für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen,
die CMOS-Technologie aktuell eine der vielversprechendsten Ansätze ist
auf Grund der überlegenen
Eigenschaften im Hinblick auf die Betriebsgeschwindigkeiten und/oder Leistungsaufnahme
und/oder Kosteneffizienz. Während
der Herstellung komplexer integrierter Schaltungen unter Anwendung
der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransisotoren
und p-Kanaltransistoren, auf einem Substrat gebildet, das eine kristalline
Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon,
ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,
sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet, das
zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet
werden. Die Leitfähigkeit des
Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird
durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets angeordnet
und davon durch eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei
Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten
Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Majoritätsladungsträger – und für eine vorgegebene
Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallän ge
bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit,
rasch einen leitenden Kanal unter der isolierenden Schicht beim
Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die
Gesamtleitfähigkeit
des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren.
Somit wird die Verringerung der Kanallänge und damit verknüpft die Verringerung
des Kanalwiderstands ein wesentliches Entwurfskriterium zum Erreichen
der Erhöhung
der Arbeitsgeschwindigkeit integrierter Schaltungen.
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Die
ständige
Reduzierung der Transistorabmessungen beinhaltet jedoch eine Reihe
von damit verknüpften
Problemen, etwa die geringere Steuerbarkeit des Kanals, was auch
als Kurzkanaleffekte, und dergleichen bezeichnet wird, die es zu
lösen gilt, um
in nicht unerwünschter
Weise die durch das stetige Reduzieren der Kanallänge von
MOS-Transistoren gewonnen Vorteile aufzuheben. Da die ständige Größenreduzierung
der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und
möglicherweise
die Neuentwicklung äußerst komplexer
Prozessverfahren, um beispielsweise Kurzkanaleffekte zu kompensieren,
erforderlich macht, wurde auch vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge
erhöht
wird, wodurch die Möglichkeit
geboten wird, eine Leistungssteigerung zu erhalten, die vergleichbar
ist mit dem Fortschreiten zu einem künftigen Technologiestandard,
wobei viele der bei den Prozessanpassungen, die mit der Bauteilgrößenreduzierung
verknüpft
sind, angetroffenen Probleme vermieden oder zumindest zeitlich verschoben
werden.
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Ein
effizienter Mechanismus zum Erhöhen der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem
beispielsweise eine Zugverspannung oder Druckverspannung in der
Nähe des
Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung
in dem Kanalgebiet zu erreichen, die zu einer modifizierten Beweglichkeit
für Elektronen
bzw. Löcher führt. Beispielsweise
kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von
Löchern
verbessern, wodurch die Möglichkeit
geboten wird, das Leistungsverhalten von p-Transistoren zu erhöhen. Andererseits
kann das Erzeugen einer Zugverformung in dem Kanalgebiet eines n-Kanaltransistors die
Elektronenbeweglichkeit steigern. Das Einführen einer Verformungs- bzw.
Verspannungsprozesstechnik in den Ablauf der Herstellung integrierter
Schaltungen ist ein äußerst vielversprechender
Ansatz weiterer Bauteilgenerationen, da beispielsweise verspanntes
Silizium als eine „neue" Art an Halbleitermaterial
betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei
viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt
werden.
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Daher
wird in einigen Vorgehensweisen die Löcherbeweglichkeit von PMOS-Transistoren
verbessert, indem eine verformte Silizium/Germanium-Schicht in den
Drain- und Sourcegebieten der Transistoren vorgesehen wird, wobei
die kompressiv verformten Drain- und Sourcegebiete eine Verformung
in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden
die Drain- und Sourceerweiterungsgebiete der PMOS-Transistoren auf
Grundlage einer Ionenimplantation hergestellt, wobei die tiefen
Drain- und Sourceübergänge auf
der Grundlage einer Silizium/Germanium-Schicht hergestellt werden,
die selektiv in den entsprechenden Aussparungen bzw. Vertiefungen
in dem PMOS-Transistor durch epitaktische Wachstumsverfahren gebildet wird.
Da die natürliche
Gitterkonstante von Silizium/Germanium größer ist als jene des Siliziums,
wird die epitaktisch aufgewachsene Silizium/Germanium-Schicht, die
dem Gitterabstand des Siliziums annimmt, unter einer kompressiven
Verformung aufgewachsen, die effizient in das Kanalgebiet übertragen wird,
indem Silizium darin kompressiv verformt wird. Dieses Integrationsschema
führt zu
einer deutlichen Leistungssteigerung von p-Kanaltransistoren. Die ständige Forderung
nach höherer
Leistungsfähigkeit und
eine erhöhte
Packungsdichte erfordert dennoch ein weiteres Steigern der Leistungsfähigkeit,
was nicht ausschließlich
durch den konventionellen Ansatz auf der Grundlage des Vorsehens
verformter Halbleiterschichten in den Drain- und Sourcegebieten
der Transistoren oder durch andere Konzepte zum Einführen einer
externen Verspannung in die Kanalgebiete erreicht werden kann, da
andere Eigenschaften des Kanalgebiets, die ebenso merklich das elektrische
Verhalten beeinflussen, durch die konventionelle Technik im Wesentlichen
nicht berücksichtigt
werden.
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Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für ein verbessertes
Verfahren, das einen effizienten Zuwachs an Leistungsfähigkeit von
Feldeffekttransistoren ermöglicht,
wobei eines oder mehrere der oben genannten Probleme vermieden oder
zumindest in der Auswirkung reduziert wird.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik
zur Herstellung verbesserter Feldeffekttransistoren, wobei eine
effiziente Verformungstechnologie mit einer geeigneten Kanalgestaltung
kombiniert wird, wobei die Materialzusammensetzung innerhalb des
Kanalgebiets auf der Grundlage gewünschter elektrischer und anderer
Eigenschaften ausgewählt
wird, wodurch die schließlich
erreichte Leitfähigkeit
des entsprechenden Transistorbauelements weiter verbessert wird.
Zu diesem Zweck wird eine geeignete Halbleiterverbindung oder eine
Halbleiterlegierung in den entsprechenden Kanalgebieten hergestellt,
um damit in geeigneter Weise die Materialeigenschaften vor dem Bilden
der eigentlichen Drain- und Sourcegebiete einzustellen, die in einigen
Aspekten als ein verformtes Halbleitermaterial bereitgestellt werden,
um damit einen synergetischen kombinierten Effekt der Verbesserung
der Ladungsträgerbeweglichkeit
in dem Kanalgebiet zu erreichen, der durch ein externe verformungsinduzierende
Quelle und die zusätzlichen
Materialeigenschaften erreicht wird, etwa eine reduzierte Bandlückenenergie,
Streueffekte für
Ladungsträger,
und dergleichen, die durch das Material des Kanalgebiets bereitgestellt
werden. In einigen anschaulichen Ausführungsformen werden das verformte
Halbleitermaterial und die Halbleiterlegierung in dem Kanalgebiet in
einem gemeinsamen Fertigungsprozess hergestellt, wobei die Materialzusammensetzung
auf der Grundlage der formungsinduzierenden Fähigkeiten und den zusätzlichen
elektrischen Eigenschaften ausgewählt wird, die von der Halbleiterlegierung selbst
hervorgerufen werden. Folglich kann ein erhöhtes Maß an Flexibilität erreicht
werden, da ein spezieller Kompromiss im Hinblick auf den verformungsinduzierenden
Mechanismus, der durch Berücksichtigung
der kristallinen Orientierung des Basismaterials in Bezug auf andere
Halbleiterbauelemente hervorgerufen wird, effizient durch eine geeignete
Materialzusammensetzung überkompensiert werden
kann, die das elektrische Verhalten in dem Kanalgebiet auf Grund
der intrinsischen elektrischen Eigenschaften verbessern kann. In
anderen Fällen können die
Vorteile eines an sich effizienteren verformungsinduzierenden Mechanismus
weiter verbessert werden, indem zusätzlich eine geeignete Materialzusammensetzung
in dem Kanalgebiet vorgesehen wird. Ferner liefert die offenbarte
Prozesstechnologie ein hohes Maß an
Kompatibilität
mit aktuell erfolgreich praktizierten Fertigungsstrategien und liefert ferner
die Möglichkeit,
lokal die elektrischen Eigenschaften unterschiedlicher Arten von
Feldeffekttransistoren zu verbessern.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
erstes verformtes Kanalgebiet mit einer ersten Nicht-Siliziumgattung und
einem Kanaldotierstoffmittel, wobei eine Konzentration der ersten Nicht-Siliziumgattung
höher ist
im Vergleich zu der Konzentration des mindestens einen ersten Kanaldotiermittels.
Ferner umfasst das Halbleiterbauelement ein erstes verformtes Draingebiet
und Sourcegebiet mit einem ersten Dotiermittel und einer zweiten Nicht-Siliziumgattung,
die in Verbindung mit Silizium ein erstes verformtes Halbleitermaterial
bildet.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
ersten Halbleiterlegierung in einem ersten aktiven Gebiet und das
Bilden einer Gateelektrode über
dem ersten aktiven Halbleitergebiet, das die erste Halbleiterlegierung aufweist.
Schließlich
umfasst das Verfahren das Bilden von Drain- und Sourcegebieten eines
ersten Transistors in dem ersten aktiven Gebiet.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das lokale Bilden
eines verformten Halbleitermaterials in Drain- und sourcegebieten und
eines Kanalgebiets eines Feldeffekttransistors. Des weiteren wird
eine Gateelektrode über
dem verformten Halbleitermaterial hergestellt und es werden pn-Übergänge an einer Grenzfläche zwischen
den Drain- und Sourcegebieten und dem verformten Kanalgebiet gebildet.
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Kurze Beschreibung der Zeichnungen
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1d schematisch
Querschnittsansichten eines Feldeffekttransistors während diverser
Fertigungsphasen zeigen, wobei das Kanalgebiet und die Drain- und
Sourcegebiete geeignete Halbleiterlegierungen in einer siliziumbasierten
Konfiguration gemäß anschaulicher
Ausführungsformen der
vorliegenden Erfindung erhalten;
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1e schematisch
eine weitere anschauliche Ausführungsform
zeigt, in der eine Halbleiterlegierung durch Implantation in einem
aktiven Halbleitergebiet gebildet wird;
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1f schematisch
eine Querschnittsansicht eines Halbleiterbauelements mit zwei Transistorarten
zeigt, die unterschiedliche Eigenschaften in ihren entsprechenden
Kanalgebieten Drain- und Sourcegebiete gemäß weiterer anschaulicher Ausführungsformen
der vorliegenden Erfindung aufweisen;
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2a bis 2e schematisch
Querschnittsansichten eines Transistorelements während diverser Fertigungsphasen
beim Herstellen eines verformten Halbleitermaterials in dem Drain- und Sourcegebieten
zeigen, wobei die Materialeigenschaften des Kanalgebiets gemäß weiterer
anschaulicher Ausführungsformen
individuell eingestellt werden; und
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3a und 3b schematisch
Querschnittsansichten eines Halbleiterbauelements während der
Herstellung einer Gateisolationsschicht in einem Überschussbereich
einer zuvor gebildeten Halbleiterlegierung gemäß noch weiterer anschaulicher
Ausführungsformen
der vorliegenden Erfindung zeigen.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der vorliegenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich sein,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken,
sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhafte die diversen Aspekte der vorliegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft die vorliegende Erfindung Halbleiterbauelemente
und Fertigungsverfahren, in denen die Materialeigenschaften entsprechender
Kanalgebiete in Feldeffekttransistoren berücksichtigt werden, wenn moderne
verformungsinduzierende Mechanismen angewendet werden, um eine weitere
Steigerung des Leistungsverhaltens zu erreichen. Wie zuvor erläutert ist,
werden aktuell eine Vielzahl von verformungsinduzierende Mechanismen eingesetzt,
um die Ladungsträgerbeweglichkeit
in entsprechenden Kanalgebieten von siliziumbasierten Transistorelementen
zu erhöhen.
Die Materialeigenschaften entsprechender Halbleiterlegierungen können jedoch
in Verbindung mit dem verformungsinduzie renden Mechanismus ebenso
eine deutliche Steigerung des Leistungsverhaltens von Transistoren hervorrufen,
wenn das Material in dem Kanalgebiet vorgesehen wird. Folglich kann
durch Ausbilden der entsprechenden PN-Übergänge im Wesentlichen vollständig innerhalb
einer geeigneten ausgewählten Halbleiterlegierung
wesentliche Vorteile bringen. Beispielsweise können Silizium/Germaniumlegierungen erfolgreich
in Verbindung mit p-Transistoren eingesetzt werden, um zusätzlich durch
die reduzierte Bandlückenenergie
der Silizium/Germanium-Legierung eine verbesserte Leitfähigkeit
in dem Kanalgebiet bietet, wenn das entsprechende Material in dem Kanalgebiet
vorgesehen wird. Des weiteren kann die Verformung zusätzlich „direkt" in dem Kanalgebiet
erzeugt werden, wodurch ebenso zu einer verbesserten Leitfähigkeit
des sich ergebenden Transistorbauelements beigetragen wird. Auf
Grund des zusätzlichen
Vorsehen einer Halbleiterlegierung in dem Kanalgebiet wird ein erhöhtes Maß an Flexibilität in Bezug
auf die Auswahl geeigneter Materialien erreicht, da eine reduzierte
verformungserzeugende Wirkung effizient durch andere zusätzliche
Materialeigenschaften und die äußerst effiziente
Erzeugung einer entsprechenden Verformung kompensiert werden kann,
selbst wenn die Verformung mit geringerer Intensität im Vergleich
zu aktuell praktizierten verformungsinduzierenden Verfahren hervorgerufen
wird.
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In
einigen anschaulichen Ausführungsformen
können
selektive epitaktische Wachstumsverfahren zum lokalen Ausbilden
einer geeigneten Halbleiterlegierung in entsprechenden aktiven Gebieten vor
dem Strukturieren der Gateelektrode und der Gateisolationsschicht
eingesetzt werden. Nachfolgend wird der weitere Fertigungsprozess
auf der Grundlage gut etablierter Fertigungsverfahren fortgesetzt,
wodurch ein hohes Maß an
Kompatibilität
mit bestehenden Verformungsprozesstechnologien erreicht wird.
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In
anderen anschaulichen Ausführungsformen
werden unterschiedliche Arten von verformungsinduzierenden Materialien
in entsprechenden aktiven Halbleitergebieten gebildet, um individuell
die Transistoreigenschaften zu verbessern. Zu diesem Zweck wird
beispielsweise ein geeignetes Maskenregime angewendet, um geeignete
Vertiefungen bzw. Aussparungen in den individuellen aktiven Halbleitergebieten
zu bilden und nachfolgend werden entsprechende epitaktische Wachstumsverfahren
eingesetzt, um die unterschiedlichen Arten an Halbleiterlegierungen
in den nicht abgedeckten Vertiefungen zu bilden. In anderen anschaulichen
Vertiefungen können
Implantationsverfahren zum Einführen
einer gewünschten
Atomsorte eingesetzt werden, um eine geeignete Halbleiterlegierung
mit den gewünschten Eigenschaften
zu bilden. Auch können
selektive epitaktische Wachstumsver fahren effizient mit Implantationsverfahren
kombiniert werden, um unterschiedliche Arten verformten Halbleitermaterials
bereitzustellen, wenn eine der Komponenten nicht in effizienter
Weise durch einen Implantationsprozess auf Grund einer hohen erforderlichen
Konzentration vorgesehen werden kann. Beispielsweise können Silizium/Kohlenstoff
und Silizium/Germanium effizient auf der Grundlage eines kombinierten
Fertigungsschemas mit einem selektiven epitaktischen Wachstumsprozess
zur Bereitstellung einer hohen Germaniumkonzentration, die typischerweise
zum Erzeugen eines gewünschten
Maßes
an Verformung erforderlich ist, bereitgestellt werden, während Kohlenstoff
in effizienter Weise in entsprechende siliziumbasierte Materialien
auf der Grundlage geeignet gestalteter Implantationsprozesse eingeführt werden
kann.
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In
noch anderen anschaulichen Ausführungsformen
wird ein erhöhtes
Maß an
Flexibilität
erzeugt, indem das verformte Halbleitermaterial in den Drain- und
Sourcegebieten separat in Bezug auf eine Halbleiterlegierung gebildet
wird, die in dem Kanalgebiet vorgesehen ist, um damit eine individuelle
Anpassung der Kanaleigenschaften im Hinblick auf verbesserte Bandlückeneigenschaften
zu ermöglichen, während trotzdem
ein effizienter verformungsinduzierender Mechanismus erreicht wird,
indem ein geeigneter verformungsinduzierender Mechanismus erreicht
wird, indem ein geeignetes verformtes Halbleitermaterial in den
Drain- und Sourcegebieten vorgesehen wird.
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Es
sollte beachtet werden, dass die Prinzipien der vorliegenden Erfindung äußerst vorteilhaft sind
im Zusammenhang mit modernen Transistorelementen mit einer Gatelänge von
100 nm und deutlich weniger, da hier eine deutliche Verbesserung
im Hinblick auf den Durchlassstrom erreicht werden kann, während dennoch
gut etablierte Transistorkonfigurationen und Prozessverfahren eingesetzt
werden können.
Somit kann das Leistungsverhalten von Transistorelementen, die auf
der Grundlage aktuell praktizierter Technologiestandards hergestellt
werden, deutlich verbessert werden und auch die Skalierbarkeit gegenwärtig praktizierter
Fertigungsverfahren kann gewährleistet
werden.
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Mit
Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche
Ausführungsformen
der vorliegenden Erfindung detaillierter beschrieben.
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1a zeigt
schematisch die Querschnittsansicht eines Halbleiterbauelements 100,
das ein Substrat 101 aufweist, das ein beliebiges geeignetes Trägermaterial
zur Herstellung eines aktiven Halbleitergebiets 103 darauf
repräsentiert.
Beispielsweise kann das Halbleitersubstrat 101 ein kristallines
Halbleitermaterial repräsentieren,
das darauf ausgebildet eine geeignete kristalline Halbleiterschicht
aufweist, in der das aktive Halbleitergebiet 103 beispielsweise durch
entsprechende Isolationsstrukturen 102 definiert ist. In
einer anschaulichen Ausführungsform
repräsentiert
das Substrat 101 ein siliziumbasiertes Substrat, das in
Form eines Siliziumvollsubstrats oder eines SOI-(Silizium-auf-Isolator-)Substrats
vorgesehen ist, in welchem eine siliziumbasierte Halbleiterschicht
auf einer vergrabenen isolierenden Schicht (nicht gezeigt) gebildet
ist. Es sollte beachtet werden, dass ein siliziumbasiertes Material
als ein Material verstanden wird, in welchem ein wesentlicher Anteil an
Silizium, beispielsweise 50 Atomprozent oder mehr, enthalten sind,
während
andere Nicht-Siliziumsorten
ebenso vorhanden sein können,
jedoch mit einer geringeren Konzentration im Vergleich zu dem Silizium.
Wie zuvor erläutert
ist, werden komplexe integrierte Schaltung, Mikroprozessoren, Speichereinrichtungen
mit hoher Packungsdichte, und dergleichen, gegenwärtig in
der näheren
Zukunft auf der Grundlage von Silizium auf Grund der Verfügbarkeit, dem
großen
Anteil an Fachwissen in Bezug auf die Siliziumverarbeitung und dergleichen,
hergestellt, wobei eine lokale Bereitstellung anderer Halbleitermaterialien,
etwa Germanium, Kohlenstoff, Galliumarsenid, und/oder anderer geeigneten
Sorten es ermöglicht,
lokal die entsprechenden Eigenschaften beispielsweise im Hinblick
auf die Verformung, die Bandlücke,
und dergleichen, einzustellen.
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In
der vorliegenden Erfindung wird die lokale Modifizierung der entsprechenden
Materialeigenschaften auf einen wesentlichen Anteil des aktiven Gebiets 103 vor
dem Gatestrukturierungsprozess angewendet, um auch die modifizierten
Eigenschaften in einem Kanalgebiet zu erhalten, das noch in dem aktiven
Halbleitergebiet 103 zu bilden ist. Es sollte beachtet
werden, dass der Begriff „aktives
Halbleitergebiet" ein
Halbleitergebiet bezeichnet, das eine geeignete Dotierstoffverteilung
erhält,
um damit entsprechende pn-Übergänge darin
zu definieren. Beispielsweise kann das aktive Halbleitergebiet 103 ein siliziumbasiertes
Halbleitermaterial aufweisen, in und auf welchem mindestens ein
Transistorelement hergestellt wird, das lateral von benachbarten
Schaltungselementen durch die Isolationsstruktur 102 getrennt
ist. Zum selektiven Modifizieren der Materialeigenschaften in dem
aktiven Halbleitergebiet 103 wird in einer anschaulichen
Ausführungsform
eine geeignete Ätz-
und Wachstumsmaske 104 vorgesehen, die einen speziellen
Bereich des aktiven Halbleitergebiets 103 in Abhängigkeit
von dem Bauteil- und Prozesserfordernissen freilässt. Die Maske 104 wird typischerweise
aus einem geeigneten Material hergestellt, das einer Ätzatmosphäre 105 sowie
einer nachfolgenden Abscheideatmosphäre für das epitaktische Aufwachsen
eines geeigneten Halbleitermaterials nach dem Entfernen eines speziellen
Bereichs des Halbleitergebiets 103 widersteht. Es sollte
beachtet werden, dass obwohl die Isolationsstruktur 102 auch
als eine Ätz-
und Wachstumsmaske dienen kann, typischerweise die Maske 104 auch
andere Bauteilgebiete abdecken muss, etwa aktive Halbleitergebiete
für unterschiedliche
Transistorarten und dergleichen, so dass die entsprechende Abscheidung
des Halbleitermaterials zuverlässig
vermieden wird. Des weiteren kann die Ätz- und Wachstumsmaske 104 eine
geeignete Öffnung 104c definieren, um
damit einen gewünschten
Bereich des Halbleitergebiets 103 freizulegen. Wenn beispielsweise
eine gewisse Menge eines lateral angeordneten „Schablonen"-Materials gewünscht ist,
kann die entsprechende Öffnung 104c so
gebildet werden, dass ein lateraler Bereich des Gebiets 103 freigelegt
wird, während
entsprechende Randbereiche abgedeckt werden, deren endgültige Größe durch
die Eigenschaften eines Ätzprozesses 105 eben
so bestimmt sind. D. h., abhängig
von dem Ausmaß an
Isotropie des Ätzprozesses 105 kann
ein mehr oder weniger ausgeprägter
Grad an Unterätzung
erreicht werden. Die Ätz-
und Wachstumsmaske 104 umfasst eine Ätzstoppschicht 104b und
eine eigentliche Maskenschicht 104a, um damit das nachfolgende
Entfernen der Maske 104 in einer späteren Fertigungsphase zu erleichtern.
Beispielsweise kann die Maskenschicht 104a aus Siliziumnitrid
aufgebaut sein, während
die Ätzstoppschicht 104b in
Form von Siliziumdioxid vorgesehen ist. Es sollte jedoch beachtet
werden, dass ein beliebiges anderes geeignetes Material für die Maske 104 verwendet
werden kann, solange die Maske 104 selektiv in Bezug auf
ein Halbleitermaterial entfernt werden kann, das noch in dem aktiven Halbleitergebiet 103 zu
bilden ist.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse umfassen. Nach dem Bereitstellen des Substrats 101,
das darauf ausgebildet eine entsprechende Halbleiterschicht, etwa
eine siliziumbasierte Halbleiterschicht, etwa eine siliziumbasierte
Halbleiterschicht, aufweist, wird in einigen anschaulichen Ausführungsformen die
Isolationsstruktur 102 gebildet, was auf der Grundlage
gut etablierter Grabenisolationsverfahren bewerkstelligt werden
kann, die moderne Photolithographie-, Ätz-, Abscheide- und Einebnungsprozesse beinhalten.
Wenn beispielsweise eine SOI-Architektur betrachtet wird, werden
entsprechende Isolationsgräben
in der entsprechenden Halbleiterschicht bis hinab zu einer vergrabenen
isolierenden Schicht gebildet, wodurch die Abmessungen des aktiven
Halbleitergebiets 103 festgelegt werden. In Ausführungsformen,
die eine Transistorvollsubstratkonfiguration repräsentieren,
können sich
die entsprechenden Isolationsgräben
bis hinab zu einer spezifizierten Tiefe erstrecken, um damit das
Gebiet 103 zu definieren. Nach dem Herstellen der entsprechenden
Isolationsgräben
kann ein geeignetes Material, etwa Siliziumdioxid, Siliziumnitrid,
und dergleichen in den Grabenöffnungen
gebildet werden, wobei nachfolgend überschüssiges Material auf der Grundlage
gut etablierter Einebnungsverfahren, etwa CMP (chemisch-mechanisches
Polieren), und dergleichen entfernt wird. Danach wird die Maske 104 beispielsweise
auf der Grundlage gut etablierter Abscheideverfahren zur Herstellung
der Ätzstoppschicht 104b,
falls dies erforderlich ist, gefolgt von der Abscheidung der Maskenschicht 104a hergestellt.
Beispielsweise sind plasmaunterstüzte CVD-(chemische Dampfabscheide-)Rezepte
für eine
Vielzahl geeigneter dielektrischer Materialien, etwa Siliziumdioxid,
Siliziumnitrid, und dergleichen, gut etabliert. Es sollte beachtet
werden, dass die Ätzstoppschicht 104b,
falls diese vorgesehen ist, auch durch einen Oxidationsprozess hergestellt
werden kann. Als nächstes
wird ein entsprechender Lithographieprozess ausgeführt, um eine Ätzmaske
zu bilden, etwa eine Lackmaske, um damit die Maskenschicht 104a zu
strukturieren, so dass diese die Öffnung 104c erhält. Das
Vorsehen der Ätzstoppschicht 104b in
dieser Fertigungsphase kann vorteilhaft sein beim geeigneten Steuern
des entsprechenden Ätzprozesses,
so dass ein urgesteuerter Materialabtrag in dem aktiven Gebiet 103 während der
Strukturierung der Maskenschicht 104a im Wesentlichen vermieden
werden kann. Nach dem Öffnen
der Ätzstoppschicht 104b und
dem Einrichten der Ätzatmosphäre 105 kann
somit ein hohes Maß an Gleichförmigkeit
des Prozesseses 105 über
das gesamte Substrat 101 hinweg erreicht werden. Der Ätzprozess 105 kann
auf der Grundlage gut etablierter Rezepte ausgeführt werden, die ein hohes Maß an Selektivität in Bezug
auf die Maske 104 aufweisen, um damit in effizienter Weise
Material aus dem aktiven Gebiet 103 abzutragen.
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1b zeigt
schematisch das Halbleiterbauelement 100 nach dem Ende
des Ätzprozesses 105. Somit
ist ein entsprechende Öffnung 103a in
dem aktiven Halbleitergebiet 103 gebildet, wobei, wie zuvor erläutert ist,
die entsprechende Form und Größe der Öffnung 103a auf
der Grundlage der Abmessung der Öffnung 104c und
den Eigenschaften des Ätzprozesses 105 gesteuert
werden können.
Beispielsweise kann ein äußerst anisotroper Ätzprozess
angewendet werden, wenn entsprechende laterale Bereiche 103l für die weitere
Beareitung des Bauelements 100 erforderlich sind. In anderen
anschaulichen Ausführungsformen
wird ein moderat hohes Maß an
Isotropie in dem Prozess 105 eingestellt, wenn im Wesentlichen
die gesamte Oberfläche
des Gebiets 103 entfernt werden soll, wobei kleine Ungenauigkeiten
nicht relevant sind, da das isotrope Verhalten dennoch für eine Entfer nung
der lateralen Bereiche 103l sorgt, wenn andererseits freigelegte
Bereiche der Isolationsstrukturen 102 ein hohes Maß an Ätzselektivität aufweisen,
wodurch ein signifikanter Materialabtrag der Isolationsstruktur 102 im
Wesentlichen verhindert wird. Die Tiefe 103d der Öffnung 103a kann
so eingestellt werden, dass eine ausreichende Menge eines Schablonenmaterials 103t weiterhin
in dem aktiven Gebiet 103 vorhanden ist, insbesondere,
wenn SOI-Konfigurationen betrachtet werden. Beispielsweise kann
eine Restdicke des Schablonenmaterials an der Unterseite der Öffnung 103a im
Bereich von ungefähr
1 nm bis mehrere nm in anspruchvollen SOI-Anwendungen betragen.
In diesem Falle kann ein hohes Maß an Gleichförmigkeit
des Ätzprozesses 105 erreicht
werden, indem beispielsweise die Ätzstoppschicht 104b verwendet
wird, um einen einheitlichen Startpunkt des Ätzprozesses 105 zu
definieren, wodurch eine entsprechende Zuverlässigkeit bei der Beibehaltung
des Materials 103t erreicht wird. Als nächstes wird das in 1b gezeigte
Bauelement für einen
nachfolgenden selektiven epitaktischen Wachstumsprozess vorbereitet.
Beispielsweise werden Kontaminationen, die sich aus dem vorhergehenden Ätzprozess
ergeben, auf der Grundlage gut etablierter Reinigungsprozesse entfernt.
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1c zeigt
schematisch das Halbleiterbauelement 100 während eines
selektiven epitaktischen Wachstumsprozesses 106, während welchem
die Öffnung 103a bis
zu einem gewünschten
Pegel mit einem geeigneten Halbleitermaterial gefüllt wird,
das als Halbleiterlegierung vorgesehen werden kann, wenn das Material 103t ein
siliziumbasiertes Material repräsentiert.
In einer anschaulichen Ausführungsform
wird das Halbleitermaterial 107 als eine Silizium/Germanium-Legierung
mit einem gewünschten Mischungsverhältnis gebildet,
um damit für
die erforderlichen Materialeigenschaften zu sorgen. Beispielsweise
kann eine Konzentration an Germanium bis zu ungefähr 30 Atomprozent
eine hohe innere Verformung hervorrufen, da das Material 107 auf dem
Schablonenmaterial 103t aufgewachsen wird, wobei dieses
im Wesentlichen die Kristallstruktur des Materials 103t annimmt.
Im Falle eines Silizium/Germanium-Materials kann die entsprechende
Gitterkonstante des Materials 107 im Vergleich zu der natürlichen
Gitterkonstante von Silizium/Germanium reduziert sein, wodurch eine
kompressiv verformte Halbleiterlegierung gebildet wird. Da im Allgemeinen Silizium/Germanium-Material
eine geringere Bandlücke
im Vergleich zu Silizium aufweist, kann eine verbesserte Leitfähigkeit
erhalten werden, die auch in einem Kanalgebiet erreicht wird, das
noch in dem aktiven Halbleitergebiet 103 mit dem epitaktisch
gewachsenen Material 107 zu bilden ist. Da beispielsweise
Streuereignisse in einem Silizium/Germanium-Material im Vergleich
zu einem Siliziummaterial reduziert sind, kann noch eine höhere Leitfähigkeit für ein Silizium/Germanium-Kanalgebiet
im Vergleich zu einem Siliziumkanalgebiet konventioneller moderner
Transistoren erreicht werden. Da eine Vielzahl von unterschiedlichen
Materialeigenschaften gleichzeitig die Gesamtleitfähigkeit
des noch herzustellenden Kanalgebiets beeinflussen, repräsentiert
der Anteil an Verformung, der durch das Material 107 bereitgestellt
wird, unter Umständen
nicht den wesentlichen Aspekt, wie dies in konventionellen Lösungen der
Fall ist, in denen das verformte Silizium/Germanium-Material lediglich
vorgesehen ist, um Verformung in dem benachbarten Siliziumkanalgebiet
hervorzurufen. Vielmehr ist die Größe der Verformung lediglich
einer von mehreren Faktoren, die in Kombination die gewünschte Leistungssteigerung
ergeben. Beispielsweise kann eine reduzierter Germaniumkonzentration
verwendet werden, wobei dennoch ein verbessertes Transistorleistungsverhalten
auf Grund des modifizierten Kanalgebiets erreicht wird, wodurch
auch zu einer erhöhten
Flexibilität
in Bezug auf die weitere Bearbeitung des Bauelements 100 beigetragen
wird. Beispielsweise kann ein sehr hoher Germaniumanteil zu Zuverlässigkeitsproblemen
während
der weiten Bearbeitung des Halbleiterbauelements 100 führen, beispielsweise
im Hinblick auf die Herstellung von Metallsiliziden nach dem Fertigstellen
des Transistors, im Hinblick auf die Herstellung einer geeigneten
Gateisolationsschicht, und dergleichen.
-
In
noch anderen anschaulichen Ausführungsformen
wird der epitaktische Wachstumsprozess 106 auf der Grundlage
beliebiger geeigneter Vorstufenmaterialien ausgeführt, um
das Material 107 mit einem gewünschten Mischungsverhältnis vorzusehen.
Wenn beispielsweise eine Silizium/Kohlenstoffmischung für die betrachteten
Bauelemente als geeignet erachtet wird, kann ein entsprechendes Halbleitermaterial 107 mit
einer Zugverformung gebildet werden. Es sollte beachtet werden,
dass im Hinblick auf die weitere Bearbeitung des Bauelements das
Material 107 mit einer geeigneten Füllhöhe vorgesehen wird, die in
einigen anschaulichen Ausführungsformen
einen Höhenpegel
repräsentiert, der
der Höhe
der Isolationsstrukturen 102 entspricht. Somit kann im
Gegensatz zu konventionellen Lösungen
eine Höhendifferenz
zwischen dem aktiven Gebiet 103, wie es in 1a gezeigt
ist, und den Isolationsstrukturen 102 kompensiert oder
zumindest reduziert werden, indem das Material 107 bis
zur Höhe der
Isolationsstruktur 102 vorgesehen wird. In einigen Fällen kann
sogar ein gewisses Maß an Überschussmaterial
vorgesehen werden, das danach entfernt wird, um eine Oberflächentopographie
mit verbesserter Planarität
zu erreichen. Nach dem epitaktischen Wachstumsprozess 106 wird
die Maske 104 entfernt, wobei eine geeignete Ätzchemie
angewendet wird, die ein gewünschtes
Maß an Ätzselektivität in Bezug
auf das Ma terial 107 aufweist. Wenn beispielsweise Silizium/Germanium
betrachtet wird, sind entsprechende selektive Ätzrezepte gut etabliert in
konventionellen Verfahren für
eingebettete Siliziummaterialien. In anderen anschaulichen Ausführungsformen
kann, wenn eine entsprechende Ätzchemie
nicht verfügbar
ist, die den gewünschten
hohen Grad an Selektivität
ermöglicht,
ein Opfermaterial (nicht gezeigt) gebildet werden, um damit das
Material 107 abzudecken. Dies kann beispielsweise durch
Abscheiden eines entsprechenden Materials, etwa eines Polymermaterials,
und durch Entfernen von überschüssigem Material
davon bewerkstelligt werden, um damit in zuverlässiger Weise die Maske 104 freizulegen,
während
dennoch das Material 107 abgedeckt ist. Danach wird ein
entsprechender Ätzprozess
ausgeführt,
um die Maske 104 zu entfernen, wobei das Material 107 zuverlässig von
dem darüber liegenden
Opfermaterial geschützt
ist. In diesem Falle ist eine ausgeprägte Selektivität zwischen
dem Opfermaterial und der Ätzmaske 104 nicht
erforderlich, solange diese Materialien eine vergleichbare Ätzrate während des
betrachteten Ätzprozesses
aufweisen. Nach dem Entfernen der Ätzmaske 104 kann ein
geeigneter Einebnungsprozess ausgeführt werden, wie dies zuvor
beschrieben ist, was auf der Grundlage eines CMP-Prozesses und dergleichen
bewerkstelligt werden kann. Folglich kann die weitere Bearbeitung, beispielsweise
der Gatestrukturierungsprozess, auf einer im Wesentlichen ebenen
Oberfläche
ausgeführt werden.
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1d zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Ein Transistor 150 ist
in und über dem
aktiven Halbleitergebiet 103, das das Halbleitermaterial 107 aufweist,
ausgebildet. Der Transistor 150 kann eine Gateelektrode 108 aufweisen,
die auf einer Gateisolationsschicht 109 gebildet ist, die
die Gateelektrode 108 von einem entsprechenden Kanalgebiet 110 trennt.
Ferner ist eine Abstandshalterstruktur 112 an Seitenwänden der
Gateelektrode 108, und entsprechende Drain- und Sourcegebiete 111 mit
einem geeigneten vertikalen und lateralen Dotierstoffprofil sind
in dem aktiven Halbleitergebiet 103 und damit in dem Halbleitermaterial 107 gebildet.
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Das
in 1d gezeigte Halbleiterbauelement 100 kann
gemäß den folgenden
Prozessen hergestellt werden. Vor oder nach dem Entfernen der Ätzmaske 104 wird
ein entsprechendes vertikales Dotierstoffprofil in dem aktiven Gebiet 103 und
somit innerhalb des epitaktisch gewachsenen Halbleitermaterials 107 hergestellt,
wie dies für
das Einstellen der Kanaldotierstoffkonzentration erforderlich ist. Beispielsweise
kann während
des epitaktischen Wachstumsprozesses 106 eine gewisse erforderliche
Basisdotierstoffkonzentration in das Material 107 eingebaut
werden, um eine spezielle Wannendotierung bei Bedarf zu schaffen,
wobei eine entsprechende Kanaldotierstoffkonzentration auf der Grundlage geeignet
gestalteter Implantationsprozesse erreicht wird. In anderen Fällen wird
eine geeignete Implantationssequenz ausgeführt, um das erforderliche vertikale
Dotierstoffkonzentrationsprofil in dem aktiven Halbleitergebiet 103 zu
erhalten. Es sollte beachtet werden, dass in einigen anschaulichen
Ausführungsformen
der entsprechende Implantationsprozess vor dem Entfernen der Ätzmaske 104 ausgeführt wird, die
daher als eine effiziente Implantationsmaske verwendet werden kann,
um andere Bauteilgebiete, etwa andere Transistorgebiete zu schützen, die
eine andere Art an Kanaldotierung erfordern. Danach wird die Ätzmaske 104 entfernt,
wie dies zuvor beschrieben ist, oder die weitere Bearbeitung wird
auf der Grundlage eines Maskierungsregimes fortgesetzt, wie es insbesondere
zur Herstellung entsprechender Kanaldotierungen in einer konventionellen CMOS-Strategie
eingesetzt wird. Anschließend
kann die Gateisolationsschicht 109 gebildet werden, wobei in
einigen anschaulichen Ausführungsformen
eine geeignete Abscheidetechnik eingesetzt wird, wenn beispielsweise
das Material 107 kein geeignetes natürliches Oxid bildet, das typischerweise
in konventionellen siliziumbasierten CMOS-Verfahren verwendet wird.
-
Beispielsweise
kann die Gateisolationsschicht 109 durch ein beliebiges
geeignetes Material, etwa ein Material mit großem ε, gebildet werden, wenn geeignete
Verfahren verfügbar
sind, um die Gateisolationsschicht 109 aus Materialien
zu bilden, die kein natürliches
Oxid bilden, und diese Verfahren können ebenso in den vorliegenden
Ausführungsformen
eingesetzt werden. Wenn in ähnlicher
Weise andere dielektrische Materialien eingesetzt werden, etwa Siliziumnitrid,
und dergleichen, kann die entsprechende Fertigungssequenz auf etablierten
Verfahren beruhen, um dielektrische Materialien auf siliziumbasierten
Kanalgebieten herzustellen, um schließlich eine stabile Grenzfläche zwischen
dem Kanalgebiet 110 und der Gateisolationsschicht 109 zu
erhalten. In noch anderen anschaulichen Ausführungsformen wird ein oxidbasiertes
Material gebildet, wobei das Material 107 ein stabiles
natürliches
Oxid bildet. In anderen anschaulichen Ausführungsformen wird eine siliziumdioxidbasierte
Gateisolationsschicht 109 gebildet, wie dies detaillierter
mit Bezug zu den 3a und 3b beschrieben
ist. Als nächstes wird
die Gateelektrode 108 auf der Grundlage gut etablierter
Verfahren hergestellt, die beispielsweise das Abscheiden eines geeigneten
Gateelektrodenmaterials, etwa Polysilizium, und dergleichen, gefolgt von
einem geeigneten Strukturierungsprozess einschließlich moderner
Lithographie- und Ätzverfahren beinhalten.
Danach werden die Drain/Source-Gebiete 111 definiert, indem
eine geeignete Dotierstoffsorte im plantiert wird, wobei die Seitenwandabstandshalterstruktur 112 für das geeignete
Maskierungsschema in Abhängigkeit
von der erforderlichen Komplexität
des vertikalen und lateralen Dotierstoffprofils der Gebiete 111 sorgt.
Es sollte ferner beachtet werden, dass andere Implantationssequenzen,
etwa eine Halo-Implantation und eine Amorphisierungsimplantation,
und dergleichen, ebenso nach Bedarf ausgeführt werden können, um
die gewünschten
Eigenschaften der Drain- und Sourcegebiete 111 zu erhalten.
Ferner können
geeignete Ausheizprozesse, etwa lasergestützte, blitzlichtgestützte Ausheizprozesse
oder andere ähnliche
schnelle thermische Ausheizprozesse ausgeführt werden, um Dotiermittel
in den Drain- und Sourcegebieten 111 zu aktivieren und
um die Implantation hervorgerufene Gitterschäden zu rekristallisieren. Ferner
können
geeignete Silizidierungsprozesse ausgeführt werden, wenn entsprechende
Silizidgebiete mit erhöhter
Leitfähigkeit
in den Drain- und Sourcegebieten 111 und in der Gateelektrode 108 erforderlich
sind.
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Folglich
enthält
der Transistor 150 das Halbleitermaterial 107,
das ein beliebiges geeignetes Material, etwa Silizium/Germanium,
Gallium/Arsen, Silizium/Kohlenstoff, und dergleichen repräsentieren kann,
das für
eine geeignete Verformung in dem Kanalgebiet 110 sorgt,
während
gleichzeitig entsprechende Eigenschaften im Hinblick auf die Ladungsträgerstreuung,
die Bandlückenenergie,
und dergleichen bereitgestellt werden. Beispielsweise können die
entsprechenden pn-Übergänge 111p einen
wesentlichen Anteil aufweisen, der innerhalb des Materials 107 gebildet
ist, so dass die entsprechenden Übergangseigenschaften
in effizienter Weise durch Auswählen
der Zusammensetzung des Materials 107 gestaltet werden
können.
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1e zeigt
schematisch das Halbleiterbauelement 100 gemäß einer
weiteren anschaulichen Ausführungsform,
in der die Halbleiterlegierung 107 auf der Grundlage eines
Implantationsprozesses 113 gebildet wird. In einigen anschaulichen
Ausführungsformen
wird der Implantationsprozess 113 effizient mit einem selektiven
epitaktischen Wachstumsprozess kombiniert, wenn unterschiedliche
Arten an Halbleiterlegierungen herzustellen sind. In 1e enthält das Bauelement 100 die
Maske 104, die einen gewünschten Bereich des gesamten
aktiven Halbleitergebiets 103 freilässt. Da der Implantationsprozess 113 im
Wesentlichen bei Raumtemperatur ausgeführt werden kann, kann die Implantationsmaske 104 in
Form einer Lackmaske vorgesehen werden, wodurch die Prozesskomplexität zur Herstellung der
Halbleiterlegierung 107 deutlich verringert wird. Wenn
beispielsweise eine moderat geringe Konzentration einer Nicht-Silizium-Mischung
bereits für
die gewünschte
Verfor mung und andere Eigenschaften sorgt, werden geeignete Implantationsparameter
für den
Prozess 113 effizient auf der Grundlage von Simulation
oder Fachwissen ermittelt, um damit das Material 107 in
dem Halbleitergebiet 103 vorzusehen. Wenn beispielsweise
ein Silizium/Kohlenstoffmaterial als für die Halbleiterlegierung 107 geeigneter
erachtet wird, wird eine entsprechende Kohlenstoffkonzentration
mittels des Prozesses 113 eingeführt, wobei zusätzlich eine
Voramorphisierungsimplantation vor dem eigentlichen Einbauen der
Kohlenstoffsorte ausgeführt
werden kann. In anderen Ausführungsformen
können
Materialien mit einem größeren kovalenten
Radius im Vergleich zu Germanium mittels Implantation eingebaut
werden, wobei eine Konzentration, die durch Implantation erreicht
wird, ausreichend ist, um die gewünschten Eigenschaften zu erhalten.
Vor oder nach dem Implantationsprozess 113 und vor einem
entsprechenden Ausheizprozess wird in einigen anschaulichen Ausführungsformen
auch das erforderliche Kanaldotiermittel in das aktive Gebiet 103 eingebracht,
wobei eine optionale Voramorphisierung zu einer verbesserten Implantationsgleichförmigkeit
beitragen kann. Es sollte beachtet werden, dass ein entsprechender
Voramorphisierungsschritt so durchgeführt werden kann, dass ein spezieller
Bereich des Halbleitergebiets 103 in seinem kristallinen
Zustand verbleibt. Nach dem Bilden der Halbleiterlegierung 107 auf
der Grundlage des Implantationsprozesses 113 wird die Maske 104 entfernt
und die weitere Bearbeitung wird so fortgesetzt, wie dies auch mit
Bezug zu 1d beschrieben ist.
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1f zeigt
schematisch das Halbleiterbauelement 100 gemäß einer
weiteren anschaulichen Ausführungsform.
In diesem Falle enthält
das Halbleiterbauelement 100 ein ersten Transistor 150a und einen
zweiten Transistor 150b, wobei jeder entsprechend einer
der Fertigungsverfahren hergestellt ist, die zuvor mit Bezug zu
dem Transistor 150 beschrieben sind. Somit umfasst jeder
der Transistoren 150a, 150b eine entsprechende
Halbleiterlegierung 107a, 107b, die so gewählt sind,
dass das Leistungsverhalten der Transistoren 150a und 150b individuell
verbessert wird. Beispielsweise kann die Halbleiterlegierung 107a ein
verformtes Halbleitermaterial zur Verbesserung des Leistungsverhaltens
eines p-Kanaltransistors
repräsentieren,
während
die Halbleiterlegierung 107b das Material eines n-Kanaltransistors repräsentieren
kann. In anderen Fällen
können
die Materialien 107a, 107b im Wesentlichen von
der gleichen Art sein, wobei jedoch das Konzentrationsverhältnis unterschiedlich
eingestellt wird, um damit ein unterschiedliches Maß an Leistungszuwachs
in den Transistoren 150a, 150b zu erreichen. Wenn
beispielsweise die entsprechenden Materialien 107a, 107b auf
der Grundlage eines selektiven epitaktischen Wachstumsprozesses gebildet
werden, können
entsprechende Aussparungen, etwa die Öffnungen 103a (siehe 1b)
gemeinsam oder separat hergestellt werden, wobei bei einem entsprechenden selektiven
epitaktischen Wachstumsprozess die Öffnung für einen der Transistoren 150a, 150b abgedeckt
wird, während
die andere Öffnung
mit dem gewünschten
Material 107a, 107b gefüllt wird. Danach kann ein weiteres
geeignetes Maskenschema eingesetzt werden, um die nicht gefüllte Aussparung
aufzufüllen,
wobei das zuvor gefüllte
aktive Halbleitergebiet abgedeckt wird. In anderen anschaulichen
Ausführungsformen
wird ein geeignetes Maskenregime eingesetzt, wenn das entsprechende
Material 107a, 107b auf der Grundlage eines einzelnen
Ionenimplantationsprozesses gebildet wird. In noch anderen anschaulichen
Ausführungsformen
wird eine der Halbleiterlegierungen 107a, 107b auf
der Grundlage eines selektiven Wachstumsprozesses gebildet, während Material 107a,
bzw. 107b auf der Grundlage eines Implantationsprozesses,
etwa dem zuvor beschriebenen Prozess 113 gebildet wird.
Folglich wird ein hohes Maß an
Flexibilität
individuellen Anpassen des Leistungsverhaltens von Transistorelementen
erreicht.
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Wie
dargestellt ist, werden in einigen anschaulichen Ausführungsformen
entsprechende Metallsilizidgebiete 114 in den Transistoren 150a, 150b gebildet,
wenn eine zusätzliche
Verbesserung der Leitfähigkeit
erforderlich ist. In noch anderen anschaulichen Ausführungsformen
werden entsprechende verspannte Oberschichten 116a und 116b vorgesehen,
die die gleiche oder eine unterschiedliche Art einer inneren Verspannung
in Abhängigkeit von
der Leitfähigkeitsart
der Transistoren 150a, 150b aufweisen können. Somit
kann durch Vorsehen einer geeigneten Halbleiterlegierung, etwa der
Legierungen 107a, 107b in den entsprechenden Kanalgebieten
in effizienter Weise mit anderen verformungsinduzierenden Mechanismen
kombiniert werden, um damit das Leistungsverhalten der entsprechenden Transistoren
weiter zu verbessern.
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Mit
Bezug zu den 2a bis 2d werden nunmehr
weitere anschauliche Ausführungsformen der
vorliegenden Erfindung detaillierter beschrieben, wobei die Materialzusammensetzung
in dem Kanalgebiet und den Drain- und Sourcegebieten separat eingestellt
wird, um damit eine verbesserte Flexibilität bei der Gestaltung der Transistoreigenschaften
zu erreichen.
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In 2a umfasst
ein Halbleiterbauelement 200 ein Substrat 201, über welchem
ein aktives Halbleitergebiet 203 auf der Grundlage einer
entsprechenden Isolationsstruktur 202 definiert ist. Im
Hinblick auf die Komponenten 201, 202 und 203 gelten die
gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
Ferner wird das Halbleiterbauelement 200 einer Ätzumgebung 205 ausgesetzt,
um in selektiver Weise eine gewisse Menge eines Materials aus dem
aktiven Halbleitergebiet 203 zu entfernen, wie dies durch
die gestrichelte Linie angegeben ist. Es sollte beachtet werden,
dass eine entsprechende Ätzmaske über anderen
Bauteilgebieten vorgesehen sein kann, wie dies zuvor mit Bezug zu
der Maske 104 in 1a beschrieben
ist, wobei in diesen Gebieten ein entsprechender Materialabtrag
nicht gewünscht
ist. Wenn der Ätzprozess 205 eine
ausreichende Selektivität
in Bezug auf die Isolationsstruktur 202 besitzt, kann die
entsprechende Ätzmaske
auch die Isolationsstrukturen 202 freilassen, wie dies
in 2a gezeigt ist. Es sollte beachtet werden, dass
in einigen anschaulichen Ausführungsformen
das aktive Halbleitergebiet 203 in einer späteren Fertigungsphase
definiert wird, indem zunächst
die gewünschte
Halbleiterlegierung in geeigneten Halbleiterbereichen gebildet wird
und nachfolgend die Isolationsstrukturen 202 gebildet werden. Unabhängig von
der speziellen Fertigungsstrategie kann Material des Gebiets 203 bis
hinab zu einer spezifizierten Tiefe durch den Prozess 205 entfernt werden,
und nachfolgend ein epitaktischer Prozess ausgeführt werden.
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2b zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des Ätzprozess 205 und während eines
epitaktischen Wachstumsprozesses 206, in welchem eine gewünschte Halbleiterlegierung
selektiv in einer Öffnung 203a abgeschieden wird,
die während
des vorhergehenden Ätzprozesses 205 geschaffen
wurde. Wenn beispielsweise eine spezielle Halbleiterlegierung zum
Einstellen entsprechender Eigenschaften der Kanalleitfähigkeit
erforderlich ist, während
ein anderes Material in den Drain- und Source-Gebieten erforderlich
ist, um eine gewünschte
Verformungseigenschaft zu erhalten, kann der Wachstumsprozess 206 auch
so ausgeführt werden,
dass die Materialzusammensetzung im Hinblick für die Kanaleigenschaften abgeschieden
wird. Beispielsweise kann es in einigen anschaulichen Ausführungsformen
vorteilhaft sein, eine Silizium/Germanium-Legierung mit moderat
geringer Germaniumkonzentration vorzusehen, während dennoch ein hohes Maß an Zugverformung
oder Druckverformung in dem entsprechenden Kanalgebiet erforderlich
ist. In diesem Falle wird ein Silizium/Germain-Material im geeigneten
Konzentrationsverhältnis
während
des Prozesses 206 abgeschieden, wobei im Allgemeinen der
Prozess 206 so ausgeführt werden
kann, wie dies zuvor mit Bezug zu dem Bauelement 100 beschrieben
ist.
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2c zeigt
schematisch das Halbleiterbauelement 200 in einem weiter
fortgeschrittenen Herstellungsstadium, wobei die entsprechende Öffnung 203a mit
einer Halbleiterlegierung 207a gefüllt ist, wobei die Materialzusammensetzung
entsprechend den Erfordernissen eines Kanalgebiets, das noch herzustellen
ist, angepasst ist. Ferner umfasst in dieser Fertigungsphase das
Bauelement 200 eine Gateelektrode 208, die auf
einer Gateisolationsschicht 209 gebildet ist, die die Gateelektrode
von einem Kanalgebiet 210 trennt. Obwohl dies nicht gezeigt
ist, kann ein entsprechendes vertikales Dotierstoffprofil in dem
Halbleitergebiet 203 und in dem Kanalgebiet 210 entsprechend
den Bauteilerfordernissen gebildet sein. Ferner kann eine Abstandshalterstruktur 212 an Seitenwänden der
Gateelektrode 208 ausgebildet sein, und eine Deckschicht 217 kann
so vorgesehen sein, dass die Gateelektrode 208 von dem
Abstandshalter 212 und der Deckschicht 217 umschlossen wird.
Des weiteren ist das Bauelement 200 einer Ätzumgebung
für einen Ätzprozess 218 für eine Aussparung
ausgesetzt, um damit entsprechende Vertiefungen benachbart zu der
umschlossenen Gateeltrode 208 zu bilden. Es sollte beachtet
werden, dass andere Bauteilgebiete durch eine entsprechende Ätzmaske
(nicht gezeigt) abgedeckt sein können,
um diese Bauteilgebiete vor der Ätzumgebung 218 zu schützen. Während des Ätzprozesses 218 werden freiliegende
Bereiche des Materials 207a und bei Bedarf Material des
verbleibenden Halbleitergebiets 203 abgetragen.
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2d zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des Ätzprozesses 218. Somit
ist eine entsprechende Vertiefung oder eine Aussparung 219 in
dem Material 207a und in dem Halbleitergebiet 203 gebildet.
Es sollte beachtet werden, dass die Tiefe der Aussparung 219 unabhängig im
Hinblick auf eine Dicke des Materials 207a eingestellt
werden kann, wodurch eine erhöhte
Flexibilität beim
Einstellen der vertikalen Konfiguration des Kanalgebiets 210 und
der Drain- und Sourcegebiete, die noch zu bilden sind, erreicht
wird. Wenn beispielsweise das vertikale Dotierstoffprofil in dem
Kanalgebiet 210 auf der Grundlage des selektiven epitaktischen Wachstumsprozesses 206 gebildet
wird, kann eine geeignete Dotierstoffkonzentration während des
Prozesses 206 eingebaut werden, wobei der vertikale Verlauf
der Dotierstoffkonzentration auf der Grundlage der Ätztiefe
und der Abscheideeigenschaften gesteuert werden kann. Wenn z. B.
ein entsprechendes retrogrades Dotierstoffkonzentrationsprofil erforderlich
ist, das graduell über
eine ausgedehnte Höhe
abnimmt, kann die entsprechende Aussparung 203a mit einer
entsprechenden Höhe
vorgesehen werden, und die Dotierstoffkonzentration während der
Herstellung der Halbleiterlegierung 207a kann in einer geeigneten
Weise während
des Abscheideprozesses ge steuert werden. Wenn in ähnlicher
Weise eine spezielle Schwellwertspannungsdotierung erforderlich ist,
kann die erforderliche Dotierstoffkonzentration bei einer speziellen
Höhe während des
Abscheideprozesses eingebaut werden. Es sollte beachtet werden, dass
eine entsprechende Anpassung der Kanaldotierkonzentration auch für das Bauelement 100 erreicht
werden kann, wodurch ein nachfolgender Implantationsprozess zum
Definieren der Drain- und Sourcegebiete erforderlich ist. Nach dem
Herstellen der Aussparung 219 wird das Bauelement 200 für einen
weiteren selektiven epitaktischen Wachstumsprozess vorbereitet,
um eine gewünschte
Halbleiterlegierung zu bilden, die für die erforderlichen Verformungseigenschaften
sorgt.
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2e zeigt
schematisch das Halbleiterbauelement 200 nach dem Ende
des selektiven epitaktischen Wachstumsprozesses, wodurch eine zweite Halbleiterlegierung 207b in
dem Halbleitergebiet 203 geschaffen wird. Beispielsweise
kann die Halbleiterlegierung 207b aus einer Materialzusammensetzung hergestellt
sein, die die gewünschten
Verformungseigenschaften bietet. Somit können die Kanaleigenschaften
und der verformungsinduzierende Mechanismus in einer im Wesentlichen
unabhängigen
Weise zueinander realisiert werden. Es sollte beachtet werden, dass
eine Grenzfläche 207s,
die einen größeren Anteil
an Gitterdefekten aufweisen kann, so positioniert werden kann, dass
entsprechende pn-Übergänge, die
noch in dem aktiven Gebiet 203 zu bilden sind, nicht wesentlich
von der Grenzfläche 207s betroffen
sind. Dies kann bewerkstelligt werden, indem ein geeigneter lateraler
Abstand der Grenzfläche 207s in
Bezug auf die Gateelektrode 208 eingestellt wird. Wenn
beispielsweise das Material 207a ein Silizium/Germanium-Material
und das Material 207b als ein Silizium/Kohlenstoff-Mischmaterial
bereitgestellt wird, kann ein vorteilhaftes Verhalten im Hinblick
auf die Bandlücke
und das Streuverhalten des Kanalgebiets 210 erreicht werden,
während
das Material 207b eine effiziente Zugverformung oder Druckverformung
in dem Kanalgebiet 210 hervorruft, was zu einer „Überkompensation" des Silizium/Germanium-Materials
in dem Kanalgebiet 210 führt. Es sollte beachtet werden,
dass die obige Fertigungssequenz in ähnlicher Weise ausgeführt werden
kann, wenn eine oder mehrere Implantationsprozesse anstelle eines
oder mehrerer der selektiven epitaktischen Wachstumsprozesse eingesetzt
werden. Beispielsweise kann das Material 207a auf der Grundlage
eines selektiven epitaktischen Wachstumsprozesses in der beschriebenen
Weise gebildet werden, während
das Material 207b auf der Grundlage einer Implantationssequenz
hergestellt wird, wie sie in ähnlicher
Weise mit Bezug zu dem Prozess 113 beschrieben ist.
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Mit
Bezug zu den 3a und 3b werden
nunmehr weitere anschauliche Ausführungsformen beschrieben, wobei
eine Gateisolationsschicht auf der Oberseite einer Halbleiterlegierung
auf der Grundlage gut etablierter Verfahren hergestellt wird.
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In 3a umfasst
ein Halbleiterbauelement 300 ein Substrat 301 mit
einem dann ausgebildeten aktiven Halbleitergebiet 303,
das durch eine Isolationsstruktur 302 definiert ist. Ferner
ist eine Halbleiterlegierung 307 in dem aktiven Halbleitergebiet 303 gebildet,
wobei die Größe und die
Materialzusammensetzung der Halbleiterlegierung 307 gemäß den Bauteilerfordernissen
eingestellt ist. In Bezug auf die Komponenten 301, 302 und 303 gelten
die gleichen Kriterien, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 erläutert sind.
Ein Bereich 307e aus Überschussmaterial
ist über
der Halbleiterlegierung 307 gebildet und besitzt eine unterschiedliche
Materialzusammensetzung, um damit die Herstellung einer geeigneten
Gateisolationsschicht zu ermöglichen,
um damit bessere Eigenschaften im Hinblick auf die thermische Stabilität im Vergleich
zu erhalten. In einer anschaulichen Ausführungsform kann der Überschussbereich 307e aus
Silizium aufgebaut sein, um damit die Anwendung gut etablierter
Verfahren zur Herstellung der gleichförmigen isolierenden Schicht
in dem Überschussbereich 307e zu
ermöglichen.
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Das
Bauelement 300 kann auf der Grundlage von Prozessen hergestellt
werden, wie sie zuvor mit Bezug zu den Bauelementen 100 und 200 erläutert sind.
Beispielsweise kann die Halbleiterlegierung 307 gemäß jedem
der zuvor beschriebenen Prozesse beschrieben werden. Danach wird
der Überschussbereich 307e auf
der Grundlage eines selektiven epitaktischen Wachstumsprozesses
oder einer anderen geeigneten Abscheidetechnik gebildet, da von
der Kristallstruktur des abgeschiedenen Materials eine nachfolgende
Rekristallisierung ausgeführt werden
kann. Beispielsweise kann nach dem Bilden der Halbleiterlegierung 307 durch
Epitaxie, Implantation und dergleichen, und nach dem Entfernen von Masken,
etwa einer Ätz-
und Wachstumsmaske oder einer Implantationsmaske, der Überschussbereich 307e auf
der Grundlage eines epitaktischen Wachstumsprozesses gebildet werden,
wobei optional vor dem Wachstumsprozess eine Oberflächenplanarisierung
ausgeführt
werden kann. Danach wir das Bauelement 300 einer oxidierenden
Umgebung 320 ausgesetzt, um damit ein Basisoxidmaterial
zu bilden, das nachfolgend in einer beliebigen geeigneten Weise
behandelt werden kann, beispielsweise durch Einbau von Stickstoff,
um damit die gewünschte
Materialeigenschaften zu erhalten. In einigen Ausführungsformen
kann der Über schussbereich 307e für eine gewünschte Dicke
der Gateisolationsschicht 309 nach dem Oxidationsprozess 320 sorgen,
während
in anderen Ausführungsformen
eine weitere Behandlung ausgeführt
werden kann, um damit die gewünschte
endgültige
Dicke der Gateisolationsschicht 306 zu erhalten.
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3b zeigt
schematisch das Halbleiterbauelement 300, wobei eine Anfangsdicke
der Schicht 309 reduziert ist, beispielsweise mittels eines
steuerbaren Atomschichtätzprozesses
und dergleichen, in welchem ein äußerst steuerbarer
Materialabtrag erreicht wird, um damit endgültig die Solldicke 309p der Gateisolationsschicht 309 einzustellen.
Es sollte beachtet werden, dass nicht notwendigerweise das gesamte
Material des Überschussbereichs 307e in
ein isolierendes Material während
des Prozesses 320 umgewandelt wird, so dass unter der entsprechenden
Gateisolationsschicht 309 eine geringe Menge aus Material
des anfänglichen Überschussbereichs 307e verbleibt,
das jedoch nicht deutlich das Gesamtverhalten eines entsprechenden
Kanalgebiets beeinflusst, das in der Halbleiterlegierung 307 zu
bilden ist. In einigen anschaulichen Ausführungsformen wird eine dünne Halbleiterschicht,
beispielsweise eine Siliziumschicht, bewusst während der Herstellung der Gateisolationsschicht 309 beibehalten,
um damit eine verbesserte Grenzflächenstabilität zu erhalten,
während
dennoch die verbesserten Leitfähigkeitseigenschaften
eines Kanalgebiets erreicht werden, das in der Halbleiterlegierung 307 zu
bilden ist. Es sollte beachtet werden, dass gut steuerbare Prozesse,
etwa der Oxidationsprozess 320, der optional mit einem
gut steuerbaren Abtragungsprozess kombiniert werden kann, angewendet
werden können, wodurch
ein hohes Maß an
Steuerbarkeit und Kompatibilität
im Vergleich zu gegenwärtig
ausgeführten Prozessverfahren
erreicht wird. Folglich können
auf diese Weise gut etablierte Verfahren zur Herstellung einer zuverlässigen Gateisolationsschicht
auf der Grundlage gut etablierter Verfahren mit der Herstellung
eines Kanalgebiets auf der Grundlage einer Halbleiterlegierung,
die die gewünschte
Eigenschaft in der zuvor beschriebenen Weise aufweist, kombiniert
werden.
-
Es
gilt also: Die vorliegende Erfindung stellt eine Technik zur Herstellung
moderner Feldeffekttransistoren bereit, wobei Materialeigenschaften
von Halbleiterlegierungen vorteilhaft in den entsprechenden Kanalgebieten
ausgenutzt werden können,
so dass in Verbindung mit zusätzlichen
verformungsinduzierenden Mechanismen, etwa einem verformten Halbleitermaterial,
ein insgesamt höherer
Leistungsanstieg erreicht werden kann. Zu diesem Zweck wird eine
geeignete Halbleiterlegierung in einem aktiven Halbleitergebiet
vor dem Struktu rieren einer Gateelektrode gebildet, wobei in anschaulichen
Ausführungsformen
das Halbleitergebiet siliziumbasiertes Material aufweist. Folglich
können
Vorteile im Hinblick auf die Bandlückeneigenschaften und Streuverhalten
und dergleichen in dem Kanalgebiet erreicht werden, während dennoch
ein verformtes Halbleitermaterial in den entsprechenden Drain- und Sourcegebieten
vorgesehen ist.
-
Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen als die gegenwärtig bevorzugten
Ausführungsformen
zu betrachten.