KR100897478B1 - 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 - Google Patents
피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 Download PDFInfo
- Publication number
- KR100897478B1 KR100897478B1 KR1020070107593A KR20070107593A KR100897478B1 KR 100897478 B1 KR100897478 B1 KR 100897478B1 KR 1020070107593 A KR1020070107593 A KR 1020070107593A KR 20070107593 A KR20070107593 A KR 20070107593A KR 100897478 B1 KR100897478 B1 KR 100897478B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel layer
- layer
- forming
- base
- peanut
- Prior art date
Links
- 235000017060 Arachis glabrata Nutrition 0.000 title claims abstract description 25
- 241001553178 Arachis glabrata Species 0.000 title claims abstract description 25
- 235000010777 Arachis hypogaea Nutrition 0.000 title claims abstract description 25
- 235000018262 Arachis monticola Nutrition 0.000 title claims abstract description 25
- 235000020232 peanut Nutrition 0.000 title claims abstract description 25
- 230000005669 field effect Effects 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims description 40
- 238000002955 isolation Methods 0.000 claims description 32
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 238000001039 wet etching Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000000206 photolithography Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 239000011810 insulating material Substances 0.000 claims description 3
- 241000270730 Alligator mississippiensis Species 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical class O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002070 nanowire Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.본 발명에 따른 전계 효과 트랜지스터는 핀 형상의 제1 채널층 및 제2 채널층의 폭과 두께의 길이를 동일하게 형성한 후, 코너 부분을 라운딩 처리하여 단면이 피넛 형상을 갖는 피넛 채널층이 형성됨으로써, 캐리어 속도를 증가시키고 기존의 전계 효과 트랜지스터의 채널층의 코너 부분에 전계가 집중되는 것을 줄일 수 있다.
Description
본 발명은 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 핀 형상의 제1 채널층 및 제2 채널층의 폭과 두께의 길이를 동일하게 형성한 후, 코너 부분을 라운딩 처리하여 단면이 피넛 형상을 갖는 피넛 채널층을 형성함으로써, 캐리어 속도를 증가시키고 기존의 전계 효과 트랜지스터의 채널층의 코너 부분에 전계가 집중되는 것을 줄일 수 있는 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 소자와 관련된 분야에서, 트랜지스터, 예를 들어 전계 효과 트랜지스터(Field Effect Transistor : FET)의 크기의 감소는 반도체 소자의 전체 가격을 낮추고 그 성능을 높이기 위해 지속적으로 연구되어지는 분야이다.
트랜지스터의 크기를 감소시키는 기술의 하나로 제안되고 있는 것이 채널의 길이를 줄이는 방법이다. 채널의 길이를 줄임으로써 트랜지스터가 차지하는 점유공간을 효과적으로 줄일 수 있고, 무어의 법칙에 따라 지속적으로 그 크기가 축소되어가고 있는 반도체 소자의 고집적화를 가능하게 하였다.
그러나, 트랜지스터의 채널 길이가 100nm 이하로 축소됨에 따라 트랜지스터 자체 특성에 여러 문제가 발생하고 있다. 그 대표적인 문제점의 하나는 채널의 전위가 게이트 뿐만 아니라 드레인에 의해서도 제어되어 누설 전류가 증가하고, 소자의 리플래쉬 특성 및 신뢰성이 저하되는 단채널 효과이다.
이와 같은 단채널 효과를 극복하기 위해, 채널 전위에 대한 게이트 전압의 제어력을 높여 단채널 효과를 개선하기 위해 채널의 전위를 채널 위 하나의 게이트로 제어하는 이차원적 구조 대신에 수직으로 형성된 실리콘 채널의 위/아래 또는 양면의 게이트 전극으로 채널에 대한 제어력을 극대화시키는 다양한 형태의 삼차원적 구조의 트랜지스터가 제안되고 있다.
이러한 삼차원적 구조의 트랜지스터의 일 예가, 핀 구조(fin structure), 나노 와이어 핀 구조(nanowire fin structure), DELTA 구조(fully DEpleted Lean-channel TrAnsistor structure), GAA 구조(Gate All Around structure) 및 MBC 구조(Multi Bridge Channel structure)의 채널을 구비한 모스 트랜지스터들이다.
그러나, 상기와 같은 모스 트랜지스터들은 모두 고속 동작을 하는데 일정한 한계를 가지고 있다. 예를 들어 나노 와이어 핀 구조 채널을 구비하는 모스 트랜지스터의 경우, 충분한 전류량을 얻기 위해서 채널 역할을 하는 다수의 나노 와이어가 게이트의 폭 방향으로 나란하게 배열되어야 함으로, 액티브 영역이 차지하는 면적이 증가하고, 뿐만 아니라 나노 와이어의 수가 증가함에 따라 소스/드레인 접합 커패시턴스가 증가하는 문제점이 있다.
또한, MBC 구조의 채널을 구비하는 모스 트랜지스터의 경우, 채널의 단면 모양의 수평 방향 길이가 수직 방향 길이보다 긴 직사각형 모양을 갖는다. 이 경우, 수평 방향 보다는 수직 방향으로 게이트 전극에 이르는 거리가 가깝기 때문에 수직 방향으로 더 큰 전계가 가해진다. 따라서 채널을 통해 흐르는 캐리어가 직진운동을 하지 못하고 위/아래로 치우치게 됨으로써, 캐리어가 채널의 격자와 충돌할 가능성이 증가하며 그 속도 또한 감소된다. 더욱이 채널의 코너 부분에 전계가 집중됨으로써 소자의 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위해, 핀 형태의 채널층을 그 단면의 수평 방향 길이와 수직 방향 길이가 같도록 형성한 후, 채널층의 코너 부분을 라운딩함으로써 캐리어의 속도를 증가시키고 코너 부분에 전계가 집중되는 것을 완화시킬 수 있는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 핀 바디를 두개 이상 적층시킴으로써 소스 영역 및 드레인 영역이 차지하는 면적과 접합 커패시턴스를 유지하면서 전류량을 증가시킬 수 있는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 해결하고자 하는 과제는 본 발명에 따라, 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법에 있어서, (a) 실리콘 기판층과, 기 설정된 폭과 두께를 가지며 상기 실리콘 기판층의 표면에 제1 방향으로 연장되어 적층된 제1 채널층 및 적어도 하나의 제2 채널층과, 상기 제1 채널층과 상기 제2 채널층 사이 및 상기 제2 채널층 사이에 개재되는 희생층을 갖는 베이스 구조체를 마련하는 단계와; (b) 상기 제2 채널층의 표면이 노출되도록 상기 실리콘 기판층의 표면에 절연 재질의 소자분리막을 형성하는 단계와; (c) 상기 소자분리막의 표면에 기 설정된 폭과 두께를 가지며 상기 제1 방향과 교차하는 제2 방향으로 연장 형성된 더미 게이트 패턴을 형성하는 단계와; (d) 상기 제2 채널층의 상기 소자분리막의 표면에 노출된 영역 중 상기 더미 게이트 패턴으로부터 이격된 일부 영역을 산화하여 제1 마스크 패턴을 형성하는 단계와; (e) 상기 제2 채널층의 상기 소자분리막의 표면에 노출된 영역 중 나머지 영역과 상기 제2 채널층의 나머지 영역의 하부에 위치하는 상기 희생층 및 상기 제1 채널층을 제거하여 트렌치 공간을 형성하는 단계와; (f) 상기 트렌치 공간의 측벽을 형성하는 상기 제1 채널층 및 상기 제2 채널층을 에피택셜(Epitaxial) 성장 처리하여 소스 영역 및 드레인 영역을 형성하는 단계와; (g) 상기 더미 게이트 패턴이 노출되도록 상기 소자분리막의 표면에 제2 마스트 패턴을 형성하는 단계와; (h) 상기 제2 마스크 패턴을 이용하여 상기 더미 게이트 패턴 및 상기 더미 게이트 패턴의 하부에 위치하는 상기 소자분리막을 제거하는 단계와; (i) 상기 제1 채널층의 하부면의 일부가 노출되도록 상기 소자분리막의 제거에 의해 노출된 상기 실리콘 기판층의 일부 영역을 습식 식각하여 제거하는 단계와; (j) 습식 식각 공정을 통해 상기 희생층을 제거하는 단계와; (k) 상기 제1 채널층 및 상기 제2 채널층에 대해 하이드로젠 어닐링(Hydrogen annealing) 공정을 수행하여 상기 제1 채널층 및 상기 제2 채널층이 상호 연결되어 상기 제2 방향으로의 단면 형상이 피넛(Peanut) 형상을 갖는 피넛 채널층을 형성하는 단계와; (l) 상기 피넛 채널층의 표면이 커버되도록 게이트 산화막을 형성하는 단계와; (m) 상기 더미 게이트 패턴의 제거에 의해 형성된 상기 제2 마스크 패턴 상이의 공간에 게이트 영역을 형성하는 단계와; (n) 상기 제2 마스크 패턴을 제거하는 단계와; (o) 상기 게이트 영역의 측면이 커버되도록 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법에 의해 해결될 수 있다.
여기서, 상기 (a) 단계는, (a1) 상기 실리콘 기판층, 제1 베이스 채널층, 베이스 희생층 및 제2 베이스 채널층이 순차적으로 적층된 베이스 기판을 형성하는 단계와; (a2) 상기 실리콘 기판층의 표면에 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층이 형성되도록 상기 제1 베이스 채널층, 상기 베이스 희생층 및 상기 제2 베이스 채널층의 일부 영역을 제거하여 상기 베이스 구조체를 형성하는 단계를 포함할 수 있다.
그리고, 상기 (a1) 단계에서 상기 제1 베이스 채널층 및 상기 제2 베이스 채 널층은 실리콘 재질의 에피택셜(Epitaxial) 성장에 의해 형성되고, 상기 베이스 희생층은 실리콘 게르마늄의 에피택셜(Epitaxial) 성장에 의해 형성될 수 있다.
그리고, 상기 (a2) 단계는, 상기 제1 베이스 채널층, 상기 베이스 희생층 및 상기 제2 베이스 채널층의 일부 영역을 포토리소그래피(Photolithograph) 및 건식 식각 공정을 통해 제거하는 단계와; 산화 및 산화막 습식 식각 공정을 통해 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층을 형성할 수 있다.
그리고, 상기 제1 채널층 및 상기 제2 채널층의 두께와 폭은 동일한 길이를 갖도록 마련될 수 있다.
여기서, 상기 (d) 단계는, (d1) 상기 제2 채널층의 나머지 영역과 상기 더미 게이트 패턴의 측면이 커버되도록 더미 스페이서를 형성하는 단계와; (d2) 상기 더미 스페이서를 상기 제2 채널층의 나머지 영역을 커버하는 마스크로 이용하여 상기 제2 채널층의 일부 영역을 산화하여 상기 제1 마스크 패턴을 형성하는 단계와; (d3) 상기 제2 채널층의 나머지 영역이 노출되도록 상기 더미 스페이서를 제거하는 단계를 포함할 수 있다.
그리고, 상기 (e) 단계에서 상기 트렌치 공간은 상기 제1 마스크 패턴을 마스크로 하여 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층에 대한 식각 공정에 의해 형성될 수 있다.
그리고, 상기 (g) 단계는, (g1) 상기 더미 게이트 패턴이 커버되도록 상기 소자분리막의 표면에 실리콘 질화막을 증착하는 단계와; (g2) 상기 더미 게이터 패턴이 노출되도록 상기 실리콘 질화막을 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 처리하여 상기 제2 마스크 패턴을 형성하는 단계를 포함할 수 있다.
그리고, 상기 (h) 단계에서 상기 더미 게이트 패턴 및 상기 소자분리막은 상기 제2 마스크 패턴을 마스크로 한 건식 식각에 의해 제거될 수 있다.
본 발명에 따르면, 채널층을 수직 방향으로 피넛(Peanut) 형상으로 구성하여 채널층의 코너 부분이 라운딩된 형상을 갖도록 하고, 두 개 이상의 채널층이 적층된 형상으로 구성함으로써, 코너 부분에 전계가 집중되는 것을 완화시킴과 동시에 소스 영역 및 드레인 영역이 차지하는 면적과 접합 커패시턴스를 유지한 상태에서 전류량을 증가시켜 전계 효과 트랜지스터의 소자 특성을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여, 본 발명에 따른 전계 효과 트랜지스터의 제조방법에 대해 상세히 설명한다. 여기서, 도 1 내지 도 18에서 (a) 도면은 사시도이고, (b) 도면은 (a) 도면의 X-X' 선에 따른 단면도이고, (c) 도면은 (a) 도면의 Y-Y' 선에 따른 단면도이다.
먼저, 도 1에 도시된 바와 같이 베이스 구조체(10)를 마련한다. 베이스 구조체(10)는 실리콘 기판층(11), 제1 채널층(12), 희생층(13) 및 제2 채널층(14)을 포함한다. 제1 채널층(12) 및 제2 채널층(14)은 기 설정된 폭(도 1의 (a) 도면의 'w')과 두께(도 1의 (a) 도면의 't')를 가지며 실리콘 기판층(11)의 표면에 제1 방향으로 연장되어 적층된 구조를 갖는다. 그리고, 희생층(13)은 제1 채널층(12)과 제2 채널층(14) 사이에 개재된다. 여기서, 제1 방향은 Y-Y' 선 방향이 된다.
도 2를 참조하여 베이스 구조체(10)를 형성하는 과정에 대해 설명하면 다음과 같다. 먼저, 도 2에 도시된 바와 같이, 실리콘 기판층(11), 제1 베이스 채널층(12a), 베이스 희생층(13a), 제2 베이스 채널층(14a)이 순차적으로 적층된 베이스 기판(10a)을 형성한다.
그리고, 제1 베이스 채널층(12a), 베이스 희생층(13a) 및 제2 베이스 채널층(14a)의 일부 영역을 제거하여, 도 1에 도시된 바와 같은 제1 채널층(12), 희생층(13) 및 제2 베이스 채널층(14a)을 형성함으로써, 베이스 구조체(10)를 형성하게 된다.
여기서, 제1 베이스 채널층(12a) 및 제2 베이스 채널층(14a)은 실리콘 재질의 에피텍셜(Epitaxial) 성장에 의해 형성될 수 있고, 베이스 희생층(13a)은 제1 베이스 채널층(12a) 및 제2 베이스 채널층(14a)에 실리콘 게르마늄(SiGe)을 개제한 상태에서 실리콘 게르마늄의 에피택셜(Epitaxial) 성장에 의해 형성될 수 있다.
그리고, 제1 베이스 채널층(12a), 베이스 희생층(13a) 및 제2 베이스 채널층(14a)의 일부 영역을 제거하는 방법으로는 제1 베이스 채널층(12a), 베이스 희생층(13a) 및 제2 베이스 채널층(14a)의 일부 영역을 포토리소그래피(Photolithograph) 및 건식 식각 공정을 통해 제거한 후, 산화 및 산화막 습식 식각 공정을 통해 제1 채널층(12), 희생층(13) 및 제2 채널층(14)의 폭(w)을, 도 1 에 도시된 바와 같이 결정할 수 있다.
여기서, 본 발명에서는 베이스 구조체(10)의 제1 채널층(12) 및 제2 채널층(14)의 폭(w)과 두께(t)는 동일한 길이로 마련되는 것을 일 예로 한다. 그리고, 본 발명에서는 제1 채널층(12) 및 제2 채널층(14)의 두께(t) 및 폭(w)이 대략 30nm이고, 희생층(13)의 두께가 대략 5nm인 것을 일 예로 한다.
한편, 베이스 구조체(10)의 형성이 완료되면, 도 3에 도시된 바와 같이 제2 채널층(14)의 표면이 노출되도록 실리콘 기판층(11)의 표면에 절연 재질의 소자분리막(15)을 형성한다. 여기서, 소자분리막(15)은 실리콘 산화막(SiO2) 형태로 마련되며, 화학기상성장법(CVD : Chemical Vapor Deposition)을 이용하여 형성될 수 있다. 그리고, 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 처리 공정을 통해, 도 3에 도시된 바와 같이 제2 채널층(14)의 상부면이 노출되도록 평탄화될 수 있다.
소자분리막(15)의 형성이 완료되면, 소자분리막(15)의 표면에 더미 게이트 패턴(16)을 형성한다. 더미 게이트 패턴(16)은 이후의 공정에서 게이트 영역(25)이 형성될 부분으로, 도 4에 도시된 바와 같이, 게이트 영역(25)을 형성하기 위한 기 설정된 폭과 두께로 제1 방향과 교차하는 제2 방향, 즉, X-X' 선 방향으로 연정 형성된다.
또한, 더미 게이트 패턴(16)은 이후의 공정 중 소스 영역(20)과 드레인 영역(21)을 형성할 때 마스크의 일부로 이용된다. 따라서, 더미 게이트 패턴(16)은 제1 채널층(12), 제2 채널층(14) 및 희생층(13)과 일정한 식각 선택비를 가지는 재질로 마련되며, 본 발명에서는 실리콘 산화막으로 형성되는 것을 일 예로 한다.
여기서, 더미 게이트 패턴(16)의 형성 방법으로는 화학기상성장법(CVD : Chemical Vapor Deposition)을 이용하여 실리콘 산화막을 형성하고, 포토리소그래피(Photolithograph) 및 RIE(Reactive Ion Etching) 공정을 통해, 도 4에 도시된 더미 게이트 패턴(16)을 형성할 수 있다.
한편, 더미 게이트 패턴(16)의 형성이 완료되면, 제2 채널층(14)의 소자분리막(15)의 표면에 노출된 영역 중 더미 게이트 패턴(16)으로부터 이격된 일부 영역을 산화시켜, 도 7에 도시된 바와 같이, 제1 마스트 패턴(18)을 형성한다.
제1 마스트 패턴(18)을 형성하는 과정을 도 5 내지 도 7을 참조하여 설명하면, 먼저, 소자분리막(15)의 외부로 노출된 제2 채널층(14) 중 제1 마스트 패턴(18)이 형성되는 이부 영역을 제외한 나머지 영역과 더미 게이트 패턴(16)의 측면이 커버되도록, 도 5에 도시된 바와 같이 더미 스페이서(17)를 형성한다. 여기서, 더미 스페이서(17)에 의해 커버되는 제2 채널층(14)의 나머지 영역의 길이는 후속 공정에서 소스 영역(20) 및 드레인 영역(21)의 폭을 결정하게 된다.
그리고, 더미 스페이서(17)는 더미 게이트 패턴(16) 및 소자분리막(15)과의 관계에서 식각 선택비를 가지고 있어야 하는 바, 실리콘 질화막으로 형성되는 것을 일 예로 한다. 또한, 더미 스페이서(17)에 의하 커버된 나머지 영역을 제외한 제2 채널층(14)의 일부 영역은 불순물을 도핑하여 해당 영역을 소스 영역(20) 및 드레인 영역(21)으로 확장시킬 수 있다.
한편, 더미 스페이서(17)를 제2 채널층(14)의 나머지 영역을 커버하는 마스크로 이용하여 제2 채널층(14)을 일부 영역을 산화시켜, 도 6에 도시된 바와 같이, 제1 마스트 패턴(18)을 형성한다. 여기서, 제1 마스트 패턴(18)은 후속 공정에서 소스 영역(20) 및 드레인 영역(21)을 형성할 때 마스크 역할을 수행한다.
그리고, 제1 마스트 패턴(18)의 형성이 완료된 상태에서, 더미 스페이서(17)에 의해 커버된 제2 채널층(14)의 나머지 영역이 노출되도록 더미 스페이서(17)를 제거한다. 여기서, 더미 스페이서(17)의 제거는 습식 식각(Wet etching) 방식을 사용하여 실리콘 질화막 형태의 더미 스페이서(17)를 선택적으로 제거하게 된다.
한편, 도 7에 도시된 바와 같이 더미 스페이서(17)가 제거되어 제2 채널층(14)의 나머지 영역이 노출되고 제1 마스트 패턴(18)이 형성된 상태에서, 제2 채널층(14)의 나머지 영역과 그 하부에 위치하는 희생층(13) 및 제1 채널층(12)을 제거하여, 도 8에 도시된 바와 같이 트렌치 공간(19)을 형성한다. 여기서, 트렌치 공간(19)은 제2 채널층(14), 희생층(13) 및 제1 채널층(12)의 식각 공정을 통해 형성되며, 이 때 제1 마스트 패턴(18) 및 더미 게이트 패턴(16)은 식각 마스크 기능을 수행하게 된다.
그리고, 도 8에 도시된 바와 같이, 트렌치 공간(19)이 형성된 상태에서, 트렌치 공간(19)의 측벽을 형성하는 제1 채널층(12) 및 제2 채널층(14)을 에피택셜(Epitaxial) 성장 처리하여 소스 영역(20) 및 드레인 영역(21)을 형성한다. 이에 따라, 제1 채널층(12) 및 제2 채널층(14)이 실리콘 단결정으로 트렌치 공간(19) 내부로 성장하여 소스 영역(20) 및 드레인 영역(21)을 형성하게 된다.
상기와 같이 소스 영역(20) 및 드레인 영역(21)이 형성된 상태에서, 도 10에 도시된 바와 같이, 더미 게이트 패턴(16)이 노출되도록 소자분리막(15)의 표면에 제2 마스크 패턴(22)을 형성한다. 여기서, 제2 마스크 패턴(22)은 더미 게이트 패턴(16), 소자분리막(15), 제1 채널층(12), 희생층(13) 및 제2 채널층(14)과 식각 선택비를 가지며, 본 발명에서는 실리콘 질화물이 사용되는 것을 일 예로 한다.
그리고, 제2 마스크 패턴(22)의 형성 방법으로는, 먼저 더미 게이트 패턴(16) 전체가 커버되도록 소자분리막(15) 및 더미 게이트 패턴(16) 전체에 실리콘 질화막을 증착한 후, 실리콘 질화막을 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 처리하여 더미 게이트 패턴(16)이 노출되도록 함으로써, 도 10에 도시된 바와 같은 제2 마스크 패턴(22)을 형성할 수 있다.
한편, 제2 마스크 패턴(22)이 형성된 상태에서, 제2 마스크 패턴(22)을 이용하여, 도 11에 도시된 바와 같이, 더미 게이트 패턴(16) 및 더미 게이트 패턴(16)의 하부에 위치하는 소자분리막(15)을 제거한다. 이 때, 제2 마스트 패턴은 식각 마스크로 이용되며 건식 식각을 통해 더미 게이트 패턴(16) 및 그 하부의 소자분리막(15)을 제거한다.
그리고, 소자분리막(15)의 제거에 의해 노출된 실리콘 기판층(11)의 일부 영역을 습식 식각하여, 도 12에 도시된 바와 같이 제1 채널층(12)의 하부면의 일부가 노출되도록 한다. 여기서, 실리콘 기판층(11)의 습식 식각에는 묽은 불산 용액(HF)이 사용될 수 있다.
그리고, 소자분리막(15)의 제거에 의해 노출된 희생층(13)을 선택적으로 제 거한다. 여기서, 희생층(13)의 제거는 PAA 계열의 식각액을 이용하여 습식 식각을 수행함으로써, 도 13에 도시된 바와 같이, 제1 채널층(12) 및 제2 채널층(14) 사이에 공간이 형성되도록 유도한다.
그리고, 제1 채널층(12) 및 제2 채널층(14)에 대해 하이드로젠 어닐링(Hydrogen annealing) 공정을 수행하여 제1 채널층(12) 및 제2 채널층(14)이 상호 연결되어, 도 14에 도시된 바와 같이, 제2 방향으로의 단면 형상이 피넛(Peanut) 형상을 갖는 피넛 채널층(23)을 형성한다. 여기서, 하이드로젠 어닐링 과정을 통해 제1 채널층(12) 및 제2 채널층(14)의 표면은 표면 포텐셜을 줄이는 방향으로 이동하게 되고 이 과정에서 제1 채널층(12) 및 제2 채널층(14) 사이의 공간은 메워지고 코너는 라운딩되면서 피넛 구조의 피넛 채널층(23)을 형성할 수 있게 된다.
피넛 채널층(23)의 형성이 완료되면, 도 15에 도시된 바와 같이, 피넛 채널층(23)의 표면에 게이트 산화막(24)을 형성한다. 여기서, 게이트 산화막(24)은 외부에 노출된 피넛 채널층(23)의 표면에 열 산화 공정 또는 화학기상증착법을 이용하여 게이트 산화막을 형성할 수 있다.
그런 다음, 게이트 산화막(24)의 형성이 완료되면, 도 16에 도시된 바와 같이, 더미 게이트 패턴(16)의 제거에 의해 형성된 제2 마스크 패턴(22) 사이의 공간에 게이트 영역(25)을 형성한다. 여기서, 게이트 영역(25)은 도전성 폴리 실리콘을 상기 공간이 채워지도록 증착한 후, 화학 기계적 연마 공정을 통해 평탄화하여 도 16에 도시된 바와 같은 게이트 영역(25)을 형성할 수 있다. 이 때, 제2 마스크 패턴(22)은 마스크 역할을 수행하게 된다.
그런 다음, 게이트 영역(25)의 형성이 완료되면, 도 17에 도시된 바와 같이, 제2 마스크 패턴(22)을 제거하는데, 제2 마스크 패턴(22)은 습식 식각을 통해 제거될 수 있으며, 이 때, 게이트 패턴, 소스 영역(20) 및 드레인 영역(21), 소자분리막(15)과의 관계에서 식각 선택비를 갖는 물질을 이용하여 습식 식각을 수행할 수 있다.
그런 다음, 게이트 영역(25)의 측면이 커버되도록, 도 18에 도시된 바와 같이, 게이트 스페이서(26)를 형성한다. 여기서, 게이트 스페이서(26)는 실리콘 질화물과 실리콘 산화물을 순차적으로 증착하여 형성될 수 있다.
상기와 같은 제조 공정을 통해 피넛 채널층(23)의 형성에 있어서, 제1 채널층(12) 및 제2 채널층(14)의 폭(w)과 두께(t)의 길이를 동일하게 형성한 후, 코너 부분을 라운딩 처리하여 단면이 피넛(Peanut) 형상을 갖는 피넛 채널층(23)을 형성함으로써, 캐리어 속도를 증가시키고 기존의 전계 효과 트랜지스터의 채널층의 코너 부분에 전계가 집중되는 것을 줄일 수 있게 된다.
전술한 실시예에서는 피넛 채널층(23)의 형성에 있어, 제1 채널층(12) 및 제2 채널층(14) 2 개의 핀 구조로 형성하는 것을 일 예로 하였으나, 제1 채널층(12)과 제2 채널층(14) 사이에 희생층(13)을 형성하고, 제2 채널층(14)의 상부에 하나 이상의 부가적은 채널층을 두고 그 사이에 희생층(13)을 형성함으로써, 2 이상의 채널층으로 피넛 채널층(23)을 형성할 수 있음은 물론이다. 이와 같은 다층 구조의 피넛 채널층(23)의 구성을 통해 소스 영역(20) 및 드레인 영역(21)이 차지하는 면적과 접합 커패시턴스를 유지하면서 전류량을 증가시킬 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1 내지 도 18은 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법을 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 베이스 구조체 11 : 실리콘 기판층
12 : 제1 채널층 12a : 제1 베이스 채널층
13 : 희생층 13a : 베이스 희생층
14 : 제2 채널층 14a : 제2 베이스 채널층
15 : 소자분리막 16 : 더미 게이트 패턴
17 : 더미 스페이서 18 : 제1 마스크 패턴
19 : 트렌치 공간 20 : 소스 영역
21 : 드레인 영역 22 : 제2 마스크 패턴
23 : 피넛 채널층 24 : 게이트 산화막
25 : 게이트 영역 26 : 게이트 스페이서
Claims (10)
- 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법에 있어서,(a) 실리콘 기판층과, 기 설정된 폭과 두께를 가지며 상기 실리콘 기판층의 표면에 제1 방향으로 연장되어 적층된 제1 채널층 및 적어도 하나의 제2 채널층과, 상기 제1 채널층과 상기 제2 채널층 사이 및 상기 제2 채널층 사이에 개재되는 희생층을 갖는 베이스 구조체를 마련하는 단계와;(b) 상기 제2 채널층의 표면이 노출되도록 상기 실리콘 기판층의 표면에 절연 재질의 소자분리막을 형성하는 단계와;(c) 상기 소자분리막의 표면에 기 설정된 폭과 두께를 가지며 상기 제1 방향과 교차하는 제2 방향으로 연장 형성된 더미 게이트 패턴을 형성하는 단계와;(d) 상기 제2 채널층의 상기 소자분리막의 표면에 노출된 영역 중 상기 더미 게이트 패턴으로부터 이격된 일부 영역을 산화하여 제1 마스크 패턴을 형성하는 단계와;(e) 상기 제2 채널층의 상기 소자분리막의 표면에 노출된 영역 중 나머지 영역과 상기 제2 채널층의 나머지 영역의 하부에 위치하는 상기 희생층 및 상기 제1 채널층을 제거하여 트렌치 공간을 형성하는 단계와;(f) 상기 트렌치 공간의 측벽을 형성하는 상기 제1 채널층 및 상기 제2 채널층을 에피택셜(Epitaxial) 성장 처리하여 소스 영역 및 드레인 영역을 형성하는 단 계와;(g) 상기 더미 게이트 패턴이 노출되도록 상기 소자분리막의 표면에 제2 마스트 패턴을 형성하는 단계와;(h) 상기 제2 마스크 패턴을 이용하여 상기 더미 게이트 패턴 및 상기 더미 게이트 패턴의 하부에 위치하는 상기 소자분리막을 제거하는 단계와;(i) 상기 제1 채널층의 하부면의 일부가 노출되도록 상기 소자분리막의 제거에 의해 노출된 상기 실리콘 기판층의 일부 영역을 습식 식각하여 제거하는 단계와;(j) 습식 식각 공정을 통해 상기 희생층을 제거하는 단계와;(k) 상기 제1 채널층 및 상기 제2 채널층에 대해 하이드로젠 어닐링(Hydrogen annealing) 공정을 수행하여 상기 제1 채널층 및 상기 제2 채널층이 상호 연결되어 상기 제2 방향으로의 단면 형상이 피넛(Peanut) 형상을 갖는 피넛 채널층을 형성하는 단계와;(l) 상기 피넛 채널층의 표면이 커버되도록 게이트 산화막을 형성하는 단계와;(m) 상기 더미 게이트 패턴의 제거에 의해 형성된 상기 제2 마스크 패턴 상이의 공간에 게이트 영역을 형성하는 단계와;(n) 상기 제2 마스크 패턴을 제거하는 단계와;(o) 상기 게이트 영역의 측면이 커버되도록 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (a) 단계는,(a1) 상기 실리콘 기판층, 제1 베이스 채널층, 베이스 희생층 및 제2 베이스 채널층이 순차적으로 적층된 베이스 기판을 형성하는 단계와;(a2) 상기 실리콘 기판층의 표면에 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층이 형성되도록 상기 제1 베이스 채널층, 상기 베이스 희생층 및 상기 제2 베이스 채널층의 일부 영역을 제거하여 상기 베이스 구조체를 형성하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제2항에 있어서,상기 (a1) 단계에서 상기 제1 베이스 채널층 및 상기 제2 베이스 채널층은 실리콘 재질의 에피택셜(Epitaxial) 성장에 의해 형성되고, 상기 베이스 희생층은 실리콘 게르마늄의 에피택셜(Epitaxial) 성장에 의해 형성되는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제2항에 있어서,상기 (a2) 단계는,상기 제1 베이스 채널층, 상기 베이스 희생층 및 상기 제2 베이스 채널층의 일부 영역을 포토리소그래피(Photolithograph) 및 건식 식각 공정을 통해 제거하는 단계와;산화 및 산화막 습식 식각 공정을 통해 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층을 형성하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제2항에 있어서,상기 제1 채널층 및 상기 제2 채널층의 두께와 폭은 동일한 길이를 갖도록 마련되는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (d) 단계는,(d1) 상기 제2 채널층의 나머지 영역과 상기 더미 게이트 패턴의 측면이 커버되도록 더미 스페이서를 형성하는 단계와;(d2) 상기 더미 스페이서를 상기 제2 채널층의 나머지 영역을 커버하는 마스크로 이용하여 상기 제2 채널층의 일부 영역을 산화하여 상기 제1 마스크 패턴을 형성하는 단계와;(d3) 상기 제2 채널층의 나머지 영역이 노출되도록 상기 더미 스페이서를 제 거하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (e) 단계에서 상기 트렌치 공간은 상기 제1 마스크 패턴을 마스크로 하여 상기 제1 채널층, 상기 희생층 및 상기 제2 채널층에 대한 식각 공정에 의해 형성되는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (g) 단계는,(g1) 상기 더미 게이트 패턴이 커버되도록 상기 소자분리막의 표면에 실리콘 질화막을 증착하는 단계와;(g2) 상기 더미 게이터 패턴이 노출되도록 상기 실리콘 질화막을 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 처리하여 상기 제2 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항에 있어서,상기 (h) 단계에서 상기 더미 게이트 패턴 및 상기 소자분리막은 상기 제2 마스크 패턴을 마스크로 한 건식 식각에 의해 제거되는 것을 특징으로 하는 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터의 제조방법.
- 제1항 내지 제9항 중 어느 한 항에 따른 제조방법에 의해 제조된 피넛(Peanut) 형상의 채널층을 갖는 전계 효과 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070107593A KR100897478B1 (ko) | 2007-10-25 | 2007-10-25 | 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070107593A KR100897478B1 (ko) | 2007-10-25 | 2007-10-25 | 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090041869A KR20090041869A (ko) | 2009-04-29 |
| KR100897478B1 true KR100897478B1 (ko) | 2009-05-14 |
Family
ID=40764821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070107593A KR100897478B1 (ko) | 2007-10-25 | 2007-10-25 | 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100897478B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101876793B1 (ko) | 2012-02-27 | 2018-07-11 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그 제조 방법 |
| KR102085525B1 (ko) | 2013-11-27 | 2020-03-09 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696197B1 (ko) | 2005-09-27 | 2007-03-20 | 한국전자통신연구원 | 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법 |
-
2007
- 2007-10-25 KR KR1020070107593A patent/KR100897478B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696197B1 (ko) | 2005-09-27 | 2007-03-20 | 한국전자통신연구원 | 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090041869A (ko) | 2009-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI544529B (zh) | 鰭狀場效電晶體裝置與其形成方法 | |
| US7427788B2 (en) | Multi bridge channel field effect transistors with nano-wire channels and methods of manufacturing the same | |
| US7663166B2 (en) | Wire-type semiconductor devices and methods of fabricating the same | |
| KR101504311B1 (ko) | 맨드렐 산화 공정을 사용하여 finfet 반도체 디바이스용 핀들을 형성하는 방법 | |
| JP4378293B2 (ja) | 歪みＳｉＭＯＳＦＥＴを形成するための構造および方法 | |
| TWI509736B (zh) | 半導體結構及其形成方法 | |
| JP4490927B2 (ja) | 半導体装置 | |
| KR101143760B1 (ko) | 이동도가 최적화된 배향을 갖는 반도체 나노와이어 | |
| CN104795332B (zh) | 鳍式场效应晶体管的形成方法 | |
| US20150028389A1 (en) | Semiconductor devices comprising a fin | |
| KR20220002032A (ko) | 강유전성 랜덤 액세스 메모리 디바이스들 및 방법들 | |
| KR20050106278A (ko) | 핀-펫 소자 및 그 제조 방법 | |
| TW201806156A (zh) | 半導體結構及其製作方法 | |
| US9214529B2 (en) | Fin Fet device with independent control gate | |
| US11038039B2 (en) | Method of forming a semiconductor device | |
| KR100620446B1 (ko) | 핀 전계 효과 트랜지스터 및 이의 제조 방법 | |
| KR100541054B1 (ko) | 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 | |
| US8119486B2 (en) | Methods of manufacturing semiconductor devices having a recessed-channel | |
| CN102820334A (zh) | 鳍式场效晶体管结构与形成鳍式场效晶体管结构的方法 | |
| JP5012023B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| KR100897478B1 (ko) | 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법 | |
| CN110838446A (zh) | 半导体装置的制造方法 | |
| TWI748346B (zh) | 多閘極之半導體結構及其製造方法 | |
| TWI518792B (zh) | 半導體製程 | |
| JP2005228781A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120330 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20130409 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |