CN103296088B - 场效应晶体管及其制造方法 - Google Patents

场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN103296088B
CN103296088B CN201310061264.3A CN201310061264A CN103296088B CN 103296088 B CN103296088 B CN 103296088B CN 201310061264 A CN201310061264 A CN 201310061264A CN 103296088 B CN103296088 B CN 103296088B
Authority
CN
China
Prior art keywords
gate
electrode
pattern
gate electrode
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310061264.3A
Other languages
English (en)
Other versions
CN103296088A (zh
Inventor
李忠浩
李东矩
李丞哲
李炯锡
南善娥
吴昌佑
李钟昱
S-Y.韩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN103296088A publication Critical patent/CN103296088A/zh
Application granted granted Critical
Publication of CN103296088B publication Critical patent/CN103296088B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了场效应晶体管及其制造方法。该晶体管可以包括：具有有源图案的基板，该有源图案具有顶表面和两个侧壁；栅电极，邻近有源图案的顶表面和侧壁并且跨过有源图案；栅间隔物，覆盖栅电极的侧壁；栅电介质图案，在栅电极的底表面处；源电极，在栅电极的一侧的有源图案上；漏电极，在栅电极的另一侧的有源图案上；以及硅化物图案，分别在源电极和漏电极的表面上。栅电介质图案包括至少一个高k层，栅间隔物的介电常数小于栅电介质图案的介电常数。

Description

场效应晶体管及其制造方法
技术领域
本发明构思的实施方式涉及半导体器件，更具体地，涉及场效应晶体管及其制造方法。
背景技术
作为现代半导体器件的高集成度的结果，越来越难以改善晶体管性能。为了克服这些技术困难，已经引入了各种场效应晶体管（FET）结构。具体地，这些FET结构包括高k金属栅结构。在此，硅氧化物层和多晶硅层用于形成栅绝缘层和栅电极。
发明内容
本发明构思的实施方式提供具有减小的源漏电阻的鳍型高k金属栅FET（高k金属栅Fin-FET）。本发明构思的示例实施方式提供配置为抑制栅电极电阻增大的高k金属栅Fin-FET。本发明构思的其它示例实施方式提供配置为减小电容耦合的高k金属栅Fin-FET。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET的源-漏电阻的制造方法。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET的栅电极电阻的制造方法。本发明构思的其它示例实施方式提供一种能够减小高k金属栅Fin-FET中的电容耦合的制造方法。
根据本发明构思的实施方式，一种场效应晶体管包括：具有有源图案的基板，该有源图案具有顶表面和两个侧壁；栅电极，邻近有源图案的顶表面和侧壁并且交叉有源图案；栅间隔物，覆盖栅电极的侧壁；栅电介质图案，在栅电极的底表面处；源电极，在栅电极的一侧的有源图案上；漏电极，在栅电极的另一侧的有源图案上；以及硅化物图案，分别在源电极和漏电极的表面上。栅电介质图案包括至少一个高k层，栅间隔物的介电常数小于栅电介质图案的介电常数。
在一实施方式中，有源图案包括在源电极和漏电极之间且在栅电极下面的沟道区，栅电极包括面对沟道区的两个侧壁的第一部分以及设置在沟道区上以使第一部分彼此连接的第二部分。
在一实施方式中，第一部分比第二部分厚。
在一实施方式中，栅电介质图案在栅电极下面并且分别覆盖第一部分的底表面和侧面以及第二部分的底表面。
在一实施方式中，基板包括NMOS区和PMOS区，源电极和漏电极配置为施加拉伸应变到沟道区在NMOS区中的部分以及施加压缩应变到沟道区在PMOS区中的部分。
在一实施方式中，源电极和漏电极包括与基板不同的材料。
在一实施方式中，源电极和漏电极的顶表面高于与源电极和漏电极邻近的栅电极的底表面，其中源电极和漏电极的相对侧表面与栅电极彼此间隔开基本均匀的距离。
在一实施方式中，栅间隔物填充在源电极和漏电极的相对侧表面与栅电极之间的空间。
在一实施方式中，栅电介质图案在栅电极的底表面下面并且具有与栅电极的宽度基本相同的宽度。
在一实施方式中，栅电极包括第一栅电极和第二栅电极，其中第一栅电极共形地覆盖栅电介质图案的顶表面和栅间隔物的内侧壁，其中第二栅电极填充由第一栅电极的内侧壁划界的空间。
在一实施方式中，插置在栅电极与源电极和漏电极中至少一个之间的栅间隔物的材料的介电常数小于或等于硅氮化物层的介电常数。
本发明构思的其它实施方式包括一种制造场效应晶体管的方法。该方法包括：图案化基板以形成有源鳍；形成栅绝缘层以覆盖有源鳍；在栅绝缘层上形成牺牲图案以跨过有源鳍；在牺牲栅图案的侧壁上形成栅间隔物；在牺牲栅图案的一侧形成源电极；在牺牲栅图案的另一侧形成漏电极；分别在源电极和漏电极上形成硅化物图案；以及用栅图案取代牺牲栅图案。
在一实施方式中，栅绝缘层由至少一种高k电介质形成，该方法还包括在形成栅绝缘层之后且在形成硅化物图案之前执行热处理。
在一实施方式中，硅化物图案由以下至少一种形成：镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物和钽硅化物。
在一实施方式中，在用栅图案取代牺牲栅图案之后，栅绝缘层保留，由此成为场效应晶体管的至少一部分栅电介质。
在一实施方式中，栅间隔物具有小于栅绝缘层的介电常数。
在一实施方式中，有源鳍包括在牺牲栅图案下面的沟道区以及在沟道区两侧的源区和漏区，和形成牺牲栅图案还包括蚀刻栅绝缘层以暴露有源鳍的源区和漏区。
在一实施方式中，形成牺牲栅图案还包括蚀刻暴露的源区和漏区以将有源鳍的源区和漏区转变为宽度向上减小的渐缩结构。
在一实施方式中，形成有源鳍包括形成源区和漏区以及在牺牲栅图案下面形成沟道区，其中形成栅间隔物包括暴露有源鳍的源区及漏区。
在一实施方式中，形成有源鳍包括：图案化基板以形成器件隔离沟槽；形成器件隔离层以填充器件隔离沟槽；以及使器件隔离层的顶表面凹进以形成器件隔离图案，该器件隔离图案的顶表面低于基板的顶表面。
在一实施方式中，栅绝缘层形成为具有单层结构或多层结构。
在一实施方式中，基板包括NMOS区和PMOS区，形成源/漏电极包括：在NMOS区中形成具有拉伸应变性能的外延层；以及在PMOS区中形成具有压缩应变性能的外延层。
在一实施方式中，用栅图案取代牺牲栅图案包括：去除牺牲栅图案以暴露栅绝缘层；以及在暴露的栅绝缘层上形成栅层，其中去除牺牲栅图案利用蚀刻配方来去除，该蚀刻配方关于栅绝缘层和栅间隔物具有蚀刻选择性。
在一实施方式中，形成栅层包括：在暴露的栅绝缘层上形成功函数控制层；以及在功函数控制层上形成金属层。
在一实施方式中，牺牲栅图案包括共形地覆盖栅绝缘层的下牺牲图案和形成在下牺牲图案上的上牺牲图案，用栅图案取代牺牲栅图案包括：利用下牺牲图案作为蚀刻停止层来选择性地去除上牺牲图案；以及利用关于栅绝缘层具有蚀刻选择性的蚀刻配方选择性地去除下牺牲图案。
本发明构思的其它实施方式包括一种场效应晶体管，该场效应晶体管包括具有有源图案的基板。该有源图案具有顶表面和两个侧壁。栅电极在有源图案的顶表面和侧壁上。源电极在栅电极一侧的有源图案上。漏电极在栅电极另一侧的有源图案上。绝缘材料在栅电极与源电极及漏电极中至少一个之间。高k栅电介质图案在栅电极的底表面处，其中绝缘材料的介电常数小于高k栅电介质图案的介电常数。
在一实施方式中，有源图案包括在源电极和漏电极之间且在栅电极下面的沟道层，其中栅电极包括面对沟道区的两侧的第一部分和设置在沟道区上以使第一部分彼此连接的第二部分。
在一实施方式中，基板包括NMOS区和PMOS区，其中源电极和漏电极配置为施加拉伸应变到沟道区的在NMOS区中的部分以及施加压缩应变到沟道区的在PMOS区中的部分。
在一实施方式中，源电极和漏电极的顶表面高于与源电极及漏电极邻近的栅电极的底表面，其中源电极及漏电极的相对侧表面与栅电极彼此间隔开基本均匀的距离。
在一实施方式中，栅电介质图案具有与栅电极的宽度基本相同的宽度。
在一实施方式中，栅电极包括第一栅电极和第二栅电极，其中第一栅电极共形地覆盖栅绝缘图案的顶表面和栅间隔物的内侧壁，其中第二栅电极填充由第一栅电极的内侧壁划界的空间。
在一实施方式中，绝缘材料的介电常数小于或等于硅氮化物层的介电常数。
附图说明
通过以下结合附图的简要描述，将更清楚地理解示例实施方式。附图描绘了在此描述的非限制的示例实施方式。
图1是流程图，示出根据本发明构思的实施方式的半导体器件的制造方法；
图2A至图12A是透视图，示出根据本发明构思的实施方式的半导体器件的制造方法；
图2B至图12B是分别沿图2A至12A的线I-I′和II-II′截取的半导体器件的剖视图；
图13是透视图，示出根据本发明构思的实施方式的半导体器件的制造方法；
图14是透视图，示出根据本发明构思的其它实施方式的半导体器件的制造方法；
图15和图16是透视图，示出根据本发明构思的实施方式的半导体器件的结构特征；
图17和图18是示意性剖视图，被提供用于描述根据本发明构思的实施方式的半导体器件的一些方面；
图19和图20是框图，示意地示出包括根据本发明构思的实施方式的半导体器件的电子设备。
应当注意的是，这些附图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性并且补充以下提供的书面描述。然而，这些附图不是按比例并且可以不精确地反映任意给定的实施方式的精确结构或性能特性，并且不应被解释为定义或限制由示例实施方式涵盖的数值或性质的范围。例如，为了清楚，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在表明存在相似或相同的元件或特征。
具体实施方式
现在将参考附图更完全地描述本发明构思的示例实施方式。然而，本发明构思的实施方式可以以许多不同的形式实现并且不应理解为限于此处阐述的实施方式；而是，提供这些实施方式使得本公开将彻底和完整，并且将向本领域的普通技术人员全面传达示例实施方式的构思。在图中，为了清楚，夸大了层和区域的厚度。在附图中相同的附图标记表示相同的元件，因此将省略对它们的描述。
将理解，当元件被称为“连接到”或“耦接到”另一元件时，它可以直接连接到或耦接到另一元件，或者可以存在居间元件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，则没有居间元件存在。相同的附图标记始终指代相同的元件。在这里使用时，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。用于描述元件或层之间的关系的其它词语应当以相似的方式解释（例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”、“在…上”与“直接在…上”）。
将理解，虽然术语“第一”、“第二”等可以用于此来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其它元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离示例实施方式的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其它元件或特征如图中所示的关系。将理解，空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下方”或“下面”的元件应取向在所述其它元件或特征“上方”。因此，示范性术语“下方”可以包含下方和上方两个取向。装置也可以以别的方式取向（旋转90度或其它取向）且相应地解释这里所使用的空间相对描述语。
这里所使用的术语仅为了描述特别的实施方式且不旨在限制示例实施方式。在这里使用时，单数形式也旨在包括复数形式，除非上下文清楚地指示另外的意思。可以进一步理解，当在此使用时，术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或更多其它特征、整体、步骤、操作、元件、组分和/或其组。
参考横截面图示在这里描述了本发明构思的示例实施方式，该图示是示例实施方式的理想实施方式（和中间结构）的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明构思的示例实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的，且它们的形状不旨在示出器件的区域的实际形状且不旨在限制示例实施方式的范围。
除非另有界定，这里使用的所有术语（包括技术和科学术语）具有本发明构思的示例实施方式所属的领域的普通技术人员共同理解的相同意思。还将理解，诸如那些在共同使用的字典中定义的术语应解释为一种与在相关技术的背景中它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
本发明构思的实施方式包括具有设置在它们的源区和/或漏区上的硅化物图案的高k/金属栅Fin-FET。在形成硅化物图案之前形成高k栅绝缘层，由此降低了在执行热处理以稳定高k栅绝缘层的电特性和结构特性时对硅化物图案热损伤的风险。以此方式定位高k栅绝缘层能够克服涉及电容耦合增大、栅电极的有效截面积减小等的其它技术问题。
图1是流程图，示出根据本发明构思的示例实施方式的半导体器件的制造方法。图2A至图12A是透视图，示出根据本发明构思的示例实施方式的半导体器件的制造方法。图2B至图12B是分别沿图2A至12A的线I-I′和II-II′截取的半导体器件的剖视图。
参考图1、图2A和图2B，基板100可以被图案化以形成限定有源图案AP的器件隔离沟槽105（S10）。基板100可以以体硅晶片或SOI晶片的形式提供。为了简化起见，随后的描述将涉及其中基板100是体硅晶片的本实施方式的示例。然而，本发明构思的示例实施方式不限于此处描述的那些。
器件隔离沟槽105的形成可以包括在基板100上形成一个或多个掩模图案110、120以及利用掩模图案作为蚀刻掩模来各向异性地蚀刻基板100。在示例实施方式中，掩模图案可以包括第一掩模图案110和第二掩模图案120，该第一掩模图案110和第二掩模图案120可以具有彼此不同的蚀刻选择性并且一个层叠在另一个上。每个器件隔离沟槽105可以形成为具有至少为5的高宽比。在一些实施方式中，每个器件隔离沟槽105具有向下渐缩的（tapered）形状。结果，每个有源图案AP可以具有向上渐缩的形状。
参考图3A和图3B，一个或多个器件隔离图案130可以形成为填充器件隔离沟槽105。器件隔离图案130可以通过形成器件隔离层然后平坦化器件隔离层而形成，该器件隔离层至少填充器件隔离沟槽105。第二掩模图案120可以被去除以暴露第一掩模图案110的顶表面。因此，器件隔离图案130可以定位在器件隔离沟槽105处。
参考图4A和图4B，可以暴露有源图案AP的上部区域，在下文，该上部区域被称为有源鳍AF。通过利用湿蚀刻工艺使器件隔离图案130的顶表面凹进，有源鳍AF可以从器件隔离图案130伸出。器件隔离图案130的蚀刻可以利用关于有源图案AP具有蚀刻选择性的蚀刻配方来执行。
在蚀刻器件隔离图案130期间，第一掩模图案110可以被去除以暴露有源鳍AF的顶表面，如图所示。在其中第一掩模图案110和第二掩模图案120位于有源图案AP上的其它实施方式中，例如，其中如图3A和3B中没有去除第二掩模图案120的其它实施方式中，第一掩模图案110和第二掩模图案120可以被去除以暴露有源鳍AF的顶表面。
参考图1、图5A和图5B，可以形成栅绝缘层140以覆盖有源鳍AF（S20）。可以在栅绝缘层140上形成牺牲栅层150。
栅绝缘层140可以包括至少一种高k电介质材料。栅绝缘层140可以由铪氧化物、硅酸铪、锆氧化物和硅酸锆中的至少一种形成，但不局限于此。
在一些实施方式中，栅绝缘层140的形成可以包括利用例如原子层沉积（ALD）技术沉积高k电介质以及热处理所沉积的高k电介质。然而，本发明构思的实施方式不局限于在沉积栅绝缘层140之后立即执行热处理。在其它实施方式中，例如可以在沉积高k电介质的步骤和形成硅化物图案190的步骤（如此处参考图9A和图9B描述）之间执行热处理。
栅绝缘层140的电性能和/或结构性能可以通过热处理得以改善。例如，热处理可以在比改善栅绝缘层140的电性能和/或结构性能所需要的最低温度高的温度下执行。此外，在一些实施方式中，热处理的温度可以高于确定为可能引起对硅化物图案190的热损伤的最低温度，例如，对于镍硅化物为约450摄氏度，对于钛硅化物为约850摄氏度。因此，由于硅化物图案190在热处理之后形成，所以硅化物图案190没有暴露于否则可能由热处理引起的损伤的风险。此外，即使在沉积高k电介质之后执行热处理，但是，由于基板100、器件隔离图案130和栅绝缘层140可以由耐热材料形成，所以它们同样能够不受热损伤。
牺牲栅层150可以包括关于栅绝缘层140具有蚀刻选择性的至少一层。在一些实施方式中，例如，如图5A和图5B所示，牺牲栅层150可以包括顺序层叠在栅绝缘层140上的第一牺牲层152和第二牺牲层154。
参考图1、图6A和图6B，牺牲栅层150可以被图案化以形成牺牲栅图案160（S30）。
牺牲栅图案160可以形成为跨过有源鳍AF。因此，如图6B所示，沟道区CHR和源/漏区SDR可以定义在每个有源鳍AF中。在此，沟道区CHR可以形成在有源鳍AF的位于牺牲栅图案160下面的部分，而源/漏区SDR可以形成在有源鳍AF的其它部分，定位在牺牲栅图案160的两侧并且通过沟道区CHR彼此水平地分开。
牺牲栅图案160的形成可以被执行以暴露有源鳍AF的可以位于牺牲栅图案160两侧的部分，例如，源/漏区SDR。例如，牺牲栅图案160的形成可以包括利用栅绝缘层140作为蚀刻停止层来各向异性地蚀刻牺牲栅层150以及蚀刻栅绝缘层140以暴露源/漏区SDR。在示例实施方式中，可以利用各向同性蚀刻技术蚀刻栅绝缘层140。因此，栅绝缘图案145或栅电介质图案可以局部地形成在牺牲栅图案160下面。
参考图1、图7A和图7B，栅间隔物170可以形成在牺牲栅图案160的侧壁处（S40）。栅间隔物170的形成可以包括在设置有牺牲栅图案160的结构上形成栅间隔物层，然后蚀刻栅间隔物层以暴露器件隔离图案130的顶表面。
栅间隔物层可以被蚀刻以暴露源/漏区SDR。例如，通过蚀刻栅间隔物层，可以暴露源/漏区SDR的顶表面。此外，在一些实施方式中，通过蚀刻栅间隔物层，可以暴露源/漏区SDR的两个侧壁。
例如，源/漏区SDR的暴露表面可以在参考图6A描述的牺牲栅图案160的形成期间被额外地蚀刻。结果，可以蚀刻源/漏区SDR的上边缘。以此方式，源/漏区SDR可以具有渐缩结构，例如，该渐缩结构的宽度从源/漏区SDR的底部区到顶部区减小，例如，如图13所示。由于源/漏区SDR的渐缩结构，有可能从源/漏区SDR的侧壁去除栅间隔物层，使得栅间隔物170保留在牺牲栅图案160的侧壁上。
参考图1、图8A和图8B，源/漏电极180可以形成在牺牲栅图案160的侧部（S50）。源/漏电极180可以形成在有源鳍AF的源/漏区SDR。因此，有源鳍AF的沟道区CHR可以位于源/漏电极180之间。
源/漏电极180的形成可以包括去除源/漏区SDR以及形成外延层。在其中提供半导体器件以实现CMOS器件的实施方式中，外延层的形成可以包括形成第一外延层以及形成第二外延层，该第一外延层用作N型金属氧化物半导体（NMOS）FET的源/漏电极，该第二外延层用作P型金属氧化物半导体（PMOS）FET的源/漏电极。在示例实施方式中，第一外延层可以配置为施加拉伸应变到沟道区CHR，第二外延层可以配置为施加压缩应变到沟道区CHR。例如，第一外延层可以由碳化硅（SiC）形成，第二外延层可以由硅锗（SiGe）形成。本发明构思的示例实施方式不限于此。源/漏电极180可以形成为具有六边形截面的形状，如图8A所示，但是不限于此。
参考图1、图9A和图9B，可以形成硅化物图案190以覆盖源/漏电极180的暴露表面（S60）。可以在硅化物图案190上形成下层间绝缘层200。
在示例实施方式中，硅化物图案190可以根据自对准硅化工艺形成。例如，硅化物图案190的形成可以包括：在设置有源/漏电极180的结构上形成金属层，使金属层与源/漏电极180反应，以及去除金属层的未反应部分。硅化物图案190可以是镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物和钽硅化物的至少之一。
下层间绝缘层200的形成可以包括：在设置有硅化物图案190的结构上形成绝缘层，然后蚀刻该绝缘层以暴露牺牲栅图案160的顶表面。下层间绝缘层200可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和低k电介质的至少之一。
参考图10A和图10B，可以去除牺牲栅图案160以形成间隙区域99，该间隙区域99暴露在栅间隔物170之间的栅绝缘图案145的顶表面。
间隙区域99的形成可以包括利用关于栅间隔物170、下层间绝缘层200和栅绝缘图案145具有蚀刻选择性的蚀刻配方顺序蚀刻第二牺牲图案164和第一牺牲图案162。
参考图1、图11A和图11B，可以形成栅电极220以填充间隙区域99（S70）。
在示例实施方式中，栅电极220可以形成为直接覆盖栅绝缘图案145的顶表面并且包括顺序填充间隙区域99的第一栅电极222和第二栅电极224。
第一栅电极222可以由导电材料形成，该导电材料的功函数被选择为控制在栅绝缘图案145下面的沟道区CHR的阈电压。在一些实施方式中，第一栅电极222由金属氮化物之一形成。例如，第一栅电极222可以由钛氮化物或钽氮化物形成。
第二栅电极224可以由其电阻率可低于第一栅电极222的电阻率的其中一种材料形成。在一些实施方式中，第二栅电极224由一种或多种金属（例如，铝或钨）形成。
在半导体器件被提供为实现CMOS装置的情况中，栅电极220的形成可以包括形成NMOSFET的栅电极以及形成PMOSFET的栅电极，其中形成NMOSFET的栅电极以及形成PMOSFET的栅电极可以彼此独立地执行。然而，本发明构思的示例实施方式可以不限于在其中NMOSFET和PMOSFET的栅电极被独立地形成的实施方式。
参考图1、图12A和图12B，互连结构可以形成为经由硅化物图案190连接到源/漏电极180（S80）。互连结构的形成可以包括形成上层间绝缘层230以覆盖设置有栅电极220的结构，以及形成贯穿上层间绝缘层230和下层间绝缘层200以暴露硅化物图案190的接触孔。互连结构的形成还可以包括形成接触插塞240以填充接触孔、以及在上层间绝缘层230上形成连接到接触插塞240的互连线250。
图13是透视图，示范地示出根据本发明构思的示例实施方式的一些变形的半导体器件的制造方法。图14是透视图，示范地示出根据本发明构思的示例实施方式的其它变形的半导体器件的制造方法。为了简洁，可以不再详细描述之前参考图2A至图12A描述的元件的重复描述。
根据本发明构思实施方式的变形，在形成牺牲栅图案160期间或之后，可以额外地蚀刻源/漏区SDR的暴露表面。然后，如图13所示，源/漏区SDR的上边缘可以被蚀刻，使得源/漏区SDR可以具有渐缩结构，该渐缩结构的宽度向上减小。由于源/漏区SDR的渐缩结构，有可能从源/漏区SDR有效地去除栅间隔物层。
此外，在额外的蚀刻步骤期间，靠近源/漏区SDR的器件隔离图案130可以凹进。因此，靠近源/漏区SDR的器件隔离图案130可以具有比在栅绝缘图案145下面的器件隔离图案130低的顶表面。
根据本发明构思的示例实施方式的其它变形，牺牲栅层150（见图5A和图5B）可以进一步包括共形地覆盖栅绝缘层140的顶表面的蚀刻停止层。如图14所示，牺牲栅图案160可以包括插置在栅绝缘图案145和第一牺牲图案162之间的蚀刻停止图案210。
蚀刻停止图案210可以由选择为关于用于去除第一牺牲图案162和第二牺牲图案164的蚀刻配方具有低蚀刻率的一种或多种材料形成。例如，蚀刻停止图案210可以由关于第一牺牲图案162和第二牺牲图案164具有蚀刻选择性的材料形成。由于蚀刻停止图案210的蚀刻选择性，有可能防止栅绝缘图案145在去除第一牺牲图案162和第二牺牲图案164期间被损伤。
此外，蚀刻停止图案210可以由能够被选择性去除而没有对栅绝缘图案145的蚀刻损伤的材料形成。例如，用于蚀刻停止图案210的材料可以被选择使得栅绝缘图案145能够关于蚀刻停止图案210具有蚀刻选择性。因此，在去除蚀刻停止图案210期间，有可能降低损伤栅绝缘图案145的风险。
图15和图16是透视图，示范地示出根据本发明构思实施方式的半导体器件的结构特征。为了简洁，可以不再详细描述对于先前参考图2A至图12A描述的制造方法中的特征的重复描述。
参考图15和图16，栅电极220可以在基板100上设置为交叉基板100的有源图案AP。基板100可以是体硅晶片或SOI晶片形式。为了简化起见，随后的描述涉及但不限于在其中基板100是体硅晶片的实施方式。
每个有源图案AP可以包括设置在至少一部分栅电极220下面的沟道区CHR。栅电极220可以形成为面对沟道区CHR的顶表面和两个侧壁。从有源图案AP外延生长的源/漏电极180可以设置在栅电极220的两侧，硅化物图案190可以形成在源/漏电极180上。接触插塞240可以邻近栅电极220并且耦接到硅化物图案190，互连线250可以设置在栅电极220上并且可以耦接到接触插塞240。
沟道区CHR的顶表面可以在竖直方向上分别高于源/漏电极180的底表面，并且在水平方向上位于源/漏电极180之间。此外，在晶体结构或晶格常数方面，沟道区CHR可以不同于源/漏电极180。由于沟道区CHR和源/漏电极180之间的相对布置及在晶体结构上的差异，源/漏电极180可以施加拉伸应变或压缩应变到沟道区CHR。拉伸应变或压缩应变的存在可以被用于改善晶体管的性能（例如，迁移率）。
在示例实施方式中，对于NMOSFET，源/漏电极180可以配置为施加拉伸应变，对于PMOSFET，源/漏电极180可以配置为施加压缩应变。例如，对于NMOSFET，源/漏电极180可以由碳化硅（SiC）形成，对于PMOSFET，源/漏电极180可以由硅锗（SiGe）形成，但不限于此。
栅绝缘图案145可以插置在栅电极220和沟道区CHR之间。栅绝缘图案145可以包括一种或多种高k电介质材料。例如，栅绝缘图案145可以由铪氧化物、硅酸铪、锆氧化物和硅酸锆中的至少一种形成，但不局限于此。
在实施方式中，栅绝缘图案145从沟道区CHR水平地延伸以覆盖器件隔离图案130的至少一部分顶表面。例如，位于栅电极220之间的一部分器件隔离图案130可以具有通过栅绝缘图案145暴露的顶表面。
栅绝缘图案145可以沿着栅电极220的底表面延伸。然而，根据本发明构思的实施方式，栅绝缘图案145可以形成为不覆盖栅电极220的侧壁。在一些实施方式中，栅电极220的侧壁可以直接接触具有小于栅绝缘图案145的介电常数的绝缘材料或者可以直接接触具有小于或等于硅氮化物层的介电常数的绝缘材料。例如，栅间隔物175可以形成在栅电极220的侧壁上以使得栅电极220与源/漏电极180电隔离。在其它实施方式中，具有2或更小的介电常数的绝缘材料，例如，间隔物170插置在栅电极220和源/漏电极180之间。在一个示例中，源/漏电极180的顶表面可以高于邻近源/漏电极180的栅电极220的底表面，源/漏电极180的相对侧表面可以与栅电极220彼此间隔开基本均一的距离。
根据本发明构思的一些方面，在栅电极220面对沟道区CHR的侧壁（即，用作Fin-FET结构的栅电极）的情况下，栅电极220在器件隔离图案130上可以比在沟道区CHR上厚。由于这增大了栅电极220的厚度，所以栅电极220的侧壁可以具有增大的面积，由此使得在栅电极220和其它相邻导电元件（例如，其它栅电极或接触插塞）之间发生更强的电容耦合。根据本发明构思的一些实施方式，栅绝缘图案145包括高k材料并且被提供为不覆盖栅电极220的侧壁。此特征减少了技术问题，诸如通过栅电极220的信号的滞延或干扰，其可以由在栅电极220和相邻导电元件之间的、与绝缘材料的介电常数线性成正比的电容耦合引起。
图17和图18是根据本发明构思实施方式和比较例的半导体器件的示意性剖视图。更详细地，图17显示根据比较例的栅结构，其中栅氧化物GO形成为共形地覆盖参考图10A和图10B描述的间隙区域99，而图18显示之前参考图2A至图12A描述的根据本发明构思的实施方式的栅结构。为了简洁，没有进一步详细描述对于之前参考图2A至图12A描述的制造方法中的特征的重复描述。
根据图18所示的本发明构思的实施方式，不考虑位置，栅电极220或GE的截面积大于图17所示的比较例中的栅电极220或GE的截面积。栅电极220或GE的截面积的增大可以使得有可能减小栅电极GE的电阻并增大栅信号的传输速度。
此外，关于栅电极GE的截面积与栅结构的总截面积的比率R，本发明构思的实施方式优于图17的比较例。这里，栅结构可以指的是包括栅电极GE或220和栅氧化物GO或145的结构。例如，对于图17所示的比较例，在器件隔离图案130上，该比率R为7/16或43.75%，在有源图案AP上，该比率R为3/8或37.50%。与之相比，对于图18所示的实施方式，在器件隔离图案130上，该比率R为7/8或87.50%，在有源图案AP上，该比率R为3/4或75.00%。换句话说，根据本发明构思的实施方式，与图17所示的示例相比，截面积比率R能够提高大约两倍。
由于截面积比率R增大，有可能容易地减小栅电极GE的电阻。例如，如果如图17所示的截面积比率R低，则栅电极GE应具有增大的高度，从而实现其期望的电阻值。然而，栅电极GE的高度的增大可以导致参考图15和图16描述的电容耦合的增大。总之，本发明构思的实施方式实现电介质-金属栅Fin-FET而没有这样的技术困难。
此外，由于在形成硅化物图案190之前对高k介电层应用热处理，所以即使在高温下执行热处理，也可能防止硅化物图案190被热损伤。另外，由于硅化物图案190的存在，场效应晶体管能够形成为具有减小的源漏电阻。
图19和图20是框图，示意地示出包括根据本发明构思实施方式的半导体器件的电子设备。
参考图19，包括根据本发明构思实施方式的半导体器件的电子设备1300可以在以下的一个或多个中使用：个人数字助理（PDA）、膝上型计算机、可移动计算机、平板电脑、无线电话、蜂窝式电话、数字音乐播放器、有线或无线的电子设备或复合电子设备。电子设备1300可以包括通过总线1350彼此结合的控制器1310、输入/输出器件1320（诸如键区、键盘、显示器）、存储器1330和无线接口1340。控制器1310可以包括例如至少一个微处理器、数字信号处理器、微控制器等。存储器1330可以配置为存储用户数据或由控制器1310使用的指令码。存储器1330可以包括根据本发明构思的示例实施方式的半导体器件。电子设备1300可以使用无线接口1340，该无线接口1340配置为利用RF信号传输数据到无线通信网络或从无线通信网络接收数据。无线接口1340可以包括例如天线、无线收发器等等。电子设备1300可以用于通信系统的通信接口协议，诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、城市无线网络（Muni Wi-Fi）、蓝牙（Bluetooth）、DECT、无线USB、快闪OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、高级WiMAX（WiMAX-Advanced）、UMTS-TDD、HSPA、EVDO、高级LTE（LTE-Advanced）、MMDS等。
参考图20，将描述包括根据本发明构思实施方式的半导体器件的存储系统。存储系统1400可以包括存储控制器1420和用于存储大量数据的存储器件1410。存储控制器1420控制存储器件1410从而响应主机1430的读/写请求而读取存储在存储器件1410中的数据或将数据写入存储器件1410中。存储控制器1420可以包括地址映射表，该地址映射表用于将从主机1430（例如，可移动装置或计算机系统）提供的地址映射到存储器件1410的物理地址。存储器件1410可以是根据本发明构思实施方式的半导体器件。
上文公开的半导体存储器件可以利用多种多样封装技术封装。例如，根据上述实施方式的半导体存储器件可以利用以下任何一种来封装：层叠封装（POP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装技术、晶圆形式管芯技术（die in wafer formtechnique）、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄四方扁平封装（TQFP）技术、小外形封装（SOIC）技术、缩小的小外形封装（SSOP）技术、薄的小外形封装（TSOP）技术、薄的四方扁平封装（TQFP）技术、系统内封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造的封装（WFP）技术以及晶圆级处理的层叠封装（WSP）技术。
在其中安装了根据上述实施方式之一的半导体存储器件的封装还可以包括控制半导体存储器件的至少一个半导体器件，例如，控制器和/或逻辑器件。
根据本发明构思的实施方式，硅化物图案可以形成在源/漏电极上而没有任何热损伤。因此，场效应晶体管可以制造为具有降低的源漏电阻。
根据本发明构思的其它实施方式，用作栅绝缘层的高k电介质可以被热处理而不引起对硅化物图案的热损伤，这可以改善场效应晶体管的栅绝缘层的电性能和结构性能。
根据本发明构思的其它实施方式，栅绝缘层可以局部地设置在栅电极的底表面下面。栅绝缘层的此局部化使栅电极能够显示出有效截面积的增大或电阻的减小。此外，由高k电介质形成的栅绝缘层可以形成为不覆盖栅电极的侧壁，其可以降低经由栅电极的侧壁的电容耦合。
虽然已经具体地显示和描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以对本发明构思的示例实施方式进行形式和细节上的改变而不脱离权利要求的精神和范围。
本申请要求享有2012年2月27日在韩国知识产权局提交的第10-2012-0019765号韩国专利申请的权益，其全部内容通过引用结合于此。

Claims (29)

1.一种场效应晶体管，包括：
具有有源图案的基板，该有源图案具有顶表面和两个侧壁，所述有源图案从所述基板突起；
栅电极，邻近所述有源图案的所述顶表面和所述侧壁并且跨过所述有源图案；
栅间隔物，覆盖所述栅电极的侧壁；
栅电介质图案，在所述栅电极的底表面处；
源电极，在所述栅电极的一侧的所述有源图案上；
漏电极，在所述栅电极的另一侧的所述有源图案上；以及
硅化物图案，分别在所述源电极和所述漏电极的表面上，
其中所述栅电介质图案包括至少一个高k层，所述栅间隔物的介电常数小于所述栅电介质图案的介电常数，
其中所述栅电极包括第一栅电极和第二栅电极，所述第一栅电极从所述第二栅电极与所述栅电介质图案之间的区域延伸到所述第二栅电极的所述侧壁与所述栅间隔物之间的区域，
其中所述第一栅电极与所述栅间隔物的内侧壁和所述栅电介质图案直接接触，
其中所述第一栅电极由金属氮化物形成，所述第二栅电极由金属形成。
2.如权利要求1所述的场效应晶体管，其中所述有源图案包括在所述源电极和所述漏电极之间并且在所述栅电极下面的沟道区，其中所述栅电极包括面对所述沟道区的两个侧壁的第一部分以及设置在所述沟道区上以使所述第一部分彼此连接的第二部分。
3.如权利要求2所述的场效应晶体管，其中所述第一部分比所述第二部分厚。
4.如权利要求2所述的场效应晶体管，其中所述栅电介质图案在所述栅电极下面并且分别覆盖所述第一部分的底表面和侧表面以及所述第二部分的底表面。
5.如权利要求2所述的场效应晶体管，其中所述基板包括NMOS区和PMOS区，其中所述源电极和漏电极配置为施加拉伸应变到所述沟道区的在NMOS区中的部分以及施加压缩应变到所述沟道区的在PMOS区中的部分。
6.如权利要求1所述的场效应晶体管，其中所述源电极和所述漏电极包括与所述基板不同的材料。
7.如权利要求1所述的场效应晶体管，其中所述源电极和所述漏电极的顶表面高于邻近所述源电极和所述漏电极的所述栅电极的底表面，其中所述源电极和所述漏电极的相对侧表面与所述栅电极彼此间隔开均匀的距离。
8.如权利要求7所述的场效应晶体管，其中所述栅间隔物填充在所述源电极和所述漏电极的相对侧表面与所述栅电极之间的空间。
9.如权利要求1所述的场效应晶体管，其中所述栅电介质图案在所述栅电极的所述底表面下面并且具有与所述栅电极的宽度相同的宽度。
10.如权利要求8所述的场效应晶体管，其中插置在所述栅电极与所述源电极和所述漏电极中的至少一个之间的所述栅间隔物的材料的介电常数小于或等于硅氮化物层的介电常数。
11.一种制造场效应晶体管的方法，包括：
图案化基板以形成有源鳍；
形成栅绝缘层以覆盖所述有源鳍，所述栅绝缘层由至少一种高k电介质形成；
在所述栅绝缘层上形成牺牲栅图案以跨过所述有源鳍；
在所述牺牲栅图案的侧壁上形成栅间隔物；
在所述牺牲栅图案的一侧形成源电极；
在所述牺牲栅图案的另一侧形成漏电极；
分别在所述源电极和所述漏电极上形成硅化物图案；以及
用栅图案取代所述牺牲栅图案，
其中用所述栅图案取代所述牺牲栅图案包括：
去除所述牺牲栅图案以暴露所述栅绝缘层；以及
在暴露的栅绝缘层上形成栅层，
其中形成所述栅层包括：
在所述暴露的栅绝缘层上和所述栅间隔物的内侧壁上形成功函数控制层；以及
在所述功函数控制层上形成金属层，
其中所述功函数控制层直接覆盖所述栅绝缘层的顶表面和所述栅间隔物的所述内侧壁，
其中所述功函数控制层由金属氮化物形成，所述金属层由金属形成。
12.如权利要求11所述的方法，其中该方法还包括在形成所述栅绝缘层之后且在形成所述硅化物图案之前执行热处理。
13.如权利要求12所述的方法，其中所述硅化物图案由以下至少一种形成：镍硅化物、钴硅化物、钨硅化物、钛硅化物、铌硅化物和钽硅化物。
14.如权利要求12所述的方法，其中在用所述栅图案取代所述牺牲栅图案之后，所述栅绝缘层保留，由此成为所述场效应晶体管的至少一部分栅电介质。
15.如权利要求11所述的方法，其中所述栅间隔物具有小于所述栅绝缘层的介电常数。
16.如权利要求11所述的方法，其中所述有源鳍包括在所述牺牲栅图案下面的沟道区以及在所述沟道区的两侧的源区和漏区，其中形成所述牺牲栅图案还包括蚀刻所述栅绝缘层以暴露所述有源鳍的所述源区和所述漏区。
17.如权利要求16所述的方法，其中形成所述牺牲栅图案还包括蚀刻暴露的源区和漏区以将所述有源鳍的所述源区和所述漏区转变为宽度向上减小的渐缩结构。
18.如权利要求16所述的方法，其中形成所述有源鳍包括形成所述源区和所述漏区以及在所述牺牲栅图案下面形成沟道区，其中形成所述栅间隔物包括暴露所述有源鳍的所述源区及所述漏区。
19.如权利要求11所述的方法，其中形成所述有源鳍包括：
图案化所述基板以形成器件隔离沟槽；
形成器件隔离层以填充所述器件隔离沟槽；以及
使所述器件隔离层的顶表面凹进以形成器件隔离图案，该器件隔离图案的顶表面低于所述基板的顶表面。
20.如权利要求11所述的方法，其中所述栅绝缘层形成为具有单层结构或多层结构。
21.如权利要求11所述的方法，其中所述基板包括NMOS区和PMOS区，其中形成所述源/漏电极包括：
在所述NMOS区中形成具有拉伸应变性能的外延层；以及
在所述PMOS区中形成具有压缩应变性能的外延层。
22.如权利要求11的方法，其中去除所述牺牲栅图案利用蚀刻配方来执行，该蚀刻配方关于所述栅绝缘层和所述栅间隔物具有蚀刻选择性。
23.如权利要求11所述的方法，其中所述牺牲栅图案包括共形地覆盖所述栅绝缘层的下牺牲图案和形成在所述下牺牲图案上的上牺牲图案，其中用所述栅图案取代牺牲栅图案包括：
利用所述下牺牲图案作为蚀刻停止层来选择性地去除所述上牺牲图案；以及
利用关于所述栅绝缘层具有蚀刻选择性的蚀刻配方选择性地去除所述下牺牲图案。
24.一种场效应晶体管，包括：
具有有源图案的基板，所述有源图案具有顶表面和两个侧壁，所述有源图案从所述基板突起；
栅电极，在所述有源图案的所述顶表面和所述侧壁上；
源电极，在所述栅电极的一侧的所述有源图案上；
漏电极，在所述栅电极的另一侧的所述有源图案上；
绝缘材料，在所述栅电极与所述源电极及所述漏电极中的至少一个之间；以及
在所述栅电极的底表面的高k栅电介质图案，其中所述绝缘材料的介电常数小于所述高k栅电介质图案的介电常数，
其中所述栅电极包括第一栅电极和第二栅电极，所述第一栅电极从所述第二栅电极与所述栅电介质图案之间的区域延伸到所述第二栅电极的所述侧壁与所述绝缘材料之间的区域，
其中所述第一栅电极与所述绝缘材料的内侧壁和所述高k栅电介质图案直接接触，
其中所述第一栅电极由金属氮化物形成，所述第二栅电极由金属形成。
25.如权利要求24所述的场效应晶体管，其中所述有源图案包括在所述源电极和所述漏电极之间且在所述栅电极下面的沟道区，其中所述栅电极包括面对所述沟道区的两个侧壁的第一部分和设置在所述沟道区上以使所述第一部分彼此连接的第二部分。
26.如权利要求25所述的场效应晶体管，其中所述基板包括NMOS区和PMOS区，其中所述源电极和所述漏电极配置为施加拉伸应变到所述沟道区的在所述NMOS区中的部分以及施加压缩应变到所述沟道区的在所述PMOS区中的部分。
27.如权利要求24所述的场效应晶体管，其中所述源电极和所述漏电极的顶表面高于与所述源电极及所述漏电极相邻的所述栅电极的所述底表面，其中所述源电极及漏电极的相对侧表面与所述栅电极彼此间隔开均匀的距离。
28.如权利要求24所述的场效应晶体管，其中所述栅电介质图案具有与所述栅电极的宽度相同的宽度。
29.如权利要求24所述的场效应晶体管，其中所述绝缘材料的介电常数小于或等于硅氮化物层的介电常数。
CN201310061264.3A 2012-02-27 2013-02-27 场效应晶体管及其制造方法 Active CN103296088B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120019765A KR101876793B1 (ko) 2012-02-27 2012-02-27 전계효과 트랜지스터 및 그 제조 방법
KR10-2012-0019765 2012-02-27

Publications (2)

Publication Number Publication Date
CN103296088A CN103296088A (zh) 2013-09-11
CN103296088B true CN103296088B (zh) 2018-04-27

Family

ID=48950914

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310061264.3A Active CN103296088B (zh) 2012-02-27 2013-02-27 场效应晶体管及其制造方法

Country Status (6)

Country Link
US (3) US9087723B2 (zh)
JP (1) JP2013175729A (zh)
KR (1) KR101876793B1 (zh)
CN (1) CN103296088B (zh)
DE (1) DE102013101248B4 (zh)
TW (1) TWI588942B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9214556B2 (en) * 2013-08-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned dual-metal silicide and germanide formation
WO2015094305A1 (en) 2013-12-19 2015-06-25 Intel Corporation Self-aligned gate edge and local interconnect and method to fabricate same
EP3084807A4 (en) * 2013-12-19 2017-08-16 Intel Corporation Method of forming a wrap-around contact on a semicondcutor device
CN104752224B (zh) * 2013-12-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 FinFET器件及其制作方法
US9318384B2 (en) * 2014-03-24 2016-04-19 International Business Machines Corporation Dielectric liner for a self-aligned contact via structure
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
US9379185B2 (en) * 2014-04-24 2016-06-28 International Business Machines Corporation Method of forming channel region dopant control in fin field effect transistor
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9985112B2 (en) 2015-02-06 2018-05-29 International Business Machines Corporation Sloped finFET with methods of forming same
US20160247919A1 (en) * 2015-02-23 2016-08-25 Globalfoundries Inc. Channel last replacement flow for bulk finfets
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10366989B2 (en) * 2016-02-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a contact bar over an S/D structure
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US10134600B2 (en) * 2017-02-06 2018-11-20 Lam Research Corporation Dielectric contact etch
US10516037B2 (en) * 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
JP6973813B2 (ja) * 2018-04-12 2021-12-01 インテル・コーポレーション 集積回路構造、及びコンピューティングデバイス
US10672879B2 (en) * 2018-07-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming FinFET and gate-all-around FET with selective high-K oxide deposition
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
DE102019118061A1 (de) * 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs
US11094826B2 (en) 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR102198343B1 (ko) * 2019-05-31 2021-01-04 연세대학교 산학협력단 전계 제어 발광 소자
CN113327857B (zh) * 2020-02-28 2023-05-23 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593701A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 应变nmos器件以及应变cmos器件的制造方法

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US7863674B2 (en) * 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR100553703B1 (ko) * 2003-10-01 2006-02-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100598109B1 (ko) * 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR100585178B1 (ko) 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
KR100693788B1 (ko) 2005-06-30 2007-03-12 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2009094352A (ja) * 2007-10-10 2009-04-30 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界効果トランジスタ
KR100897478B1 (ko) 2007-10-25 2009-05-14 성균관대학교산학협력단 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법
US8994112B2 (en) 2008-09-16 2015-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET)
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
JP5305969B2 (ja) 2009-02-17 2013-10-02 株式会社東芝 半導体装置
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8242560B2 (en) 2010-01-15 2012-08-14 International Business Machines Corporation FinFET with thin gate dielectric layer
US8709928B2 (en) 2010-01-19 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin device and method for forming the same using high tilt angle implant
US8513107B2 (en) 2010-01-26 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement gate FinFET devices and methods for forming the same
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
KR20120019765A (ko) 2010-08-26 2012-03-07 김태형 에빙하우스의 망각곡선을 응용한 외국어 학습 장치
US8551829B2 (en) * 2010-11-10 2013-10-08 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8772149B2 (en) * 2011-10-19 2014-07-08 International Business Machines Corporation FinFET structure and method to adjust threshold voltage in a FinFET structure
CN103077947A (zh) * 2011-10-26 2013-05-01 中国科学院微电子研究所 具有双金属栅的cmos器件及其制造方法
US9406518B2 (en) * 2011-11-18 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. (110) surface orientation for reducing fermi-level-pinning between high-K dielectric and group III-V compound semiconductor substrate
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
US20130214364A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Replacement gate electrode with a tantalum alloy metal layer
US8722494B1 (en) * 2012-11-01 2014-05-13 International Business Machines Corporation Dual gate finFET devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593701A (zh) * 2008-05-30 2009-12-02 中芯国际集成电路制造(北京)有限公司 应变nmos器件以及应变cmos器件的制造方法

Also Published As

Publication number Publication date
DE102013101248B4 (de) 2024-06-20
TWI588942B (zh) 2017-06-21
KR101876793B1 (ko) 2018-07-11
CN103296088A (zh) 2013-09-11
KR20130098004A (ko) 2013-09-04
US20150279960A1 (en) 2015-10-01
US9087723B2 (en) 2015-07-21
US20130221447A1 (en) 2013-08-29
US20180331201A1 (en) 2018-11-15
DE102013101248A1 (de) 2013-08-29
TW201336021A (zh) 2013-09-01
JP2013175729A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
CN103296088B (zh) 场效应晶体管及其制造方法
US9431522B2 (en) Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
TWI733704B (zh) 半導體裝置及其製造方法
TWI615951B (zh) 半導體裝置及其製造方法
KR102146469B1 (ko) 반도체 장치 및 이의 제조 방법
TWI688019B (zh) 含有源極/汲極上導電接觸的半導體元件的形成方法
US9627509B2 (en) Semiconductor device and method of fabricating the same
JP6629142B2 (ja) 半導体装置およびその製造方法
US10062754B2 (en) Semiconductor devices and methods of fabricating the same
US20150162335A1 (en) Semiconductor devices and methods of manufacturing the same
CN107039424A (zh) 半导体器件
US9911828B2 (en) Methods of fabricating a semiconductor device
US9178044B2 (en) Semiconductor device and method for fabricating the same
KR102084954B1 (ko) 반도체 장치 및 이의 제조 방법
US10128346B2 (en) Semiconductor device
US20160149031A1 (en) Semiconductor devices including patterns in a source region
US9704745B2 (en) Methods of forming semiconductor device
KR20140133727A (ko) 반도체 장치 및 그 제조방법
KR102029794B1 (ko) 반도체 장치
CN103839810A (zh) 鳍式场效应晶体管芯片及其制造方法
US8927367B2 (en) Semiconductor device including metal-oxide-semiconductor field effect transistors and methods of fabricating the same
US9502291B2 (en) Semiconductor magnetic memory device and method for manufacturing the same
CN109309048A (zh) 半导体结构及其形成方法
CN107527814A (zh) 一种半导体器件及制备方法、电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant