CN107039424A - 半导体器件 - Google Patents

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Abstract

半导体器件可以包括：在第一方向上彼此间隔开的成对的有源图案；在交叉第一方向的第二方向上交叉所述成对的有源图案的成对栅电极；在成对的有源图案的侧壁上的栅间隔物；在成对的栅电极之间位于成对的有源图案上的源极/漏极区；在成对的栅电极之间以及在成对的有源图案之间的间隔物保护图案。间隔物保护图案可以共同连接到栅间隔物。

Description

半导体器件
技术领域
发明构思的示例实施方式涉及半导体器件。更具体而言，发明构思的示例实施方式涉及包括鳍型场效应晶体管的半导体器件。
背景技术
半导体器件可以包括包含金属氧化物半导体(MOS)场效应晶体管的集成电路。随着半导体器件已经变得更高度集成，MOS场效应晶体管的尺寸和设计规则已经越来越减小；因此，半导体器件的操作特性会变差。已经开发了用于改善半导体器件的性能的各种方法以克服由半导体器件的高集成度导致的限制。
发明内容
发明构思的示例实施方式可以提供具有改善的电特性以及可靠性的半导体器件。
根据发明构思的示例实施方式，半导体器件可以包括：从基板突出的第一有源图案和第二有源图案；第一有源图案和第二有源图案在第一方向上彼此间隔开；交叉第一有源图案和第二有源图案的第一栅电极和第二栅电极在交叉第一方向的第二方向上彼此间隔开；在第一栅电极的侧壁上的第一栅间隔物和在第二栅电极的侧壁上的第二栅间隔物；第一源极/漏极区和第二源极/漏极区，在第一栅电极和第二栅电极之间分别位于第一有源图案和第二有源图案上，第一源极/漏极区和第二源极/漏极区在第一方向上彼此相邻；在第一有源图案和第二有源图案之间以及第一栅电极和第二栅电极之间的间隔物保护图案。间隔物保护图案可以共同连接到第一间隔物和第二间隔物并且可以共同接触第一源极/漏极区和第二源极/漏极区。
根据发明构思的示例实施方式，半导体器件可以包括：从基板突出并且平行于彼此的第一至第三有源图案，第一有源图案和第二有源图案彼此间隔开第一距离，第三有源图案与第二有源图案间隔开大于第一距离的第二距离；第一栅电极和第二栅电极，交叉第一有源图案至第三有源图案；分别在第一栅电极和第二栅电极的侧壁上的第一栅间隔物和第二栅间隔物；第一源极/漏极区至第三源极/漏极区，在第一栅电极和第二栅电极的每个的侧部分别在第一有源图案至第三有源图案上；第一间隔物保护图案，在第一有源图案和第二有源图案之间延伸并且共同连接到第一栅间隔物和第二栅间隔物，第一间隔物保护图案包括与第一栅间隔物和第二栅间隔物相同的材料。
根据发明构思的示例实施方式，半导体器件包括：基板；在基板上的第一栅电极和第二栅电极；分别在第一栅电极和第二栅电极的侧壁上的第一栅间隔物和第二栅间隔物；将第一栅间隔物连接到第二栅间隔物的间隔物保护图案。
应当注意到，关于一个实施方式描述的发明构思的方面可以合并在不同实施方式中，尽管未对其具体地描述。即，任何实施方式的所有实施方式和/或特征可以通过任何方式和/或组合而结合。发明构思的这些及其他方面在以下给出的说明书中详细描述。
附图说明
通过以下结合附图的详细说明，示例实施方式将被更清楚地理解，在附图中：
图1是示出根据发明构思的示例实施方式的半导体器件的平面图；
图2A是示出沿图1的线I-I’和II-II’截取的横截面的横截面图，和图2B是示出沿图1的线III-III’和IV-IV’截取的横截面的横截面图；
图3A、3C、4A、5A和6A分别是相应于图2A的部分“A”的放大视图；
图3B、4B、5B和6B分别是相应于图2B的部分“B”的放大视图；
图7A、8A、9A、10A、11A、12A和13A是示出根据发明构思的示例实施方式的半导体器件的制造方法的横截面图并且分别相应于沿图1的线I-I’和II-II’截取的横截面图；
图7B、8B、9B、10B、11B、12B和13B是示出根据发明构思的示例实施方式的半导体器件的制造方法的横截面图并且分别相应于沿图 1的线III-III’和IV-IV’截取的横截面图；
图14是示出根据发明构思的示例实施方式的电子系统的示意性框图。
具体实施方式
为了更具体地描述示例实施方式，将参照附图详细描述各种特征。然而，描述的示例实施方式不限于此。
图1是示出根据发明构思的示例实施方式的半导体器件的平面图。图2A是示出沿图1的线I-I’和II-II’截取的横截面的横截面图。图2B是示出沿图1的线III-III’和IV-IV’截取的横截面的横截面图。图3A、3C、4A、5A和6A分别是相应于图2A的部分“A”的放大视图。图3B、4B、5B和6B分别是相应于图2B的部分“B”的放大视图。
参照图1、2A、2B、3A和3B，基板100可以包括n型MOS场效应晶体管(NMOSFET)区域NR和p型MOS场效应晶体管(PMOSFET)区域PR。基板100可以是半导体基板。例如，基板100可以包括硅基板、锗基板、或者绝缘体上硅(SOI)基板。NMOSFET区域NR和PMOSFET区域PR可以在例如第一方向D1上布置。第一方向D1可以平行于基板100的顶表面。n型晶体管可以设置在NMOSFET区域NR中并且p型晶体管可以设置在PMOSFET区域PR中。
有源图案AP可以设置在NMOSFET区域NR和PMOSFET区域PR中。有源图案AP可以在第一方向D1上布置并且可以在交叉第一方向D1和平行于基板100的顶表面的第二方向D2上延伸。有源图案AP可以从基板100向上突出。例如，有源图案AP可以在垂直于基板的顶表面(例如，正交于第一方向D1和第二方向D2)的第三方向D3上突出。有源图案AP可以每个是例如基板100的一部分。在一些实施方式中，有源图案AP可以每个包括从基板100生长的外延层。NMOSFET区域NR中的有源图案AP可以具有p型导电性，PMOSFET区域PR中的有源图案AP可以具有n型导电性。虽然在附图中示出在NMOSFET区域NR和PMOSFET区域PR的每个中的两个有源图案AP，但发明构思的示例实施方式不限于此。
在一些实施方式中，NMOSFET区域NR中的有源图案AP可以彼此间隔开第一距离d1，PMOSFET区域PR中的有源图案AP可以彼此间隔开第二距离d2。NMOSFET区域NR中的有源图案AP和PMOSFET区域PR中的有源图案AP中相邻的有源图案AP可以彼此间隔开大于第一距离d1和第二距离d2的第三距离d3。第三距离d3可以是具有不同导电类型的NMOSFET区域NR和PMOSFET区域PR彼此分离的最小距离。第一距离d1可以基本上等于第二距离d2，但是发明构思的实施方式不限于此。
每个有源图案AP可以包括在栅结构GS下方的第一区域R1以及在栅结构GS的相反两侧的第二区域R2。第二区域R2的顶表面U2相对于基板100的顶表面低于第一区域R1的顶表面US1。在一些实施方式中，第二区域R2的顶表面U2在截面图中可以具有朝向基板100的凹入形状构造。在这种情况下，第二区域R2的顶表面U2的高度可以相应于第二区域R2的顶表面U2的最下面的部分的高度。
器件隔离图案ST可以设置在基板100上以覆盖每个有源图案AP的侧壁的一部分。有源图案AP的上部分可以通过器件隔离图案ST被暴露。例如，第一区域R1的上部分可以通过器件隔离图案ST被暴露。第一区域R1的暴露的上部分可以定义为有源鳍AF。每个有源鳍AF可以选择性地或者局部地设置在栅结构GS下方。器件隔离图案ST可以包括第三至第五区域R3、R4和R5。第三区域R3可以设置在栅结构GS下方并且可以垂直地交叠栅结构GS。
第四和第五区域R4和R5可以设置在栅结构GS的相反两侧并且与第三区域R3水平地间隔开。例如，第四和第五区域R4和R5可以设置在栅结构GS之间。第四区域R4可以设置在NMOSFET区域NR和PMOSFET区域PR的每个中的相邻鳍型有源图案AP之间。第五区域R5可以设置在NMOSFET区域NR和PMOSFET区域PR的每个中的成对有源图案AP的侧部。第五区域R5可以设置在NMOSFET区域NR中的鳍型有源图案AP和PMOSFET区域PR中的鳍型有源图案AP中相邻的鳍型有源图案AP之间。第四和第五区域R4和R5的上部分可以被凹进。因此，第四和第五区域R4和R5可以分别具有第一凹陷区域RA1和第二凹陷区域RA2，第一凹陷区域RA1具有第一底表面BSa，第二凹陷区域RA2具有第二底表面BSb，如图3B中所示。例如，第四和第五区域R4和R5可以分别具有与第一底表面BSa和第二底表面BSb相应的顶表面的下部分。第一和第二凹陷区域RA1和RA2的凹进深度可以根据鳍型有源图案AP的集成密度而彼此不同。例如，器件隔离图案ST的位于有源图案AP之间的间隔窄的区域处(例如，在高图案密度区域处)的一个部分可以凹进得小于器件隔离图案ST的位于有源图案AP之间的间隔宽的区域处(例如，在低图案密度区域处)的另一部分。换言之，第一凹陷区域RA1的第一底表面BSa相对于基板100的顶表面可以低于器件隔离图案ST的第三区域R3的顶表面并且可以高于第二凹陷区域RG2的第二底表面BSb。器件隔离图案ST可以包括例如硅氧化物。
栅结构GS可以设置在基板100上。栅结构GS可以在第一方向D1上延伸并且可以交叉NMOSFET区域NR和PMOSFET区域PR的每个的有源图案AP。例如，栅结构GS可以覆盖有源鳍AF的顶表面和侧壁以及有源鳍AP之间的器件隔离图案ST的顶表面(例如，第三区域R3的顶表面)。局部地设置在栅结构GS下方的每个有源鳍AF可以被称为沟道区CH。多个栅结构GS可以提供在基板100上。多个栅结构GS可以在第二方向D2上布置。在一些实施方式中，至少两个栅结构GS可以在第一方向D1上(例如，在栅电极的纵向上)布置为形成一行并且可以彼此分离。例如，形成一行的两个栅结构GS可以在第一方向D1上彼此间隔开第四距离d4，该第四距离d4小于第三距离d3。形成一行的两个栅结构GS中的一个可以交叉NMOSFET区域NR的有源图案AP，并且两个栅结构GS中的另一个可以交叉PMOSFET区域PR的有源图案AP。形成一行的两个栅结构GS可以暴露器件隔离图案ST的第三区域R3的一部分。器件隔离图案ST的第三区域R3的暴露部分可以被称为第六区域R6。第六区域R6的上部分可以像第四和第五区域R4和R5一样被凹进。第六区域R6的顶表面在截面图中可以具有朝向基板100的凹入形状的构造。
栅结构GS可以包括栅电极GE、栅介电图案GD和栅极覆盖图案GP。如上所述的栅结构GS可以在第一方向D1上延伸以交叉有源图案AP中的至少一个。因此，栅电极GE可以包括在有源图案AP的第一区域R1上的第一部分P1以及在器件隔离图案ST的第三区域R3上的第二部分P2。在平面图中，栅结构GS的第一部分P1可以交叠第一区域R1，栅结构GS的第二部分P2可以交叠第三区域R3。在一些实施方式中，第二部分P2可以包括从栅结构GS的侧壁向外突出的突起110b，如图3A所示。突起110b可以具有向下倾斜的侧壁。第一部分P1的侧壁轮廓可以不同于第二部分P2的侧壁轮廓。例如，第一部分P1的侧壁可以基本上垂直于基板100的顶表面，第二部分P2的侧壁可以包括相对于基板100的顶表面的倾斜部分和基本上垂直部分(或者第二部分P2的侧壁可以具有凹入形状构造)。换言之，第一部分P1的宽度W1b在第一部分P1的上部分和下部分处可以基本上相同，第二部分P2的下部宽度W2b可以大于第二部分P2的上部宽度W1b，该第二部分P2的上部宽度W1b基本上等于第一部分P1的宽度W1b。栅电极GE可以包括导电金属氮化物例如钛氮化物和/或钽氮化物以及金属例如铝和/或钨中的至少一种。
栅介电图案GD可以设置在栅电极GE和有源鳍AF之间。栅介电图案GD可以从有源鳍AF延伸到器件隔离图案ST以覆盖器件隔离图案ST的第三区域R3的顶表面。栅介电图案GD可以沿着栅电极GE的底表面延伸。此外，栅介电图案GD可以设置在栅电极GE和栅间隔物GSP之间。栅介电图案GD可以包括高k介电材料。例如，栅介电图案GD可以包括铪氧化物、硅酸铪、锆氧化物和/或硅酸锆，但是不限于此。栅极覆盖图案GP可以设置在栅电极GE的顶表面上并且在第一方向D1上延伸。栅极覆盖图案GP可以包括例如硅氮化物或者硅氮氧化物。
栅间隔物GSP可以设置在栅结构GS的侧壁(例如，栅电极GE的侧壁)上。栅间隔物GSP可以设置在栅结构GS的在第二方向D2上彼此相对的第一侧壁上。栅间隔物GSP可以进一步设置在栅结构GS的在第一方向D1上彼此相对的第二侧壁上。例如，栅间隔物GSP可以包括沿着栅电极GE的第一侧壁在第一方向D1上延伸的一对线型部分以及连接该对线型部分并且沿着栅电极GE的第二侧壁延伸的一对连接部分。因此，栅间隔物GSP在平面图中可以具有环形状。换言之，栅间隔物GSP可以围绕栅结构GS的侧壁(例如，栅电极GE的侧壁)。
栅间隔物GSP可以提供为具有单层结构或者多层结构。作为示例，栅间隔物GSP可以包括在栅结构GS的侧壁上的第一栅间隔物SP1以及在第一栅间隔物SP1的外侧壁上的第二栅间隔物SP2。第一栅间隔物SP1可以设置在栅结构GS(例如，栅电极GE)与第二栅间隔物SP2之间。第二栅间隔物SP2的厚度可以基本上等于或者大于第一栅间隔物SP1的厚度，但是不限于此。在一些实施方式中，第一和第二栅间隔物SP1和SP2可以包括相同的材料，例如，硅氮化物、硅氮氧化物和/或硅氧碳氮化物。在这种情况下，栅间隔物GSP可以具有单层结构。在其他实施方式中，第一和第二栅间隔物SP1和SP2可以包括不同的材料。例如，第一栅间隔物SP1可以包括硅氧碳氮化物并且第二栅间隔物SP2可以包括硅氮化物。替代地，第一栅间隔物SP1可以包括硅氮化物并且第二栅间隔物SP2可以包括硅氧碳氮化物。因此，栅间隔物GSP可以具有双层结构。在一些实施方式中，栅间隔物GSP可以具有由三个或更多层形成的结构。
因为栅电极GE具有突起110b，栅间隔物GSP的水平地交叠突起110b的下部分的第二厚度t2可以在朝向基板100的向下方向上(例如，随着接近器件隔离图案ST)减小，如图3A所示。栅间隔物GSP的在突起110b上方的上部分可以具有第一厚度t1，第一厚度t1在朝向基板100的向下方向上基本上相等。第一和第二厚度t1和t2可以定义为栅结构GS的侧壁与栅间隔物GSP的外侧壁之间的水平宽度或者距离。
第一和第二间隔物保护图案120P1和120P2可以分别设置在器件隔离图案ST的第四区域R4和第六区域R6上，如图1、2A和2B所示。第一和第二间隔物保护图案120P1和120P2可以减小或者防止由栅电极GE的下部分的减小的厚度导致的故障。第一和第二间隔物保护图案120P1和120P2的每个可以接触在其下方的器件隔离图案ST的顶表面并且可以连接到栅间隔物GSP的下部分。第一和第二间隔物保护图案120P1和120P2可以每个具有单层结构或者多层结构。例如，第一和第二间隔物保护图案120P1和120P2可以每个具有接触器件隔离图案ST的顶表面的第一子间隔物保护图案122P和在第一子间隔物保护图案122P上的第二子间隔物保护图案124P。在一些实施方式中，第一和第二间隔物保护图案120P1和120P2可以每个仅包括第一子间隔物保护图案122P。第一和第二子间隔物保护图案122P和124P可以分别包括与第一和第二栅间隔物SP1和SP2相同的材料。作为示例，第一和第二子间隔物保护图案122P和124P可以包括硅氮化物、硅氮氧化物和/或硅氧碳氮化物。
在器件隔离图案ST的位于第二方向D2上的相邻栅电极GE之间的第四区域R4上的第一间隔物保护图案120P1可以共同连接到(或者一体地联接)成对的栅间隔物GSP，该成对的栅间隔物GSP在第二方向D2上通过第四区域R4彼此间隔开并且设置于第二方向D2上的相邻栅电极GE的相对的侧壁上。第一间隔物保护图案120P1可以在第二方向D2上的相邻栅电极GE之间以及在第一方向D1上的相邻源极/漏极区之间延伸。在沿第二方向D2截取的截面图中，在第二方向D2上的相邻栅电极GE的相对的侧壁上的成对的栅间隔物GSP以及在成对的栅间隔物GSP之间延伸的第一间隔物保护图案120P1可以连接到彼此以具有U形构造。此外，在第二方向D2上的相邻栅电极GE之间的第四区域R4上的第一间隔物保护图案120P1可以覆盖其下的第四区域R4的顶表面的全部。在器件隔离图案ST的位于第一方向D1(例如，栅电极GE的纵向)上的相邻栅电极GE之间的第六区域R6上的第二间隔物保护图案120P2可以共同连接到(或者一体地联接)成对的栅间隔物GSP，该成对的栅间隔物GSP在第一方向D1上通过第六区域R6彼此间隔开并且设置在第一方向D1上的相邻栅电极GE的相对的侧壁上。换言之，在第一方向D1上通过第六区域R6彼此间隔开的成对的栅间隔物GSP可以通过第二间隔物保护图案120P2连接到彼此。
在一些实施方式中，如图3A和3B所示，第一间隔物保护图案120P1可以具有第三厚度t3，该第三厚度t3基本上等于栅间隔物GSP的上部分的第一厚度t1。第三厚度t3可以定义为在第一凹陷区域RA1的第一底表面BSa上的第一间隔物保护图案120P1的垂直厚度。第一间隔物保护图案120P1的一部分可以在有源图案AP的第二区域R2的顶表面U2上方突出以接触与其相邻的源极/漏极区SD的侧壁。
源极/漏极区SD可以设置在栅结构GS的相对的侧壁处。源极/漏极区SD可以设置在有源图案AP的第二区域R2上。NMOSFET区域NR中的源极/漏极区SD可以具有n型导电性(例如，n型掺杂剂)，PMOSFET区域PR中的源极/漏极区SD可以具有p型导电性(例如，p型掺杂剂)。在一些实施方式中，源极/漏极区SD可以包括利用有源图案AP作为籽晶层生长的外延图案。在这种情况下，NMOSFET区域NR中的源极/漏极区SD可以包括施加张应力到沟道区CH的材料，PMOSFET区域PR中的源极/漏极区SD可以包括施加压应力到沟道区CH的材料。在一些实施方式中，当基板100是硅基板时，NMOSFET区域NR中的源极/漏极区SD可以包括其晶格常数小于硅的碳化硅(SiC)层或者其晶格常数等于硅基板100的硅(Si)层，PMOSFET区域PR中的源极/漏极区SD可以包括其晶格常数大于硅的硅锗(SiGe)层。NMOSFET区域NR和PMOSFET区域PR中的每个沟道区CH可以设置在第二方向D2上的相邻源极/漏极区SD之间。
在沿第一方向D1截取的截面图中，在NMOSFET区域NR和PMOSFET区域PR的每个中在第一方向D1上的相邻源极/漏极区SD可以连接到彼此(或者彼此一体地联接)。例如，在第一方向D1上的相邻源极/漏极区SD的侧壁当中，彼此面对的第一侧壁SW1可以连接到彼此。气隙AG或者空隙可以设置在源极/漏极区SD的第一侧壁SW1的被连接部分SWC下方。气隙AG可以是其中不提供固相材料的区域并且可以是空的空间。在一些实施方式中，气隙AG可以用气体填充。根据发明构思的实施方式，气隙AG的底部可以由第四区域R4上的第一间隔物保护图案120P1的顶表面限定。在一些实施方式中，第一方向D1上的相邻源极/漏极区SD的被连接的第一侧壁SW1的下部分可以接触第一间隔物保护图案120P1。第一间隔物保护图案120P1可以共同接触第一方向D1上的相邻源极/漏极区SD。同时，在沿第一方向D1截取的截面图中，相邻源极/漏极区SD的与第一侧壁SW1相反的第二侧壁SW2(例如，外侧壁)可以具有在横向(或者在第一方向D1)的陡峭尖端。换言之，源极/漏极区SD的第二侧壁SW2可以每个包括下部分和上部分，下部分相对于基板100的顶表面基本上负倾斜，上部分相对于基板100的顶表面基本上正倾斜。
第一间隔物保护图案120P1和源极/漏极区SD可以提供为各种形式。在一些示例实施方式中，如图4A和4B中示出的，第一间隔物保护图案120P1可以不接触与其相邻的源极/漏极区SD的第一侧壁SW1。在这种情况下，第一间隔物保护图案120P1的第三厚度t3可以小于栅间隔物GSP的第一厚度t1。
在一些示例实施方式中，如图5A和5B中示出的，保留间隔物120R可以设置在源极/漏极区SD的第二侧壁SW2上。源极/漏极区SD的第二侧壁SW2的下部分可以接触保留间隔物120R。因此，每个源极/漏极区SD的下部分可以具有相应于第一间隔物保护图案120P1和保留间隔物120R之间的距离的宽度。保留间隔物120R可以设置在器件隔离图案ST的邻近于有源图案AP的第二区域R2的第五区域R5的顶表面上。保留间隔物120R可以每个包括第一保留间隔物122R和第二保留间隔物124R，第一保留间隔物122R接触源极/漏极区SD的第二侧壁SW2的相应一个第二侧壁，第二保留间隔物124R位于源极/漏极区SD的第二侧壁SW2的相应一个第二侧壁上。第一保留间隔物122R可以设置在第二保留间隔物124R与源极/漏极区SD的每个第二侧壁SW2之间。第一和第二保留间隔物122R和124R可以分别包括与第一和第二栅间隔物SP1和SP2相同的材料。
在一些示例实施方式中，如图6A和6B中所示出的，相邻源极/漏极区SD的彼此面对的第一侧壁SW1可以彼此间隔开。同时，图6A和6B的示例实施方式可以应用于图4A和4B的示例实施方式以及图5A和5B的示例实施方式。
再次参照图1、2A、2B、3A和3B，下层间绝缘层140可以设置为覆盖栅结构GS的侧壁以及源极/漏极区SD。下层间绝缘层140的顶表面可以与栅结构GS的顶表面和栅间隔物GSP的顶表面基本上共面。下层间绝缘层140可以包括例如硅氧化物层和/或低k介电层。下层间绝缘层140可以覆盖器件隔离图案ST的第五区域R5的顶表面。虽然在附图中未示出，接触蚀刻停止层可以夹置在下层间绝缘层140和器件隔离图案ST之间、下层间绝缘层140和源极/漏极区SD之间、和/或下层间绝缘层140和栅结构GS之间。例如，接触蚀刻停止层可以覆盖第五区域R5的顶表面并且可以在下层间绝缘层140和源极/漏极区SD之间以及下层间绝缘层140和栅结构GS之间延伸。接触蚀刻停止层可以包括例如硅氧化物层和/或低k介电层。
上层间绝缘层可以设置在下层间绝缘层140上。上层间绝缘层可以覆盖栅结构GS的顶表面。上层间绝缘层可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k介电层。穿过上层间绝缘层和下层间绝缘层140的第一接触插塞和第二接触插塞可以提供为分别电连接到源极/漏极区SD和栅电极GE。互连线可以设置在上层间绝缘层上以接触第一和第二接触插塞。互连线可以配置为经由第一和第二接触插塞施加电压到源极/漏极区SD和栅电极GE。第一和第二接触插塞以及互连线可以包括例如导电材料。
在其中栅电极交叉从基板突出的有源图案的典型鳍型场效应晶体管(FinFET)结构中，栅电极可以包括在有源图案上的第一部分和在有源图案之间的第二部分。第二部分可以形成为具有大于第一部分的高宽比。结果，第二部分的下部分可以包括具有向下倾斜的侧壁的突起，栅间隔物的在突起上的部分可以具有相对薄的厚度。在随后的工艺期间，泄漏路径(例如，穿过栅间隔物的细孔)可以形成在栅间隔物的薄的部分中。栅电极GE的导电材料可以通过泄漏路径而泄漏(参照图3C的部分C)。因此，在栅电极与邻近于栅电极的源极/漏极区之间会发生电短路。此外，由于电短路导致的故障的可能性在高图案密度区域中(例如，在有源图案之间的距离窄的区域中)会增加。然而，根据发明构思的示例实施方式，连接到突起上的栅间隔物的间隔物保护图案可以提供在有源图案之间的窄区域中，以防止泄漏路径的产生，由此防止源极/漏极区和栅电极之间的电短路或者减小这样的短路发生的可能性。结果，半导体器件可以具有提高的电特性和可靠性。
在下文，将描述根据发明构思的示例实施方式的半导体器件的制造方法。图7A、8A、9A、10A、11A、12A和13A是示出根据发明构思的示例实施方式的半导体器件的制造方法的截面图并且分别相应于沿图1的线I-I'和II-II'截取的截面图。图7B、8B、9B、10B、11B、12B和13B是示出根据发明构思的示例实施方式的半导体器件的制造方法的截面图并且分别相应于沿图1的线III-III'和IV-IV'截取的截面图。
参照图7A和7B，可以提供包括NMOSFET区域NR和PMOSFET区域PR的基板100。基板100可以是半导体基板，例如，硅基板、锗基板或者绝缘体上硅(SOI)基板。n型晶体管可以形成在NMOSFET区域NR中，p型晶体管可以形成在PMOSFET区域PR中。NMOSFET区域NR和PMOSFET区域PR可以在平行于基板100的顶表面的第一方向D1上布置。
基板100可以被图案化以形成限定NMOSFET和PMOSFET区域中的有源图案AP的沟槽101。有源图案AP可以形成为在第一方向D1上布置并且在交叉第一方向D1且平行于基板100的顶表面的第二方向D2上延伸。有源图案AP可以在垂直于基板100的顶表面的第三方向D3上从基板100突出。NMOSFET区域NR中的有源图案AP可以掺杂有p型掺杂剂以具有p型导电性，PMOSFET区域PR中的有源图案AP可以掺杂有n型掺杂剂以具有n型导电性。在一些实施方式中，NMOSFET区域NR中的有源图案AP可以彼此间隔开第一距离d1，PMOSFET区域PR中的有源图案AP可以彼此间隔开第二距离d2。NMOSFET区域NR中的有源图案AP和PMOSFET区域PR中的有源图案AP中的相邻有源图案可以彼此间隔开第三距离d3。第三距离d3可以大于第一距离d1和第二距离d2。第三距离d3可以是具有不同导电类型的NMOSFET区域NR和PMOSFET区域PR分离的最小距离。第一距离d1和第二距离d2可以基本上相等，但不限于此。
器件隔离图案ST可以形成在沟槽101中。器件隔离图案ST可以形成为暴露NMOSFET区域NR和PMOSFET区域PR中的有源图案AP的上部分。每个有源图案AP的上部分可以定义为有源鳍AF。
参照图8A和8B，牺牲栅结构SGS可以形成在基板100上。牺牲栅结构SGS可以包括顺序地层叠在基板100上的蚀刻停止图案105、牺牲栅图案110和栅掩模图案115。
更具体而言，蚀刻停止层和牺牲栅极层可以顺序地形成在基板100上以覆盖有源鳍AF和器件隔离图案ST。蚀刻停止层可以包括例如硅氧化物。牺牲栅极层可以包括关于蚀刻停止层具有蚀刻选择性的材料。牺牲栅极层可以包括例如多晶硅。牺牲栅极层可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或者原子层沉积(ALD)工艺而形成。牺牲栅极层的顶表面可以在形成牺牲栅极层之后被平坦化。栅掩模图案115可以形成在被平坦化的牺牲栅极层上，然后可以利用栅掩模图案作为蚀刻掩模进行各向异性蚀刻工艺。结果，牺牲栅图案110可以形成为交叉有源图案AP。栅掩模图案115可以包括例如硅氮化物。
在一些实施方式中，牺牲栅图案110的设置在每个有源鳍AP的顶表面上的一个部分可以形成为具有相对于基板100的顶表面的垂直侧壁，牺牲栅图案110的设置在器件隔离图案ST的顶表面上的另一部分可以具有具备倾斜部分的侧壁(或者具备凹入形状构造的侧壁)。这样的现象可以由蚀刻深度的差异和/或要被蚀刻的区域中的图案密度的差异引起。例如，牺牲栅图案110的上述另一部分可以具有从其下部分的侧壁横向突出的突起110a。突起110a可以包括朝向器件隔离图案ST向下倾斜的侧壁。因为在牺牲栅极层被各向异性地蚀刻时牺牲栅极层的通过栅掩模图案115暴露的一部分(即，牺牲栅极层的不垂直地交叠栅掩模图案115的一部分)保留而没有被去除，所以可以形成这样的突起110a。当蚀刻深度深并且图案密度高时，因为蚀刻剂的穿透不容易，所以牺牲栅图案110的邻近器件隔离图案ST的顶表面并且不与栅掩模图案115对准的下部分可以保留而没有被蚀刻。图案密度高的区域(例如，有源图案AP之间的距离窄的区域)中的突起110a可以具有比图案密度低的区域(例如，有源图案AP之间的距离宽的区域)中的突起大的尺寸。结果，牺牲栅图案110的下部宽度W2a可以大于上部宽度W1a。
在形成牺牲栅图案110之后，通过牺牲栅图案110暴露的蚀刻停止层可以被去除以形成在牺牲栅图案110下方的蚀刻停止图案105。蚀刻停止图案105可以沿着牺牲栅图案110的底表面延伸以覆盖有源鳍AF的顶表面和侧壁以及器件隔离图案ST的顶表面的一部分。因此，可以形成牺牲栅结构SGS。
由于牺牲栅结构SGS形成为交叉有源图案AP，有源图案AP可以定义为包括第一区域R1和第二区域R2。第一区域R1可以定义为有源图案AP的设置在牺牲栅结构SGS下方的部分，第二区域R2可以定义为有源图案AP的设置在牺牲栅结构SGS的相反侧并且通过其间的第一区域R1彼此水平地分离的部分。同时，器件隔离图案ST可以定义为包括第三区域R3、第四区域R4和第五区域R5。第三区域R3可以定义为器件隔离图案ST的设置在牺牲栅结构SGS下方并且在平面图中交叠牺牲栅结构SGS的部分。第四区域R4和第五区域R5可以定义为器件隔离图案ST的设置在牺牲栅结构SGS的相反侧并且通过第三区域R3水平地分离的其他部分。第四区域R4可以设置在NMOSFET区域NR和PMOSFET区域PR中的每个的相邻有源图案AP之间，第五区域R5可以设置在NMOSFET区域NR和PMOSFET区域PR中的每个的相邻有源图案AP的侧部(例如，在一对有源图案AP的侧部)以及在NMOSFET区域NR中的有源鳍AP和PMOSFET区域PR中的有源鳍AP中的相邻有源鳍之间。第四区域R4和第五区域R5的上部分可以在形成牺牲栅结构SGS的同时被凹进。第四区域R4的顶表面和第五区域R5的顶表面可以具有朝向基板100的凹入形状构造。第四区域R4和第五区域R5的凹陷深度可以根据图案密度而彼此不同。例如，第四区域R4的凹陷深度可以小于第五区域R5的凹陷深度。
如附图中所示出的，牺牲栅结构SGS可以形成为多个。多个牺牲栅结构SGS可以沿着第二方向D2布置。牺牲栅结构SGS中的至少一个可以被图案化以被分成两个牺牲栅结构SGS。被划分的两个牺牲栅结构SGS可以暴露器件隔离图案ST的第三区域R3的一部分。为了便于说明，第三区域R3的被暴露部分可以被称为第六区域R6。第六区域R6可以像第四和第五区域R4和R5一样凹陷。被划分的两个牺牲栅结构SGS可以在第一方向D1上彼此分离第四距离d4。第四距离d4可以小于第三距离d3。被划分的两个牺牲栅结构SGS中的一个可以交叉NMOSFET区域NR中的有源图案AP，并且被划分的两个牺牲栅结构SGS中的另一个可以交叉PMOSFET区域PR中的有源图案AP。
参照图9A和9B，栅间隔物层120可以形成在基板100上。栅间隔物层120可以共形地覆盖牺牲栅结构SGS的顶表面和侧壁以及第四至第六区域R4、R5和R6的顶表面。栅间隔物层120可以由单层或者多层形成。例如，栅间隔物层120可以包括顺序地层叠在基板100上的第一栅间隔物层122和第二栅间隔物层124。第二栅间隔物层124可以具有基本上等于或者大于第一栅间隔物层122的厚度的厚度，但是不限于此。在一些实施方式中，第一和第二栅间隔物层122和124可以包括相同的材料。例如，第一和第二栅间隔物层122和124可以包括硅氮化物、硅氮氧化物和/或硅氧碳氮化物。在这种情况下，栅间隔物层120可以由基本上单个的整体层形成。在其他实施方式中，第一和第二栅间隔物层122和124可以包括彼此不同的材料。例如，第一栅间隔物层122可以包括硅氧碳氮化物，第二间隔物层124可以包括硅氮化物。替代地，第二栅间隔物层124可以包括硅氧碳氮化物，第一间隔物层122可以包括硅氮化物。在这种情况下，栅间隔物层120可以由双层形成。在其他实施方式中，栅间隔物层120可以由三个或更多层形成。第一和第二栅间隔物层122和124可以由CVD工艺或者ALD工艺形成。
参照图10A和10B，在形成栅间隔物层120之后，牺牲保护层130可以形成在基板100上。牺牲保护层130可以包括与栅间隔物层120不同的材料并且可以由具有改善的台阶覆盖特性的沉积工艺形成。例如，牺牲保护层130可以包括由ALD工艺形成的硅氧化物层。牺牲层130可以连续地形成在基板100上。牺牲层130可以形成为具有基本上一致的厚度并且形成为填充NMOSFET区域NR和PMOSFET区域PR的每个中的相邻有源图案AP之间的空间。结果，在第四区域R4上的牺牲保护层130的部分的厚度ta可以大于牺牲保护层130的其他部分的厚度(例如，在第五区域R5上的牺牲保护层130的部分的厚度tb1、在第二区域R2的顶表面上的牺牲保护层130的部分的厚度tb2和/或在牺牲栅结构SGS的顶表面上的牺牲保护层130的部分的厚度tb3)。牺牲保护层130可以填充牺牲栅结构SGS中的在第一方向D1上的相邻牺牲栅结构之间的空间，因此，在第六区域R6上的牺牲保护层的部分的厚度tc可以大于牺牲保护层130的其他厚度(例如，tb1、tb2和/或tb3)。
参照图11A和11B，在牺牲结构SGS的相反侧的有源图案AP的上部分可以被去除。例如，第二区域R2的上部分可以被凹进。凹进第二区域R2的上部分的工艺可以包括重复进行干蚀刻工艺和湿蚀刻工艺一次或多次。相对于基板100的顶表面，第二区域R2的被凹陷的顶表面U2可以低于第一区域R1的顶表面U1。虽然第二区域R2的顶表面U1在图11A中被示出为是平面，但发明构思的示例实施方式不限于此。例如，第二区域R2的顶表面U2可以具有朝向基板100的凹入形状构造。在这种情况下，第二区域R2的顶表面U2的高度可以相应于第二区域R2的顶表面U2的最下面的部分的高度。
当第二区域R2的上部分被凹进时，栅间隔物层120可以被图案化以形成在牺牲栅结构SGS的侧壁上的栅间隔物GSP。此外，第一和第二间隔物保护图案120P1和120P2可以分别被形成在第四和第六区域R4和R6上。根据发明构思的示例实施方式，由于在第四和第六区域R4和R6上的牺牲保护层130的部分的厚度ta和tc大于牺牲保护层130的其他部分的厚度tb1、tb2和tb3，在第四和第六区域R4和R6上的牺牲保护层130的部分可以在第二区域R2的上部分被凹进时保护其下面的栅间隔物层120。因此，在第二区域R2被凹进之后，部分的栅间隔物层120可以保留在第四和第六区域R4和R6上，由此形成第一和第二间隔物保护图案120P1和120P2。第一和第二间隔物保护图案120P1和120P1可以每个是栅间隔物层120的一部分。第一和第二间隔物保护图案120P1和120P2可以每个包括第一子间隔物保护图案122P和第二子间隔物保护图案124P。第一和第二子间隔物保护图案122P和124P可以分别包括与第一和第二间隔物层122和124相同的材料。第一和第二保护图案120P1和120P2可以被连接到(或者一体地联接)与其相邻的牺牲栅结构SGS的侧壁上的栅间隔物GSP。如图11A和11B中所示，在凹进第二区域R2之后，部分的牺牲保护层130可以保留在第一和第二间隔物保护图案120P1和120P2上。然而，发明构思的示例实施方式不限于此。例如，牺牲保护层130可以不保留在第一和第二间隔物保护图案120P1和120P2上。
在一些实施方式中，在第四区域R4上的第一间隔物保护图案120P1可以包括在第二区域R2的顶表面U2上方垂直地突出的突出部分，但是不限于此。根据在第四区域R4上的牺牲保护层130的厚度ta和/或凹进第二区域R2的上部分的蚀刻条件，第一间隔物保护图案120P1可以形成为具有各种形状。在其他实施方式中，当第二区域R2被凹进时，栅间隔物层120的其他部分可以保留，由此形成如参照图5A和5B描述的保留间隔物120R。
参照图12A和12B，保留在第一和第二保护图案120P1和120P2上的牺牲保护层130可以通过进行清洁工艺而去除。
源极/漏极区SD可以形成在牺牲栅结构SGS的相反侧的有源图案AP上。换言之，源极/漏极区SD可以形成在有源图案AP的第二区域R2上。源极/漏极区SD可以通过进行外延生长工艺而形成。源极/漏极区SD可以每个是利用有源图案AP作为籽晶层生长的外延图案。NMOSFET区域NR中的源极/漏极区SD可以形成为施加张应变到夹置在其间的有源鳍AF。例如，当基板100可以是硅基板100时，源极/漏极区SD可以由硅(Si)层或者碳化硅(SiC)层形成。然而，发明构思的示例实施方式不限于此。替代地，PMOSFET区域PR中的源极/漏极区SD可以形成为施加压应变到夹置在其间的有源鳍AF。例如，当基板100可以是硅基板时，在PMOSFET区域PR中的源极/漏极区SD可以由硅锗(SiGe)层形成。源极/漏极区SD可以在外延生长工艺期间或者在外延生长工艺之后被掺杂有掺杂剂。在NMOSFET区域NR中的源极/漏极区SD可以被掺杂有n型掺杂剂以具有n型导电性，在PMOSFET区域PR中的源极/漏极区SD可以被掺杂有p型掺杂剂以具有p型导电性。源极/漏极区SD可以在第一区域R1的顶表面之上突出。
在一些实施方式中，在NMOSFET区域NR和PMOSFET区域PR的每个中的相邻源极/漏极区SD的侧壁当中彼此面对的第一侧壁SW1可以彼此接触并且连接到彼此。在NMOSFET区域NR和PMOSFET区域PR的每个中的相邻源极/漏极区SD可以彼此一体地联接。在这种情况下，气隙AG可以形成在第一侧壁SW1的被连接部分SWC下方。然而，发明构思的示例实施方式不限于此。例如，如参照图6A和6B描述的，NMOSFET区域NR和PMOSFET区域PR的每个中的相邻源极/漏极区SD当中彼此面对的第一侧壁SW1可以彼此分离。
NMOSFET区域NR和PMOSFET区域PR的每个中的相邻源极/漏极区SD的第一侧壁SW1可以接触与其相邻的第一间隔物保护图案120P1的突出部分。被连接的源极/漏极区SD的与第一侧壁SW1相反的第二侧壁SW2可以具有在横向(或者在第一方向D1)上的陡峭尖端。然而，发明构思的示例实施方式不限于此。NMOSFET区域NR和PMOSFET区域PR的每个中的源极/漏极区SD可以根据第一间隔物保护图案120P1的形状和/或保留间隔物120R存在与否而形成为各种形式，如参照图4A、4B、5A和5B描述的。
参照图13A和13B，下层间绝缘层140可以形成在基板100上。下层间绝缘层140可以形成为覆盖牺牲栅结构SGS的侧壁和源极/漏极区SD。下层间绝缘层140可以包括硅氧化物层和/或低k介电层。
虽然未示出，但接触蚀刻停止层可以在形成下层间绝缘层140之前共形地形成在基板100上。接触蚀刻停止层可以覆盖第五区域R5的顶表面并且可以延伸到栅掩模图案115的顶表面和源极/漏极区SD的顶表面。接触蚀刻停止层可以由相对于下层间绝缘层140具有蚀刻选择性的材料形成。例如，接触蚀刻停止层可以包括硅氮化物层和/或硅氮氧化物层。
在形成下层间绝缘层140之后，栅掩模图案115、牺牲栅图案110和蚀刻停止图案105可以被去除，因此间隙区域150可以形成在栅间隔物GSP之间。间隙区域150可以暴露有源鳍AF的顶表面和第三区域R3的顶表面。在栅掩模图案115被去除的同时，部分的下层间绝缘层140和部分的栅间隔物GSP可以被蚀刻。间隙区域150可以通过进行选择性地去除牺牲栅图案110和蚀刻停止图案105的蚀刻工艺而形成。在形成间隙区域150期间，栅间隔物GSP的通过间隙区域150暴露的部分侧壁可以被蚀刻。通常，当在形成间隙区域150期间对栅间隔物GSP的蚀刻损伤大时，泄漏路径(例如，细孔)可以形成在突起110a上的栅间隔物GSP中。因此，在随后的工艺中，将要形成在间隙区域150中的导电材料可以通过泄漏路径被泄漏。然而，根据发明构思的示例实施方式，形成为连接到突起110a上的栅间隔物GSP的第一和第二间隔物保护图案120P1和120P2可以防止或者减小间隙区域150中的导电材料通过泄漏路径泄漏到外部。
返回参考图2A和2B，栅介电图案GD和栅电极GE可以形成为填充图13A和13B中示出的间隙区域150。例如，栅介电层可以形成在基板100上以填充图13A和13B中的间隙区域150的一部分。栅介电层可以形成为覆盖有源鳍AF的顶表面和侧壁以及第三区域R3的顶表面。栅介电层可以包括例如高k介电材料。栅介电层可以包括铪氧化物、硅酸铪、锆氧化物和/或硅酸锆，但是不限于此。栅介电层可以利用原子层沉积工艺或者化学气相沉积工艺形成。栅极层可以形成在栅介电层上以填充具有在其中的栅介电层的间隙区域150。栅极层可以包括导电金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)和/或金属(例如，铝和/或钨)。顺序地层叠的栅介电层和栅极层可以被平坦化以形成栅介电图案GD和栅电极GE。由于平坦化工艺，下层间绝缘层140的顶表面和栅间隔物GSP的顶表面可以被暴露。栅介电图案GD可以沿着栅电极GE的底表面延伸并且可以延伸到栅电极GE的侧壁以被夹置在栅电极GE和栅间隔物GSP之间。
栅电极GE的上部分可以被凹进。在凹陷工艺期间，栅介电图案GD的上部分也可以被凹进。栅极覆盖图案GP可以形成在栅电极GE和栅介电图案GD被去除的空间中。栅极覆盖图案GP可以包括例如硅氮化物。栅介电图案GD、栅电极GE和栅极覆盖图案GP可以构成栅结构GS。
上层间绝缘层可以形成在其上具有栅结构GS的基板100上。上层间绝缘层可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或低k介电层。第一接触孔可以形成为穿过上层间绝缘层和下层间绝缘层140并且暴露源极/漏极区SD。源极/漏极区SD可以通过形成第一接触孔的蚀刻工艺被部分地去除。第二接触孔可以形成为穿过上层间绝缘层和下层间绝缘层140并且暴露栅电极GD。第一和第二接触插塞可以形成为分别填充第一和第二接触孔。互连线可以形成为分别接触第一和第二接触插塞。互连线以及第一和第二接触插塞可以配置为施加电压到源极/漏极区SD和栅电极GE。第一和第二接触插塞以及互连线可以包括导电材料。
图14是示出根据发明构思的实例实施方式的电子系统的示意性框图。
参照图14，根据发明构思的实例实施方式的电子系统1100可以包括控制器1110、输入/输出(I/O)装置1120、存储装置1130、接口单元1140和数据总线1150。控制器1110、I/O装置1120、存储装置1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其传输的路径。
控制器1110可以包括以下至少之一：微处理器、数字信号处理器、微控制器或者具有与其中任何一个类似的功能的其他逻辑器件。I/O装置1120可包括键区、键盘和/或显示单元。存储装置1130可以储存数据和/或命令。接口单元1140可以传输电气数据到通信网络或者可以从通信网络接收电气数据。接口单元1140可以通过无线或者电缆而操作。例如，接口单元1140可以包括天线和/或无线/电缆收发器。虽然在附图中未示出，但是电子系统1100和/或控制器1110可以进一步包括用作改善控制器1110的操作的高速缓冲存储器或者工作存储器(working memory)的快速动态随机存取存储器(DRAM)器件和/或快速静态随机存取存储器(SRAM)器件。根据发明构思的上述示例实施方式的半导体器件中的至少一个可以提供到存储装置1130、控制器1110、工作存储器(或者高速缓冲存储器)和/或I/O装置1120中。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动式电话、数字音乐播放器、存储卡或者其他电子产品。其他电子产品可以通过无线通信方法接收或者发送信息数据。
虽然已经参照示例实施方式描述了发明构思，但是对本领域技术人员明显的是，可以进行各种变化和变型而不背离发明构思的精神和范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因此，发明构思的范围由权利要求及其等同物的最宽可允许解释来确定，而不应该被上述说明所限制或限定。
本申请要求于2015年11月27日在韩国专利局提交的韩国专利申请第10-2015-0167596号的优先权，其公开通过引用整体包括在此。

Claims (25)

1.一种半导体器件，包括：
从基板突出的第一有源图案和第二有源图案，所述第一有源图案和所述第二有源图案在第一方向上彼此间隔开；
交叉所述第一有源图案和所述第二有源图案的第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极在交叉所述第一方向的第二方向上彼此间隔开；
在所述第一栅电极的侧壁上的第一栅间隔物和在所述第二栅电极的侧壁上的第二栅间隔物；
第一源极/漏极区和第二源极/漏极区，在所述第一栅电极和所述第二栅电极之间分别在所述第一有源图案和所述第二有源图案上，所述第一源极/漏极区和所述第二源极/漏极区在所述第一方向上彼此相邻；以及
在所述第一有源图案和所述第二有源图案之间以及所述第一栅电极和所述第二栅电极之间的间隔物保护图案，所述间隔物保护图案共同连接到所述第一间隔物和所述第二间隔物并且共同接触所述第一源极/漏极区和所述第二源极/漏极区。
2.如权利要求1所述的半导体器件，其中所述间隔物保护图案以及所述第一栅间隔物和所述第二栅间隔物配置为在沿所述第二方向截取的截面图中具有U形构造。
3.如权利要求1所述的半导体器件，其中所述间隔物保护图案包括与所述第一栅间隔物和所述第二栅间隔物相同的材料。
4.如权利要求1所述的半导体器件，其中所述间隔物保护图案接触所述第一源极/漏极区和所述第二源极/漏极区的侧壁当中彼此面对的第一侧壁。
5.如权利要求4所述的半导体器件，其中所述第一源极/漏极区和所述第二源极/漏极区的所述第一侧壁连接到彼此，使得所述第一源极/漏极区和所述第二源极/漏极区的所述第一侧壁包括被连接部分。
6.如权利要求5所述的半导体器件，还包括在所述被连接部分下方的气隙。
7.如权利要求1所述的半导体器件，其中所述第一有源图案和所述第二有源图案的每个包括：
在所述第一栅电极和所述第二栅电极下方的第一区域；和
在所述第一栅电极和所述第二栅电极之间的第二区域，
其中相对于所述基板的顶表面，所述第二区域的顶表面低于所述第一区域的顶表面。
8.如权利要求7所述的半导体器件，还包括：
在所述基板上的器件隔离图案，所述器件隔离图案覆盖所述第一有源图案和所述第二有源图案的每个的一部分侧壁，
其中所述器件隔离图案包括：
在所述第一栅电极和所述第二栅电极下方的第三区域；
在所述第一栅电极和所述第二栅电极之间的第四区域，所述第四区域具有顶表面，所述顶表面具有相对于所述基板向下凹入形状的构造，
其中所述间隔物保护图案覆盖所述第四区域。
9.一种半导体器件，包括：
从基板突出并且平行于彼此的第一有源图案至第三有源图案，所述第一有源图案和所述第二有源图案彼此间隔开第一距离，所述第三有源图案与所述第二有源图案间隔开大于所述第一距离的第二距离；
第一栅电极和第二栅电极，交叉所述第一有源图案至第三有源图案；
分别在所述第一栅电极和所述第二栅电极的侧壁上的第一栅间隔物和第二栅间隔物；
第一源极/漏极区至第三源极/漏极区，在所述第一栅电极和所述第二栅电极的每个的侧部处分别在所述第一有源图案至所述第三有源图案上；以及
第一间隔物保护图案，在所述第一有源图案和所述第二有源图案之间延伸并且共同连接到所述第一栅间隔物和所述第二栅间隔物，所述第一间隔物保护图案包括与所述第一栅间隔物和所述第二栅间隔物相同的材料。
10.如权利要求9所述的半导体器件，其中所述第一间隔物保护图案接触所述第一源极/漏极区和所述第二源极/漏极区的侧壁当中彼此面对的第一侧壁。
11.如权利要求10所述的半导体器件，还包括：
保留间隔物，在所述第一源极/漏极区和所述第二源极/漏极区的与所述第一源极/漏极区和所述第二源极/漏极区的所述第一侧壁相反的至少一个第二侧壁的下部分上，
其中所述保留间隔物包括与所述第一栅间隔物和所述第二栅间隔物相同的材料。
12.如权利要求9所述的半导体器件，其中所述第一有源图案至所述第三有源图案的每个包括：
在所述第一栅电极和所述第二栅电极下方的第一区域；和
在所述第一栅电极和所述第二栅电极之间的第二区域，相对于所述基板的顶表面，所述第二区域具有低于所述第一区域的顶表面的顶表面，以及
其中所述第一源极/漏极区至所述第三源极/漏极区的每个在所述第二区域上。
13.如权利要求12所述的半导体器件，还包括在所述基板上并且暴露所述第一有源图案至所述第三有源图案的每个的上部分的器件隔离图案，
其中所述器件隔离图案包括：
在所述第一栅电极和所述第二栅电极下方的第三区域；
在所述第一栅电极和所述第二栅电极之间以及在所述第一有源图案和所述第二有源图案之间的第四区域；以及
在所述第一栅电极和所述第二栅电极之间以及在所述第二有源图案和所述第三有源图案之间的第五区域，以及
其中所述第四区域包括具有第一底表面的第一凹陷区域，所述第五区域包括具有第二底表面的第二凹陷区域，并且所述第一间隔物保护图案在所述第四区域上并且接触所述第一底表面。
14.如权利要求13所述的半导体器件，其中相对于所述基板的所述顶表面，所述第一底表面低于所述第三区域的顶表面并且高于所述第二底表面。
15.如权利要求9所述的半导体器件，其中所述第一源极/漏极区和所述第二源极/漏极区具有第一导电类型，所述第三源极/漏极区具有与所述第一导电类型相反的第二导电类型。
16.如权利要求9所述的半导体器件，其中所述第一栅间隔物、所述第一间隔物保护图案和所述第二栅间隔物配置为具有U形构造。
17.如权利要求9所述的半导体器件，还包括：
第三栅电极，在所述第二栅电极的纵向上与所述第二栅电极间隔开第三距离；
在所述第三栅电极的侧壁上的第三栅间隔物；和
第二间隔物保护图案，在所述第二栅间隔物和所述第三栅间隔物之间并且共同连接到所述第二栅间隔物和所述第三栅间隔物。
18.一种半导体器件，包括：
基板；
在所述基板上的第一栅电极和第二栅电极；
分别在所述第一栅电极和所述第二栅电极的侧壁上的第一栅间隔物和第二栅间隔物；以及
将所述第一栅间隔物连接到所述第二栅间隔物的间隔物保护图案。
19.如权利要求18所述的半导体器件，还包括：
在所述第一栅间隔物和所述第二栅间隔物之间的源极/漏极区；以及
在所述源极/漏极区和所述间隔物保护图案之间的空隙。
20.如权利要求19所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物的每个具有相对于所述基板的上部分和下部分；
其中所述上部分的厚度等于介于所述第一栅间隔物和所述第二栅间隔物之间的所述间隔物保护图案的厚度；和
其中所述间隔物保护图案接触所述源极/漏极区。
21.如权利要求19所述的半导体器件，其中所述第一栅间隔物和所述第二栅间隔物的每个具有相对于所述基板的上部分和下部分；
其中所述上部分的厚度大于介于所述第一栅间隔物和所述第二栅间隔物之间的所述间隔物保护图案的厚度；和
其中所述间隔物保护图案不接触所述源极/漏极区。
22.如权利要求19所述的半导体器件，其中所述间隔物保护图案包括包含与所述第一栅间隔物和所述第二栅间隔物相同的材料的整体层；和
其中所述相同的材料包括硅氮化物、硅氮氧化物和硅氧碳氮化物之一。
23.如权利要求18所述的半导体器件，其中所述第一栅电极和所述第二栅电极的每个侧壁分别具有相对于所述基板的上部分和下部分；和
其中所述第一栅电极和所述第二栅电极的所述下部分朝向所述间隔物保护图案延伸。
24.如权利要求18所述的半导体器件，其中所述第一栅间隔物包括包含硅氮化物、硅氮氧化物和硅氧碳氮化物之一的第一整体层；和
其中所述第二栅间隔物包括包含硅氮化物、硅氮氧化物和硅氧碳氮化物之一的第二整体层。
25.如权利要求18所述的半导体器件，其中所述第一栅间隔物包括第一间隔物层和在所述第一间隔物层上的第二间隔物层；和
其中所述第二栅间隔物包括第三间隔物层和在所述第三间隔物层上的第四间隔物层。
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GR01 Patent grant
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