KR20170062618A - 반도체 소자 - Google Patents

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KR20170062618A
KR20170062618A KR1020150167596A KR20150167596A KR20170062618A KR 20170062618 A KR20170062618 A KR 20170062618A KR 1020150167596 A KR1020150167596 A KR 1020150167596A KR 20150167596 A KR20150167596 A KR 20150167596A KR 20170062618 A KR20170062618 A KR 20170062618A
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spacer
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pattern
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고용선
박상진
조학주
박병재
한정남
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삼성전자주식회사
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Abstract

본 발명의 반도체 소자에 관한 것으로, 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 한 쌍의 활성 패턴들, 상기 한 쌍의 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 한 쌍의 게이트 전극들, 상기 한 쌍의 게이트 전극들의 측벽들 상에 배치되는 게이트 스페이서들, 상기 한 쌍의 게이트 전극들 사이의 상기 한 쌍의 활성 패턴들 상에 배치되는 소스/드레인 영역들 및 상기 한 쌍의 활성 패턴들 사이 및 상기 한 쌍의 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 공통으로 연결되는 반도체 소자를 제공한다.A pair of active patterns protruding from the substrate and spaced apart from each other in the first direction, across the pair of active patterns, and extending in a second direction intersecting with the first direction, A pair of gate electrodes spaced apart from each other, gate spacers disposed on sidewalls of the pair of gate electrodes, source / drain regions disposed on the pair of active patterns between the pair of gate electrodes, And a spacer protection pattern disposed on the substrate between the pair of active patterns and between the pair of gate electrodes, wherein the spacer protection pattern includes a semiconductor element connected in common with the gate spacers to provide.
Figure P1020150167596

Description

반도체 소자{Semiconductor device}Semiconductor device

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a fin field effect transistor.

반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.Semiconductor devices include integrated circuits comprised of MOS field effect transistors (MOS). As the size and design rules of semiconductor devices are gradually shrinking, the scale down of MOS field effect transistors is also accelerating. The operating characteristics of the semiconductor device may be degraded by reducing the size of the MOS field effect transistors. Accordingly, various methods for forming semiconductor devices with superior performance while overcoming the limitations of high integration of semiconductor devices have been researched.

본 발명이 이루고자 하는 기술적 과제는 전기적 특성 및 신뢰성이 향상된 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device having improved electrical characteristics and reliability.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 한 쌍의 활성 패턴들; 상기 한 쌍의 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 한 쌍의 게이트 전극들; 상기 한 쌍의 게이트 전극들의 측벽들 상에 배치되는 게이트 스페이서들; 상기 한 쌍의 게이트 전극들 사이의 상기 한 쌍의 활성 패턴들 상에 배치되는 소스/드레인 영역들; 및 상기 한 쌍의 활성 패턴들 사이 및 상기 한 쌍의 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 공통으로 연결된다. According to an aspect of the present invention, there is provided a semiconductor device comprising: a pair of active patterns protruding from a substrate and spaced apart from each other in a first direction; A pair of gate electrodes crossing the pair of active patterns and spaced apart from each other in a second direction intersecting with the first direction; Gate spacers disposed on the sidewalls of the pair of gate electrodes; Source / drain regions disposed on the pair of active patterns between the pair of gate electrodes; And a spacer protection pattern disposed on the substrate between the pair of active patterns and between the pair of gate electrodes, wherein the spacer protection pattern is connected in common with the gate spacers.

일 실시예에 따르면, 상기 제2 방향에 따른 일 단면의 관점에서, 상기 게이트 스페이서들 및 이들에 공통으로 연결되는 상기 스페이서 보호 패턴은 'U'자 형상을 이룰 수 있다.According to one embodiment, in view of one cross section along the second direction, the gate spacers and the spacer protection pattern connected in common to them may have a U-shape.

일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 동일한 물질을 포함할 수 있다.According to one embodiment, the spacer protection pattern may comprise the same material as the gate spacers.

일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 소스/드레인 영역들의 마주하는 일 측벽들과 접합 수 있다.According to one embodiment, the spacer protection pattern may be in contact with the opposing sidewalls of the source / drain regions.

일 실시예에 따르면, 상기 소스/드레인 영역들의 마주하는 상기 일 측벽들은 서로 연결될 수 있다.According to one embodiment, the opposing sidewalls of the source / drain regions may be connected to each other.

일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들 아래에는 에어 갭이 형성되되, 상기 에어 갭의 하면은 상기 스페이서 보호 패턴에 의해 정의될 수 있다.According to one embodiment, an air gap is formed below the one sidewalls of the source / drain regions, and the lower surface of the air gap can be defined by the spacer protection pattern.

일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 상 중 적어도 어느 하나 상에 배치되는 잔류 스페이서를 더 포함할 수 있다.According to one embodiment, a residual spacer may be disposed on at least one of the other sidewalls of the source / drain regions opposite to the one sidewalls of the source / drain regions.

일 실시예에 따르면, 상기 잔류 스페이서를 상기 게이트 스페이서들과 동일한 물질을 포함할 수 있다.According to one embodiment, the remaining spacers may comprise the same material as the gate spacers.

일 실시예에 따르면, 상기 한 쌍의 활성 패턴들의 각각은: 상기 한 쌍의 게이트 게이트 전극들 아래의 제1 영역들; 및 상기 한 쌍의 게이트 전극들 사이의 제2 영역을 포함하되, 상기 제2 영역의 상면은 상기 제1 영역들의 상면보다 낮을 수 있다.According to one embodiment, each of the pair of active patterns comprises: first regions under the pair of gate gate electrodes; And a second region between the pair of gate electrodes, wherein an upper surface of the second region may be lower than an upper surface of the first regions.

일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제2 영역의 상기 상면 보다 위로 돌출될 수 있다.According to one embodiment, the spacer protection pattern may protrude above the upper surface of the second region.

일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 한 쌍의 활성 패턴들의 측벽들의 일부를 덮는 소자 분리 패턴을 더 포함하고, 상기 소자 분리 패턴은: 상기 한 쌍의 게이트 전극들 아래의 제3 영역들; 및 상기 한 쌍의 게이트 전극들 사이의 제4 영역을 포함하되, 상기 제4 영역의 상면은 리세스되어 상기 기판을 향하여 아래로 오목한 형상을 가질 수 있다.According to one embodiment, the device isolation pattern further includes an element isolation pattern disposed on the substrate and covering a part of the sidewalls of the pair of active patterns, wherein the element isolation pattern includes: Regions; And a fourth region between the pair of gate electrodes, wherein an upper surface of the fourth region is recessed and may have a concave shape toward the substrate.

일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제4 영역의 상기 상면을 전부 덮을 수 있다.According to one embodiment, the spacer protection pattern may be disposed on the fourth region to completely cover the upper surface of the fourth region.

일 실시예에 따르면, 상기 게이트 스페이서들의 각각은: 상응하는 게이트 전극에 인접한 제1 게이트 스페이서; 및 상기 제1 게이트 스페이서의 측벽 상에 배치되는 제2 게이트 스페이서를 포함하되, 상기 제1 및 제2 게이트 스페이서들은 서로 다른 물질을 포함할 수 있다.According to one embodiment, each of the gate spacers comprises: a first gate spacer adjacent the corresponding gate electrode; And a second gate spacer disposed on a sidewall of the first gate spacer, wherein the first and second gate spacers may comprise different materials.

일 실시예에 따르면, 상기 스페이서 보호 패턴은 순차적으로 적층된 제1 스페이서 보호 패턴 및 제2 스페이서 보호 패턴을 포함하되, 상기 제1 및 제2 스페이서 보호 패턴들은 각각 상기 제1 및 제2 게이트 스페이서들과 동일한 물질을 포함할 수 있다.According to one embodiment, the spacer protection pattern includes a sequentially sequentially stacked first spacer protection pattern and a second spacer protection pattern, wherein the first and second spacer protection patterns are formed on the first and second gate spacers ≪ / RTI >

상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고; 상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 측벽들 상의 게이트 스페이서; 상기 게이트 전극의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들; 및 상기 제1 및 제2 활성 패턴들 사이의 상기 기판 상에 배치되어 상기 게이트 스페이서의 하부에 연결되는 스페이서 보호 패턴을 포함하되, 상기 스페이서 보호 패턴은 상기 게이트 스페이서와 동일한 물질을 포함한다.According to an aspect of the present invention, there is provided a semiconductor device including first to third active patterns protruding from a substrate, the first and second active patterns being spaced apart from each other by a first distance, The active pattern is spaced from the second active pattern by a second distance greater than the first distance; A gate electrode crossing the first to third active patterns; A gate spacer on sidewalls of the gate electrode; First to third source / drain regions disposed on the first to third active patterns on one side of the gate electrode, respectively; And a spacer protection pattern disposed on the substrate between the first and second active patterns and connected to a lower portion of the gate spacer, wherein the spacer protection pattern includes the same material as the gate spacer.

일 실시예에 따르면, 상기 제1 내지 제3 활성 패턴들의 각각은: 상기 게이트 전극 아래의 제1 영역; 및 상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 영역의 상면보다 낮은 높이의 상면을 갖는 제2 영역을 포함하되, 상기 제1 내지 제3 소스/드레인 영역들의 각각은 상기 제2 영역 상에 배치될 수 있다.According to one embodiment, each of the first through third active patterns comprises: a first region below the gate electrode; And a second region located on one side of the gate electrode and having an upper surface having a lower height than an upper surface of the first region, wherein each of the first through third source / drain regions is disposed on the second region .

일 실시예에 따르면, 상기 스페이서 보호 패턴은 상기 제1 및 제2 소스/드레인 영역들의 마주하는 일 측벽들과 접할 수 있다.According to one embodiment, the spacer protection pattern may be in contact with opposing sidewalls of the first and second source / drain regions.

일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들의 상기 일 측벽들은 서로 연결될 수 있다.According to one embodiment, the one sidewalls of the first and second source / drain regions may be connected to each other.

일 실시예에 따르면, 상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 중 적어도 하나의 하부와 접하는 잔류 스페이서를 더 포함하되, 상기 잔류 스페이서는 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다.According to one embodiment, the device further comprises a residual spacer in contact with a lower portion of at least one of the other sidewalls of the source / drain regions opposite to the one sidewalls of the source / drain regions, And may include the same material.

일 실시예에 따르면, 상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들 각각의 상기 제1 영역의 상부를 노출하는 소자 분리 패턴을 더 포함하고, 상기 소자 분리 패턴은: 상기 게이트 전극 아래의 제3 영역; 상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 및 제2 활성 패턴들 사이에 개재되는 제4 영역; 및 상기 게이트 전극의 상기 일측에 위치하고, 상기 제2 및 제3 활성 패턴들 사이에 개재되는 제5 영역을 포함하고, 상기 제4 영역은 제1 바닥면을 갖는 제1 리세스 영역을 포함하고, 상기 제5 영역은 제2 바닥면을 갖는 제2 리세스 영역을 포함하되, 상기 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제1 바닥면과 접할 수 있다.According to an embodiment, the device further comprises a device isolation pattern disposed on the substrate, the device isolation pattern exposing an upper portion of the first region of each of the first through third active patterns, A third region below; A fourth region located on one side of the gate electrode and interposed between the first and second active patterns; And a fifth region located on one side of the gate electrode and interposed between the second and third active patterns, the fourth region including a first recess region having a first bottom surface, The fifth region includes a second recess region having a second bottom surface, and the spacer protection pattern may be disposed on the fourth region and be in contact with the first bottom surface.

일 실시예에 따르면, 상기 제1 바닥면은 상기 제3 영역의 상면보다 낮고 상기 제2 바닥면보다 높을 수 있다.According to one embodiment, the first bottom surface may be lower than the upper surface of the third region and higher than the second bottom surface.

일 실시예에 따르면, 상기 게이트 전극은: 상기 제1 영역의 상면 상의 제1 부분; 상기 제3 영역의 상면 상의 제2 부분을 포함하되, 상기 제2 부분은 하향 경사진 측벽을 갖는 돌출부를 포함할 수 있다.According to one embodiment, the gate electrode comprises: a first portion on an upper surface of the first region; And a second portion on an upper surface of the third region, the second portion including a protrusion having a downwardly sloping side wall.

일 실시예에 따르면, 상기 게이트 스페이서의 상기 하부는 상기 돌출부와 수평으로 중첩될 수 있다.According to one embodiment, the lower portion of the gate spacer may be overlapped horizontally with the protrusion.

일 실시예에 따르면, 상기 제1 바닥면 상의 상기 스페이서 보호 패턴의 제1 두께는, 상기 돌출부보다 높은 레벨에 위치하는 상기 게이트 스페이서의 상부의 제2 두께와 실질적으로 동일하거나 그 보다 작을 수 있다.According to one embodiment, the first thickness of the spacer protection pattern on the first bottom surface may be substantially equal to or less than a second thickness of the top portion of the gate spacer located at a level higher than the protrusion.

일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고, 상기 제3 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다.According to an embodiment, the first and second source / drain regions may have a first conductivity type and the third source / drain regions may have a second conductivity type different from the first conductivity type.

일 실시예에 따르면, 상기 게이트 전극은 제1 게이트 전극이고, 상기 게이트 스페이서는 제1 게이트 스페이서이되, 상기 스페이서 보호 패턴을 사이에 두고 상기 제1 게이트 전극의 상기 일측에 배치되는 제2 게이트 전극; 및 상기 제2 게이트 전극의 측벽들 상의 제2 게이트 스페이서를 더 포함하고, 상기 제2 게이트 스페이서의 하부는 상기 스페이서 보호 패턴에 연결될 수 있다.According to one embodiment, the gate electrode is a first gate electrode, the gate spacer is a first gate spacer, a second gate electrode disposed on the one side of the first gate electrode with the spacer protective pattern therebetween, And a second gate spacer on sidewalls of the second gate electrode, the lower portion of the second gate spacer being connectable to the spacer protection pattern.

일 실시예에 따르면, 일 단면의 관점에서, 상기 제1 게이트 스페이서, 상기 스페이서 보호 패턴 및 상기 제2 게이트 스페이서는 'U'자 형상을 이룰 수 있다.According to one embodiment, in view of one cross-section, the first gate spacer, the spacer protection pattern and the second gate spacer may be in a "U" shape.

일 실시예에 따르면, 상기 제2 게이트 전극으로부터 상기 제2 게이트 전극의 길이 방향으로 제3 거리만큼 이격되는 제3 게이트 전극; 및 상기 제3 게이트 전극의 측벽들 상의 제3 게이트 스페이서를 더 포함하되, 상기 제2 및 제3 게이트 전극들의 서로 마주하는 측벽들 상의 상기 제2 및 제3 게이트 스페이서들의 일부분들은 상기 제2 및 제3 게이트 전극들 사이의 상기 기판 상으로 연장되어 서로 연결될 수 있다.According to an embodiment, a third gate electrode spaced from the second gate electrode by a third distance in the longitudinal direction of the second gate electrode; And third gate spacers on the sidewalls of the third gate electrode, wherein portions of the second and third gate spacers on opposing sidewalls of the second and third gate electrodes are spaced apart from the second and third gate spacers, Lt; RTI ID = 0.0 > 3 < / RTI > gate electrodes.

일 실시예에 따르면, 상기 제3 거리는 상기 제2 거리보다 작을 수 있다.According to one embodiment, the third distance may be less than the second distance.

일 실시예에 따르면, 상기 제2 게이트 전극은 상기 제1 및 제2 활성 패턴들을 가로지르고, 상기 제3 게이트 전극은 상기 제3 활성 패턴을 가로지를 수 있다.According to one embodiment, the second gate electrode may cross the first and second active patterns, and the third gate electrode may cross the third active pattern.

본 발명의 실시예들에 따르면, 게이트 전극의 하부 측벽 상의 게이트 스페이서와 연결되는 스페이서 보호 패턴이 제공될 수 있다. 게이트 전극의 하부 측벽은 오목한 형상을 가질 수 있고, 게이트 전극의 하부 측벽 상의 게이트 스페이서의 두께는 상대적으로 얇을 수 있다. 스페이서 보호 패턴은 게이트 스페이서의 두께가 얇아짐에 따라 생길 수 있는 문제(예컨대, 게이트 전극과 인접한 소스/드레인 영역 사이의 단락)를 방지할 수 있고, 이에 따라 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다.According to embodiments of the present invention, a spacer protection pattern may be provided which is connected to the gate spacer on the lower sidewall of the gate electrode. The bottom sidewall of the gate electrode may have a concave shape and the thickness of the gate spacer on the bottom sidewall of the gate electrode may be relatively thin. The spacer protection pattern can prevent a problem (e.g., a short circuit between the gate electrode and the adjacent source / drain region) that may occur as the thickness of the gate spacer becomes thinner, thereby improving the electrical characteristics and reliability of the semiconductor device .

도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다.
도 3a, 도 3c, 도 4a, 도 5a 및 도 6a 는 각각 도 2a의 A 부분에 대응하는 확대도들이다.
도 3b, 도 4b, 도 5b, 및 도 6b는 각각 도 2b의 B 부분에 대응하는 확대도들이다.
도 7a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 7b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.
1 is a plan view illustrating a semiconductor device according to one embodiment of the present invention.
FIG. 2A is a cross-sectional view taken along line I-I 'and II-II' of FIG. 1, and FIG. 2B is a cross-sectional view taken along III-III 'and IV-IV' of FIG.
Figs. 3A, 3C, 4A, 5A and 6A are enlarged views corresponding to the portion A in Fig. 2A, respectively.
Figs. 3B, 4B, 5B and 6B are enlarged views corresponding to the portion B in Fig. 2B, respectively.
FIGS. 7A to 13A are sectional views corresponding to FIGS. I-I 'and II-II' of FIG. 1 for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention.
Figs. 7B to 13B are cross-sectional views corresponding to III-III 'and IV-IV' of Fig.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따른 단면도이고, 도 2b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 따른 단면도이다. 도 3a, 도 3c, 도 4a, 도 5a 및 도 6a 는 각각 도 2a의 A 부분에 대응하는 확대도들이다. 도 3b, 도 4b, 도 5b, 및 도 6b는 각각 도 2b의 B 부분에 대응하는 확대도들이다.1 is a plan view illustrating a semiconductor device according to one embodiment of the present invention. FIG. 2A is a cross-sectional view taken along line I-I 'and II-II' of FIG. 1, and FIG. 2B is a cross-sectional view taken along III-III 'and IV-IV' of FIG. Figs. 3A, 3C, 4A, 5A and 6A are enlarged views corresponding to the portion A in Fig. 2A, respectively. Figs. 3B, 4B, 5B and 6B are enlarged views corresponding to the portion B in Fig. 2B, respectively.

도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다. NMOSFET 영역(NR)에는 n형의 트랜지스터들이 배치될 수 있고, PMOSFET 영역(PR)에는 p형의 트랜지스터들이 배치될 수 있다.Referring to FIGS. 1, 2A, 2B, 3A, and 3B, a substrate 100 is provided that includes an NMOSFET region NR and a PMOSFET region PR. The substrate 100 may be a semiconductor substrate. As an example, the substrate 100 may be a silicon substrate, a germanium substrate, or a SOI (Silicon On Insulator) substrate. The NMOSFET region NR and the PMOSFET region PR may be arranged along the first direction D1 as an example. N-type transistors may be disposed in the NMOSFET region NR, and p-type transistors may be disposed in the PMOSFET region PR.

각 활성 영역들(NR, PR) 상에 활성 패턴들(AP)이 제공될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)을 따라 배치될 수 있고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. 즉, 활성 패턴들(AP)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직한 제3 방향(D3)으로 돌출될 수 있다. 활성 패턴들(AP)은 일 예로, 기판(100)의 일부일 수 있다. 다른 예로, 활성 패턴들(AP)은 기판(100)으로부터 성장된 에피택시얼층을 포함할 수 있다. NMOSFET 영역(NR)의 활성 패턴들(AP)은 p형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 n형의 도전형을 가질 수 있다. 설명의 편의를 위해, 각 활성 영역들(NR, PR) 상에 두 개의 활성 패턴들(AP)이 배치되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. Active patterns AP may be provided on each of the active areas NR, PR. The active patterns AP may be disposed along the first direction D1 and extend in the second direction D2 that intersects the first direction D1. The active patterns AP may protrude from the substrate 100 in a direction perpendicular to the upper surface of the substrate 100. That is, the active patterns AP may protrude in a third direction D3 perpendicular to both the first direction D1 and the second direction D2. The active patterns AP may be part of the substrate 100, for example. As another example, the active patterns AP may comprise an epitaxial layer grown from the substrate 100. The active patterns AP of the NMOSFET region NR may have a p-type conductivity type and the active patterns AP of the PMOSFET region PR may have an n-type conductivity type. For convenience of explanation, it is shown that two active patterns AP are arranged on each of the active areas NR and PR, but the embodiments of the present invention are not limited thereto.

일 실시예에 따르면, NMOSFET 영역(NR)의 활성 패턴들(AP)은 제1 거리(d1)만큼 서로 이격될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 제2 거리(d2)만큼 서로 이격될 수 있다. 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP)은 제3 거리(d3)만큼 이격될 수 있다. 제3 거리(d3)는 제1 및 제2 거리들(d1, d2) 보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 제1 거리(d1)와 제2 거리(d2)는 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, 활성 패턴들(AP)의 각각은 후술할 게이트 구조체(GS) 아래의 제1 영역(R1) 및 게이트 구조체(GS) 양측의 제2 영역들(R2)을 포함할 수 있다. 제2 영역들(R2)의 상면(U2)의 높이는 제1 영역(R1)의 상면(U1)의 높이보다 낮을 수 있다. 도시된 바와 달리, 제2 영역들(R2)의 상면(U2)은 기판(100)을 향하여 오목한 형상을 가질 수 있다. 이 경우, 제2 영역들(R2)의 상면(U2)의 높이는 제2 영역들(R2)의 최하부의 높이를 의미할 수 있다.According to one embodiment, the active patterns AP of the NMOSFET region NR may be spaced apart from each other by a first distance dl, and the active patterns AP of the PMOSFET region PR may be spaced apart from the second distance d2 ). ≪ / RTI > The active pattern AP of the adjacent NMOSFET region NR and the active pattern AP of the PMOSFET region PR may be separated by the third distance d3. The third distance d3 may be greater than the first and second distances d1 and d2. The third distance d3 may be the minimum distance necessary to separate the NMOSFET region NR and the PMOSFET region PR having different conductivity types. The first distance d1 and the second distance d2 may be substantially equal to each other, but the embodiments of the present invention are not limited thereto. On the other hand, each of the active patterns AP may include a first region R1 under the gate structure GS and a second regions R2 on both sides of the gate structure GS, which will be described later. The height of the upper surface U2 of the second regions R2 may be lower than the height of the upper surface U1 of the first region R1. The top surface U2 of the second regions R2 may have a concave shape toward the substrate 100. In this case, In this case, the height of the upper surface U2 of the second regions R2 may mean the height of the lowermost portion of the second regions R2.

기판(100) 상에, 활성 패턴들(AP)의 측벽의 일부를 덮는 소자 분리 패턴(ST)이 배치될 수 있다. 활성 패턴들(AP)의 상부는 소자 분리 패턴(ST)에 의해 노출될 수 있다. 구체적으로, 제1 영역들(R1)의 상부가 소자 분리 패턴(ST)에 의해 노출될 수 있다. 노출된 제1 영역들(R1)의 상부는 활성 핀들(AF)로 정의될 수 있다. 활성 핀들(AF)의 각각은 게이트 구조체(GS) 아래에 국소적으로 배치될 수 있다. 한편, 소자 분리 패턴(ST)은 제3 내지 제5 영역들(R3, R4, R5)을 포함할 수 있다. 제3 영역들(R3)은, 게이트 구조체(GS) 아래에 위치하고 게이트 구조체(GS)와 중첩되는 소자 분리 패턴(ST)의 일부분이다. 제4 및 제5 영역들(R4, R5)은, 희생 게이트 구조체(SGS)의 양측에 위치하고 제3 영역들(R3)에 의해 수평적으로 분리된 소자 분리 패턴(ST)의 다른 부분들이다. 이 때, 제4 영역들(R4)은 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이에 위치할 수 있고, 제5 영역들(R5)은 각 활성 영역들(NR, PR)의 한 쌍의 활성 패턴들(AP)의 일 측 및 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP) 사이에 위치할 수 있다. 제4 및 제5 영역들(R4, R5)의 상부는 리세스될 수 있다. 이에 따라, 제4 및 제5 영역들(R4, R5)의 각각은 제1 바닥면(BSa)를 갖는 제1 리세스 영역 및 제2 바닥면(BSb)을 갖는 제2 리세스 영역을 포함할 수 있다. 제1 및 제2 리세스 영역들의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 즉, 활성 패턴들(AP) 사이의 간격이 좁은 영역(즉, 패터 밀도가 높은 영역)은, 그 간격이 넓은 영역(즉, 패턴 밀도가 낮은 영역)보다 얕게 리세스될 수 있다. 예컨대, 제1 바닥면(BSa)의 높이는 제3 영역(R3)의 상면보다 낮되 제2 바닥면(BSb)보다 높을 수 있다. 소자 분리 패턴(ST)은 일 예로, 실리콘 산화물을 포함할 수 있다On the substrate 100, a device isolation pattern ST covering a part of the side wall of the active patterns AP may be disposed. The upper portion of the active patterns AP may be exposed by the device isolation pattern ST. Specifically, an upper portion of the first regions R1 may be exposed by the element isolation pattern ST. The upper portion of the exposed first regions R1 may be defined as active pins AF. Each of the active fins AF may be locally disposed below the gate structure GS. On the other hand, the device isolation pattern ST may include the third to fifth regions R3, R4, and R5. The third regions R3 are a part of the element isolation pattern ST located under the gate structure GS and overlapping the gate structure GS. The fourth and fifth regions R4 and R5 are different portions of the device isolation pattern ST located on both sides of the sacrificial gate structure SGS and horizontally separated by the third regions R3. At this time, the fourth regions R4 may be located between adjacent active patterns AP of the active regions NR, PR, and the fifth regions R5 may be located between the active regions NR The active pattern AP of the NMOSFET region NR and the active pattern AP of the PMOSFET region PR may be located on one side of the pair of active patterns AP of the first and second PMOSFET regions PR. The upper portions of the fourth and fifth regions R4 and R5 may be recessed. Accordingly, each of the fourth and fifth regions R4 and R5 includes a first recessed region having a first bottom surface BSa and a second recessed region having a second bottomed surface BSb . The recessed depths of the first and second recess regions may be different depending on the pattern density. That is, the region where the interval between the active patterns AP is narrow (that is, the region where the pattern density is high) can be recessed shallower than the region where the interval is large (that is, the region with low pattern density). For example, the height of the first bottom surface BSa may be lower than the top surface of the third region R3 but higher than the second bottom surface BSb. The device isolation pattern ST may include, for example, silicon oxide

기판(100) 상에 게이트 구조체(GS)가 배치될 수 있다. 예컨대, 게이트 구조체(GS)는 제1 방향(D1)으로 연장되어, 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 모두 가로지를 수 있다. 즉, 게이트 구조체(GS)는 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 가로지르며, 활성 핀들(AF)의 상면 및 측벽들, 그리고 활성 핀들(AF) 사이의 소자 분리 패턴(ST)의 상면(즉, 제3 영역들(R3)의 상면)을 덮을 수 있다. 게이트 구조체(GS) 아래에 국소적으로 배치되는 활성 핀들(AF)은 채널 영역들(CH)로 지칭될 수도 있다. 게이트 구조체(GS)는 복수 개로 제공될 수 있다. 복수의 게이트 구조체들(GS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 복수의 게이트 구조체들(GS) 중 적어도 두 개의 게이트 구조체들(GS)이 제1 방향(D1)으로 서로 이격되어 하나의 열을 이룰 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS)은 소자 분리 패턴(ST)의 제3 영역(R3)의 일부를 노출할 수 있다. 설명의 편의를 위해, 노출된 제3 영역(R3)의 일부는 제6 영역(R6)으로 지칭될 수 있다. 제4 및 제5 영역들(R4, R5)과 마찬가지로, 제6 영역(R6)의 상부는 리세스 될 수 있다. 즉, 제6 영역(R6)의 상면은 기판(100)을 향하여 오목한 프로파일을 가질 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS)은 제1 방향(D1)으로 제4 거리(d4)만큼 서로 이격될 수 있다. 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있다. 하나의 열을 이루는 두 개의 게이트 구조체들(GS) 중 하나는 NMOSFET 영역(NR)의 활성 패턴들(AP)을 가로지르고, 다른 하나는 PMOSFET 영역(PR)의 활성 패턴들(AP)을 가로지를 수 있다.A gate structure GS may be disposed on the substrate 100. For example, the gate structure GS may extend in the first direction D1 and may traverse all of the active patterns AP of each active region NR, PR. That is, the gate structure GS crosses the active patterns AP of the active regions NR, PR, and the device isolation pattern GS between the top surfaces and the sidewalls of the active fins AF, and the active fins AF, (That is, the upper surface of the third regions R3) of the first substrate ST. The active fins AF locally disposed below the gate structure GS may be referred to as channel regions CH. A plurality of gate structures GS may be provided. The plurality of gate structures GS may be arranged along the second direction D2. According to one embodiment, at least two of the plurality of gate structures GS may be separated from each other in the first direction D1 to form one row. The two gate structures GS forming one row can expose a part of the third region R3 of the device isolation pattern ST. For convenience of explanation, a part of the exposed third region R3 may be referred to as a sixth region R6. Similar to the fourth and fifth regions R4 and R5, the upper portion of the sixth region R6 may be recessed. That is, the upper surface of the sixth region R6 may have a concave profile toward the substrate 100. The two gate structures GS forming one row may be spaced apart from each other by a fourth distance d4 in the first direction D1. The fourth distance d4 may be smaller than the third distance d3. One of the two gate structures GS forming one row crosses the active patterns AP of the NMOSFET region NR and the other crosses the active patterns AP of the PMOSFET region PR .

게이트 구조체들(GS)의 각각은 게이트 전극(GE), 게이트 유전 패턴(GD) 및 게이트 캡핑 패턴(GP)을 포함할 수 있다. 상술한 바와 같이, 게이트 전극(GE)은 제1 방향(D1)으로 연장되어 적어도 하나의 활성 패턴들(AP)을 가로지를 수 있다. 이에 따라, 게이트 전극(GE)은 활성 패턴(AP)의 제1 영역(R1) 상에 위치하는 제1 부분(P1)과 소자 분리 패턴(ST)의 제3 영역(R3) 상에 위치하는 제2 부분(P2)을 포함할 수 있다. 평면적 관점에서, 게이트 전극(GE)의 제1 부분(P1)은 제1 영역(R1)과 중첩될 수 있고, 제2 부분(P2)은 제3 영역(R3)과 중첩될 수 있다. 일 실시예에 따르면, 제2 부분(P2)은 하부의 측벽들부터 외측으로 돌출된 돌출부들(110b)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 돌출부들(110b)은 하향 경사진 측벽을 가질 수 있다. 이에 따라, 제1 부분(P1)의 측벽 프로파일과 제2 부분(P2)의 측벽 프로파일은 서로 다를 수 있다. 예컨대, 제1 부분(P1)의 일 측벽은 기판(100)의 상면에 대해 실질적으로 수직한 반면, 제2 부분(P2)의 일 측벽은 오목한 형상을 가질 수 있다. 달리 얘기하면, 제1 부분(P1)의 폭(W1b)은 실질적으로 동일한 반면, 제2 부분(P2)의 하부의 폭(W2b)은 상부의 폭(W1b)보다 클 수 있다. 게이트 전극(GE)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.Each of the gate structures GS may include a gate electrode GE, a gate dielectric pattern GD, and a gate capping pattern GP. As described above, the gate electrode GE may extend in the first direction D1 and traverse at least one active pattern AP. The gate electrode GE is electrically connected to the first portion P1 on the first region R1 of the active pattern AP and the third portion R3 on the third region R3 of the device isolation pattern ST. 2 < / RTI > parts (P2). From a plan viewpoint, the first portion P1 of the gate electrode GE may overlap the first region R1 and the second portion P2 may overlap the third region R3. According to one embodiment, the second portion P2 may include protrusions 110b projecting outwardly from the lower sidewalls. As shown in FIG. 3A, the protrusions 110b may have downwardly sloping side walls. Accordingly, the sidewall profile of the first portion P1 and the sidewall profile of the second portion P2 may be different from each other. For example, one side wall of the first portion P1 may be substantially perpendicular to the upper surface of the substrate 100, while one side wall of the second portion P2 may have a concave shape. In other words, the width W1b of the first portion P1 is substantially the same, while the width W2b of the lower portion of the second portion P2 may be larger than the width W1b of the upper portion. The gate electrode GE may include at least one of a conductive metal nitride (e.g., titanium nitride or tantalum nitride) and a metal (e.g., aluminum, tungsten, etc.).

게이트 유전 패턴(GD)은 게이트 전극(GE)과 활성 핀들(AF) 사이에 배치될 수 있고, 활성 핀들(AF)로부터 수평적으로 연장되어 소자 분리 패턴(ST)의 제3 영역들(R3)의 상면을 덮을 수 있다. 즉, 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 더하여, 게이트 유전 패턴(GD)은 게이트 전극(GE)과 후술할 게이트 스페이서(GSP) 사이에도 배치될 수 있다. 게이트 유전 패턴(GD)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전 패턴(GD)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 캡핑 패턴(GP)은 게이트 전극(GE) 상면 상에 배치되어, 제1 방향(D1)으로 연장될 수 있다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.The gate dielectric pattern GD may be disposed between the gate electrode GE and the active fins AF and may extend horizontally from the active fins AF to form the third regions R3 of the device isolation pattern ST. As shown in Fig. That is, the gate dielectric pattern GD may extend along the bottom surface of the gate electrode GE. In addition, the gate dielectric pattern GD may be disposed between the gate electrode GE and a gate spacer GSP (to be described later). The gate dielectric pattern GD may include at least one of the high-k films. As an example, the gate dielectric pattern (GD) may include at least one of hafnium oxide, hafnium silicate, zirconium oxide, or zirconium silicate, but is not limited to these materials. The gate capping pattern GP may be disposed on the upper surface of the gate electrode GE and extend in the first direction D1. The gate capping pattern GP may, for example, comprise silicon nitride or silicon oxynitride.

게이트 전극(GE)의 측벽들 상에 게이트 스페이서(GSP)가 배치될 수 있다. 게이트 스페이서(GSP)는 게이트 전극(GE)의 측벽들을 둘러쌀 수 있다. 즉, 게이트 스페이서(GSP)는 제2 방향(D2)으로 대향하는 게이트 전극(GE)의 일 측벽들 및 제1 방향(D1)으로 대향하는 게이트 전극(GE)의 다른 측벽들 상에 배치될 수 있다. 평면적 관점에서, 게이트 스페이서(GSP)는 게이트 전극(GE)의 일 측벽들을 따라 제1 방향(D1)으로 연장하는 한 쌍의 라인부들이 게이트 전극(GE)의 다른 측벽들 상에서 서로 연결되는 폐곡선 형태를 가질 수 있다. A gate spacer (GSP) may be disposed on the sidewalls of the gate electrode (GE). The gate spacer GSP may surround the sidewalls of the gate electrode GE. That is, the gate spacer GSP may be disposed on one sidewalls of the gate electrode GE opposing in the second direction D2 and on the other sidewalls of the gate electrode GE opposing in the first direction D1 have. The gate spacer GSP is formed in a closed curve shape in which a pair of line portions extending in the first direction D1 along one side walls of the gate electrode GE are connected to each other on the other side walls of the gate electrode GE Lt; / RTI >

게이트 스페이서(GSP)는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 게이트 스페이서(GSP)는 게이트 구조체(GS)에 인접한 제1 게이트 스페이서(SP1), 및 제1 게이트 스페이서(SP1)를 사이에 두고 게이트 전극(GE)의 측벽 상에 배치되는 제2 게이트 스페이서(SP2)를 포함할 수 있다. 제2 게이트 스페이서(SP2)의 두께는 제1 게이트 스페이서(SP1)의 두께와 실질적으로 동일하거나, 이보다 클 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 이 경우, 게이트 스페이서(GSP)는 실질적으로 단일막 구조를 가질 수 있다. 다른 실시예에 있어서, 제1 및 제2 게이트 스페이서들(SP1, SP2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 스페이서(SP1)는 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서(SP2)는 실리콘 질화막을 포함할 수 있다. 또는 그 반대일 수 있다. 이 경우, 게이트 스페이서(GSP)는 이중막 구조를 가질 수 있다. 또 다른 실시예에 따르면, 게이트 스페이서(GSP)는 삼중막 구조를 가질 수도 있다.The gate spacer (GSP) may have a single-layer or multi-layer structure. For example, the gate spacer GSP includes a first gate spacer SP1 adjacent to the gate structure GS and a second gate spacer SP1 disposed on the sidewall of the gate electrode GE with the first gate spacer SP1 interposed therebetween. (SP2). The thickness of the second gate spacer SP2 may be substantially equal to or greater than the thickness of the first gate spacer SP1. However, the embodiments of the present invention are not limited thereto. In one embodiment, the first and second gate spacers SP1, SP2 may comprise the same material. In one example, the first and second gate spacers SP1 and SP2 may include a silicon nitride film, a silicon oxynitride film, or a silicon oxynitride film. In this case, the gate spacer (GSP) may have a substantially single-layer structure. In other embodiments, the first and second gate spacers SP1, SP2 may comprise different materials. In one example, the first gate spacer SP1 may include a silicon oxynitride film, and the second gate spacer SP2 may include a silicon nitride film. Or vice versa. In this case, the gate spacer (GSP) may have a bilayer structure. According to another embodiment, the gate spacer (GSP) may have a triple-layer structure.

게이트 전극(GE)이 돌출부들(110b)을 포함함에 따라, 돌출부들(110b)과 수평적으로 중첩되는 게이트 스페이서(GSP)의 하부의 제2 두께(t2)는 아래로 갈수록(즉, 소자 분리 패턴(ST)에 인접할수록) 작아질 수 있다. 반면, 돌출부들(110b)보다 높은 레벨에 위치하는 게이트 스페이서(GSP)의 상부의 제1 두께(t1)는 실질적으로 동일할 수 있다. 여기서, 제1 및 제2 두께들(t1, t2)은 게이트 구조체(GS)의 일 측벽으로부터 게이트 스페이서(GSP)의 외측면까지의 수평적 거리로 정의될 수 있다. 후술할 스페이서 보호 패턴들(120P1, 120P2)은 게이트 스페이서(GSP)의 제2 두께(t2)가 작아짐에 따라 발생될 수 있는 문제를 방지하기 위한 것일 수 있다, 이에 대해서는 뒤에서 상세히 설명한다.As the gate electrode GE includes the protrusions 110b the second thickness t2 of the lower portion of the gate spacer GSP that horizontally overlaps with the protrusions 110b decreases The closer to the pattern ST). On the other hand, the first thickness t1 of the upper portion of the gate spacer GSP located at a higher level than the protrusions 110b may be substantially the same. Here, the first and second thicknesses t1 and t2 may be defined as the horizontal distance from one side wall of the gate structure GS to the outer surface of the gate spacer GSP. The spacer protection patterns 120P1 and 120P2 to be described later may be designed to prevent a problem that may occur as the second thickness t2 of the gate spacer GSP becomes smaller, as will be described later in detail.

소자 분리 패턴(ST)의 제4 및 제6 영역들(R4, R6) 상에 스페이서 보호 패턴들(120P1, 120P2)이 배치될 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 그 아래의 소자 분리 패턴(ST)의 상면과 접하며, 인접한 게이트 스페이서(GSP)의 하부에 연결될 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 게이트 스페이서(GSP)와 마찬가지로 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 스페이서 보호 패턴들(120P1, 120P2)의 각각은 그 아래의 소자 분리 패턴(ST)의 상면과 접하는 제1 스페이서 보호 패턴(122P), 및 제1 스페이서 보호 패턴(122P) 상의 제2 스페이서 보호 패턴(124P)을 포함할 수 있다. 다른 실시예에 따르면, 스페이서 보호 패턴들(120P1, 120P2)은 제1 스페이서 보호 패턴(122P)만으로 구성될 수 있다. 제1 및 제2 스페이서 보호 패턴들(122P, 124P)은 각각 제1 및 제2 게이트 스페이서들(SP1, SP2)과 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 스페이서 보호 패턴들(122P, 124P)의 각각은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. The spacer protection patterns 120P1 and 120P2 may be disposed on the fourth and sixth regions R4 and R6 of the device isolation pattern ST. Each of the spacer protection patterns 120P1 and 120P2 is in contact with the upper surface of the element isolation pattern ST thereunder and can be connected to the lower portion of the adjacent gate spacer GSP. Each of the spacer protection patterns 120P1 and 120P2 may have a single film or a multi-film structure like the gate spacer (GSP). For example, each of the spacer protection patterns 120P1 and 120P2 includes a first spacer protection pattern 122P that is in contact with the upper surface of the element isolation pattern ST thereunder, and a second spacer protection structure 122P that is on the first spacer protection pattern 122P. Pattern 124P. According to another embodiment, the spacer protection patterns 120P1 and 120P2 may be composed of only the first spacer protection pattern 122P. The first and second spacer protection patterns 122P and 124P may include the same material as the first and second gate spacers SP1 and SP2, respectively. In one example, each of the first and second spacer protection patterns 122P and 124P may include a silicon nitride film, a silicon oxynitride film, or a silicon oxynitride film.

한편, 제2 방향(D2)으로 서로 인접한 게이트 전극들(GE) 사이의 제4 영역(R4) 상에 배치되는 스페이서 보호 패턴(120P1)은, 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)에 공통으로 연결될 수 있다. 제2 방향(D2)에 따른 일 단면의 관점에서, 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP) 및 이들에 공통으로 연결되는 스페이서 보호 패턴(120P1)은 'U'자 형태를 이룰 수 있다. 더하여, 제2 방향(D2)으로 서로 인접한 게이트 전극들(GE) 사이의 제4 영역(R4) 상에 배치되는 스페이서 보호 패턴(120P1)은 그 아래의 제4 영역(R4)의 상면을 전부 덮을 수 있다. 제6 영역(R6) 상에 배치되는 스페이서 보호 패턴(120P2)은, 제1 방향(D1)으로 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)에 공통으로 연결될 수 있다. 즉, 제1 방향(D1)으로 서로 인접한 게이트 전극들(GE)의 마주하는 측벽들 상의 게이트 스페이서들(GSP)은 스페이서 보호 패턴(120P2)에 의해 서로 연결될 수 있다. On the other hand, the spacer protection pattern 120P1 disposed on the fourth region R4 between the gate electrodes GE adjacent to each other in the second direction D2 is formed on the opposite side walls of the adjacent gate electrodes GE May be connected in common to the gate spacers (GSP). In view of one cross section along the second direction D2, the gate spacers GSP on the opposing sidewalls of the gate electrodes GE adjacent to each other and the spacer protection pattern 120P1 commonly connected to them are U 'Can be formed. In addition, the spacer protection pattern 120P1 disposed on the fourth region R4 between the gate electrodes GE adjacent to each other in the second direction D2 completely covers the upper surface of the fourth region R4 under the spacer protection pattern 120P1 . The spacer protection pattern 120P2 disposed on the sixth region R6 can be commonly connected to the gate spacers GSP on the opposing sidewalls of the gate electrodes GE adjacent to each other in the first direction D1 have. That is, the gate spacers GSP on the opposing sidewalls of the gate electrodes GE adjacent to each other in the first direction D1 can be connected to each other by the spacer protection pattern 120P2.

일 실시예에 따르면, 도 3a 및 도 3b에 도시된 바와 같이, 스페이서 보호 패턴(120P1)은 게이트 스페이서(GSP)의 상부의 제1 두께(t1)와 실질적으로 동일한 제3 두께(t3)를 가질 수 있다. 여기서, 제3 두께(t3)는 제1 바닥면(BSa) 상의 스페이서 보호 패턴(120P1)의 수직적 두께로 정의될 수 있다. 더하여, 스페이서 보호 패턴(120P1)의 일부는 제2 영역(R2)의 상면(U2)보다 위로 돌출되어 인접한 소스/드레인 영역들(SD)의 측벽들과 접할 수 있다. According to one embodiment, as shown in FIGS. 3A and 3B, the spacer protection pattern 120P1 has a third thickness t3 substantially equal to the first thickness t1 of the top portion of the gate spacer GSP . Here, the third thickness t3 may be defined as the vertical thickness of the spacer protection pattern 120P1 on the first bottom surface BSa. In addition, a portion of the spacer protection pattern 120P1 may protrude above the upper surface U2 of the second region R2 to contact the sidewalls of the adjacent source / drain regions SD.

게이트 구조체들(GS)의 양측에 소스/드레인 영역들(SD)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)은 활성 패턴들(AP)의 제2 영역들(R2) 상에 배치될 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 n형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 p형의 도전형을 가질 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 각각 그 아래의 활성 패턴(AP)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 이 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장성 스트레인을 제공하는 물질을 포함할 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 기판(100)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 그리고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 각 활성 영역들(NR, PR)의 채널 영역들(CH)의 각각은 수평적 위치에 있어서, 인접한 소스/드레인 영역들(SD) 사이에 위치할 수 있다.Source / drain regions SD may be disposed on both sides of the gate structures GS. That is, the source / drain regions SD may be disposed on the second regions R2 of the active patterns AP. The source / drain regions SD of the NMOSFET region NR may have an n-type conductivity type and the source / drain regions SD of the PMOSFET region PR may have a p-type conductivity type. According to one embodiment, the source / drain regions SD may be epitaxial patterns formed with the active pattern AP below each as a seed layer. In this case, the source / drain regions SD of the NMOSFET region NR may include a material that provides a tensile strain to the channel regions CH, and the source / drain regions of the PMOSFET region PR SD may include a material that provides compressive strain to the channel regions CH. In one example, when the substrate 100 is a silicon substrate, the source / drain regions SD of the NMOSFET region NR may have a lattice constant that is substantially the same as the SiC layer having a smaller lattice constant than Si, Si layer. And, the source / drain regions SD of the PMOSFET region PR may include a SiGe layer having a larger lattice constant than Si. Each of the channel regions CH of each of the active regions NR and PR may be located between adjacent source / drain regions SD in a horizontal position.

제1 방향(D1)에 따른 일 단면의 관점에서, 각 활성 영역들(NR, PR)의 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 연결될 수 있다. 서로 연결되는 소스/드레인 영역들(SD)의 일 측벽들(SW1) 아래에는 에어 갭(AG)이 존재할 수 있다. 에어 갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 본 발명의 개념에 따르면, 에어 갭(AG)의 하면은 스페이서 보호 패턴(120P1)에 의해 정의될 수 있다. 본 실시예에서, 서로 연결되는 소스/드레인 영역들(SD)의 일 측벽들(SW1)의 하부는 스페이서 보호 패턴(120P1)과 접할 수 있다. 한편, 제1 방향(D1)에 따른 일 단면의 관점에서, 일 측벽들(SW1)에 대향하는 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 각각은 옆으로 뾰족한 쐐기 형상을 가질 수 있다. 즉, 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽, 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 상부 측벽을 포함할 수 있다.In view of one cross section along the first direction D1, opposing sidewalls SW1 of the source / drain regions SD adjacent to each other of the active regions NR, PR may be connected to each other. An air gap AG may exist under one side walls SW1 of the source / drain regions SD connected to each other. The air gap (AG) is a region where solid matter is not provided, and may be substantially empty space. According to the concept of the present invention, the lower surface of the air gap AG can be defined by the spacer protection pattern 120P1. In this embodiment, the lower portion of one side walls SW1 of the source / drain regions SD connected to each other can be in contact with the spacer protection pattern 120P1. On the other hand, in view of one cross section along the first direction D1, each of the other sidewalls SW2 of the source / drain regions SD opposed to the one sidewall SW1 has a laterally pointed wedge shape . That is, each of the other sidewalls SW2 of the source / drain regions SD has a bottom sidewall that is substantially negatively inclined with respect to the top surface of the substrate 100, and a bottom sidewall that is substantially positive with respect to the top surface of the substrate 100 Inclined top sidewalls.

상술한 스페이서 보호 패턴(120P1) 및/또는 소스/드레인 영역들(SD)은 경우에 따라 다양한 형태로 구현될 수 있다. 일 예로, 도 4a 및 도 4b에 도시된 바와 같이, 스페이서 보호 패턴(120P1)은 인접한 소스/드레인 영역들(SD)의 일 측벽들(SW1)과 접하지 않을 수 있다. 이 때, 스페이서 보호 패턴(120P1)의 제3 두께(t3)는 게이트 스페이서(GSP)의 제1 두께(t1)보다 작을 수 있다. The above-described spacer protection pattern 120P1 and / or the source / drain regions SD may be implemented in various forms as the case may be. For example, as shown in Figs. 4A and 4B, the spacer protection pattern 120P1 may not contact one sidewall SW1 of adjacent source / drain regions SD. At this time, the third thickness t3 of the spacer protective pattern 120P1 may be smaller than the first thickness t1 of the gate spacer GSP.

다른 예로, 도 5a 및 도 5b에 도시된 바와 같이, 소스/드레인 영역들(SD)의 타 측벽들(SW2) 상에 잔류 스페이서들(120R)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)의 타 측벽들(SW2)의 하부는 잔류 스페이서들(120R)과 접할 수 있다. 이에 따라, 소스/드레인 영역들(SD)의 하부는 서로 인접한 스페이서 보호 패턴(120P1)과 잔류 스페이서(120R) 사이의 간격에 상응하는 폭을 가질 수 있다. 잔류 스페이서들(120R)은 제2 영역들(R2)에 인접한 제5 영역들(R5)의 상면 상에 배치될 수 있다. 잔류 스페이서들(120R)의 각각은 소스/드레인 영역(SD)의 타 측벽(SW2)에 접하는 제1 잔류 스페이서(122R) 및 제1 잔류 스페이서(122R)를 사이에 두고 소스/드레인 영역(SD)의 타 측벽(SW2) 상에 배치되는 제2 잔류 스페이서(124R)를 포함할 수 있다. 제1 및 제2 잔류 스페이서들(122R, 124R)은 각각 제1 및 제2 게이트 스페이서들(SP1, SP2)과 동일한 물질을 포함할 수 있다. As another example, residual spacers 120R may be disposed on the other sidewalls SW2 of the source / drain regions SD, as shown in Figs. 5A and 5B. That is, the lower portion of the other sidewalls SW2 of the source / drain regions SD can be in contact with the remaining spacers 120R. Accordingly, the lower portion of the source / drain regions SD can have a width corresponding to the interval between the spacer protection pattern 120P1 and the residual spacer 120R which are adjacent to each other. The remaining spacers 120R may be disposed on the upper surface of the fifth regions R5 adjacent to the second regions R2. Each of the remaining spacers 120R includes a first residual spacer 122R abutting the other side wall SW2 of the source / drain region SD and a source / drain region SD sandwiched between the first residual spacer 122R. And a second residual spacer 124R disposed on the other sidewall SW2 of the second substrate W2. The first and second remaining spacers 122R and 124R may comprise the same material as the first and second gate spacers SP1 and SP2, respectively.

또 다른 예로, 도 6a 및 도 6b에 도시된 바와 같이, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 이격될 수 있다. 한편, 도 6a 및 도 6b의 실시예는 도 4a 및 도 4b의 실시예와 도 5a 및 도 5b의 실시예의 경우에도 적용될 수 있다.As another example, as shown in FIGS. 6A and 6B, the opposing sidewalls SW1 of the source / drain regions SD adjacent to each other may be spaced apart from each other. 6A and 6B can be applied to the embodiment of Figs. 4A and 4B and the embodiment of Figs. 5A and 5B.

계속해서, 도 1, 도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 기판(100) 상에, 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 하부 층간 절연막(140)이 배치될 수 있다. 하부 층간 절연막(140)의 상면은 게이트 구조체들(GS)의 상면, 및 게이트 스페이서들(GSP)의 상면과 공면을 이룰 수 있다. 하부 층간 절연막(140)은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(140)은 소자 분리 패턴(ST)의 제5 영역들(R5)의 상면을 덮을 수 있다. Subsequently, referring to Figs. 1, 2A, 2B, 3A and 3B, on the substrate 100, a source / drain regions SD and a lower interlayer insulating film (140) may be disposed. The upper surface of the lower interlayer insulating film 140 may be coplanar with the upper surface of the gate structures GS and the upper surface of the gate spacers GSP. The lower interlayer insulating film 140 may include at least one of a silicon oxide film or a low dielectric film, for example. The lower interlayer insulating film 140 may cover the upper surfaces of the fifth regions R5 of the element isolation patterns ST.

도시하지는 않았지만, 하부 층간 절연막(140)과 소자 분리 패턴(ST) 사이, 하부 층간 절연막(140)과 소스/드레인 영역들(SD) 사이, 및 하부 층간 절연막(140)과 게이트 구조체들(GS) 사이에 콘택 식각 정지막(미도시)이 개재될 수 있다. 즉, 콘택 식각 정지막은 제5 영역(R5)의 상면을 덮으며, 하부 층간 절연막(140)과 소스/드레인 영역들(SD) 사이, 및 하부 층간 절연막(140)과 게이트 구조체들(GS) 사이로 연장될 수 있다. 콘택 식각 정지막은 일 예로, 실리콘 산화막 또는 저유전막들 중 적어도 하나를 포함할 수 있다.Although not shown, the lower interlayer insulating layer 140 and the gate structures GS are formed between the lower interlayer insulating layer 140 and the element isolation pattern ST, between the lower interlayer insulating layer 140 and the source / drain regions SD, A contact etch stop layer (not shown) may be interposed between the contact etch stop layers. That is, the contact etch stop film covers the upper surface of the fifth region R5 and is formed between the lower interlayer insulating film 140 and the source / drain regions SD and between the lower interlayer insulating film 140 and the gate structures GS Can be extended. The contact etch stop layer may include, for example, at least one of a silicon oxide film or a low dielectric film.

하부 층간 절연막(140) 상에 상부 층간 절연막(미도시)이 배치될 수 있다. 상부 층간 절연막은 게이트 구조체들(GS)의 상면을 덮을 수 있다. 상부 층간 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 제1 콘택 플러그들(미도시) 및 게이트 전극(GE)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 제공될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 배치될 수 있다. 배선들은 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압이 인가되도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.An upper interlayer insulating film (not shown) may be disposed on the lower interlayer insulating film 140. The upper interlayer insulating film may cover the upper surface of the gate structures GS. The upper interlayer insulating film may include at least one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a low dielectric film. First contact plugs (not shown) electrically connected to the source / drain regions SD through the upper interlayer insulating film and the lower interlayer insulating film 140 and second contact plugs (not shown) electrically connected to the gate electrode GE. (Not shown) may be provided. Wires (not shown) connecting to the first and second contact plugs may be disposed on the upper interlayer insulating film. The wirings can be configured to apply a voltage to the source / drain regions SD and the gate electrode GE through the first and second contact plugs. The first and second contact plugs and interconnects may comprise a conductive material.

게이트 전극이 기판으로부터 돌출된 활성 패턴들을 가로지르는 일반적인 핀펫(FinFET) 구조에서, 게이트 전극은 활성 패턴들 상에 위치하는 제1 부분과 활성 패턴들 사이에 위치하는 제2 부분을 포함할 수 있다. 즉, 제2 부분은 제1 부분보다 상대적으로 높은 종횡비를 가지도록 형성된다. 이로 인해, 제2 부분의 하부는 하향 경사진 측벽을 갖는 돌출부들을 포함할 수 있고, 돌출부들 상에 위치하는 게이트 스페이서의 일부는 상대적으로 얇은 두께를 가질 수 있다. 후속 공정을 거치는 동안, 두께가 얇은 게이트 스페이서 부분에는 누설 통로(예컨대, 게이트 스페이서를 관통하는 미세 홀)가 형성될 수 있고, 도 3c에 도시된 바와 같이, 게이트 전극을 구성하는 도전 물질이 누설 통로를 통해 외부로 유출될 수 있다(도 3c의 C부분 참조). 이에 따라, 게이트 전극과 인접한 소스/드레인 영역이 전기적으로 연결되는 문제(예컨대, 단락)가 발생될 수 있다. 이러한 문제는 패턴 밀도가 높은 영역, 즉 활성 패턴들 사이의 간격이 좁은 영역에서 심화될 수 있다. 그러나, 본 발명의 실시예들에 따르면, 활성 패턴들 사이의 간격이 좁은 영역에서, 돌출부들 상의 게이트 스페이서와 연결되는 스페이서 보호 패턴을 제공함으로써, 상술한 누설 통로를 통해 게이트 전극 물질이 외부로 유출되는 것을 방지할 수 있다. 결과적으로, 게이트 전극과 소스/드레인 영역들 사이의 단락을 방지하여, 반도체 소자의 전기적 특성 및 신뢰성이 향상될 수 있다. In a typical FinFET structure in which a gate electrode traverses active patterns protruding from a substrate, the gate electrode may include a first portion located on the active patterns and a second portion located between the active patterns. That is, the second portion is formed to have a relatively higher aspect ratio than the first portion. As a result, the lower portion of the second portion may include protrusions having downwardly sloping side walls, and a portion of the gate spacer located on the protrusions may have a relatively thin thickness. During the subsequent process, a leakage passage (for example, a fine hole passing through the gate spacer) may be formed in the thin gate spacer portion, and a conductive material constituting the gate electrode may be formed in the leakage passage (See part C of FIG. 3C). Thus, a problem (for example, a short circuit) that the gate electrode and the adjacent source / drain region are electrically connected may occur. This problem can be exacerbated in a region where the pattern density is high, that is, in a region where the interval between the active patterns is narrow. However, according to the embodiments of the present invention, in the region where the interval between the active patterns is narrow, by providing the spacer protection pattern connected to the gate spacer on the protrusions, the gate electrode material flows out through the leakage path described above to the outside Can be prevented. As a result, a short circuit between the gate electrode and the source / drain regions can be prevented, so that the electrical characteristics and reliability of the semiconductor device can be improved.

이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 7a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 것으로, 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 대응하는 단면도들이다. 도 7b 내지 도 13b는 도 1의 Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'에 대응하는 단면도들이다.Hereinafter, a method of manufacturing a semiconductor device according to embodiments of the present invention will be described. FIGS. 7A to 13A are sectional views corresponding to FIGS. I-I 'and II-II' of FIG. 1 for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. Figs. 7B to 13B are cross-sectional views corresponding to III-III 'and IV-IV' of Fig.

도 7a 및 도 7b를 참조하면, NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. NMOSFET 영역(NR)에는 n형 트랜지스터가 형성될 수 있고, PMOSFET 영역(PR)에는 p형 트랜지스터가 형성될 수 있다. NMOSFET 영역(NR) 및 PMOSFET 영역(PR)은, 일 예로 제1 방향(D1)을 따라 배열될 수 있다.Referring to FIGS. 7A and 7B, a substrate 100 including an NMOSFET region NR and a PMOSFET region PR is provided. The substrate 100 may be a semiconductor substrate. As an example, the substrate 100 may be a silicon substrate, a germanium substrate, or a SOI (Silicon On Insulator) substrate. An n-type transistor may be formed in the NMOSFET region NR, and a p-type transistor may be formed in the PMOSFET region PR. The NMOSFET region NR and the PMOSFET region PR may be arranged along the first direction D1 as an example.

일 실시예에 따르면, 기판(100)을 패터닝하여 각 활성 영역들(NR, PR)의 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 각 활성 영역들(NR, PR)의 활성 패턴들(AP)은 제1 방향(D1)을 따라 배치되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 형태로 형성될 수 있다. 각 활성 영역들(NR, PR)의 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 방향으로 돌출될 수 있다. NMOSFET 영역(NR)의 활성 패턴들(AP)은 p형의 도전형을 가지도록 불순물로 도핑될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 n형의 도전형을 가지도록 불순물로 도핑될 수 있다. 일 실시예에 따르면, NMOSFET 영역(NR)의 활성 패턴들(AP)은 제1 거리(d1)만큼 서로 이격될 수 있고, PMOSFET 영역(PR)의 활성 패턴들(AP)은 제2 거리(d2)만큼 서로 이격될 수 있다. 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP)은 제3 거리(d3)만큼 이격될 수 있다. 제3 거리(d3)는 제1 및 제2 거리들(d1, d2) 보다 클 수 있다. 제3 거리(d3)는 서로 다른 도전형을 갖는 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 분리하기 위해 필요한 최소한의 이격 거리일 수 있다. 제1 거리(d1)와 제2 거리(d2)는 실질적으로 서로 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. According to one embodiment, the substrate 100 may be patterned to form trenches 101 that define the active patterns AP of each active region NR, PR. The active patterns AP of the active regions NR and PR are formed along the first direction D1 and extend in the second direction D2 intersecting the first direction D1 . The active patterns AP of the active regions NR and PR may protrude in a direction perpendicular to the upper surface of the substrate 100 from the substrate 100. [ The active patterns AP of the NMOSFET region NR may be doped with an impurity to have a p-type conductivity type and the active patterns AP of the PMOSFET region PR may be doped with an impurity Lt; / RTI > According to one embodiment, the active patterns AP of the NMOSFET region NR may be spaced apart from each other by a first distance dl, and the active patterns AP of the PMOSFET region PR may be spaced apart from the second distance d2 ). ≪ / RTI > The active pattern AP of the adjacent NMOSFET region NR and the active pattern AP of the PMOSFET region PR may be separated by the third distance d3. The third distance d3 may be greater than the first and second distances d1 and d2. The third distance d3 may be the minimum distance necessary to separate the NMOSFET region NR and the PMOSFET region PR having different conductivity types. The first distance d1 and the second distance d2 may be substantially equal to each other, but the embodiments of the present invention are not limited thereto.

트렌치들(101) 내에 소자 분리 패턴(ST)이 형성될 수 있다. 소자 분리 패턴(ST)은 NMOSFET 영역(NR)의 활성 패턴들(AP)의 상부 및 PMOSFET 영역(PR)의 활성 패턴들(AP)의 상부가 노출되도록 형성될 수 있다. 소자 분리 패턴(ST)에 의해 노출된 활성 패턴들(AP)의 상부는 각각 활성 핀들(AF)로 정의될 수 있다.A device isolation pattern ST may be formed in the trenches 101. [ The device isolation pattern ST may be formed to expose the upper portions of the active patterns AP of the NMOSFET region NR and the active patterns AP of the PMOSFET region PR. The upper portions of the active patterns AP exposed by the element isolation patterns ST may be defined as active fins AF, respectively.

도 8a 및 도 8b를 참조하면, 기판(100) 상에, 차례로 적층된 식각 정지 패턴(105), 희생 게이트 패턴(110) 및 게이트 마스크 패턴(115)을 포함하는 희생 게이트 구조체(SGS)가 형성될 수 있다. 8A and 8B, a sacrificial gate structure SGS including an etch stop pattern 105, a sacrificial gate pattern 110, and a gate mask pattern 115 stacked in sequence is formed on a substrate 100 .

상세하게, 기판(100) 상에 활성 핀들(AF) 및 소자 분리 패턴(ST)을 덮는 식각 정지막 및 희생 게이트막이 차례로 형성될 수 있다. 일 예로, 식각 정지막은 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 희생 게이트막은 CVD(Chemical Vapor Deposition:), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정 등에 의해 형성될 수 있다. 희생 게이트막의 형성 후에 희생 게이트막의 상면은 평탄화될 수 있다. 평탄화된 희생 게이트막 상에 게이트 마스크 패턴(115)을 형성하고, 이를 식각 마스크로 하는 이방성 식각 공정이 수행될 수 있다. 그 결과, 활성 패턴들(AP)을 가로지르는 희생 게이트 패턴(110)이 형성될 수 있다. 게이트 마스크 패턴(115)은 일 예로, 실리콘 질화물을 포함할 수 있다.In detail, an etch stop film and a sacrificial gate film covering the active fins AF and the device isolation pattern ST on the substrate 100 can be formed in order. In one example, the etch stop layer may comprise silicon oxide. The sacrificial gate film may comprise a material having etch selectivity to the etch stop film. As an example, the sacrificial gate film may comprise polysilicon. The sacrificial gate film may be formed by CVD (Chemical Vapor Deposition), PVD (Physical Vapor Deposition), ALD (Atomic Layer Deposition) or the like. After formation of the sacrificial gate film, the top surface of the sacrificial gate film can be planarized. An anisotropic etching process may be performed in which a gate mask pattern 115 is formed on the planarized sacrificial gate film, and the gate mask pattern 115 is used as an etching mask. As a result, a sacrificial gate pattern 110 crossing the active patterns AP can be formed. The gate mask pattern 115 may, for example, comprise silicon nitride.

일 실시예에 따르면, 활성 핀들(AF)의 상면 위에 위치하는 희생 게이트 패턴(110)의 일부는 기판(100)의 상면에 실질적으로 수직한 측벽을 갖도록 형성되는 반면, 소자 분리 패턴(ST)의 상면 위에 위치하는 희생 게이트 패턴(110)의 다른 부분은 오목한 형상의 측벽을 갖도록 형성될 수 있다. 이는 식각 깊이 차이 및/또는 식각 영역의 패턴 밀도의 차이에 기인한 것일 수 있다. 예컨대, 상술한 희생 게이트 패턴(110)의 다른 부분은 그의 하부 측벽으로부터 돌출된 돌출부들(110a)을 포함할 수 있다. 돌출부들(110a)은 하향 경사진 측벽을 가질 수 있다. 이와 같은 돌출부들(110a)은, 희생 게이트막의 이방성 식각 시 게이트 마스크 패턴(115)에 의해 노출된 희생 게이트막의 일부(즉, 게이트 마스크 패턴(115)과 수직적으로 중첩되지 않는 희생 게이트막의 일부)가 전부 제거되지 않고 잔존하여 형성된 것일 수 있다. 식각 깊이가 깊거나 패턴 밀도가 높은 경우 식각액의 침투가 용이하지 않기 때문에, 소자 분리 패턴(ST)의 상면에 인접한 희생 게이트 패턴(110)의 하부는 전부 제거되지 않고 잔존할 수 있다. 특히, 패턴 밀도가 높은 영역(예컨대, 활성 패턴들(AP) 사이의 간격이 좁은 영역)에서의 돌출부들(110a)의 크기(예컨대, 폭 또는 높이)는 낮은 영역의 그것보다 더 클 수 있다. 결과적으로, 희생 게이트 패턴(110)의 하부 폭(W2a)은 그의 상부 폭(W1a)보다 클 수 있다.A part of the sacrificial gate pattern 110 located on the upper surface of the active fins AF is formed to have a side wall substantially perpendicular to the upper surface of the substrate 100, Other portions of the sacrificial gate pattern 110 located on the upper surface may be formed to have concave sidewalls. This may be due to the difference in etch depth and / or the difference in pattern density in the etched area. For example, other portions of the sacrificial gate pattern 110 described above may include protrusions 110a that protrude from the bottom sidewall thereof. The protrusions 110a may have downwardly sloping side walls. Such protrusions 110a are formed in such a manner that a part of the sacrificial gate film exposed by the gate mask pattern 115 in the anisotropic etching of the sacrificial gate film (that is, a part of the sacrificial gate film not vertically overlapping with the gate mask pattern 115) Or may be formed to remain completely without being removed. If the etch depth is deep or the pattern density is high, the penetration of the etchant is not easy, so that the bottoms of the sacrificial gate patterns 110 adjacent to the top surface of the device isolation pattern ST can be left without being completely removed. In particular, the size (e.g., width or height) of the protrusions 110a in a region with a high pattern density (for example, a region where the interval between the active patterns AP is narrow) may be larger than that in the low region. As a result, the bottom width W2a of the sacrificial gate pattern 110 may be larger than its top width W1a.

희생 게이트 패턴(110)의 형성 후, 희생 게이트 패턴(110)에 의해 노출되는 식각 정지막이 제거되어, 희생 게이트 패턴(110) 아래에 식각 정지 패턴(105)이 형성될 수 있다. 식각 정지 패턴은(105)은 희생 게이트 패턴(110)의 바닥면을 따라 연장되어, 활성 핀들(AF)의 상면 및 측벽들, 그리고 소자 분리 패턴들(ST)의 상면의 일부를 덮을 수 있다. 이로써, 희생 게이트 구조체(SGS)의 형성이 완성될 수 있다. After the sacrificial gate pattern 110 is formed, the etch stop layer exposed by the sacrificial gate pattern 110 may be removed, and the etch stop pattern 105 may be formed under the sacrificial gate pattern 110. The etch stop pattern 105 may extend along the bottom surface of the sacrificial gate pattern 110 to cover the top and sidewalls of the active fins AF and a portion of the top surface of the device isolation patterns ST. Thereby, the formation of the sacrificial gate structure SGS can be completed.

희생 게이트 구조체(SGS)가 활성 패턴(AP)을 가로지르도록 형성됨에 따라, 활성 패턴(AP)의 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 여기서, 제1 영역(R1)은 희생 게이트 구조체(SGS)의 아래에 위치하는 활성 패턴(AP)의 일부분이고, 제2 영역들(R2)은 희생 게이트 구조체(SGS)의 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 활성 패턴(AP)의 다른 부분들이다. 또한, 소자 분리 패턴(ST)의 제3 영역(R3)과 제4 및 제5 영역들(R4, R5)이 정의될 수 있다. 제3 영역들(R3)은, 희생 게이트 구조체(SGS) 아래에 위치하고 희생 게이트 구조체(SGS)와 중첩되는 소자 분리 패턴(ST)의 일부분이다. 제4 및 제5 영역들(R4, R5)은, 희생 게이트 구조체(SGS)의 양측에 위치하고 제3 영역들(R3)에 의해 수평적으로 분리된 소자 분리 패턴(ST)의 다른 부분들이다. 이 때, 제4 영역들(R4)은 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이에 위치할 수 있고, 제5 영역들(R5)은 각 활성 영역들(NR, PR)의 한 쌍의 활성 패턴들(AP)의 일 측 및 서로 인접한 NMOSFET 영역(NR)의 활성 패턴(AP)과 PMOSFET 영역(PR)의 활성 패턴(AP) 사이에 위치할 수 있다. 한편, 희생 게이트 구조체들(SGS)의 형성 동안 제4 및 제5 영역들(R4, R5)의 상부는 리세스될 수 있다. 즉, 제4 및 제5 영역들(R4, R5)의 상면은 기판(100)을 향하여 오목한 프로파일을 가질 수 있다. 제4 및 제5 영역들(R4, R5)의 리세스된 깊이는 패턴 밀도에 따라 서로 다를 수 있다. 예컨대, 제4 영역들(R4)의 상부는 제5 영역들(R5)의 상부보다 얕게 리세스될 수 있다.As the sacrificial gate structure SGS is formed to traverse the active pattern AP, a first region R1 and second regions R2 of the active pattern AP can be defined. Here, the first region R1 is a portion of the active pattern AP located under the sacrificial gate structure SGS, the second regions R2 are located on both sides of the sacrificial gate structure SGS, Are different parts of the active pattern AP horizontally separated by the area R1. In addition, a third region R3 and fourth and fifth regions R4 and R5 of the element isolation pattern ST can be defined. The third regions R3 are a part of the element isolation pattern ST located below the sacrificial gate structure SGS and overlapping the sacrificial gate structure SGS. The fourth and fifth regions R4 and R5 are different portions of the device isolation pattern ST located on both sides of the sacrificial gate structure SGS and horizontally separated by the third regions R3. At this time, the fourth regions R4 may be located between adjacent active patterns AP of the active regions NR, PR, and the fifth regions R5 may be located between the active regions NR The active pattern AP of the NMOSFET region NR and the active pattern AP of the PMOSFET region PR may be located on one side of the pair of active patterns AP of the first and second PMOSFET regions PR. Meanwhile, the upper portions of the fourth and fifth regions R4 and R5 may be recessed during the formation of the sacrificial gate structures SGS. That is, the upper surfaces of the fourth and fifth regions R4 and R5 may have a concave profile toward the substrate 100. [ The recessed depths of the fourth and fifth regions R4 and R5 may be different depending on the pattern density. For example, the upper portions of the fourth regions R4 may be recessed shallower than the upper portions of the fifth regions R5.

도시된 바와 같이, 희생 게이트 구조체(SGS)는 복수 개로 형성될 수 있다. 복수 개의 희생 게이트 구조체들(SGS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 실시예에 따르면, 복수 개의 희생 게이트 구조체들(SGS) 중 적어도 하나는 패터닝되어 두 개의 희생 게이트 구조체들(SGS)로 분리될 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS)은 소자 분리 패턴(ST)의 제3 영역(R3)의 일부를 노출할 수 있다. 설명의 편의를 위해, 노출된 제3 영역(R3)의 일부는 제6 영역(R6)으로 지칭될 수 있다. 제4 및 제5 영역들(R4, R5)과 마찬가지로, 제6 영역(R6)의 상부는 리세스될 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS)은 제1 방향(D1)으로 제4 거리(d4)만큼 서로 이격될 수 있다. 제4 거리(d4)는 제3 거리(d3)보다 작을 수 있다. 분리된 두 개의 희생 게이트 구조체들(SGS) 중 하나는 NMOSFET 영역(NR)의 활성 패턴들(AP)을 가로지르고, 다른 하나는 PMOSFET 영역(PR)의 활성 패턴들(AP)을 가로지를 수 있다.As shown, the sacrificial gate structure SGS may be formed as a plurality of sacrificial gate structures SGS. The plurality of sacrificial gate structures SGS may be arranged along the second direction D2. According to one embodiment, at least one of the plurality of sacrificial gate structures SGS may be patterned and separated into two sacrificial gate structures SGS. The two separated sacrificial gate structures SGS may expose a part of the third region R3 of the device isolation pattern ST. For convenience of explanation, a part of the exposed third region R3 may be referred to as a sixth region R6. Similar to the fourth and fifth regions R4 and R5, the upper portion of the sixth region R6 may be recessed. The two separated sacrificial gate structures SGS may be spaced from each other by a fourth distance d4 in the first direction D1. The fourth distance d4 may be smaller than the third distance d3. One of the two separated sacrificial gate structures SGS may traverse the active patterns AP of the NMOSFET region NR and the other may traverse the active patterns AP of the PMOSFET region PR .

도 9a 및 도 9b를 참조하면, 기판(100) 상에 게이트 스페이서막(120)이 형성될 수 있다. 게이트 스페이서막(120)은 희생 게이트 구조체들(SGS)의 상면 및 측벽들, 그리고 소자 분리 패턴(ST)의 제4 내지 6 영역들(R4-R6)의 상면을 콘포말하게 덮을 수 있다. 게이트 스페이서막(120)은 단일막 또는 다중막으로 형성될 수 있다. 예컨대, 게이트 스페이서막(120)은 순차적으로 적층된 제1 게이트 스페이서막(122) 및 제2 게이트 스페이서막(124)을 포함할 수 있다. 제2 게이트 스페이서막(124)의 두께는 제1 게이트 스페이서막(122)의 두께와 실질적으로 동일하거나, 이보다 클 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 제1 및 제2 게이트 스페이서막들(122, 124)은 서로 동일한 물질을 포함할 수 있다. 일 예로, 제1 및 제2 게이트 스페이서막들(122, 124)은 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화탄화질화막을 포함할 수 있다. 이 경우, 게이트 스페이서막(120)은 실질적으로 단일막으로 형성될 수 있다. 다른 실시예에 있어서, 제1 및 제2 게이트 스페이서막들(122, 124)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 게이트 스페이서막(122)은 실리콘 산화탄화질화막을 포함하고, 제2 게이트 스페이서막(124)은 실리콘 질화막을 포함할 수 있다. 또는 그 반대일 수 있다. 이 경우, 게이트 스페이서막(120)은 이중막으로 형성될 수 있다. 또 다른 실시예에 따르면, 게이트 스페이서막(120)은 삼중막으로 형성될 수도 있다. 제1 및 제2 게이트 스페이서막들(122, 124)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다. Referring to FIGS. 9A and 9B, a gate spacer film 120 may be formed on a substrate 100. The gate spacer film 120 may conformally cover the top and sidewalls of the sacrificial gate structures SGS and the top surfaces of the fourth to sixth regions R4 to R6 of the device isolation pattern ST. The gate spacer film 120 may be formed of a single film or a multiple film. For example, the gate spacer film 120 may include a first gate spacer film 122 and a second gate spacer film 124 which are sequentially stacked. The thickness of the second gate spacer film 124 may be substantially equal to or greater than the thickness of the first gate spacer film 122. However, the embodiments of the present invention are not limited thereto. In one embodiment, the first and second gate spacer films 122 and 124 may comprise the same material. In one example, the first and second gate spacer films 122 and 124 may include a silicon nitride film, a silicon oxynitride film, or a silicon oxynitride film. In this case, the gate spacer film 120 may be formed as a substantially single film. In another embodiment, the first and second gate spacer films 122 and 124 may comprise different materials. As an example, the first gate spacer film 122 may comprise a silicon oxynitride film and the second gate spacer film 124 may comprise a silicon nitride film. Or vice versa. In this case, the gate spacer film 120 may be formed of a double film. According to another embodiment, the gate spacer film 120 may be formed of a triple film. The first and second gate spacer films 122 and 124 may be formed by a deposition process such as CVD or ALD.

도 10a 및 도 10b를 참조하면, 게이트 스페이서막(120)의 형성 후, 기판(100) 상에 희생 보호막(130)이 형성될 수 있다. 희생 보호막(130)은 게이트 스페이서막(120)과 다른 물질을 포함하되, 단차 도포성이 우수한 증착 방식에 의해 형성될 수 있다. 예컨대, 희생 보호막(130)은 원자층 증착 공정(ALD)에 의해 형성된 실리콘 산화막을 포함할 수 있다. 희생 보호막(130)의 형성 동안, 활성 패턴들(AP) 사이의 간격이 좁은 영역(예컨대, NMOSFET 영역(NR)의 서로 인접한 활성 패턴들(AP) 사이 및 PMOSFET 영역(PR)의 서로 인접한 활성 패턴들(AP) 사이)에서, 서로 인접한 활성 패턴들(AP)의 마주하는 측벽들 상의 희생 보호막(130)은 서로 연결될 수 있다. 즉, 희생 보호막(130)은 게이트 스페이서막(120)이 형성된 기판(100) 상에 실질적으로 콘포말한 두께로 형성되되, 각 활성 영역들(NR, PR)의 서로 인접한 활성 패턴들(AP) 사이를 채울 수 있다. 결과적으로, 제4 영역들(R4) 상의 희생 보호막(130)의 두께(ta)는 희생 보호막(130)의 다른 부분들의 두께(예컨대, 제5 영역들(R5) 상의 희생 보호막(130)의 두께(tb1), 제2 영역들(R2)의 상면 상의 희생 보호막(130)의 두께(tb2) 및/또는 희생 게이트 구조체들(SGS)의 상면 상의 희생 보호막(130)의 두께(tb3))보다 두꺼울 수 있다. 10A and 10B, a sacrificial protective film 130 may be formed on the substrate 100 after the formation of the gate spacer film 120. Referring to FIG. The sacrificial protective film 130 may be formed by an evaporation method that includes a material different from that of the gate spacer film 120, but has excellent step coverage. For example, the sacrificial overcoat 130 may comprise a silicon oxide film formed by an atomic layer deposition process (ALD). During the formation of the sacrificial protective film 130, the active patterns AP adjacent to each other in the region where the interval between the active patterns AP is narrow (for example, between the adjacent active patterns AP of the NMOSFET region NR and the PMOSFET region PR) (AP), the sacrificial protective film 130 on the opposing sidewalls of the active patterns AP adjacent to each other can be connected to each other. That is, the sacrificial protective film 130 is formed on the substrate 100 on which the gate spacer film 120 is formed with a substantially conforma thickness, and the active patterns AP adjacent to each other of the active regions NR, . As a result, the thickness ta of the sacrificial protective film 130 on the fourth regions R4 is greater than the thickness ta of the sacrificial protective film 130 on the fifth regions R5 the thickness tb2 of the sacrificial protective film 130 on the upper surface of the second regions R2 and / or the thickness tb3 of the sacrificial protective film 130 on the upper surface of the sacrificial gate structures SGS) .

더하여, 희생 보호막(130)은 제1 방향(D1)으로 서로 인접한 희생 게이트 구조체들(SGS) 사이를 채울 수 있으며, 이에 따라 제6 영역(R6) 상의 희생 보호막(130)의 두께(tc)는 희생 보호막(130)의 다른 부분들의 두께들(tb1, tb2, tb3)보다 두꺼울 수 있다.In addition, the sacrificial overcoat 130 may fill between the sacrificial gate structures SGS adjacent to each other in the first direction D1, so that the thickness tc of the sacrificial sacrificial layer 130 on the sixth region R6 is May be thicker than the thicknesses (tb1, tb2, tb3) of the other portions of the sacrificial protective film (130).

도 11a 및 도 11b를 참조하면, 희생 게이트 구조체들(SGS) 양측의 활성 패턴들(AP)의 상부가 제거될 수 있다. 즉, 제2 영역들(R2)의 상부가 리세스 될 수 있다. 제2 영역들(R2)의 상부를 리세스하는 것은, 건식 식각 공정 및 습식 식각 공정을 적어도 1회 이상 반복 수행하는 것을 포함할 수 있다. 리세스 된 제2 영역들(R2)의 상면(U2)의 높이는 제1 영역(R1)의 상면(U1)보다 낮을 수 있다. 본 실시예에서, 리세스된 제2 영역들(R2)의 상면(U2)이 평탄면으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 리세스된 제2 영역들(R2)의 상면(U2)은 기판(100)을 향하여 아래로 오목한 곡면 형상을 가질 수 있다. 이 경우, 제2 영역들(R2)의 상면(U2)의 높이는 제2 영역들(R2)의 최하부의 높이를 의미할 수 있다.Referring to FIGS. 11A and 11B, the upper portions of the active patterns AP on both sides of the sacrificial gate structures SGS can be removed. That is, the upper portions of the second regions R2 may be recessed. The recessing of the upper portions of the second regions R2 may include repeatedly performing the dry etching process and the wet etching process at least once. The height of the upper surface U2 of the recessed second regions R2 may be lower than the upper surface U1 of the first region R1. In this embodiment, the upper surface U2 of the recessed second regions R2 is shown as a flat surface, but the embodiments of the present invention are not limited thereto. The upper surface U2 of the recessed second regions R2 may have a curved shape that is concave downward toward the substrate 100. [ In this case, the height of the upper surface U2 of the second regions R2 may mean the height of the lowermost portion of the second regions R2.

제2 영역들(R2)의 상부가 리세스 되는 동안, 게이트 스페이서막(120)이 패터닝되어 희생 게이트 구조체들(SGS)의 측벽들 상에 게이트 스페이서들(GSP)이 형성될 수 있다. 더하여, 제4 및 제6 영역들(R4, R6) 상에 스페이서 보호 패턴들(120P1, 120P2)이 형성될 수 있다. 본 발명의 실시예들에 따르면, 제4 및 제6 영역들(R4, R6) 상의 희생 보호막(130)의 두께(ta, tc)가 다른 부분들의 두께들(tb1, tb2, tb3)보다 두껍게 형성됨에 따라, 제2 영역들(R2)의 상부가 리세스되는 동안 제4 및 제6 영역들(R4, R6) 상의 희생 보호막(130)은 그 아래의 게이트 스페이서막(120)을 보호할 수 있다. 이에 따라, 제2 영역들(R2)의 리세스가 완료된 후에도, 제4 및 제6 영역들(R4, R6) 상의 게이트 스페이서막(120)이 잔존되어 스페이서 보호 패턴들(120P1, 120P2)이 형성될 수 있다. 즉, 스페이서 보호 패턴들(120P1, 120P2)은 게이트 스페이서막(120)의 일부일 수 있다. 스페이서 보호 패턴들(120P1, 120P2)의 각각은 제1 스페이서 보호 패턴(122P) 및 제2 스페이서 보호 패턴(124P)을 포함할 수 있다. 제1 및 제2 스페이서 보호 패턴들(122P, 124P)은 각각 제1 게이트 스페이서막(122) 및 제2 게이트 스페이서막(124)과 동일한 물질을 포함할 수 있다. 스페이서 보호 패턴들(120P1, 120P2)은 인접한 희생 게이트 구조체들(SGS)의 측벽들 상의 게이트 스페이서들(GSP)과 연결될 수 있다. 한편, 도면에 도시된 바와 같이, 제2 영역들(R2)의 리세스를 위한 식각 공정 후, 희생 보호막(130)의 일부가 스페이서 보호 패턴들(120P1, 120P2) 상에 잔존될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.The gate spacer film 120 may be patterned to form gate spacers GSP on the sidewalls of the sacrificial gate structures SGS while the upper portions of the second regions R2 are recessed. In addition, the spacer protection patterns 120P1 and 120P2 may be formed on the fourth and sixth regions R4 and R6. The thicknesses ta and tc of the sacrificial layer 130 on the fourth and sixth regions R4 and R6 are formed to be thicker than the thicknesses tb1, tb2 and tb3 of the other portions The sacrificial overcoat 130 on the fourth and sixth regions R4 and R6 can protect the underlying gate spacer film 120 while the top of the second regions R2 is recessed . Thus, even after the recesses of the second regions R2 are completed, the gate spacer film 120 on the fourth and sixth regions R4 and R6 remains and the spacer protection patterns 120P1 and 120P2 are formed . That is, the spacer protection patterns 120P1 and 120P2 may be part of the gate spacer film 120. [ Each of the spacer protection patterns 120P1 and 120P2 may include a first spacer protection pattern 122P and a second spacer protection pattern 124P. The first and second spacer protection patterns 122P and 124P may include the same material as the first gate spacer film 122 and the second gate spacer film 124, respectively. The spacer protection patterns 120P1 and 120P2 may be connected to the gate spacers GSP on the sidewalls of the adjacent sacrificial gate structures SGS. On the other hand, as shown in the figure, after the etching process for recessing the second regions R2, a part of the sacrificial protective film 130 may remain on the spacer protective patterns 120P1 and 120P2, The embodiments of the invention are not limited thereto.

일 실시예에 따르면, 제4 영역들(R4) 상의 스페이서 보호 패턴들(120P1)은 제2 영역들(R2)의 상면(U2) 보다 위로 돌출된 돌출 부분을 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 스페이서 보호 패턴들(120P1)의 형상은, 제4 영역들(R4) 상의 희생 보호막(130)의 두께(ta) 및/또는 제2 영역들(R2)를 상부를 리세스하기 위한 식각 공정의 공정 조건에 따라 다양하게 구현될 수 있다. 다른 실시예에 따르면, 제2 영역들(R2)의 상부가 리세스 되는 동안, 게이트 스페이서막(120)의 또 다른 일부가 제2 영역들(R2)에 인접한 제5 영역들(R5) 상에 잔존되어 도 5a 및 도 5b를 참조하여 설명한 잔류 스페이서들(120R)이 형성될 수 있다.According to one embodiment, the spacer protection patterns 120P1 on the fourth regions R4 may include protruding portions protruding above the upper surface U2 of the second regions R2. However, the embodiments of the present invention are not limited thereto. The shape of the spacer protection patterns 120P1 may be determined by the process of the etching process for recessing the upper portion of the thickness ta of the sacrificial protective film 130 on the fourth regions R4 and / And can be variously implemented according to the conditions. According to another embodiment, another portion of the gate spacer film 120 is formed on the fifth regions R5 adjacent to the second regions R2 while the tops of the second regions R2 are recessed The residual spacers 120R described above with reference to Figs. 5A and 5B can be formed.

도 12a 및 도 12b를 참조하면, 세정 공정이 수행되어, 스페이서 보호 패턴들(120P1, 120P2) 상에 잔존하는 희생 보호막(130)이 제거될 수 있다. 12A and 12B, a cleaning process may be performed to remove the sacrificial protective film 130 remaining on the spacer protective patterns 120P1 and 120P2.

이어서, 희생 게이트 구조체들(SGS) 양측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 즉, 활성 패턴들(AP)의 제2 영역들(R2) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 영역들(SD)의 각각은 그 아래의 활성 패턴(AP)을 씨드층으로 하여 성장된 에피택시얼 패턴일 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 그들 사이에 개재된 활성 핀들(AF)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 형성될 수 있다. 예컨대, 일 예로, 기판(100)이 실리콘 기판인 경우, NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 Si층 또는 SiC층으로 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 그들 사이에 개재된 활성 핀들(AF)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 형성될 수 있다. 예컨대, 기판(100)이 실리콘 기판인 경우, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 SiGe층으로 형성될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD)에 불순물이 도핑될 수 있다. NMOSFET 영역(NR)의 소스/드레인 영역들(SD)은 n형의 도전형을 가질 수 있고, PMOSFET 영역(PR)의 소스/드레인 영역들(SD)은 p형의 도전형을 가질 수 있다. 소스/드레인 영역들(SD)은 제1 영역(R1)의 상면 위로 융기될 수 있다.Source / drain regions SD may then be formed on the active patterns AP on either side of the sacrificial gate structures SGS. That is, the source / drain regions SD may be formed on the second regions R2 of the active patterns AP. The source / drain regions SD may be formed by performing a selective epitaxial growth process. Each of the source / drain regions SD may be an epitaxial pattern grown with the active pattern AP below it as a seed layer. The source / drain regions SD of the NMOSFET region NR may be formed so as to induce a tensile strain in the active fins AF interposed therebetween. For example, in one example, when the substrate 100 is a silicon substrate, the source / drain regions SD of the NMOSFET region NR may be formed of a Si layer or a SiC layer. However, the embodiments of the present invention are not limited thereto. On the other hand, the source / drain regions SD of the PMOSFET region PR may be formed so as to cause a compressive strain in the active pins AF interposed therebetween. For example, when the substrate 100 is a silicon substrate, the source / drain regions SD of the PMOSFET region PR may be formed of a SiGe layer. Imultaneously with the epitaxial growth process or after the epitaxial growth process, the source / drain regions SD can be doped with impurities. The source / drain regions SD of the NMOSFET region NR may have an n-type conductivity type and the source / drain regions SD of the PMOSFET region PR may have a p-type conductivity type. The source / drain regions SD may be raised above the upper surface of the first region Rl.

일 실시예에 따르면, 각 활성 영역들(NR, PR)에서, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 접하여 연결되도록 형성될 수 있다. 이 경우, 소스/드레인 영역들(SD)의 일 측벽들(SW1) 아래에는 에어 갭들(AG)이 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 도 6a 및 도 6b를 참조하여 설명한 봐와 같이, 각 활성 영역들(NR, PR)의 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들(SW1)은 서로 이격될 수 있다.According to one embodiment, in each of the active regions NR and PR, the opposing sidewalls SW1 of the source / drain regions SD adjacent to each other may be formed to be in contact with and connected to each other. In this case, air gaps AG may be formed below one sidewalls SW1 of the source / drain regions SD. However, the embodiments of the present invention are not limited thereto. According to another embodiment, as illustrated with reference to FIGS. 6A and 6B, the opposing sidewalls SW1 of the source / drain regions SD adjacent to each other of the active regions NR, Can be spaced apart.

각 활성 영역들(NR, PR)의 소스/드레인 영역들(SD)의 일 측벽들(SW1)은 인접한 스페이서 보호 패턴(120P1)의 돌출 부분과 접하도록 형성될 수 있다. 그리고, 일 측벽들(SW1)에 대향하는 소스/드레인 영역들(SD)의 타 측벽들(SW2)은 옆으로 뾰족한 쐐기 형상을 가지도록 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 각 활성 영역들(NR, PR)의 소스/드레인 영역들(SD)의 형상은, 도 4a 및 도 4b, 도 5a 및 도 5b를 참조하여 설명한 바와 같이, 스페이서 보호 패턴(120P1)의 형상 및 잔류 스페이서들(120R)의 존부에 따라 다양한 형태로 형성될 수 있다. One sidewalls SW1 of the source / drain regions SD of the active regions NR and PR may be formed to be in contact with the protruding portion of the adjacent spacer protection pattern 120P1. The other side walls SW2 of the source / drain regions SD opposed to the one sidewalls SW1 may be formed to have a laterally pointed wedge shape. However, the embodiments of the present invention are not limited thereto. The shape of the source / drain regions SD of the active regions NR and PR is determined by the shape of the spacer protection pattern 120P1 and the shape of the source / drain regions SD of the active regions NR and PR, as described with reference to Figs. 4A and 4B, Figs. 5A and 5B, And may be formed in various shapes depending on the presence of the spacers 120R.

도 12a 및 도 12b를 참조하면, 기판(100) 상에 하부 층간 절연막(140)이 형성될 수 있다. 하부 층간 절연막(140)은 소스/드레인 영역들(SD) 및 희생 게이트 구조체들(SGS)을 덮도록 형성될 수 있다. 하부 층간 절연막(140)은 실리콘 산화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.Referring to FIGS. 12A and 12B, a lower interlayer insulating layer 140 may be formed on the substrate 100. The lower interlayer insulating film 140 may be formed to cover the source / drain regions SD and the sacrificial gate structures SGS. The lower interlayer insulating film 140 may include at least one of a silicon oxide film and a low dielectric film.

도시하지는 않았지만, 하부 층간 절연막(140)의 형성 전에, 기판(100) 상에 콘택 식각 정지막(미도시)이 콘포말하게 형성될 수 있다. 콘택 식각 정지막은 소자 분리 패턴(ST)의 제5 영역들(R5)의 상면을 덮으며, 소스/드레인 영역들(SD) 및 게이트 마스크 패턴(115) 상면 상으로 연장될 수 있다. 콘택 식각 정지막은 하부 층간 절연막(140)과 식각 선택성이 있은 물질로 형성될 수 있다. 일 예로, 콘택 식각 정지막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. Although not shown, a contact etch stop film (not shown) may be formed conformally on the substrate 100 before forming the lower interlayer insulating film 140. The contact etch stop film may cover the upper surfaces of the fifth regions R5 of the element isolation pattern ST and may extend on the upper surfaces of the source / drain regions SD and the gate mask pattern 115. [ The contact etch stop layer may be formed of a material having etching selectivity with the lower interlayer insulating layer 140. In one example, the contact etch stop film may comprise a silicon nitride film or a silicon oxynitride film.

하부 층간 절연막(140)의 형성 후, 게이트 마스크 패턴(115), 희생 게이트 패턴(110), 및 식각 정지 패턴(105)이 제거되어, 게이트 스페이서들(GSP) 사이에 갭 영역(140)이 형성될 수 있다. 갭 영역(140)은 활성 핀들(AF) 및 제3 영역들(R3)의 상면을 노출할 수 있다. 게이트 마스크 패턴(115)을 제거하는 공정 동안, 하부 층간 절연막(140) 및 게이트 스페이서들(GSP)의 일부가 식각될 수 있다. 갭 영역(150)은 희생 게이트 패턴(110) 및 식각 정지 패턴(105)을 선택적으로 제거하는 식각 공정을 수행하여 형성될 수 있다. 갭 영역(140)의 형성 동안, 갭 영역(150)에 노출되는 게이트 스페이서(GSP)의 측벽들도 일부 식각될 수 있다. 일반적으로 갭 영역(150)의 형성 동안 게이트 스페이서(GSP)의 식각 손상이 심각한 경우, 돌출부들(110a) 상의 게이트 스페이서(GSP) 부분에는 미세 홀과 같은 누설 통로가 형성될 수 있다. 이에 따라, 후속 공정에서 갭 영역(150) 내에 형성되는 도전 물질이 누설 통로를 통해 외부로 유출될 수 있다. 그러나, 본 발명의 실시예들의 경우, 돌출부들(110a) 상의 게이트 스페이서(GSP)와 연결되는 스페이서 보호 패턴들(120P1, 120P2)을 형성함으로써, 갭 영역(150) 내의 도전 물질이 상술한 누설 통로를 통해 외부로 유출되는 것이 방지될 수 있다. After formation of the lower interlayer insulating film 140, the gate mask pattern 115, the sacrificial gate pattern 110, and the etch stop pattern 105 are removed to form a gap region 140 between the gate spacers GSP. . The gap region 140 may expose the upper surfaces of the active fins AF and the third regions R3. During the process of removing the gate mask pattern 115, a part of the lower interlayer insulating film 140 and the gate spacers GSP may be etched. The gap region 150 may be formed by performing an etching process to selectively remove the sacrificial gate pattern 110 and the etch stop pattern 105. [ During formation of the gap region 140, the sidewalls of the gate spacer GSP exposed in the gap region 150 may also be partially etched. In general, when etching damage of the gate spacer (GSP) is serious during formation of the gap region 150, a leakage path such as a microhole may be formed in the gate spacer (GSP) portion on the protrusions 110a. Accordingly, the conductive material formed in the gap region 150 in the subsequent process can be discharged to the outside through the leakage path. However, in the embodiments of the present invention, by forming the spacer protection patterns 120P1 and 120P2 connected to the gate spacer GSP on the protrusions 110a, the conductive material in the gap region 150 can be prevented from reaching the above- It is possible to prevent the liquid from leaking out to the outside.

다시 도 2a 및 도 2b를 참조하면, 갭 영역(140)을 채우는 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 먼저, 기판(100) 상에 게이트 유전막이 형성되어, 갭 영역(140)의 일부를 채울 수 있다. 게이트 유전막은 활성 핀들(AF) 및 제3 영역들(R3)의 상면을 덮도록 형성될 수 있다. 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트 유전막은 일 예로, 원자층 증착 공정 또는 회학 기상 증착 공정을 수행하여 형성될 수 있다. 게이트 유전막 상에 게이트막이 형성되어, 갭 영역(140)의 잔부를 채울 수 있다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물) 및 금속(일 예로, 알루미늄, 또는 텅스텐) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 게이트 유전막 및 게이트막을 평탄화하여 게이트 유전 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 평탄화 공정에 의해 하부 층간 절연막(140) 및 게이트 스페이서들(GSP)의 상면들이 노출될 수 있다. 게이트 유전 패턴(GD)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)의 양 측벽들 상으로 연장되어 게이트 전극(GE)과 게이트 스페이서들(GSP) 사이에 개재될 수 있다. Referring again to FIGS. 2A and 2B, a gate dielectric pattern GD and a gate electrode GE filling the gap region 140 may be formed. First, a gate dielectric layer may be formed on the substrate 100 to fill a portion of the gap region 140. The gate dielectric film may be formed to cover the active fins AF and the upper surfaces of the third regions R3. The gate dielectric layer may include at least one of the high-k dielectric layers. In one example, the gate dielectric layer may include at least one of hafnium oxide, hafnium silicate, zirconium oxide, or zirconium silicate, but is not limited to these materials. The gate dielectric layer may be formed, for example, by performing an atomic layer deposition process or a rotary vapor deposition process. A gate film may be formed on the gate dielectric film to fill the remaining portion of the gap region 140. [ The gate film may comprise at least one of a conductive metal nitride (e.g., titanium nitride, tantalum nitride, or tungsten nitride) and a metal (e.g., aluminum, or tungsten). The gate dielectric pattern GD and the gate electrode GE may be formed by sequentially planarizing the gate dielectric layer and the gate dielectric layer. The upper surfaces of the lower interlayer insulating film 140 and the gate spacers GSP may be exposed by the planarization process. The gate dielectric pattern GD may extend along the bottom surface of the gate electrode GE and may extend over both sidewalls of the gate electrode GE and may be interposed between the gate electrode GE and the gate spacers GSP. .

게이트 전극(GE)의 상부가 리세스될 수 있다. 리세스 공정 동안, 게이트 유전 패턴(GD)의 상부도 제거될 수 있다. 게이트 전극(GE) 및 게이트 유전 패턴(GD)이 제거된 공간에 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑 패턴(GP)은 일 예로, 실리콘 질화물을 포함할 수 있다. 게이트 유전 패턴(GD), 게이트 전극(GE), 및 게이트 캡핑 패턴(GP)은 게이트 구조체(GS)로 정의될 수 있다. The upper portion of the gate electrode GE can be recessed. During the recess process, the top of the gate dielectric pattern GD may also be removed. A gate capping pattern GP may be formed in a space in which the gate electrode GE and the gate dielectric pattern GD are removed. The gate capping pattern GP may, for example, comprise silicon nitride. The gate dielectric pattern GD, the gate electrode GE, and the gate capping pattern GP may be defined as a gate structure GS.

게이트 구조체(GS)를 포함하는 기판(100) 상에 상부 층간 절연막(미도시)이 형성될 수 있다. 상부 층간 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)을 노출하는 제1 콘택 홀들(미도시)이 형성될 수 있다. 제1 콘택 홀들을 형성하는 식각 공정에 의해, 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상부 층간 절연막 및 하부 층간 절연막(140)을 관통하여 게이트 전극(GE)을 노출하는 제2 콘택 홀(미도시)이 형성될 수 있다. 이 후, 제1 콘택 홀들을 채우는 제1 콘택 플러그들, 및 제2 콘택 홀을 채우는 제2 콘택 플러그가 형성될 수 있다. 상부 층간 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 배선들및 제1 및 제2 콘택 플러그들을 통해 소스/드레인 영역들(SD) 및 게이트 전극(GE)에 전압을 인가하도록 구성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질을 포함할 수 있다.An upper interlayer insulating film (not shown) may be formed on the substrate 100 including the gate structure GS. The upper interlayer insulating film may include silicon oxide, silicon nitride, and / or silicon oxynitride. First contact holes (not shown) may be formed through the upper interlayer insulating film and the lower interlayer insulating film 140 to expose the source / drain regions SD. By the etching process for forming the first contact holes, the upper portion of the source / drain regions SD can be partially removed. A second contact hole (not shown) may be formed through the upper interlayer insulating film and the lower interlayer insulating film 140 to expose the gate electrode GE. Thereafter, first contact plugs filling the first contact holes, and a second contact plug filling the second contact holes may be formed. Wiring connecting to the first and second contact plugs may be formed on the upper interlayer insulating film. Drain regions SD and the gate electrode GE through the first and second contact plugs and the first and second contact plugs. The first and second contact plugs and interconnects may comprise a conductive material.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood. It is therefore to be understood that the above-described embodiments are illustrative and not restrictive in every respect.

Claims (20)

  1. 기판으로부터 돌출되고, 제1 방향으로 서로 이격되는 한 쌍의 활성 패턴들;
    상기 한 쌍의 활성 패턴들을 가로지르며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 한 쌍의 게이트 전극들;
    상기 한 쌍의 게이트 전극들의 측벽들 상에 배치되는 게이트 스페이서들;
    상기 한 쌍의 게이트 전극들 사이의 상기 한 쌍의 활성 패턴들 상에 배치되는 소스/드레인 영역들; 및
    상기 한 쌍의 활성 패턴들 사이 및 상기 한 쌍의 게이트 전극들 사이의 상기 기판 상에 배치되는 스페이서 보호 패턴을 포함하되,
    상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 공통으로 연결되는 반도체 소자.
    A pair of active patterns protruding from the substrate and spaced apart from each other in the first direction;
    A pair of gate electrodes crossing the pair of active patterns and spaced apart from each other in a second direction intersecting with the first direction;
    Gate spacers disposed on the sidewalls of the pair of gate electrodes;
    Source / drain regions disposed on the pair of active patterns between the pair of gate electrodes; And
    And a spacer protection pattern disposed on the substrate between the pair of active patterns and between the pair of gate electrodes,
    Wherein the spacer protection pattern is connected in common with the gate spacers.
  2. 제 1 항에 있어서,
    상기 제2 방향에 따른 일 단면의 관점에서,
    상기 게이트 스페이서들 및 이들에 공통으로 연결되는 상기 스페이서 보호 패턴은 'U'자 형상을 이루는 반도체 소자.
    The method according to claim 1,
    In view of one cross section along the second direction,
    Wherein the gate spacers and the spacer protection pattern commonly connected to the gate spacers are U-shaped.
  3. 제 1 항에 있어서,
    상기 스페이서 보호 패턴은 상기 게이트 스페이서들과 동일한 물질을 포함하는 반도체 소자.
    The method according to claim 1,
    Wherein the spacer protection pattern comprises the same material as the gate spacers.
  4. 제 1항에 있어서,
    상기 스페이서 보호 패턴은 상기 소스/드레인 영역들의 마주하는 일 측벽들과 접하는 반도체 소자.
    The method according to claim 1,
    Wherein the spacer protection pattern is in contact with opposing sidewalls of the source / drain regions.
  5. 제 4 항에 있어서,
    상기 소스/드레인 영역들의 마주하는 상기 일 측벽들은 서로 연결되는 반도체 소자.
    5. The method of claim 4,
    And the one sidewalls facing each other of the source / drain regions are connected to each other.
  6. 제 5 항에 있어서,
    상기 소스/드레인 영역들의 상기 일 측벽들 아래에는 에어 갭이 형성되되,
    상기 에어 갭의 하면은 상기 스페이서 보호 패턴에 의해 정의되는 반도체 소자.
    6. The method of claim 5,
    An air gap is formed below the one sidewalls of the source / drain regions,
    And the lower surface of the air gap is defined by the spacer protection pattern.
  7. 제 4 항에 있어서,
    상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 중 적어도 어느 하나 상에 배치되는 잔류 스페이서를 더 포함하는 반도체 소자.
    5. The method of claim 4,
    And a remaining spacer disposed on at least one of the other sidewalls of the source / drain regions opposite to the one sidewalls of the source / drain regions.
  8. 제 1 항에 있어서,
    상기 한 쌍의 활성 패턴들의 각각은:
    상기 한 쌍의 게이트 게이트 전극들 아래의 제1 영역들; 및
    상기 한 쌍의 게이트 전극들 사이의 제2 영역을 포함하되,
    상기 제2 영역의 상면은 상기 제1 영역들의 상면보다 낮은 반도체 소자.
    The method according to claim 1,
    Each of said pair of active patterns comprising:
    First regions under the pair of gate gate electrodes; And
    And a second region between the pair of gate electrodes,
    And the upper surface of the second region is lower than the upper surface of the first regions.
  9. 기판으로부터 돌출된 제1 내지 제3 활성 패턴들, 상기 제1 및 제2 활성 패턴들은 제1 거리만큼 서로 이격되고, 상기 제3 활성 패턴은 상기 제2 활성 패턴으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격되고;
    상기 제1 내지 제3 활성 패턴들을 가로지르는 게이트 전극;
    상기 게이트 전극의 측벽들 상의 게이트 스페이서;
    상기 게이트 전극의 일측의 상기 제1 내지 제3 활성 패턴들 상에 각각 배치되는 제1 내지 제3 소스/드레인 영역들; 및
    상기 제1 및 제2 활성 패턴들 사이의 상기 기판 상에 배치되어 상기 게이트 스페이서의 하부에 연결되는 스페이서 보호 패턴을 포함하되,
    상기 스페이서 보호 패턴은 상기 게이트 스페이서와 동일한 물질을 포함하는 반도체 소자.
    Wherein the first to third active patterns protruding from the substrate, the first and second active patterns are spaced apart from each other by a first distance, and the third active pattern is a second active pattern extending from the second active pattern to a second Spaced apart by distance;
    A gate electrode crossing the first to third active patterns;
    A gate spacer on sidewalls of the gate electrode;
    First to third source / drain regions disposed on the first to third active patterns on one side of the gate electrode, respectively; And
    And a spacer protection pattern disposed on the substrate between the first and second active patterns and connected to a lower portion of the gate spacer,
    Wherein the spacer protection pattern comprises the same material as the gate spacer.
  10. 제 9 항에 있어서,
    상기 제1 내지 제3 활성 패턴들의 각각은:
    상기 게이트 전극 아래의 제1 영역; 및
    상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 영역의 상면보다 낮은 높이의 상면을 갖는 제2 영역을 포함하되,
    상기 제1 내지 제3 소스/드레인 영역들의 각각은 상기 제2 영역 상에 배치되는 반도체 소자.
    10. The method of claim 9,
    Wherein each of the first through third active patterns comprises:
    A first region below the gate electrode; And
    And a second region located at one side of the gate electrode and having a top surface lower in height than the top surface of the first region,
    And each of the first to third source / drain regions is disposed on the second region.
  11. 제 10 항에 있어서,
    상기 스페이서 보호 패턴은 상기 제1 및 제2 소스/드레인 영역들의 마주하는 일 측벽들과 접하는 반도체 소자.
    11. The method of claim 10,
    Wherein the spacer protection pattern is in contact with opposing sidewalls of the first and second source / drain regions.
  12. 제 11 항에 있어서,
    상기 소스/드레인 영역들의 상기 일 측벽들에 대향하는 상기 소스/드레인 영역들의 타 측벽들 중 적어도 하나의 하부와 접하는 잔류 스페이서를 더 포함하되,
    상기 잔류 스페이서는 상기 게이트 스페이서와 동일한 물질을 포함하는 반도체 소자.
    12. The method of claim 11,
    Further comprising a remaining spacer in contact with a lower portion of at least one of the other sidewalls of the source / drain regions opposite to the one sidewalls of the source / drain regions,
    Wherein the remaining spacers comprise the same material as the gate spacers.
  13. 제 10 항에 있어서,
    상기 기판 상에 배치되고, 상기 제1 내지 제3 활성 패턴들 각각의 상기 제1 영역의 상부를 노출하는 소자 분리 패턴을 더 포함하고,
    상기 소자 분리 패턴은:
    상기 게이트 전극 아래의 제3 영역;
    상기 게이트 전극의 상기 일측에 위치하고, 상기 제1 및 제2 활성 패턴들 사이에 개재되는 제4 영역; 및
    상기 게이트 전극의 상기 일측에 위치하고, 상기 제2 및 제3 활성 패턴들 사이에 개재되는 제5 영역을 포함하고,
    상기 제4 영역은 제1 바닥면을 갖는 제1 리세스 영역을 포함하고,
    상기 제5 영역은 제2 바닥면을 갖는 제2 리세스 영역을 포함하되,
    상기 스페이서 보호 패턴은 상기 제4 영역 상에 배치되어 상기 제1 바닥면과 접하는 반도체 소자.
    11. The method of claim 10,
    Further comprising a device isolation pattern disposed on the substrate and exposing an upper portion of the first region of each of the first through third active patterns,
    Wherein the device isolation pattern comprises:
    A third region below the gate electrode;
    A fourth region located on one side of the gate electrode and interposed between the first and second active patterns; And
    And a fifth region located on one side of the gate electrode and interposed between the second and third active patterns,
    The fourth region includes a first recessed region having a first bottom surface,
    The fifth region including a second recess region having a second bottom surface,
    And the spacer protection pattern is disposed on the fourth region and is in contact with the first bottom surface.
  14. 제 13 항에 있어서,
    상기 제1 바닥면은 상기 제3 영역의 상면보다 낮고 상기 제2 바닥면보다 높은 반도체 소자.
    14. The method of claim 13,
    Wherein the first bottom surface is lower than the upper surface of the third region and higher than the second bottom surface.
  15. 제 13 항에 있어서,
    상기 게이트 전극은:
    상기 제1 영역의 상면 상의 제1 부분;
    상기 제3 영역의 상면 상의 제2 부분을 포함하되,
    상기 제2 부분은 하향 경사진 측벽을 갖는 돌출부를 포함하는 반도체 소자.
    14. The method of claim 13,
    Wherein the gate electrode comprises:
    A first portion on an upper surface of the first region;
    And a second portion on an upper surface of the third region,
    And the second portion includes a protrusion having a downwardly sloping side wall.
  16. 제 15 항에 있어서,
    상기 제1 바닥면 상의 상기 스페이서 보호 패턴의 제1 두께는, 상기 돌출부보다 높은 레벨에 위치하는 상기 게이트 스페이서의 상부의 제2 두께와 실질적으로 동일하거나 그 보다 작은 반도체 소자.
    16. The method of claim 15,
    Wherein a first thickness of the spacer protective pattern on the first bottom surface is substantially equal to or less than a second thickness of an upper portion of the gate spacer located at a level higher than the protrusion.
  17. 제 9 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들은 제1 도전형을 갖고,
    상기 제3 소스/드레인 영역들은 상기 제1 도전형과 다른 제2 도전형을 갖는 반도체 소자.
    10. The method of claim 9,
    The first and second source / drain regions having a first conductivity type,
    And the third source / drain regions have a second conductivity type different from the first conductivity type.
  18. 제 9 항에 있어서,
    상기 게이트 전극은 제1 게이트 전극이고,
    상기 게이트 스페이서는 제1 게이트 스페이서이되,
    상기 스페이서 보호 패턴을 사이에 두고 상기 제1 게이트 전극의 상기 일측에 배치되는 제2 게이트 전극; 및
    상기 제2 게이트 전극의 측벽들 상의 제2 게이트 스페이서를 더 포함하고,
    상기 제2 게이트 스페이서의 하부는 상기 스페이서 보호 패턴에 연결되는 반도체 소자.
    10. The method of claim 9,
    The gate electrode is a first gate electrode,
    Wherein the gate spacer is a first gate spacer,
    A second gate electrode disposed on one side of the first gate electrode with the spacer protective pattern therebetween; And
    And a second gate spacer on sidewalls of the second gate electrode,
    And a lower portion of the second gate spacer is connected to the spacer protection pattern.
  19. 제 18 항에 있어서,
    일 단면의 관점에서, 상기 제1 게이트 스페이서, 상기 스페이서 보호 패턴 및 상기 제2 게이트 스페이서는 'U'자 형상을 이루는 반도체 소자.
    19. The method of claim 18,
    In view of the one end face, the first gate spacer, the spacer protection pattern, and the second gate spacer form a "U" shape.
  20. 제 18 항에 있어서,
    상기 제2 게이트 전극으로부터 상기 제2 게이트 전극의 길이 방향으로 제3 거리만큼 이격되는 제3 게이트 전극; 및
    상기 제3 게이트 전극의 측벽들 상의 제3 게이트 스페이서를 더 포함하되,
    상기 제2 및 제3 게이트 전극들의 서로 마주하는 측벽들 상의 상기 제2 및 제3 게이트 스페이서들의 일부분들은 상기 제2 및 제3 게이트 전극들 사이의 상기 기판 상으로 연장되어 서로 연결되는 반도체 소자.
    19. The method of claim 18,
    A third gate electrode spaced a third distance in the longitudinal direction of the second gate electrode from the second gate electrode; And
    And a third gate spacer on sidewalls of the third gate electrode,
    Wherein portions of the second and third gate spacers on opposing sidewalls of the second and third gate electrodes extend on the substrate between the second and third gate electrodes and are connected to each other.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160137851A (ko) * 2015-05-22 2016-12-01 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US9911804B1 (en) * 2016-08-22 2018-03-06 International Business Machines Corporation Vertical fin field effect transistor with air gap spacers
US9812363B1 (en) * 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
KR20180086847A (ko) * 2017-01-24 2018-08-01 삼성전자주식회사 반도체 장치
US10868130B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10868174B1 (en) * 2019-06-14 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Devices with strained isolation features

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0167596B1 (ko) 1994-12-27 1999-03-30 구자홍 Brush wear inspection device for cleaning device and inspection method
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8629704B2 (en) 2009-04-13 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifters, integrated circuits, systems, and methods for operating the level shifters
DE102009039522B4 (de) * 2009-08-31 2015-08-13 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Herstellung eines Halbleiterbauelements mit vergrabener Ätzstoppschicht in Grabenisolationsstrukturen für eine bessere Oberflächenebenheit in dicht gepackten Halbleiterbauelementen
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8445345B2 (en) * 2011-09-08 2013-05-21 International Business Machines Corporation CMOS structure having multiple threshold voltage devices
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8815742B2 (en) 2012-12-12 2014-08-26 Globalfoundries Inc. Methods of forming bulk FinFET semiconductor devices by performing a liner recessing process to define fin heights and FinFET devices with such a recessed liner
US20140167162A1 (en) 2012-12-13 2014-06-19 International Business Machines Corporation Finfet with merge-free fins
KR102050779B1 (ko) 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9129986B2 (en) 2013-06-28 2015-09-08 Globalfoundries Inc. Spacer chamfering for a replacement metal gate device
US9472554B2 (en) 2013-07-31 2016-10-18 GlobalFoundries, Inc. Integrated circuits having FinFET semiconductor devices and methods of fabricating the same to resist sub-fin current leakage
US9076681B2 (en) * 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9437497B2 (en) 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

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