KR20140130924A - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 이의 제조 방법을 제공한다. 이 장치 및 방법에서는 셀 게이트 전극 뿐만 아니라 주변 게이트 전극도 기판 내에 함몰된다. 이로써, 셀 어레이 영역과 주변 회로 영역의 단차를 없앨 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 단차가 해소된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정을 단순화시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 셀 어레이 영역과 주변회로 영역을 포함하는 기판; 상기 셀 어레이 영역의 상기 기판 내에 함몰되는 셀 게이트 전극; 상기 주변회로 영역의 상기 기판 내에 함몰되는 제 1 주변 게이트 전극; 및 상기 주변 게이트 전극의 양측의 상기 기판에 배치되는 제 1 주변 소오스/드레인 영역들을 포함한다.
상기 제 1 주변 게이트 전극의 하부면은 요철 구조를 가질 수 있다.
일 예에 있어서, 상기 제 1 주변 게이트 전극은 일 방향으로 연장되는 라인 형태를 가지며, 상기 반도체 장치는 상기 제 1 주변 게이트 전극 아래에 배치되는 적어도 하나의 활성 핀을 더 포함하며, 상기 제 1 주변 게이트 전극은 상기 활성 핀의 측면과 상부면을 덮을 수 있다.
상기 반도체 장치는, 상기 제 1 주변 게이트 전극 아래에 배치되며 상기 활성 핀과 접하되, 상기 활성 핀의 상부면 보다 낮은 상부면을 가지는 소자분리막을 더 포함할 수 있으며, 이때 상기 제 1 주변 소오스/드레인 영역의 하부면은 상기 소자분리막의 상부면과 상기 활성 핀의 상부면 사이의 중간 높이에 위치할 수 있다.
상기 제 1 주변 게이트 전극의 폭은 상기 셀 게이트 전극의 폭 보다 넓을 수 있다.
상기 제 1 주변 게이트 전극의 하부면의 높이는 상기 셀 게이트 전극의 하부면의 높이와 다를 수 있다.
상기 제 1 주변 게이트 전극의 상부면은 상기 기판의 상부면 보다 낮을 수 있다.
상기 셀 게이트 전극과 상기 제 1 주변 게이트 전극은 적어도 한 층의 금속 함유막을 포함할 수 있다.
상기 셀 게이트 전극의 상부면의 높이는 상기 제 1 주변 게이트 전극의 상부면의 높이와 다를 수 있다.
상기 제 1 주변 게이트 전극의 하부면의 높이는 상기 셀 게이트 전극의 하부면의 높이보다 높을 수 있다.
상기 제 1 주변 게이트 전극은 상기 셀 게이트 전극과 다른 물질을 포함할 수 있다.
일 예에 있어서, 상기 반도체 장치는, 상기 제 1 주변 게이트 전극과 이격되며 상기 기판 내에 배치되는 제 2 주변 게이트 전극을 더 포함할 수 있으며, 상기 제 1 주변 게이트 전극의 하부면은 상기 셀 게이트 전극 및 상기 제 2 주변 게이트 전극의 하부면들 보다 높을 수 있다. 이때, 상기 제 2 주변 게이트 전극에 인가되는 전압은 상기 제 1 주변 게이트 전극에 인가되는 전압보다 높을 수 있다.
다른 예에 있어서, 상기 반도체 장치는, 상기 제 1 주변 게이트 전극과 이격되며 상기 기판 내에 배치되는 제 2 주변 게이트 전극을 더 포함할 수 있으며, 상기 제 1 주변 게이트 전극은 상기 제 2 주변 게이트 전극과 다른 일함수를 가질 수 있다. 이때, 상기 제 1 주변 게이트 전극은 란탄산화막을 포함하며, 상기 제 2 주변 게이트 전극은 알루미늄산화막을 포함할 수 있다.
상기 반도체 장치는 디램일 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은, 셀 어레이 영역과 주변 회로 영역을 포함하는 기판을 준비하는 단계; 상기 셀 어레이 영역에서 상기 기판에 제 1 트렌치를 형성하는 단계; 상기 주변 회로 영역에서 상기 기판에 제 2 트렌치를 형성하는 단계; 상기 제 1 및 제 2 트렌치 안에 각각 셀 게이트 전극과 주변 게이트 전극을 형성하는 단계; 및 상기 제 2 트렌치의 양측의 상기 기판에 주변 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 제 1 트렌치와 상기 제 2 트렌치는 서로 다른 단계에 형성될 수 있다.
상기 제 1 트렌치와 상기 제 2 트렌치는 서로 다른 깊이로 형성될 수 있다.
상기 방법은, 상기 기판에 소자분리막을 형성하여 활성 영역을 정의하는 단계를 더 포함할 수 있으며, 상기 제 1 트렌치와 상기 제 2 트렌치를 형성하는 단계들은 각각 상기 기판과 상기 소자분리막을 식각할 수 있다. 이때, 상기 제 1 및 제 2 트렌치 바닥에서 상기 소자분리막의 상부면의 높이는 상기 기판의 상부면의 높이 보다 낮게 형성될 수 있다.
본 발명의 일 예에 따른 반도체 장치는 셀 게이트 전극 뿐만 아니라 주변 게이트 전극도 기판 내에 함몰되므로, 셀 어레이 영역과 주변 회로 영역의 단차를 없앨 수 있다. 이로써 최종 형성된 반도체 장치의 두께를 줄일 수 있어, 스택 다운(stack down) 효과를 낼 수 있다. 또한 두 영역들 간의 단차가 해소되므로, 후속 배선 공정이 보다 간단하고 용이해질 수 있다.
본 발명의 다른 예에 따른 반도체 장치에서 주변 게이트 전극이 핀 펫(fin-FET) 소자의 전극 구조를 가지므로 단채널 효과를 개선할 수 있다.
본 발명의 또 다른 예에 따른 반도체 장치에서 주변 회로 영역들의 트랜지스터들을 셀 트랜지스터들과 다르게 형성하여, 고전압/저전압 트랜지스터나 CMOS 회로등을 용이하게 형성할 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도이다.
도 2a는 도 1을 각각 A-A'선 및 B-B'선으로 자른 단면도이다.
도 2b는 도 1을 각각 C-C'선 및 D-D'선으로 자른 단면도이다.
도 2c는 도 2a를 D-D'선 및 E-E'선으로 자른 단면들을 가지는 반도체 장치의 사시도이다.
도 2d는 도 2b의 단면을 가지는 반도체 장치의 사시도이다.
도 3a 내지 도 6a는 도 2a의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3b 내지 도 6b는 도 2b의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c, 5c및 6c는 도 2c 사시도를 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 평면도를 나타낸다.
도 8a 내지 8c는 본 발명의 실시예 2에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 9a 내지 9c는 본 발명의 실시예 3에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 10은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 11은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 2a는 도 1을 각각 A-A'선 및 B-B'선으로 자른 단면도이다.
도 2b는 도 1을 각각 C-C'선 및 D-D'선으로 자른 단면도이다.
도 2c는 도 2a를 D-D'선 및 E-E'선으로 자른 단면들을 가지는 반도체 장치의 사시도이다.
도 2d는 도 2b의 단면을 가지는 반도체 장치의 사시도이다.
도 3a 내지 도 6a는 도 2a의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3b 내지 도 6b는 도 2b의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c, 5c및 6c는 도 2c 사시도를 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 평면도를 나타낸다.
도 8a 내지 8c는 본 발명의 실시예 2에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 9a 내지 9c는 본 발명의 실시예 3에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 10은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 11은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 평면도이다. 도 2a는 도 1을 각각 A-A'선 및 B-B'선으로 자른 단면도이다. 도 2b는 도 1을 각각 C-C'선 및 D-D'선으로 자른 단면도이다. 도 2c는 도 2a를 D-D'선 및 E-E'선으로 자른 단면들을 가지는 반도체 장치의 사시도이다. 도 2d는 도 2b의 단면을 가지는 반도체 장치의 사시도이다.
도 1 및 2a를 참조하면, 셀 어레이 영역(CAR)과 주변회로 영역(PCR)을 포함하는 기판(1)에 소자분리막들(3a, 3b, 3c)이 배치되어 각각 셀 활성 영역(AR1)과 주변 활성 영역(AR2)이 정의된다. 상기 소자분리막들(3a, 3b, 3c)은 셀 소자분리막들(3a, 3b)과 주변 소자분리막(3c)을 포함한다. 상기 셀 소자분리막들(3a, 3b)은 이웃하는 셀 활성 영역들(AR1)의 측면들 사이에 위치하는 제 1 셀 소자분리막(3a)과, 이웃하는 활성 영역(AR)들의 단부들 사이에 위치하는 제 2 셀 소자분리막(3b)을 포함한다.
상기 셀 어레이 영역(CAR)에서 상기 셀 활성 영역(AR1)은 평면적으로 제 1 방향(X1)으로 길쭉한 바(Bar) 형태를 가질 수 있으며, 복수개로 서로 평행하게 배치될 수 있다. 하나의 셀 활성 영역(AR1)의 중심은 다른 하나의 셀 활성 영역(AR1)의 단부와 인접하게 배치될 수 있다. 상기 셀 어레이 영역(CAR)에서 셀 소자분리막들(3a, 3b)과 상기 기판(1)을 가로질러 제 2 방향(X2)으로 연장되는 복수개의 라인 형태의 제 1 트렌치들(T1)이 배치된다. 상기 제 1 트렌치들(T1) 안에 각각 셀 게이트 전극(또는 워드라인, 11a)이 배치된다. 상기 셀 게이트 전극(11a)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 셀 게이트 전극(11a)과 상기 기판(1) 사이에는 셀 게이트 절연막(9a)이 개재된다.
상기 제 1 트렌치(T1) 바닥에서 기판(1)은 셀 소자분리막들(3a, 3b)의 상부면 보다 돌출된 셀 활성핀(1a)을 가진다. 상기 셀 게이트 전극(11a)은 상기 셀 활성핀(1a)의 상부면과 측면을 덮을 수 있다. 상기 제 1 트렌치(T1) 바닥에서 상기 셀 소자분리막들(3a, 3b)의 하부면의 깊이는 위치에 따라 다를 수 있다. 즉, 이웃하는 셀 활성 영역(AR1)들의 단부들 사이에 위치하는 제 2 소자분리막(3b)의 하부면이, 이웃하는 셀 활성 영역들(AR1)의 측면들 사이에 위치하는 제 1 소자분리막(3a)의 하부면 보다 깊을 수 있다. 상기 셀 게이트 전극(11a)의 양측에서 상기 기판(1)의 표면에 인접하도록 셀 소오스/드레인 영역들(15a1, 15a2)이 배치된다. 상기 셀 게이트 전극(11a)의 상부면은 셀 캐핑막 패턴(13a)으로 덮인다. 상기 셀 캐핑막 패턴(13a)의 상부면은 상기 기판(1)의 상부면과 공면을 이룰 수 있다. 상기 셀 활성핀(1a) 상의 상기 셀 게이트 전극(11a)의 하부면은 제 1 높이(H1)를 가질 수 있다. 상기 셀 소오스/드레인 영역들(15a1, 15a2)의 하부면은 제 2 높이(H2)를 가질 수 있다. 상기 제 2 높이(H2)는 상기 제 1 높이(H1) 보다 높을 수 있다. 상기 셀 게이트 전극(11a)은 제 1 폭(W1)을 가질 수 있다.
상기 반도체 장치는 예를 들면 디램 장치일 수 있다. 도시하지는 않았지만, 제 1 셀 소오스/드레인 영역(15a1)에는 스토리지 노드 콘택과 캐패시터가 전기적으로 연결될 수 있고, 제 2 셀 소오스/드레인 영역(15a2)에는 비트라인이 전기적으로 연결될 수 있다.
도 1, 2b, 2c 및 2d를 참조하면, 주변회로 영역(PCR)에서 주변 활성 영역(AR2)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)으로 길쭉한 바(bar) 형태를 가질 수 있다. 이 영역(PCR)에서 주변 소자분리막(3c)과 상기 주변 활성 영역(AR2)을 가로지르는 제 2 트렌치(T2)가 배치된다. 상기 제 2 트렌치(T2) 내에는 주변 게이트 전극(11b)이 배치된다. 상기 주변 게이트 전극(11b)의 상부면은 상기 기판(1)의 상부면 보다 낮게 배치될 수 있다. 상기 주변 게이트 전극(11b)의 상부면은 주변 캐핑막 패턴(13b)으로 덮인다. 상기 주변 게이트 전극(11b)과 상기 기판(1) 사이에는 주변 게이트 절연막(9b)이 개재된다.
상기 제 2 트렌치(T2) 바닥에서 기판(1)은 주변 소자분리막(3c)의 상부면 보다 돌출된 주변 활성핀(1b)을 가진다. 상기 주변 게이트 전극(11b)은 상기 주변 활성핀(1b)의 상부면과 측면을 덮을 수 있다. 상기 주변 게이트 패턴(11b)의 양측에서 상기 기판(1)의 표면에 인접하도록 주변 소오스/드레인 영역들(15b1, 15b2)이 배치된다. 상기 주변 활성핀(1b) 상에서 상기 주변 게이트 전극(11b)의 하부면은 제 3 높이(H3)를 가질 수 있다. 상기 제 3 높이(H3)는 상기 제 1 높이(H1)과 같거나 다를 수 있다. 상기 주변 소오스/드레인 영역들(15b1, 15b2)의 하부면은 제 4 높이(H4)를 가질 수 있다. 상기 제 4 높이(H4)는 상기 제 3 높이(H3) 보다 낮을 수 있다. 상기 주변 활성핀(1b)의 상부면은 제 5 높이(H5)를 가질 수 있다. 상기 제 2 트렌치(T2)의 바닥에서 상기 주변 소자분리막(3c)의 상부면은 제 6 높이(H6)를 가질 수 있다. 상기 제 4 높이(H4)는 상기 제 5 높이(H5)와 상기 제 6 높이(H6) 사이의 약 중간에 해당할 수 있다. 상기 주변 게이트 전극(11b)은 제 2 폭(W2)을 가질 수 있다. 상기 제 2 폭(W2)은 상기 제 1 폭(W1)과 같거나 다를 수 있지만, 대체적으로 상기 제 1 폭(W1) 보다는 클 수 있다.
상기 셀 게이트 전극(11a)의 상부면의 높이는 상기 주변 게이트 전극(11b)의 상부면의 높이와 다를 수 있다. 또한 도 1 및 2b 내지 2d에서 주변 게이트 전극(11b)이 두개의 주변 활성 영역들(AR2)을 가로지르도록(또는 두개의 주변 활성 핀들(1b)을 덮도록) 형성되나, 하나의 주변 활성 영역(AR2) 만을 가로지르도록(또는 하나의 주변 활성핀(1b) 만을 덮도록) 형성될 수도 있다. 상기 게이트 전극들(11a, 11b)은 적어도 한층의 금속 함유막을 포함할 수 있다.
본 실시예 1에 따른 반도체 장치는 셀 게이트 전극(11a) 뿐만 아니라 주변 게이트 전극(11b)도 기판 내에 배치되므로, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)의 단차를 없앨 수 있다. 이로써 최종 형성된 반도체 장치의 두께를 줄일 수 있어, 스택 다운(stack down) 효과를 낼 수 있다. 또한 두 영역들 간의 단차가 해소되므로, 후속 배선 공정이 보다 간단하고 용이해질 수 있다.
또한 상기 주변 게이트 전극(11b)이 핀 펫(fin-FET) 소자의 전극 구조를 가지므로 단채널 효과를 개선할 수 있다.
도 3a 내지 도 6a는 도 2a의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 3b 내지 도 6b는 도 2b의 단면들을 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 3c, 5c및 6c는 도 2c 사시도를 가지는 반도체 장치를 제조하는 과정을 순차적으로 나타내는 사시도들이다.
도 1 및 도 3a 내지 3c를 참조하면, 셀 어레이 영역(CAR)과 주변 회로 영역(PCR)을 가지는 기판(1)에 소자분리막들(3a, 3b, 3c)을 형성하여 활성 영역들(AR1, AR2)을 정의한다. 이때 상기 소자분리막들(3a, 3b, 3c)은 상기 셀 어레이 영역(CAR)과 상기 주변회로 영역(PCR)에서 각각 다른 단계에서 만들어지거나 또는 동시에 만들어질 수도 있다. 상기 셀 어레이 영역(CAR)에서 셀 소자분리막들(3a, 3b)은 위치에 따라 서로 다른 깊이를 가지도록 형성될 수 있다.
도 1, 4a 및 4b를 참조하면, 상기 기판(1) 상에 제 1 마스크 패턴(5)을 형성한다. 상기 제 1 마스크 패턴(5)은 상기 기판(1)과 상기 소자분리막들(3a, 3b, 3c) 모두에 대해 식각 선택비를 가질 수 있는 물질로 형성될 수 있다. 상기 제 1 마스크 패턴(5)은 상기 주변 회로 영역(PCR)을 덮고 상기 셀 어레이 영역(CAR)에서 셀 게이트 전극(11a)이 배치될 영역을 노출시키는 복수개의 라인 형태로 형성될 수 있다. 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 상기 셀 소자분리막들(3a, 3b)과 상기 기판(1)을 식각하여 제 1 트렌치(T1)를 형성한다. 이때 상기 기판(1)과 상기 셀 소자분리막들(3a, 3b)에 대한 식각률을 다르게 조절하여 상기 셀 소자분리막들(3a, 3b)이 상기 기판(1) 보다 많이 식각되도록 한다. 또는 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 노출된 상기 셀 소자분리막들(3a, 3b)을 먼저 제 1 깊이로 식각한 후에 상기 기판(1)을 상기 제 1 깊이보다는 얕은 제 2 깊이로 식각할 수도 있다. 이로써 상기 제 1 트렌치(T1)의 바닥에서 복수개의 셀 활성핀들(1a)이 형성될 수 있다.
도 1 및 5a 내지 5c를 참조하면, 상기 제 1 마스크 패턴(5)을 제거하여 상기 소자분리막들(3a, 3b, 3c)과 상기 기판(1)을 모두 노출시킨다. 상기 기판(1) 상에 제 2 마스크 패턴(7)을 형성한다. 상기 제 2 마스크 패턴(7)은 상기 제 1 마스크 패턴(5)처럼 상기 소자분리막들(3a, 3b, 3c)과 상기 기판(1) 모두에 대하여 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 2 마스크 패턴(7)은 상기 셀 어레이 영역(CAR)을 덮되 상기 주변 회로 영역(PCR)에서 주변 게이트 전극(11b)이 배치될 영역을 노출시킬 수 있다. 상기 제 2 마스크 패턴(7)을 식각 마스크로 이용하여 상기 주변 소자분리막(3c)과 상기 기판(1)을 식각하여 제 2 트렌치(T2)를 형성한다. 이때 상기 기판(1)과 상기 주변 소자분리막(3c)에 대한 식각률을 다르게 조절하여 상기 주변 소자분리막(3c)이 상기 기판(1) 보다 많이 식각되도록 한다. 또는 상기 제 1 마스크 패턴(5)을 식각 마스크로 이용하여 노출된 상기 주변 소자분리막(3c)을 먼저 제 3 깊이로 식각한 후에 상기 기판(1)을 상기 제 3 깊이보다는 얕은 제 4 깊이로 식각할 수도 있다. 이로써 상기 제 2 트렌치(T2)의 바닥에서 복수개의 주변 활성핀들(1b)이 형성될 수 있다.
상기 제 1 트렌치(T1)와 상기 제 2 트렌치(T2)를 서로 다른 마스크 패턴들(5, 7)을 사용하여 형성하므로 이들의 깊이도 다르게 형성될 수 있다. 만약 상기 제 1 트렌치(T1)와 상기 제 2 트렌치(T2)가 하나의 마스크 패턴을 이용하여 동시에 형성된다면 이들의 깊이도 같게 형성될 수도 있다.
도 1, 6a 내지 6c를 참조하면, 상기 제 2 마스크 패턴(7)을 제거한다. 그리고 노출된 상기 기판(1)의 전면 상에 콘포말하게 게이트 절연막을 형성한다. 그리고 게이트 절연막 상에 도전막을 적층하여 상기 제 1 트렌치(T1)와 제 2 트렌치(T2)를 채운다. 그리고 에치백 공정을 진행하여 상기 도전막과 상기 게이트 절연막을 일부 제거하여 상기 제 1 트렌치(T1) 안에 셀 게이트 절연막(9a)과 셀 게이트 전극(11a)을 형성하고 상기 제 2 트렌치(T2) 안에 주변 게이트 절연막(9b)과 주변 게이트 전극(11b)을 형성한다. 이때 상기 제 1 및 제 2 트렌치들(T1, T2) 상부 측벽들이 노출될 수 있다.
다른 예에서 상기 에치백 공정이 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)에서 각각 별도로 진행될 수도 있다. 이때 상기 셀 게이트 전극(11a)과 상기 주변 게이트 전극(11b)의 상부면의 높이가 서로 다르게 형성될 수도 있다.
후속으로 도 2a 내지 2d를 참조하여 상기 기판(1)의 전면 상에 캐핑막을 형성하여 상기 제 1 및 제 2 트렌치들(T1, T2)을 채우고 식각 공정을 진행하여 상기 기판(1)과 상기 소자분리막들(3a, 3b, 3c)의 상부면들을 노출시키는 동시에 상기 셀 게이트 전극(11a)과 상기 주변 게이트 전극(11b) 상에 각각 셀 캐핑막(13a)과 주변 캐핑막(13b)을 형성한다. 본 명세서의 도면에서 상기 캐핑막들(13a, 13b)의 상부면들이 상기 기판(1)의 상부면과 공면을 이루도록 도시되나, 상기 캐핑막들(13a, 13b)의 상부면들이 상기 기판(1)의 상부면 보다 돌출되도록 형성될 수도 있다.
이와 같은 방법으로 도 1 및 2a 내지 2d의 반도체 장치를 제조할 수 있다. 후속으로 상기 셀 어레이 영역(CAR)과 상기 주변 회로 영역(PCR)에 배선을 형성할 수 있다. 이때 이들 영역들(CAR, PCR) 사이에 단차가 없으므로 마스크 오정렬 발생 위험이 현저히 줄어들 수 있고 공정을 진행하기가 훨씬 수월해진다. 또한 최종적으로 형성된 반도체 장치의 두께를 줄일 수 있어 고집적화에 보다 유리하다.
<실시예 2>
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 평면도를 나타낸다. 도 8a 내지 8c는 본 발명의 실시예 2에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 7 및 8a를 참조하면, 셀 어레이 영역(CAR)에서 단위 셀 트랜지스터(CTR)은 도 2a를 참조하여 설명한 것과 동일/유사한 셀 게이트 전극(11a), 셀 게이트 절연막(9a) 및 셀 소오스/드레인 영역들(15a1, 15a2)을 포함할 수 있다. 상기 셀 게이트 전극(11a) 상에는 셀 캐핑막(13a)이 배치된다.
도 7, 8a 및 8b를 참조하면, 주변 회로 영역(PCR)에는 서로 이격된 제 1 주변 트랜지스터(TR1)와 제 2 주변 트랜지스터(TR2)가 배치될 수 있다. 상기 제 1 주변 트랜지스터(TR1)는 도 2b를 참조하여 설명한 바와 동일/유사한 제 1 주변 게이트 전극(11b)와 이의 양측의 상기 기판(1)의 표면에 인접한 제 1 주변 소오스/드레인 영역들(15b1, 15b2)을 포함할 수 있다. 상기 제 1 주변 게이트 전극(11b)은 상기 기판(1)에 배치되는 제 2 트렌치(T2) 안에 배치될 수 있다. 상기 제 1 주변 게이트 전극(11b) 상에는 제 1 주변 캐핑막(13b)이 배치된다. 상기 제 1 주변 트랜지스터(TR1)는 예를 들면 저전압에서 동작하는 저전압 트랜지스터일 수 있다.
상기 제 2 주변 트랜지스터(TR2)는 상기 기판(1) 내에 배치되는 제 2 주변 게이트 전극(11c)와 이의 양측의 상기 기판(1)의 표면에 인접한 제 2 주변 소오스/드레인 영역들(15c1, 15c2)을 포함할 수 있다. 상기 제 2 주변 게이트 전극(11c)은 상기 기판(1)에 배치되는 제 3 트렌치(T3) 안에 배치될 수 있다. 상기 제 3 트렌치(T3)도 실시예 1에서 설명한 제 2 트렌치(T2)와 유사할 수 있다. 상기 기판(1)과 상기 제 2 주변 게이트 전극(11c) 사이에는 제 2 주변 게이트 절연막(9c)이 개재된다. 상기 제 2 주변 게이트 전극(11c) 상에는 제 2 주변 캐핑막(13c)이 배치된다. 상기 제 2 주변 트랜지스터(TR2)는 고전압에서 동작하는 고전압 트랜지스터일 수 있다.
상기 주변 게이트 전극들(11b, 11c)의 폭들(W2, W3)은 상기 셀 게이트 전극(11a)의 폭(W1) 보다 넓을 수 있다.
바람직하게는 셀 트랜지스터(CTR)에서는 GIDL(Gate-induced drain leakge) 현상에 의한 누설전류를 방지하기 위하여 제 1 셀 소오스/드레인 영역(15a1)이 상기 셀 게이트 전극(11a)과 수평으로 중첩되는 부분이 작아져야 한다. 이를 위해 상기 셀 게이트 전극(11a)의 하부면의 제 1 높이(H1)는 낮아질 수 있다.
한편, 저전압에서 동작되는 상기 제 1 주변 트랜지스터(TR1)에서는 기생 저항(Parastic resistance)를 낮추기 위하여 상기 제 1 주변 소오스/드레인 영역들(15b1, 15b2)이 상기 제 1 주변 게이트 전극(11b)와 수평으로 접하는 부분들이 많아져야 한다. 이를 위해 상기 제 1 주변 게이트 전극(11b)의 하부면의 제 3 높이(H3)는 높아질 수 있다. 예를 들면 상기 제 3 높이(H3)는 상기 제 1 높이(H1) 보다 높을 수 있다.
한편, 고전압에서 동작되는 제 2 주변 트랜지스터(TR2)에서는 단채널 문제를 극복하기 위하여 제 2 주변 게이트 전극(11c)의 하부면의 제 7 높이(H7)는 상기 제 3 높이(H3) 보다 낮을 수 있다.
상기 캐핑막들(13a, 13b, 13c)의 두께들은 서로 같거나 다를 수 있다. 예를 들면, 상기 셀 캐핑막(13a)은 상기 제 1 주변 캐핑막(13b) 보다 두꺼울 수 있다.
이와 같이 본 발명의 개념은 주변회로 영역의 고전압 트랜지스터와 저전압 트랜지스터에 적용할 수 있다.
그 외의 구성 및 제조 방법은 실시예 1에서 설명한 것과 동일/유사할 수 있다.
<실시예 3>
도 9a 내지 9c는 본 발명의 실시예 3에 따라 도 7을 각각 A-A'선, C-C'선 및 F-F'선으로 자른 단면도들이다.
도 1 및 9a 내지 9c를 참조하면, 본 발명의 실시예 3에 따른 반도체 장치에서는 트랜지스터들(CTR, TR1, TR2)의 게이트 전극들(11a, 11b, 11c)이 서로 다른 일함수를 가질 수 있다. 이를 위해 상기 게이트 전극들(11a, 11b, 11c)은 각각 서로 다른 물질을 포함할 수 있다. 예를 들면, 상기 제 1 주변 트랜지스터(TR1)은 NMOS 트랜지스터일 수 있다. 상기 제 2 주변 트랜지스터(TR2)은 PMOS 트랜지스터일 수 있다.
구체적으로 셀 게이트 전극(11a)은 셀 게이트 절연막(9a)와 접하는 제 1 금속함유막(30)과 제 1 트렌치(T1)를 채우는 제 2 금속 함유막(32)을 포함할 수 있다.
제 1 주변 게이트 전극(11b)은 제 1 주변 게이트 절연막(9b)과 접하는 제 1 금속 함유막(30), 제 2 트렌치(T2)를 채우는 제 2 금속 함유막(32), 및 상기 제 1 금속 함유막(30)과 상기 제 2 금속 함유막(32) 사이에 개재되는 제 3 금속 함유막(34)을 포함할 수 있다.
제 2 주변 게이트 전극(11c)은 제 2 주변 게이트 절연막(9c)과 접하는 제 1 금속 함유막(30), 제 3 트렌치(T3)를 채우는 제 2 금속 함유막(32), 및 상기 제 1 금속 함유막(30)과 상기 제 2 금속 함유막(32) 사이에 개재되는 제 4 금속 함유막(36)을 포함할 수 있다.
상기 제 1 금속 함유막(30)은 예를 들면 티타늄질화막일 수 있다. 상기 제 2 금속함유막(32)은 예를 들면 텅스텐일 수 있다.
만약 상기 제 1 주변 트랜지스터(TR1)가 NMOS 트랜지스터라면 상기 제 1 주변 게이트 전극(11b) 하부의 상기 기판(1)에는 P형의 불순물이 도핑될 수 있다. 상기 제 1 주변 소오스/드레인 영역들(15b1, 15b2)은 모두 N형의 불순물로 도핑될 수 있다. 상기 제 1 주변 게이트 전극(11b)은 NMOS 트랜지스터의 N+ 불순물이 도핑된 폴리실리콘 정도의 일함수를 가질 수 있다. 예를 들면, 상기 제 1 주변 게이트 전극(11b)은 약 4.1 eV의 일함수를 가질 수 있다. 이를 위해 상기 제 3 금속함유막(34)은 예를 들면 란탄산화막(La2O3)을 포함할 수 있다. 이로써, 상기 제 1 주변 트랜지스터(TR1)의 문턱전압을 낮출 수 있어 낮은 전압에서 구동이 가능하다.
만약 상기 제 2 주변 트랜지스터(TR2)이 PMOS 트랜지스터라면 상기 제 2 주변 게이트 전극(11c) 하부의 상기 기판(1)에는 N형의 불순물이 도핑될 수 있다. 상기 제 2 주변 소오스/드레인 영역들(15c1, 15c2)은 모두 P형의 불순물로 도핑될 수 있다. 상기 제 2 주변 게이트 전극(11c)은 PMOS 트랜지스터의 P+ 불순물이 도핑된 폴리실리콘 정도의 일함수를 가질 수 있다. 예를 들면, 상기 제 2 주변 게이트 전극(11c)은 약 5.3 eV의 일함수를 가질 수 있다. 이를 위해 상기 제 4 금속함유막(36)은 예를 들면 알루미늄산화막(Al2O3)을 포함할 수 있다. 이로써, 상기 제 2 주변 트랜지스터(TR2)의 문턱전압을 낮출 수 있어 낮은 전압에서 구동이 가능하다.
상기 제 1 및 제 2 주변 트랜지스터들(TR1, TR2)을 이용하여 CMOS 회로 등을 구현할 수 있다.
그 외의 구성 및 제조 방법은 실시예 1에서 설명한 것과 동일/유사할 수 있다.
본 발명의 도면들에서 활성 핀들(1a, 1b)의 상부면들이 기판(1)의 상부면 보다 낮게 도시된다. 그러나 활성 핀들(1a, 1b)의 상부면들은 기판(1)의 상부면 보다 높게 형성될 수도 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level PCRocessed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 10은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 장치를 도식적으로 설명한 블록도이다.
도 10을 참조하면, 본 발명의 실시예들에 따른 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 11은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 시스템을 도식적으로 설명한 블록도이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직형 채널 트랜지스터들을 포함하는 반도체 소자들 중에서 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 기판
1a, 1b: 활성 핀
3a, 3b, 3c: 소자분리막
9a, 9b, 9c: 게이트 절연막
11a, 11b, 11c: 게이트 전극
13: 캐핑막 패턴
15a1,15a2, 15b1, 15b2, 15c1, 15c2: 소오스/드레인 영역
AR: 활성 영역
T1, T2: 트렌치
CTR, TR1, TR2: 트랜지스터
1a, 1b: 활성 핀
3a, 3b, 3c: 소자분리막
9a, 9b, 9c: 게이트 절연막
11a, 11b, 11c: 게이트 전극
13: 캐핑막 패턴
15a1,15a2, 15b1, 15b2, 15c1, 15c2: 소오스/드레인 영역
AR: 활성 영역
T1, T2: 트렌치
CTR, TR1, TR2: 트랜지스터
Claims (20)
- 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
상기 셀 어레이 영역의 상기 기판 내에 함몰되는 셀 게이트 전극;
상기 주변회로 영역의 상기 기판 내에 함몰되는 제 1 주변 게이트 전극; 및
상기 주변 게이트 전극의 양측의 상기 기판의 상부면에 인접하여 배치되는 제 1 주변 소오스/드레인 영역들을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극의 하부면은 요철 구조를 가지는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극은 일 방향으로 연장되는 라인 형태를 가지며,
상기 반도체 장치는 상기 제 1 주변 게이트 전극 아래에 배치되는 적어도 하나의 활성 핀을 더 포함하며,
상기 제 1 주변 게이트 전극은 상기 활성 핀의 측면과 상부면을 덮는 반도체 장치. - 제 3 항에 있어서,
상기 제 1 주변 게이트 전극 아래에 배치되며 상기 활성 핀과 접하되, 상기 활성 핀의 상부면 보다 낮은 상부면을 가지는 소자분리막을 더 포함하되,
상기 제 1 주변 소오스/드레인 영역의 하부면은 상기 소자분리막의 상부면과 상기 활성 핀의 상부면 사이의 중간 높이에 위치하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극의 폭은 상기 셀 게이트 전극의 폭 보다 넓은 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극의 하부면의 높이는 상기 셀 게이트 전극의 하부면의 높이와 다른 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극의 상부면은 상기 기판의 상부면 보다 낮은 반도체 장치. - 제 1 항에 있어서,
상기 셀 게이트 전극과 상기 제 1 주변 게이트 전극은 적어도 한 층의 금속 함유막을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 셀 게이트 전극의 상부면의 높이는 상기 제 1 주변 게이트 전극의 상부면의 높이와 다른 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극의 하부면의 높이는 상기 셀 게이트 전극의 하부면의 높이보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극은 상기 셀 게이트 전극과 다른 물질을 포함하는 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극과 이격되며 상기 기판 내에 배치되는 제 2 주변 게이트 전극을 더 포함하되,
상기 제 1 주변 게이트 전극의 하부면은 상기 셀 게이트 전극 및 상기 제 2 주변 게이트 전극의 하부면들 보다 높은 반도체 장치. - 제 12 항에 있어서,
상기 제 2 주변 게이트 전극에 인가되는 전압은 상기 제 1 주변 게이트 전극에 인가되는 전압보다 높은 반도체 장치. - 제 1 항에 있어서,
상기 제 1 주변 게이트 전극과 이격되며 상기 기판 내에 배치되는 제 2 주변 게이트 전극을 더 포함하되,
상기 제 1 주변 게이트 전극은 상기 제 2 주변 게이트 전극과 다른 일함수를 가지는 반도체 장치. - 제 14 항에 있어서,
상기 제 1 주변 게이트 전극은 란탄산화막을 포함하며,
상기 제 2 주변 게이트 전극은 알루미늄산화막을 포함하는 반도체 장치. - 제 14 항에 있어서,
상기 제 1 주변 게이트 전극은 NMOS 트랜지스터의 게이트 전극이고,
상기 제 2 주변 게이트 전극은 PMOS 트랜지스터의 게이트 전극이고,
상기 제 2 주변 게이트 전극은 상기 제 1 주변 게이트 전극보다 높은 일함수를 가지는 반도체 장치. - 제 1 항에 있어서,
상기 반도체 장치는 디램인 반도체 장치. - 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
상기 셀 어레이 영역의 상기 기판에 배치되어 셀 활성 영역을 정의하는 셀 소자분리막;
상기 주변회로 영역의 상기 기판에 배치되어 주변 활성 영역을 정의하는 주변 소자분리막;
상기 셀 활성 영역을 가로지르는 셀 게이트 전극; 및
상기 주변 활성 영역을 가로지르는 제 1 주변 게이트 전극을 포함하되,
상기 셀 게이트 전극과 상기 제 1 주변 게이트 전극의 하부면들은 요철구조를 가지며,
상기 셀 활성 영역은 제 1 방향으로 길쭉하며,
상기 주변 활성 영역은 상기 제 1 방향과 교차하는 제 2 방향으로 길쭉한 반도체 장치. - 제 18 항에 있어서,
상기 반도체 장치는 상기 제 1 주변 게이트 전극 아래에서 상기 주변 소자분리막의 상부면보다 돌출된 적어도 하나의 활성 핀을 더 포함하며,
상기 제 1 주변 게이트 전극은 상기 활성 핀의 측면과 상부면을 덮는 반도체 장치. - 제 19 항에 있어서,
상기 제 1 주변 게이트 전극의 양측의 상기 기판의 상부면에 인접하여 배치되는 제 1 주변 소오스/드레인 영역들을 더 포함하는 반도체 장치.
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|---|---|---|---|---|
| US9406676B2 (en) * | 2014-12-29 | 2016-08-02 | Globalfoundries Inc. | Method for forming single diffusion breaks between finFET devices and the resulting devices |
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| US10269784B2 (en) * | 2016-07-01 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit layout and method of configuring the same |
| CN107863377B (zh) | 2016-09-22 | 2019-10-25 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
| US20190027364A1 (en) * | 2017-07-21 | 2019-01-24 | Nanya Technology Corporation | Semiconductor structure and method for preparing the same |
| KR20190034822A (ko) * | 2017-09-25 | 2019-04-03 | 삼성전자주식회사 | 반도체 장치 |
| US10607999B2 (en) * | 2017-11-03 | 2020-03-31 | Varian Semiconductor Equipment Associates, Inc. | Techniques and structure for forming dynamic random access device |
| US10475693B1 (en) | 2018-06-07 | 2019-11-12 | Globalfoundries Inc. | Method for forming single diffusion breaks between finFET devices and the resulting devices |
| EP4050653B1 (en) * | 2020-12-30 | 2024-01-31 | Changxin Memory Technologies, Inc. | Method for preparing semiconductor structure, and semiconductor structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135117A (ja) * | 2004-11-08 | 2006-05-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20110094494A (ko) * | 2010-02-16 | 2011-08-24 | 삼성전자주식회사 | 리세스 채널을 포함하는 반도체 소자의 제조방법 |
Family Cites Families (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124638A (en) | 1996-10-31 | 2000-09-26 | United Microelectronics | Semiconductor device and a method of manufacturing the same |
| JP3869089B2 (ja) | 1996-11-14 | 2007-01-17 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP3967440B2 (ja) | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP3718058B2 (ja) | 1998-06-17 | 2005-11-16 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP2000307084A (ja) | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3953715B2 (ja) | 2000-07-31 | 2007-08-08 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6501117B1 (en) | 2001-11-05 | 2002-12-31 | International Business Machines Corporation | Static self-refreshing DRAM structure and operating mode |
| JP3617971B2 (ja) | 2001-12-11 | 2005-02-09 | 株式会社東芝 | 半導体記憶装置 |
| US6489646B1 (en) | 2002-01-23 | 2002-12-03 | Winbond Electronics Corporation | DRAM cells with buried trench capacitors |
| KR20050061221A (ko) | 2003-12-18 | 2005-06-22 | 삼성전자주식회사 | 리세스된 게이트들을 갖는 반도체소자 및 그 제조방법 |
| US6872640B1 (en) | 2004-03-16 | 2005-03-29 | Micron Technology, Inc. | SOI CMOS device with reduced DIBL |
| US7034408B1 (en) | 2004-12-07 | 2006-04-25 | Infineon Technologies, Ag | Memory device and method of manufacturing a memory device |
| US7445996B2 (en) | 2005-03-08 | 2008-11-04 | Micron Technology, Inc. | Low resistance peripheral contacts while maintaining DRAM array integrity |
| US7501676B2 (en) | 2005-03-25 | 2009-03-10 | Micron Technology, Inc. | High density semiconductor memory |
| JP2006310576A (ja) | 2005-04-28 | 2006-11-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100714900B1 (ko) | 2006-06-09 | 2007-05-04 | 삼성전자주식회사 | 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법 |
| US8058683B2 (en) | 2007-01-18 | 2011-11-15 | Samsung Electronics Co., Ltd. | Access device having vertical channel and related semiconductor device and a method of fabricating the access device |
| KR100949901B1 (ko) | 2007-03-26 | 2010-03-26 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| JP5223235B2 (ja) | 2007-05-14 | 2013-06-26 | 株式会社デンソー | 半導体装置 |
| KR100843715B1 (ko) | 2007-05-16 | 2008-07-04 | 삼성전자주식회사 | 반도체소자의 콘택 구조체 및 그 형성방법 |
| KR100843716B1 (ko) | 2007-05-18 | 2008-07-04 | 삼성전자주식회사 | 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자 |
| US7759714B2 (en) | 2007-06-26 | 2010-07-20 | Hitachi, Ltd. | Semiconductor device |
| DE102008047591B4 (de) | 2007-09-18 | 2019-08-14 | Samsung Electronics Co., Ltd. | Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke |
| KR101040367B1 (ko) | 2008-12-26 | 2011-06-10 | 주식회사 하이닉스반도체 | 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 |
| KR20100092241A (ko) | 2009-02-12 | 2010-08-20 | 삼성전자주식회사 | 반도체 소자의 제조방법. |
| KR101556238B1 (ko) | 2009-02-17 | 2015-10-01 | 삼성전자주식회사 | 매립형 배선라인을 갖는 반도체 소자의 제조방법 |
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| KR101039564B1 (ko) | 2009-08-10 | 2011-06-09 | (주) 트리노테크놀로지 | 트렌치 게이트 구조를 가지는 반도체 소자 |
| KR101617241B1 (ko) | 2009-11-25 | 2016-05-03 | 삼성전자주식회사 | 반도체 소자의 제조방법 |
| FR2955204B1 (fr) | 2010-01-14 | 2012-07-20 | Soitec Silicon On Insulator | Cellule memoire dram disposant d'un injecteur bipolaire vertical |
| KR101068302B1 (ko) | 2010-07-06 | 2011-09-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| TWI426597B (zh) | 2010-12-13 | 2014-02-11 | Sinopower Semiconductor Inc | 降低寄生電晶體導通之功率元件及其製作方法 |
| KR101212260B1 (ko) | 2010-12-15 | 2012-12-12 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체 장치 및 그 제조방법 |
| KR101924862B1 (ko) * | 2012-08-31 | 2018-12-05 | 에스케이하이닉스 주식회사 | 반도체 소자 및 제조 방법 |
-
2013
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- 2013-11-25 US US14/089,356 patent/US9337199B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006135117A (ja) * | 2004-11-08 | 2006-05-25 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20110094494A (ko) * | 2010-02-16 | 2011-08-24 | 삼성전자주식회사 | 리세스 채널을 포함하는 반도체 소자의 제조방법 |
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| US9337199B2 (en) | 2016-05-10 |
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