KR20100096488A - 리세스 채널 구조를 갖는 반도체 소자 - Google Patents

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Abstract

본 발명은, 불소(F)와 같은 불순물에 의한 게이트 구조물의 열화를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는 리세스 채널 구조를 갖는 반도체 소자를 제공한다. 본 발명의 리세스 채널 구조를 갖는 반도체 소자는, 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층, 트렌치의 표면에 형성된 게이트 절연층, 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층, 및 게이트 전극층의 표면에 형성되고 트렌치를 충진하는 워드 라인을 포함한다.
반도체 소자, 나노 결정 구조, 리세스 채널, 게이트, BCAT, 불소

Description

리세스 채널 구조를 갖는 반도체 소자{Semiconductor device having recess channel structure}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는, 리세스 채널 구조를 갖는 반도체 소자에 관한 것이다.
최근 기존의 RCAT(Recess Channel Array Transistor)를 이용하여 게이트 전극으로 폴리실리콘(polysilicon)이 아닌 금속을 사용하여 실리콘 기판 표면 아래로 워드 라인(word line, WL)을 매몰시킨 BCAT(Buried word line Cell Array Transistor)에 대한 연구가 진행되고 있다. 기존의 DRAM의 폴리실리콘 게이트와는 달리, BCAT의 기술에 의하여 좁은 간격의 워드 라인을 형성할 수 있고, 따라서 셀 면적의 감소가 가능하다. 그러나, 금속 게이트 형성 중에 불소(F)와 같은 불순물의 침투에 의하여 산화층이 열화되고, 이에 따라 누설 전류가 발생하는 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 불소(F)와 같은 불순물에 의한 게이트 구조물의 열화를 방지할 수 있고, 이에 따라 소자의 신뢰성을 향상시킬 수 있는, 리세스 채널 구조를 갖는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 구조를 갖는 반도체 소자는, 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층; 상기 트렌치의 표면에 형성된 게이트 절연층; 상기 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층; 및 상기 게이트 전극층의 표면에 형성되고 상기 트렌치를 충진하는 워드 라인을 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 전극층은 100
Figure 112009011451847-PAT00001
내지 1000
Figure 112009011451847-PAT00002
범위의 비저항을 가질 수 있다. 또한, 상기 게이트 전극층은 질화티타늄(TiN), 탄화티타늄(TiC), 질탄화티타늄(TiCN), 질화탄탈륨(TaN), 탄화탄탈륨(TaCN), 질탄화탄탈륨(TaCN), 질화텅스텐(WN), 탄화텅스텐(WC), 질탄화텅스텐(WCN), 티타늄/질화티타늄(Ti/TiN), 탄탈륨/질화탄탈륨(Ta/TaN), 텅스텐/질화텅스텐(W/WN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하나, 또는 이들로부터 선택된 둘 이상의 적층 조합을 포함 할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 절연층은 실리콘 산화층(SiO2)과 실리콘 질화층(SiN)의 이중 구조를 가지는 복합층일 수 있다. 또한, 상기 게이트 절연층은 표면이 질화 처리된 실리콘 산화층일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 워드 라인은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 상기 워드 라인은 실리사이드를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 워드 라인 상에 형성된 캡핑층을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 구조를 갖는 반도체 소자는, 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층; 상기 트렌치의 표면에 형성된 게이트 절연층; 상기 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층; 및 상기 게이트 전극층의 표면에 형성되고 상기 트렌치를 충진하는 매립형 워드 라인을 포함한다. 또한, 상기 매립형 워드 라인은 상기 게이트 전극층의 하부 표면에 형성되는 하부 매립형 워드 라인과 상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드 라인과 다른 재질을 갖도록 형성되는 상부 매립형 워드 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 리세스 채널 구조를 갖는 반도체 소자는, 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층; 상기 트렌치의 표면에 형성된 게이트 절연층; 상기 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층; 상기 트렌치를 충진하도록 상기 게이트 전극층의 표면에 형성되고, 상기 반도체 층의 표면에서 돌출되도록 연장된 워드 라인; 상기 워드 라인의 돌출된 영역의 상면 상에 형성된 캡핑층; 및 상기 워드 라인의 돌출된 영역의 측면 상에 형성된 스페이서;를 포함한다.
본 발명의 리세스 채널 구조를 갖는 반도체 소자는, 나노 결정구조를 가지는 티타늄 질화층을 게이트 전극층으로 형성함에 따라, 이에 따라 워드 라인을 형성하는 텅스텐 소스로부터의 불소가 게이트 내부로 침투하는 것을 방지할 수 있다. 이와 더불어 게이트 절연층을 질화 처리하거나, 또는 추가적인 질화층을 포함하도록 형성하여 상기 불소의 침투를 추가적으로 방지할 수 있다. 따라서, 반도체 소자의 신뢰성을 증가시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명 의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도 시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법에 따라 구현 가능한 게이트를 구성하는 복수의 워드 라인(150, 250, 350)의 평면 배치를 보여주는 예시적인 레이아웃이다.
도 1을 참조하면, 복수의 워드 라인(150, 250, 350)이 반도체 기판(100)의 셀 어레이(cell array) 영역에 형성되어 있는 아일랜드(island) 형상의 복수의 활성 영역(102) 및 상기 복수의 활성 영역(102)을 한정하는 소자분리영역(110)에 걸쳐서 일정한 방향으로 연장되어 있다. 상기 반도체 기판(100)의 셀 어레이 영역에서, 상기 복수의 워드 라인(150, 250, 350)은 각각 상기 반도체 기판(100) 내에 매몰되는 형태를 가질 수 있다. 도 1의 레이아웃에 나타나 있는 활성 영역(102) 및 워드 라인(150, 250, 350)의 구체적인 형상 및 구성은 단지 예시적이며, 본 발명의 기술적 사상의 범위 내에서 다양한 형상 및 배치가 가능하다.
이하에서는, 도 1에 예시된 레이아웃에 나타나 있는 워드 라인(150, 250, 350)으로 구성되는 게이트를 구현하는 방법을 예로 들어 본 발명에 따른 반도체 소자의 제조 방법을 설명하기로 한다.
도 2a 내지 도 2f은 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자(1)의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도 들이다. 도 2a 내지 도 2f은 각각 도 1의 선 I-I ' 단면에 대응되는 부분의 단면도이다.
도 2a를 참조하면, 반도체 층(100)의 활성영역(102)을 한정하는 소자분리영역(110)을 형성한다. 반도체 층(100)은 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함하는 기판, 에피택셜 층, SOI(silicon-on-insulator)층, 또는 SEOI(semiconductor-on-insulator)층 등을 포함할 수 있다. 소자분리영역(110)은 소자의 속도 및 집적도의 향상을 위하여 얕은 트렌치형 소자분리영역(shallow trench isolation, STI)일 수 있으며, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 어느 하나를 포함할 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다.
도 2b를 참조하면, 소자분리영역(110)으로 한정된 활성영역(102) 내에 리세스 채널을 형성하기 위한 트렌치(120)를 형성한다. 활성영역(102) 내에 리세스 채널은 하나 또는 그 이상으로 형성될 수 있으므로, 트렌치(120)는 활성영역(102) 내에 복수로 형성될 수 있다. 또한, 트렌치(120)는, 예를 들어 10 내지 200 nm의 범위의 폭을 갖도록 형성할 수 있으며, 예를 들어 약 50 nm 이하의 폭을 갖도록 형성할 수 있다. 후속의 공정을 마치면, 트렌치(120)의 주변의 기판(100) 내에는 리세스된 채널 영역이 형성된다. 트렌치들(120)을 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각이 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
또한, 도시되지는 않았지만, 트렌치(120)의 형성을 위하여, 반도체 층(100)의 상측에, 예를 들어 실리콘 산화물을 포함하는 버퍼 절연층을 형성할 수 있고, 또한 예를 들어 폴리실리콘이나 실리콘 질화물 등을 포함하는 하드 마스크층을 형성할 수 있다. 이에 대한 기술은 공지되어 있으므로 생략하기로 한다. 이하에서 게이트 내부 및 그 상의 층들의 형성을 위하여, 증착 등의 방법으로 형성되고 식각 등의 방법에 의하여 제거되는 층들, 예를 들어 희생층, 버퍼층, 패드층, 또는 하드마스크층 등에 대한 설명은 생략하기로 한다.
도 2c를 참조하면, 트렌치(120)의 표면, 즉 트렌치(120)의 측면(122)과 바닥면(124) 상에 게이트 절연층(130)을 형성한다. 또한, 게이트 절연층(130)은, 예를 들어 실리콘 산화층(132)과 실리콘 질화층(134)의 이중 구조를 가지는 복합층일 수 있다. 또한, 게이트 절연층(130)은 표면이 질화 처리된 실리콘 산화층일 수 있다.
실리콘 산화층(132)은, 예를 들어 열산화법, RTO(rapid thermal oxidation), 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 고밀도 플라즈마 CVD(high density plasma CVD, HDP-CVD) 또는 스퍼터링과 같은 다양한 방법에 의하여 형성될 수 있다. 실리콘 질화층(134)은 화학기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 디지털 CVD(Digital CVD), 펄스드 CVD(Pulsed CVD), 고밀도 플라즈마 CVD(High density plasma CVD, HDP-CVD), 원자층 증착법(atomic layer deposition, ALD) 또는 스퍼터링과 같은 다양한 방법에 의하여 형성될 수 있다.
상기 질화 처리는, 예를 들어 NH3 가스와 같은 질소 포함 가스를 이용하여 RTA(rapid thermal annealing), 스파이크 RTA(spike RTA), 밀리세컨드 RTA(milisecond RTA), 레이저 RTA(laser RTA)와 같은 다양한 방법에 의하여 형성될 수 있다. 또한, 상기 질화 처리는, 예를 들어 NH3 가스와 같은 질소 포함 가스를 이용하여 플라즈마 질화 처리, 플라즈마 이온 주입, 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD) 또는 라디칼 질화법에 의하여 수행될 수 있다. 상기 질화 처리를 수행한 후에, 헬륨 또는 아르곤과 같은 비활성 가스를 포함하는 비활성 분위기에서 상기 반도체 층(100)을 열처리할 수 있다. 실리콘 질화층(134) 또는 게이트 절연층(130)의 질화처리된 표면은 후속의 공정에서 형성되는 게이트 전극층(140)과 대면하도록 형성된다.
또한, 게이트 절연층(130)이 형성되는 동안, 반도체 층(100)의 상면에 형성된 절연층은 식각 등의 통상의 방법에 의하여 제거할 수 있고, 이에 대한 상세한 설명은 생략하기로 한다.
도 2d를 참조하면, 게이트 절연층(130)의 표면 상에 게이트 전극층(140)을 형성한다. 게이트 전극층(140)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(metal organic CVD, MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 게이트 전극층(140)은 전체적으로 또는 적어도 부분적으로 나노 결정 구조(nano-crystalline structure)를 가지며, 100
Figure 112009011451847-PAT00003
내지 1000
Figure 112009011451847-PAT00004
범 위의 비저항을 가질 수 있다. 게이트 전극층(140)은 염소(Cl)와 같은 할로겐 원소를 포함하는 물질(예를 들어 TiCl4)를 이용하거나, 할로겐 원소를 포함하지 않는 물질을 이용하여 형성될 수 있다. 상기 나노 결정 구조를 가지는 게이트 전극층(140)에 대해서는 하기에 상세하게 설명한다.
도 2e를 참조하면, 트렌치(120)를 매립하도록 상기 게이트 전극층(140) 상에 워드 라인(150, word line)을 형성한다. 워드 라인(150)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다. 워드 라인(150)은 폴리실리콘, 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 또한, 워드 라인(150)은 질화물 또는 실리사이드를 더 포함할 수 있다. 상기 실리사이드는, 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 티타늄 실리사이드(TiSix), 텅스텐 실리사이드(WSix), 또는 탄탈 실리사이드(TaSix)를 포함할 수 있으나, 이는 예시적으로 반드시 이에 한정되는 것은 아니다. 예를 들어, 상술한 실리사이드 물질들은 300
Figure 112009011451847-PAT00005
이하의 비저항을 가질 수 있다.
본 실시예에서는 게이트 절연층(130), 게이트 전극층(140) 및 그 표면에 형성된 워드 라인(150)의 상부 표면들은 상기 반도체 층(100)의 표면보다 돌출되지 않도록, 즉 반도체 층(100) 내에 완전히 매립되도록 형성된다. 이와 같은 매립된 워드 라인(150)은 다음과 같이 형성할 수 있다. 먼저, 반도체 층(100) 및 게이트 전극층(140) 상에 트렌치(120)를 매립하도록 워드 라인 층(미도시)을 형성한다. 이어서, 반도체 층(100)의 상부 표면(104)이 노출되도록 상기 워드 라인 층(미도시)을 연마한다. 상기 연마 공정에는 에치-백(etch-back) 또는 화학 기계적 연마(chemical mechanical polishing, CMP)를 이용할 수 있다.
도 2f를 참조하면, 트렌치(120) 내의 게이트 절연층(130), 게이트 전극층(140), 및 워드 라인(150)을 부분 식각 등의 방법에 의하여 트렌치(120) 내로 리세스한다. 이어서, 상기 리세스된 영역내의 게이트 절연층(130), 게이트 전극층(140), 및 워드 라인(150) 상에 캡핑층(160)을 선택적으로(optionally) 형성한다. 캡핑층(160)은, 예를 들어 화학기상 증착법(CVD)을 이용하여 형성한다. 캡핑층(160)은 리세스된 영역을 충진하며, 반도체 층(100) 표면보다 돌출되지 않을 수 있다. 캡핑층(160)은 절연물, 예를 들어 실리콘 산화물 또는 실리콘 질화물 포함할 수 있다. 상기 리세스 방법이나 구조 및 캡핑층(160)은 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도시되지는 않았지만, 본 공정에서 워드 라인(150)이 리세스되고, 캡핑층(160)이 워드 라인(150) 상에 형성될 수 있다. 또는 예를 들어, 본 공정에서 게이트 전극층(140)과 워드 라인(150)이 리세스되고, 캡핑층(160)이 게이트 전극층(140)과 워드 라인(150) 상에 형성될 수 있다. 상술한 공정들을 수행하고 또한 필요한 경우 후속 공정을 수행하여 반도체 소자(1)를 완성한다.
도 3a 및 도 3b는 본 발명의 일부 실시예들에 따른 나노 결정 구조를 가지는 게이트 전극층에 의한 불소원자의 차단을 설명하기 위한 도면들이다. 도 3a는 비교예를 도시하며, 주상 구조(columnar structure)의 티타늄 질화층(TiN)을 포함한다. 도 3b는 본 발명의 일부 실시예들을 도시하며, 나노 결정 구조(nano-crystalline structure)를 가지는 게이트 전극층(140)을 포함한다.
도 3a를 참조하면, 게이트 전극층, 예를 들어 티타늄 질화층이 주상 구조로 형성되어 있다. 이어서 워드 라인을, 예를 들어 텅스텐으로 형성하는 경우에는, 통상적으로 WF6와 같이 불소가 함유된 가스를 이용한다. 상기 워드 라인을 형성하는 동안에, 불소가 WF6로부터 분해되고, 상기 게이트 전극층으로 침투된다(화살표로 도시됨). 상기 게이트 전극층의 주상 구조는 일반적으로 치밀한 조직이 아니므로, 침투된 불소가 실리콘 산화물로 형성된 게이트 절연층에 도달할 수 있다. 이와 같이 불소가 상기 실리콘 산화물과 접촉하게 되면, 상기 실리콘 산화물의 유전율을 감소시켜 등가 산화물 두께(equivalent oxide thickness, ETO)를 증가시키게 되고, 층 내부의 실리콘과 산소(Si-O)의 결합, 및/또는 실리콘과 실리콘(Si-Si)의 결합을 절단시켜 누설전류가 증가될 우려가 있고, 또한 다량의 불소가 상기 실리콘 산화층에 침투하면 실리콘 기판과 실리콘 산화물 사이의 계면 결합을 증가시켜 이동도 특성을 감소시킨다. 그러므로, 불소의 침투는 상기 게이트 절연층을 파손시킬 수 있으며, 더 나아가 소자의 열화를 발생시킨다.
도 3b를 참조하면, 게이트 전극층(140)이 나노 결정 구조로 형성되어 있다. 상기 나노 결정 구조는 치밀한 조직을 가지므로 워드 라인을 형성하면서 분해된 불소의 침투(화살표로 도시됨)를 차단할 수 있다. 더 나아가, 게이트 절연층(130)이 실리콘 질화층(134)을 더 포함하는 경우에는, 게이트 전극층(140)을 통과한 불소의 침투(화살표로 도시됨)를 더 차단할 수 있다. 이에 따라 상기 불소에 의한 실리콘 산화층(132)의 파손을 방지할 수 있다. 또한, 실리콘 질화층(134)은 게이트 전극층(140)을 형성하기 위하여 포함되는 염소(Cl)의 게이트 절연층(130)으로의 침투도 방지할 수 있다.
일반적으로 게이트 전극층(140)을 형성하는 경우에는, 게이트 전극층(140)을 구성하는 물질, 예를 들어 티타늄 질화물(TiN)은 일정 방향으로 (예를 들어 <200> 방향) 성장한 주상 구조를 가진다. 그러나, 성장 속도, 증착 온도, 가스 유량, 및 가스 속도와 같은 공정 조건을 변화시키면 게이트 전극층(140)이 비정질층을 가지도록 형성할 수 있다. 그러나 상기 비정질층은 일반적으로 수 내지 수십
Figure 112009011451847-PAT00006
의 비저항을 가진다. 반면, 본 발명의 실시예에서는, 게이트 전극층(140)을 형성하는 나노 결정 구조는 100
Figure 112009011451847-PAT00007
내지 1000
Figure 112009011451847-PAT00008
범위의 비저항을 가진다. 비교예로서, 상기 티타늄 질화층이 상술한 주상 구조를 가지는 경우에는 대략 100
Figure 112009011451847-PAT00009
내지 200
Figure 112009011451847-PAT00010
범위의 비저항을 가진다. 상기 나노 결정 구조의 결정립 크기는, 예를 들어 1 내지 50 Å의 범위일 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 상기 나노 결정 구조는 유기금속 화학기상 증착법(MOCVD) 또는 원자층 증착법(ALD)에 의하여 형성할 수 있다. 예를 들 어, 티타늄(Ti)을 포함하는 전구체를 헬륨(He)과 같은 불활성 가스를 운반가스로 하여 MOCVD 챔버 내로 운반하고, NH3와 같은 질소 함유 가스와 반응하여 형성할 수 있다. 이 경우, 챔버 내의 온도는 주상 구조가 형성되는 온도에 비하여 낮고 비정질이 형성되는 온도에 비하여 높게 유지할 수 있다. 표 1은 주상 구조와 나노 결정 구조의 티타늄 질화층의 특성을 비교하기 위한 예시적인 측정 결과이다.
주상구조 TiN 나노 결정 구조 TiN
비저항 [
Figure 112009011451847-PAT00011
]		 120 300
등가산화물 두께 [Å] 0.88 0.29
실리콘 산화층 내의 트랩밀도 [갯수/cm2] 1.03×1011 1.87×1010
실리콘과 실리콘 산화층의 계면의 트랩밀도 [갯수/cm2] 3.47×1011 5.42×1011
표 1을 참조하면, 나노 결정 구조의 티타늄 질화층의 비저항은 약 300
Figure 112009011451847-PAT00012
으로서, 주상 구조의 티타늄 질화층의 비저항 (약 120
Figure 112009011451847-PAT00013
)에 비하여 높으나, 상술한 비정질 구조의 비저항(수 내지 수십
Figure 112009011451847-PAT00014
)에 비하여 낮으며, 소자로서 응용할 수 있는 범위의 비저항을 가진다. 또한, 등가산화물 두께와 실리콘 산화층(즉, 게이트 절연층(130)) 내의 트랩밀도에 대하여, 상기 나노 결정 구조의 티타늄 질화층은 상기 주상 구조의 티타늄 질화층에 비하여 우수한 특성을 나타낸다. 실리콘(즉, 반도체 층(100))과 실리콘 산화층(즉, 게이트 절연층(130))의 계면의 트랩밀도는 서로 유사한 범위를 나타낸다.
도 4는 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자(2)를 도시하는 단면도이다. 이하에서는 본 실시예의 특징을 명확하게 설명하기 위하여, 상술한 실시예와 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 매립형 워드 라인(250)은 게이트 전극층(140)의 하부 표면에 형성되는 하부 매립형 워드 라인(250a)과 게이트 전극층(140)의 상부 표면에 형성되고 상기 하부 매립형 워드 라인(250a)과 다른 재질을 갖도록 형성되는 상부 매립형 워드 라인(250b)을 포함한다.
하부 매립형 워드 라인(250a)은 하기의 방법에 의하여 형성할 수 있다. 먼저, 트렌치(120)를 매립하도록 반도체 층(100) 상에 제1 워드 라인층(미도시)을 형성한다. 이어서, 반도체 층(100)의 표면이 노출되도록 에치-백 또는 화학 기계적 연마(CMP)를 이용하여 상기 제1 워드 라인층을 연마한다. 상기 연마된 제1 워드 라인층을 상기 반도체 층(100) 내로 리세스하여 하부 매립형 워드 라인(250a)을 형성한다.
이어서, 상부 매립형 워드 라인(250b)은 하기의 방법에 의하여 형성할 수 있다. 하부 매립형 워드 라인(250a)이 형성된 트렌치(120)를 매립하도록 반도체 층(100) 상에 제2 워드 라인층(미도시)을 형성한다. 이어서, 반도체 층(100)의 표면이 노출되도록 에치-백 또는 화학 기계적 연마(CMP)를 이용하여 상기 제2 워드 라인층을 연마한다. 상기 연마된 제2 워드 라인층을 반도체 층(100) 내로 리세스하여 상부 매립형 워드 라인(250b)을 형성한다. 상부 매립형 워드 라인(250b) 상에 캡핑층(260)을 형성한다. 하부 매립형 워드 라인(250a) 및 상부 매립형 워드 라인(250b)을 구성하는 물질 및 그 형성방법은 워드 라인(150)에 대하여 상술한 바와 같다.
이와 같이, 서로 다른 재질의 하부 매립형 워드 라인(250a)과 상부 매립형 워드 라인(250b)은 워드 라인(250)의 저항값을 낮출 수 있고, 또한 매립형 워드 라인(250) 전체를 실리사이드로 형성하는 것보다 확산거리가 짧아져 콘트롤이 용이한 장점이 있다. 또한, 하부 매립형 워드 라인(250a)를 폴리실리콘으로 형성하는 경우에는 종횡비의 감소를 얻을 수 있으므로 상부 매립형 워드 라인(250b)을 형성하는 금속의 증착이 용이해질 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자(3)를 도시하는 단면도이다. 이하에서는 본 실시예의 특징을 명확하게 설명하기 위하여, 상술한 실시예와 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 본 실시예의 반도체 소자는 상술한 바와 같이 형성된 게이트 전극층(140) 상에 형성된 워드 라인(350)을 포함한다. 워드 라인(350)은 트렌치(120)를 매립하고, 반도체 층(100)의 표면으로부터 돌출되도록 형성된다. 또한, 워드 라인(350)의 돌출된 영역의 상면 상에 캡핑층(360)이 형성되고, 워드 라인(350)의 돌출된 영역의 측면 상에 스페이서(370)가 형성된다. 캡핑층(360)과 스페이서(370)는 절연물, 예를 들어 실리콘 산화물, 실리콘 질화물 또는 이들 모두를 포함할 수 있다.
상기 예시된 실시예들에서는 도 1에 예시된 레이아웃에 따라 RCAT(Recess channel array transistor) 구조 및 그를 형성하는 공정에 대하여 설명하였다. 그러나, 도 1의 레이아웃에 나타나 있는 활성 영역 및 워드라인의 구체적인 형상 및 배치는 단지 예시에 불과한 것이다. 본 발명의 기술적 사상의 범위 내에서, 워드 라인 및 활성 영역의 형상 및 배치가 다양하게 변형될 수 있다. 예를 들어, DRAM, SRAM, 비휘발성 메모리 소자 등 다양한 반도체 소자를 제조하는 데 본 발명에 따른 방법을 적용할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법에 따라 구현 가능한 게이트를 구성하는 복수의 워드 라인의 평면 배치를 보여주는 예시적인 레이아웃이다.
도 2a 내지 도 2f는 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 및 도 3b는 본 발명의 일부 실시예들에 따른 나노 결정 구조를 가지는 게이트 전극층에 의한 불소원자의 차단을 설명하기 위한 도면들이다.
도 4은 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자를 단면도이다.
도 5는 본 발명의 일부 실시예들에 따른 리세스 채널 구조를 갖는 반도체 소자를 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 2, 3: 반도체 소자 100: 반도체 층
102: 활성영역 110: 소자분리영역
120: 트렌치 130: 게이트 절연층
140: 게이트 전극층 150, 250, 350: 워드 라인
160, 260, 250: 캡핑층 370: 스페이서

Claims (10)

  1. 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층;
    상기 트렌치의 표면에 형성된 게이트 절연층;
    상기 게이트 절연층의 표면에 형성되고 나노 결정 구조(nano-crystalline structure)를 포함하는 게이트 전극층; 및
    상기 게이트 전극층의 표면에 형성되고 상기 트렌치를 충진하는 워드 라인;
    을 포함하는 리세스 채널 구조를 갖는 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트 전극층은 100
    Figure 112009011451847-PAT00015
    내지 1000
    Figure 112009011451847-PAT00016
    범위의 비저항을 가지는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극층은 질화티타늄(TiN), 탄화티타늄(TiC), 질탄화티타늄(TiCN), 질화탄탈륨(TaN), 탄화탄탈륨(TaCN), 질탄화탄탈륨(TaCN), 질화텅스텐(WN), 탄화텅스텐(WC), 질탄화텅스텐(WCN), 티타늄/질화티타늄(Ti/TiN), 탄탈륨/질화탄탈륨(Ta/TaN), 텅스텐/질화텅스텐(W/WN), 질화티타늄실리콘(TiSiN), 질화탄탈륨실리콘(TaSiN), 및 질화텅스텐실리콘(WSiN) 중의 어느 하 나, 또는 이들로부터 선택된 둘 이상의 적층 조합을 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  4. 제 1 항에 있어서, 상기 게이트 절연층은 실리콘 산화층(SiO2)과 실리콘 질화층(SiN)의 이중 구조를 가지는 복합층인 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  5. 제 1 항에 있어서, 상기 게이트 절연층은 표면이 질화 처리된 실리콘 산화층인 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  6. 제 1 항에 있어서, 상기 워드 라인은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  7. 제 1 항에 있어서, 상기 워드 라인은 실리사이드를 더 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  8. 제 1 항에 있어서, 상기 워드 라인 상에 형성된 캡핑층을 더 포함하는 것을 특징으로 하는 리세스 채널 구조를 갖는 반도체 소자.
  9. 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층;
    상기 트렌치의 표면에 형성된 게이트 절연층;
    상기 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층; 및
    상기 게이트 전극층의 표면에 형성되고 상기 트렌치를 충진하는 매립형 워드 라인;
    을 포함하고,
    상기 매립형 워드 라인은 상기 게이트 전극층의 하부 표면에 형성되는 하부 매립형 워드 라인과 상기 게이트 전극막의 상부 표면에 형성되고 상기 하부 매립형 워드 라인과 다른 재질을 갖도록 형성되는 상부 매립형 워드 라인을 포함하는 리세스 채널 구조를 갖는 반도체 소자.
  10. 소자분리영역에 의하여 한정되고 내부에 적어도 하나 이상의 리세스 채널 구조를 위한 트렌치가 형성된 활성영역을 포함하는 반도체 층;
    상기 트렌치의 표면에 형성된 게이트 절연층;
    상기 게이트 절연층의 표면에 형성되고 나노 결정 구조를 포함하는 게이트 전극층;
    상기 트렌치를 충진하도록 상기 게이트 전극층의 표면에 형성되고, 상기 반도체 층의 표면에서 돌출되도록 연장된 워드 라인;
    상기 워드 라인의 돌출된 영역의 상면 상에 형성된 캡핑층; 및
    상기 워드 라인의 돌출된 영역의 측면 상에 형성된 스페이서;
    를 포함하는 리세스 채널 구조를 갖는 반도체 소자.
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