KR20170134170A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 반도체 장치는, 기판, 상기 기판의 상면으로부터 수직으로 연장되고, 하부 및 상부를 포함하는 T 형상 핀 구조체, 상기 T 형상 핀 구조체의 상기 하부를 감싸는 게이트 절연막, 상기 T 형상 핀 구조체의 상기 하부를 감싸는 일 함수 조절 패턴 및 상기 일 함수 조절 패턴의 측벽 상에 형성되는 게이트 전극을 포함하고, 상기 T 형상 핀 구조체의 상기 하부는, 상기 기판의 상기 상면과 접하고, 상기 T 형상 핀 구조체의 상기 상부는, 상기 T 형상 핀 구조체의 상기 하부 상에 수직으로 적층되고, 상기 게이트 절연막은, 상기 일 함수 조절 패턴과 상기 T 형상 핀 구조체의 상기 하부 사이에 개재된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 수직 핀 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
트랜지스터는 평면 트랜지스터 형상이었다. 트랜지스터의 크기가 감소됨에 따라, 누설 전류는 증가되고, 배터리가 소모되고, 반도체 칩이 가열되었다. 누설 전류를 감소시키기 위해, 다양한 트랜지스터 구조체들이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 게이트 전극의 크기와 상관 없이 게이트 길이를 결정할 수 있는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판, 기판의 상면으로부터 수직으로 연장되고, 하부 및 상부를 포함하는 T 형상 핀 구조체, T 형상 핀 구조체의 하부를 감싸는 게이트 절연막, T 형상 핀 구조체의 하부를 감싸는 일 함수 조절 패턴 및 일 함수 조절 패턴의 측벽 상에 형성되는 게이트 전극을 포함하고, T 형상 핀 구조체의 하부는, 기판의 상면과 접하고, T 형상 핀 구조체의 상부는, T 형상 핀 구조체의 하부 상에 수직으로 적층되고, 게이트 절연막은, 일 함수 조절 패턴과 T 형상 핀 구조체의 상기 하부 사이에 개재된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치는, 기판, 상기 기판의 상면으로부터 수직으로 연장되고, 각각 하부 및 상부를 포함하는 제1 T 형상 핀 구조체 및 제2 T 형상 핀 구조체, 상기 제1 T 형상 핀 구조체와 상기 제2 T 형상 핀 구조체 사이에 배치되는 리세스된 트렌치, 상기 리세스된 트렌치 내에 배치되는 게이트 절연막, 상기 리세스된 트렌치 내에 배치되는 제1 및 제2 일 함수 조절 패턴 및 상기 제1 일 함수 조절 패턴과 상기 제2 일 함수 조절 패턴 사이에 배치되는 게이트 전극을 포함하고, 상기 제1 T 형상 핀 구조체의 상기 하부 및 상기 제2 T 형상 핀 구조체의 상기 하부는, 상기 기판의 상기 상면과 접하고, 상기 제1 T 형상 핀 구조체의 상기 상부는, 상기 제1 T 형상 핀 구조체의 상기 하부 상에 적층되고, 상기 제2 T 형상 핀 구조체의 상기 상부는, 상기 제2 T 형상 핀 구조체의 상기 하부 상에 적층되고, 상기 제1 일 함수 조절 패턴의 측벽은, 상기 제1 T 형상 핀 구조체의 상기 상부의 측벽을 너머(beyond) 위치하고, 상기 제2 일 함수 조절 패턴의 측벽은, 상기 제2 T 형상 핀 구조체의 상기 상부의 측벽을 너머 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법은, 적어도 한 번의 식각 공정을 수행하여, 제1 T 형상 핀 구조체, 제2 T 형상 핀 구조체 및, 상기 제1 T 형상 핀 구조체와 상기 제2 T 형상 핀 구조체 사이에 배치되는 리세스된 트렌치를 형성하되, 상기 제1 및 제2 T 형상 핀 구조체 각각은 하부 및 상부를 포함하고, 상기 제1 T 형상 핀 구조체의 상기 하부와 상기 제2 T 형상 핀 구조체의 상기 하부는 기판의 상면과 접하고, 상기 제1 T 형상 핀 구조체의 상기 상부는 상기 제1 T 형상 핀 구조체의 상기 하부 상에 적층되고, 상기 제2 T 형상 핀 구조체의 상기 상부는 상기 제2 T 형상 핀 구조체의 상기 하부 상에 적층되고, 상기 제1 및 제2 T 형상 핀 구조체의 상기 상부 각각은, 상기 제1 및 제2 T 형상 핀 구조체의 상기 하부 각각과 오버랩되지 않는 오버행 부분을 포함하고, 상기 리세스된 트렌치 내에 게이트 절연막을 컨포말하게(conformally) 형성하고, 상기 게이트 절연막 상에, 상기 리세스된 트렌치를 채우도록, 예비 일 함수 조절 층을 형성하고, 상기 제1 T 형상 핀 구조체의 상기 오버행 부분과 상기 제2 T 형상 핀 구조체의 상기 오버행 부분을 식각 마스크로하여, 상기 예비 일 함수 조절 층에 대해 이방성 식각 공정을 수행하여, 제1 및 제2 일 함수 조절 패턴을 형성하되, 상기 제1 일 함수 조절 패턴의 측벽은, 상기 제1 T 형상 핀 구조체의 상기 상부의 측벽을 너머(beyond) 위치하고, 상기 제1 일 함수 조절 패턴과 상기 제2 일 함수 조절 패턴 사이에 개재되는 게이트 전극을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 1A는 본 발명의 몇몇 실시예들에 따른 수직 핀 전계 효과 트랜지스터의 단면도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 도 1의 수직 핀 전계 효과 트랜지스터의 제조 공정의 순서도이다.
도 3 내지 도 14는 도 2의 순서도에 따라 형성된 수직 핀 전계 효과 트랜지스터의 단면도이다.
도 15는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 도 1 및 도 1A를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치에 대해 설명한다.
도 1 및 도 1A는 본 발명의 몇몇 실시예들에 따른 수직 핀 전계 효과 트랜지스터의 단면도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 따른 수직 핀 전계 효과 트랜지스터(100)는, N 타입 트랜지스터와 P 타입 트랜지스터 중 어느 하나일 수 있다.
수직 핀 전계 효과 트랜지스터(100)는, T 형상 핀 구조체(170)를 포함할 수 있다. T 형상 핀 구조체(170)는, 기판(110)의 상면 상에 배치될 수 있다. 예를 들어, T 형상 핀 구조체(170)는, 기판(110)의 상면으로부터 수직으로 연장될 수 있다.
T 형상 핀 구조체(170)는, 상부(170A) 및 하부(170B)를 포함할 수 있다. T 형상 핀 구조체(170)의 상부(170A) 및 하부(170B)는, 서로 다른 폭을 가질 수 있다. 예를 들어, T 형상 핀 구조체(170)의 상부(170A)의 폭은, 제1 폭(W1)일 수 있다. 이 때, T 형상 핀 구조체(170)의 하부(170B)의 폭은, 제1 폭(W1) 보다 작은 제2 폭(W2)일 수 있다.
T 형상 핀 구조체(170)의 상부(170A)와 하부(170B)의 폭이 서로 다르기 때문에, T 형상 핀 구조체(170)의 상부(170A)는 오버행 부분(overhang part)(OHP)을 포함할 수 있다. 오버행 부분(OHP)은, 제1 폭(W1)과 제2 폭(W2)의 차이와 실질적으로 동일한 제1 두께(TH1)를 가질 수 있다.
T 형상 핀 구조체(170)의 상부(170A) 및 하부(170B)는, 서로 다른 높이를 가질 수 있다. 예를 들어, T 형상 핀 구조체(170)의 상부(170A)는, 제1 높이(H1)를 가질 수 있다. 이 때, T 형상 핀 구조체(170)의 하부(170B)는, 제1 높이(H1) 보다 큰 제2 높이(H2)를 가질 수 있다.
T 형상 핀 구조체(170)의 상부(170A)의 제1 높이(H1)는 T 형상 핀 구조체(170)의 상부(170A) 내에 형성되는 상부 소오스/드레인(190)의 높이가 포함된 높이일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 높이(H1)와 제2 높이(H2)는 실질적으로 같을 수 있다. 또는, 예를 들어, 제2 높이(H2)는, 제1 높이(H1) 보다 클 수 있다.
수직 핀 전계 효과 트랜지스터(100)는, T 형상 핀 구조체(170)의 하부(170B)에 형성되는 채널을 포함할 수 있다. 예를 들어, 수직 핀 전계 효과 트랜지스터(100)가 턴 온(TURN ON)되는 경우, 채널은 T 형상 핀 구조체(170)의 하부(170B)의 측벽(170B-S)을 따라 형성될 수 있다. 또한, 트랜지스터 턴 온 전류는 채널을 따라 흐를 수 있다.
수직 핀 전계 효과 트랜지스터(100)는, 게이트 절연막(140) 및 일 함수 조절 패턴(150)을 포함할 수 있다. 게이트 절연막(140) 및 일 함수 조절 패턴(150)은, T 형상 핀 구조체(170)의 오버행 부분(OHP) 아래에 배치될 수 있다. 이에 따라, 일 함수 조절 패턴(150)의 측벽(150-S)은, T 형상 핀 구조체(170)의 상부(170A)의 측벽(170A-S)을 너머(beyond), 게이트 전극(160)을 따라 연장될 수 있다. 예를 들어, 일 함수 조절 패턴(150)의 측벽(150-S)은, T 형상 핀 구조체(170)의 상부(170A)의 측벽(170A-S)으로부터 돌출될 수 있다.
예를 들어, 일 함수 조절 패턴(150)의 측벽(150-S)은, T 형상 핀 구조체(170)의 상부(170A)의 측벽(170A-S)을 너머(beyond) 위치할 수 있다. 즉, 일 함수 조절 패턴(150)의 측벽(150-S)은, T 형상 핀 구조체(170)의 상부(170A)의 측벽(170A-S)으로부터 돌출될 수 있다.
게이트 절연막(140)은 T 형상 핀 구조체(170)의 오버행 부분(OHP)의 하부 표면(OHP-LS) 상과, T 형상 핀 구조체(170)의 하부(170B)의 측벽(170B-S) 상에 배치될 수 있다. 게이트 절연막(140)은 또한, 기판(110)의 상면 및 하부 스페이서(120)의 상면 상에 배치될 수 있다.
게이트 절연막(140)은, HfO2와 HfSiOx 중 어느 하나를 포함하는, 고유전율 물질(high-k dielectric material)을 포함할 수 있다. 이 때, x는, 1 보다 작은 유리수일 수 있다. 게이트 절연막(140)은 CVD(chemical vapor deposition) 공정, PECVD(plasma enhanced CVD) 공정, MOCVD(metallorganic CVD) 공정 및 ALD(atomic layer deposition) 공정 중 어느 하나를 포함하는 다양한 증착 공정을 이용하여 형성될 수 있다.
일 함수 조절 패턴(150)은 게이트 절연막(140) 상에 배치될 수 있다. 이 경우, 게이트 절연막(140)은 일 함수 조절 패턴(150) 상과 T 형상 핀 구조체(170)의 하부(170B)의 측벽(170B-S) 상에 배치될 수 있다. 게이트 절연막(140)은 또한, 오버행 부분(OHP)의 하면(OHP-LS)과 일 함수 조절 패턴(150)의 상면 사이에 개재될 수 있다.
수직 핀 전계 효과 트랜지스터(100)의 게이트 길이는, 일 함수 조절 패턴(150)의 높이(H2)에 의해 결정될 수 있다. 일 함수 조절 패턴(150)은 오버행 부분(OHP)의 하부 영역을 채우기 때문에, T 형상 핀 구조체(170)의 형성은, 수직 핀 전계 효과 트랜지스터(100)의 게이트 전극(160)의 크기와 상관 없이, 수직 핀 전계 효과 트랜지스터(100)의 게이트 길이를 결정할 수 있다.
게이트 절연막(140)과 일 함수 조절 패턴(150)의 조합 구조체는, T 형상 핀 구조체(170)의 오버행 부분(OHP)의 하부 영역을 채울 수 있다.
일 함수 조절 패턴(150)은 TiN을 포함하는 질화물(nitride)을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 일 함수 조절 패턴(150)은 수직 핀 전계 효과 트랜지스터(100)가 N 타입 트랜지스터인지, P 타입 트랜지스터인지에 따라, 다양한 물질을 포함할 수 있다. 일 함수 조절 패턴(150)은 적어도 두 개의 서로 다른 물질 층을 포함하도록 형성될 수도 있다.
수직 핀 전계 효과 트랜지스터(100)는, 두 개의 인접한 T 형상 핀 구조체(170) 사이에 배치되는 게이트 전극(160)을 포함할 수 있다. 수직 핀 전계 효과 트랜지스터(100)를 위에서 바라보았을 때, 게이트 전극(160)은 T 형상 핀 구조체(170)를 감싸도록(surround) 형성될 수 있다. 게이트 전극(160)은 T 형상 핀 구조체(170)의 상부(170A) 및 하부(170B) 사이의 경계와 동일 평면상에 높일 수 있는 상부 표면을 포함할 수 있다.
예를 들어, 게이트 전극(160) 및 일 함수 조절 패턴(150)은, 실질적으로 동일 높이를 가질 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 게이트 전극(160)의 높이(H3)는, 일 함수 조절 패턴(150)의 높이와 같거나 작을 수 있다.
수직 핀 전계 효과 트랜지스터(100)의 게이트 길이는 일 함수 조절 패턴(150)의 높이(H2)에 의해 결정되기 때문에, 게이트 전극(160)의 높이(H3)가 다양한 경우, 게이트 전극(160)은 수직 핀 전계 효과 트랜지스터(100)의 게이트 길이에 영향을 주지 않을 수 있다.
수직 핀 전계 효과 트랜지스터(100)는 하부 스페이서(120)와 상부 스페이서(130)를 포함할 수 있다. 하부 스페이서(120)는 게이트 전극(160)과 하부 소오스/드레인(180)과 게이트 전극(160) 사이의 전기적 단락을 방지할 수 있다. 또한 상부 스페이서(130)는 게이트 전극(160)과 상부 소오스/드레인(190) 사이의 전기적 단락을 방지할 수 있다.
하부 소오스/드레인(180)은, 기판(100) 내에 배치될 수 있다. 예를 들어, 하부 소오스/드레인(180)은 두 개의 인접한 하부 스페이서(120) 사이에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 도 1A의 수직 핀 전계 효과 트랜지스터(100')에서와 같이, 하부 소오스/드레인(180')은 하부 스페이서(120) 아래에 배치될 수도 있다. 수직 핀 전계 효과 트랜지스터(100')의 다른 구성요소들은, 도 1의 수직 핀 전계 효과 트랜지스터(100)의 다른 구성요소들과 실질적으로 동일할 수 있다. 따라서, 동일 구성요소들의 기재는 생략한다.
상부 소오스/드레인(190)은 T 형상 핀 구조체(170)의 상부(170A)에 배치될 수 있다. 몇몇 실시예에서, 상부 소오스/드레인(190)은, T 형상 핀 구조체(170)의 상부(170A)로부터 에피텍셜하게 성장될 수 있다.
T 형상 핀 구조체(170)에서, 수직 핀 전계 효과 트랜지스터(100)의 게이트 길이는, T 형상 핀 구조체(180)의 하부(170B)의 제2 높이(H2)를 제어함으로써 제어될 수 있다.
이하에서, 도 2 내지 도 14를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치 및 이의 제조 방법에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 것은 생략한다.
도 2는 본 발명의 몇몇 실시예들에 따른 도 1의 수직 핀 전계 효과 트랜지스터(100)의 제조 공정의 순서도이다. 도 3 내지 도 14는 도 2의 순서도에 따라 형성된 수직 핀 전계 효과 트랜지스터(100)의 단면도이다.
도 2의 순서도는 도 1A의 수직 핀 전계 효과 트랜지스터(100')의 제조 공정에 적용될 수 있다. 도 5A 내지 도 7A는, 도 2의 순서도에 따라 형성된 수직 핀 전계 효과 트랜지스터(100')의 단면도이다.
도 3은 본 발명의 기술적 사상에 따른 도 2의 단계(100)가 수행된 후 형성된 예비 트렌치(PTR) 및 패턴(170A)을 도시하고 있다.
단계(100)에서, 제1 식각 공정은, 하드 마스크(HM)를 이용하여 패턴(170A)을 형성하기 위해, 기판(110) 상에 대해 수행될 수 있다. 하드 마스크(HM)는 예를 들어, TiN을 포함할 수 있다. 제1 식각 공정은, RIE(Reactive Ion Etching)을 포함하는 방향성 식각 공정일 수 있다.
이 경우, 하드 마스크(HM)에 의해 덮여지지 않은 기판(110)의 상부 표면은, 부분적으로 리세스될 수 있다. 이에 따라, 예비 트렌치(PTR)는, 기판(110) 내에, 제1 깊이(D1)로 형성될 수 있다. 예비 트렌치(PTR)는 두 개의 인접한 패턴(170A) 사이에 형성될 수 있다. 예를 들어, 패턴(180A)은, 예비 트렌치(PTR)에 의해 정의될 수 있다. 구조체를 위에서 바라보았을 때, 예비 트렌치(PTR)는 패턴(170A)을 감쌀(surround) 수 있다.
기판(110)은 실리콘(Si)과 실리콘 저마늄의 합금(SiGe) 중 어느 하나를 포함할 수 있다. 이 경우, 제1 식각 공정은, CF4, Cl과 Br 중 어느 하나를 포함하는 가스를 이용할 수 있다. 이러한 가스는, 하드 마스크(HM)에 대해 기판(110)의 식각 선택성을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 다양한 에천트 가스들은, 제1 식각 공정에서 이용될 수 있다.
패턴(170A)은, 본 발명의 몇몇 실시예들에 따라 형성된 수직 핀 전계 효과 트랜지스터(100)가 형성된 후, 도 1의 상부(170A)로써 남아있을 수 있다. 따라서, 패턴(170A)은 또한, 상부(170A)로써도 언급될 수 있다. 수직 핀 전계 효과 트랜지스터(100)의 상부 소오스/드레인은, 상부(170A)와 함께 형성될 수 있다. 상부 소오스/드레인의 형성은, 도 14를 참조하여 후술한다.
도 4는 본 발명의 몇몇 실시예들에 따라 도 2의 단계(200)가 수행된 후 형성된 스페이서 막(SL)을 도시한다.
단계(200)에서, 스페이서 막(SL)은 도 3의 구조체 상에 컨포말하게(conformally) 형성될 수 있다. 스페이서 막(SL)은, CVD 공정, PECVD 공정 또는 ALD 공정을 이용하여 형성될 수 있다. 예를 들어, 스페이서 막(SL)은 패턴(170A)과 리세스된 기판(110)의 상부 표면 상에 형성될 수 있다. 그러나, 스페이서 막(SL)은 예비 트렌치(PTR)를 완전히 채우지 않을 수 있다. 스페이서 막(SL)은 실리콘 질화물(silicon nitride; SiN)과 실리콘 산화물(silicon oxide; SiO2) 중 어느 하나를 포함할 수 있다.
하드 마스크(HM)는 스페이서 막(SL)과 패턴(170A) 사이에 개재될 수 있다.
도 5는 본 발명의 몇몇 실시예들에 따른 도 2의 단계(300)가 수행된 후 형성된 제1 트렌치(TR1)를 도시한다.
단계(300)에서, 제2 식각 공정은, 하드 마스크(HM)를 식각 마스크로 이용하여, 제1 트렌치(TR1)를 형성하기 위해, 기판(100) 상에 대해 수행될 수 있다. 제2 식각 공정은, RIE 공정을 포함하는 방향성 식각 공정일 수 있다. 제2 식각 공정에서, 스페이서 막(SL)의 상부 및 하부는 제거될 수 있다. 또한, 제2 식각 공정에서, 도 4의 예비 트렌치(PTR)는, 제1 깊이(D1) 보다 큰 제2 깊이(D2)를 갖는 제2 트렌치(TR1)를 형성하도록 더욱 더 리세스될 수 있다.
이 경우, 스페이서 막(SL)의 측벽 부분은, 상부(170A)의 측벽(170A-S)을 덮도록, 식각되지 않고 남아있을 수 있다. 남아있는 스페이서 막(SL)의 측벽 부분은, 스페이서 패턴(SP)으로 지칭될 수 있다.
하드 마스크(HM) 및 스페이서 패턴(SP)은, 제1 트렌치(TR1)를 형성하기 위한 식각 마스크로 이용될 수 있다. 예비 트렌치(PTR)가 제2 식각 공정에서 리세스되는 동안, 스페이서 패턴(SP)은 상부(170A)의 측벽(170A-S)을 보호할 수 있고, 도 1의 T 형상 핀 구조체(180)의 예비 하부(170B')를 정의할 수 있다. 예를 들어, 제1 트렌치(TR1)는 두 개의 인접한 스페이서 패턴(SP) 사이에 배치될 수 있다. 제1 트렌치(TR1)는 또한, 두 개의 인접한 예비 하부(170B') 사이에 배치될 수 있다.
제2 식각 공정의 방향성으로 인해, 스페이서 (SL)의 측벽 부분은, 제2 식각 공정이 수행된 후, 스페이서 패턴(SP)으로써 남아있을 수 있다.
제1 트렌치(TR1)의 형성 후, 이온 주입 공정을 이용하여 하부 소오스/드레인(180)을 형성하기 위해, 도 2의 단계(350)가 수행될 수 있다. B+을 포함하는 P 타입 불순물 또는 As+을 포함하는 N 타입 불순물은, 이온 주입 공정을 이용하여 하부 소오스/드레인(180) 내에 도핑될 수 있다. 하부 소오스/드레인(180)의 위치는, 불순물의 주입 깊이의 프로파일을 제어함으로써 결정될 수 있다.
예를 들어, 하부 소오스/드레인(180)은, 제1 트렌치(TR1)를 통해 노출된 예비 하부(170B') 내에 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 5A에 도시된 바와 같이, 하부 소오스/드레인(180')은, 예비 하부(170B')의 하면 아래에 형성될 수 있다.
도 2의 수직 핀 전계 효과 트렌지스터(100)를 형성하기 위한 순서도는, 하부 소오스/드레인(단계(350))의 형성이 제2 식각 공정(단계(300)) 보다 앞설 수 있는 것으로 도시되어 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 하부 소오스/드레인(단계(350))의 형성은, 제2 식각 공정(단계(300))가 수행되기 전에 수행될 수도 있다.
도 6은 본 발명의 몇몇 실시예들에 따라 도 2의 단계(400)가 수행된 후 형성된 하부 스페이서(120)를 도시한다.
하부 소오스/드레인(180)은, 두 개의 인접한 하부 스페이서(120) 사이에 배치될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 6A는 하부 소오스/드레인(180')이 예비 하부(170B')의 하면 아래에 형성될 수 있다.
하부 스페이서(120)는, 제1 트렌치(TR1) 내에 형성될 수 있다. 하부 스페이서(120)의 형성은, 2016년 8월 5일에 출원된 미국 특허 출원(US 15/229,881)에 기재되어 있다.
도 7은 본 발명의 몇몇 실시에들에 따른 도 2의 단계(500)가 수행된 후 제1 트렌치(TR1)의 리세스된 트렌치(RTR)이 형성된 것을 도시한다.
제1 트렌치(TR1)는, 리세스된 트렌치(RTR)를 형성하기 위해, 제3 식각 공정을 이용하여 측면 방향으로(laterally) 리세스될 수 있다. 제3 식각 공정은, 습식 식각 공정 또는 건식 식각 공정을 포함하는 등방성 식각 공정일 수 있다. 예를 들어, 예비 하부(170B')는, 하부(170B)를 형성하기 위해 측면 방향으로 리세스될 수 있다.
제3 식각 공정에서, 상부(170A)는, 스페이서 패턴(SP) 및 하드 마스크(HM)에 의해 덮일 수 있다. 이에 따라, 상부(170A)는, 제3 식각 공정의 에천트로부터 보호될 수 있다.
예비 하부(170B')가 측면 방향으로 리세스되고, 상부(170A)는 에천트로부터 보호되기 때문에, 오버행 부분(OHP)을 갖는 T 형상 핀 구조체(170)가 형성될 수 있다. 오버행 부분(OHP)의 제1 두께(TH1)는, 예비 하부(170B')가 측면 방향으로 리세스되는 양에 의해 결정될 수 있다. 제1 두께(TH1)는, 또한, 오버행 부분 두께(TH1)로 지칭될 수 있다.
제3 식각 공정은, CF4, Cl 또는 Br을 에천트로 이용하는 등방성 식각 공정을 포함할 수 있다. 등방성 식각 공정은, 습식 식각 공정 또는 건식 식각 공정에 의해 수행될 수 있다.
하부 소오스/드레인(180)을 노출시키는 리세스된 트렌치(RTR)는, 두 개의 인접한 하부 스페이서(120) 사이에 배치될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 7A는, 단계(500)가 수행된 후, 리세스된 트렌치(RTR)가 하부 소오스/드레인(180')을 노출시키지 않는 것을 보여준다. 이는, 하부 소오스/드레인(180')이 하부 스페이서(120) 아래에 형성되기 때문이다.
제1 내지 제3 식각 공정이 수행됨으로 인해, T 형상 핀 구조체(180)는 상부(170A) 및 하부(170B)를 갖도록 형성될 수 있다. 상부(170A)는 제1 폭(W1)을 가질 수 있다. 하부(170B)는, 제1 폭(W1) 보다 작은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)의 차이는, 오버행 부분 두께(TH1)와 실질적으로 동일할 수 있다.
설명의 편의를 위해, 기판(110)의 상부 표면이 평평한 표면을 갖는 것으로 도시하였다. 그러나, 기판(110)의 상부 표면은 리세스될 수 있다. 리세스된 기판(110)의 상부 표면은, 예비 게이트 절연막(140P)에 의해 채워질 수 있다. 이는, 도 9를 참조하여 후술한다.
도 8은 본 발명의 몇몇 실시예들에 따른 도 2의 단계(600)에서, 스페이서 패턴이 제거된 것을 도시한다.
스페이서 패턴(SP) 및 하드 마스크(HM)는, T 형상 핀 구조체(180)의 상부(170A)로부터 제거될 수 있다. 예를 들어, 등방성 식각 공정은, 스페이서 패턴(SP)을 제거하기 위해 이용될 수 있다. 스페이서 패턴(SP)과 하드 마스크(HM)는, 동일한 공정을 이용하여 제거될 수 있다.
몇몇 실시예에서, 스페이서 패턴(SP)과 하드 마스크(HM)는, 서로 다른 공정을 이용하여, 각각 따로 제거될 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 도 2의 단계(700)가 수행된 후 형성된 예비 게이트 절연막을 도시한다.
예비 게이트 절연막(140P)은 미리 정해진 두께를 가질 수 있다. 미리 정해진 두께는, 상부(170A)의 오버행 부분(OHP)의 아래 영역을 채우지 않을 정도의 두께일 수 있다. 예를 들어, 예비 게이트 절연막(140P)은, 오버행 부분(OHP) 아래의, 하부(170B)의 측벽 상에 형성될 수 있다. 예비 게이트 절연막(140P)은 오버행 부분 두께(TH1) 보다 작은 두께(TH2-A)를 가질 수 있다.
예비 게이트 절연막(140P)은 HfO 또는 HfSiOx을 포함하는 고유전율 물질(high-k dielectric material)을 포함할 수 있다. 이 때 x는, 1보다 작은 유리수일 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 도 2의 단계(800)가 수행된 후 형성된 예비 일 함수 조절막을 도시한다.
예비 일 함수 조절막(150P)은, 리세스된 트렌치(RTR) 내에 컨포말하게 형성될 수 있다. 반면, 예비 일 함수 조절막(150P)은, 리세스된 트렌치(RTR)를 완전히 채우지 않을 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다.
예를 들어, 예비 일 함수 조절막(150P)은, 리세스된 트렌치(RTR)를 완전히 채우도록 형성될 수 있다. 또는, 예를 들어, 예비 일 함수 조절막(150P)은, 예비 일 함수 조절막(150P) 내에 보이드(void)를 포함하면서, 리세스된 트렌치(RTR)을 채우도록 형성될 수 있다.
예비 일 함수 조절막(150P)은, CVD 공정을 이용하여 형성될 수 있다. 예비 일 함수 조절막(150P)은 TiN을 포함하는 질화물을 포함할 수 있다.
도 11은 본 발명의 몇몇 실시예들에 따른 도 2의 단계(900)가 수행된 후 형성된 일 함수 조절 패턴을 도시한다.
예비 일 함수 조절막(150P)은, 제4 식각 공정을 이용하여 부분적으로 제거될 수 있다. 제4 식각 공정은, 리세스된 트렌치(RTR) 내의 예비 게이트 절연막(140P)이 노출될 때까지 수행될 수 있다. 제4 식각 공정은, RIE 공정을 포함하는 이방성 식각 공정일 수 있다.
이방성 식각 공정에서, 오버행 부분(OHP)은, 식각 마스크로 이용될 수 있다. 이에 따라, 오버행 부분(OHP) 아래의 예비 일 함수 조절막(150P)은, 일 함수 조절 패턴(150)과 제2 트렌치(TR2)를 형성하기 위해 남아있을 수 있다. 다시 말해서, 일 함수 조절 패턴(150)은, 오버행 부분(OHP) 아래에 자기 정렬(self-aligned)될 수 있다.
제2 트렌치(TR2)는, 리세스된 트렌치(RTR) 내에 형성될 수 있다. 또한, 제2 트렌치(TR2)는, 리세스된 트렌치(RTR) 내의 일 함수 조절 패턴(150)에 의해 정의될 수 있다. 예를 들어, 제2 트렌치(TR2)는, 리세스된 트렌치(RTR) 내의, 두 개의 인접한 일 함수 조절 패턴(150) 사이에 배치될 수 있다. 제2 트렌치(TR2)는 또한, 두 개의 인접한 상부(170A) 사이에 배치될 수 있다.
도 12는 본 발명의 몇몇 실시예들에 따른 도 2의 단계(1000)가 수행된 후 형성된 게이트 전극 층을 도시한다.
예비 게이트 전극 층(160P)은, 제2 트렌치(TR2) 내에, 제2 트렌치(TR2)를 채우도록 형성될 수 있다. CVD 공정은, 예비 게이트 전극 층(160P)을 형성하기 위해, 수행될 수 있다. 예비 게이트 전극 층(160P)은, 텅스텐(W) 또는 구리(Cu)를 포함하는 전도성 물질을 포함할 수 있다.
도 13은 본 발명의 몇몇 실시예들에 따른 도 2의 단계(1100)가 수행된 후 형성된 게이트 전극을 도시한다.
예비 게이트 전극 층(160P)은, 게이트 전극(160)을 형성하기 위해, 에치 백 공정을 이용하여 리세스될 수 있다. 게이트 전극(160)은, 일 함수 조절 패턴(150)의 상면과 동일 평면상에 있는 상면을 가질 수 있다. 에치 백 공정의 공정 변화에따라, 게이트 전극(160)의 상면은, 일 함수 조절 패턴(150)의 상면보다 높거나 낮을 수 있다.
단계(1100)에서, 상부(170A) 상에 배치된 예비 게이트 절연층(140P)은, 제거될 수 있다. 예비 게이트 절연층(140P)의 제거는, 예비 게이트 전극 층(160P)을 리세스하는 공정과 다른 공정에서 수행될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 예비 게이트 절연막(140P)의 제거와 예비 게이트 전극 층(160P)의 리세스는, 실질적으로 동시에 수행될 수 있다.
도 14는 본 발명의 몇몇 실시예들에 따른 도 2의 단계(1200)가 수행된 후 형성된 상부 스페이서를 도시한다.
상부 스페이서(130)는, 제2 트렌치(TR2) 내에 형성될 수 있다. 예를 들어, 상부 스페이서(130)는 게이트 전극(160)의 상면 상에 형성될 수 있다. 상부 스페이서(130)의 형성은, 2016년 8월 5일 출원된 미국 특허 출원 (US 15/229,881)에 기재되어 있다.
상부 스페이서(130)의 형성 후, 도 2의 단계(1250)는, 상부 소오스/드레인(190)을 형성하기 위해 수행될 수 있다. B+를 포함하는 P 타입 불순물 또는, As+을 포함하는 N 타입 불순물은, 이온 주입 공정 또는 다른 공정을 이용하여, 상부 소오스/드레인(190) 내에 도핑될 수 있다.
본 발명의 기술적 사상에 따른 수직 핀 전계 효과 트랜지스터의 게이트 길이는, T 형상 핀 구조체에 의해 결정된 게이트 길이를 가질 수 있다. 이는, 게이트 절연막과 일 함수 조절 패턴은, T 형상 핀 구조체의 오버행 부분 아래에 자기 정렬되어 형성되기 때문이다.
이하에서, 도 15를 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 반도체 모듈에 대해 설명한다.
도 15는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 반도체 모듈을 도시한 도면이다.
도 15를 참조하면, 반도체 모듈(500)은 본 발명의 몇몇 실시예들에 따른 반도체 장치(530)를 포함할 수 있다. 반도체 장치(530)는 반도체 모듈 기판(510) 상에 실장될 수 있다. 반도체 모듈(500)은 반도체 모듈 기판(510) 상에 실장되는 마이크로프로세서(520)를 더 포함할 수 있다. 입/출력 터미널(540)은, 반도체 모듈 기판(510)의 적어도 한 쪽에 배치될 수 있다. 반도체 모듈(500)은 메모리 카드 또는 SSD(solid state drive)를 포함할 수 있다.
이하에서, 도 16을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명한다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16을 참조하면, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치는, 전자 시스템(600)에 적용될 수 있다. 전자 시스템(600)은, 바디(610), 마이크로프로세서 유닛(620), 전원 공급 장치(630), 기능 단위(640) 및 디스플레이 컨트롤러 유닛(650)을 포함할 수 있다.
바디(610)는, PCB 등을 포함하는 마더보드 또는 시스템 보드를 포함할 수 있다. 마이크로프로세서 유닛(620), 전원 공급 장치(630), 기능 단위(640) 및 디스플레이 컨트롤러 유닛(650)은, 바디(610) 상에 실장되거나 배치될 수 있다. 디스플레이 유닛(660)은 바디(610)의 상면 상에 배치되거나, 바디(610)의 바깥 측에 배치될 수 있다. 예를 들어, 디스플레이 유닛(660)은, 바디(610)의 표면 상에 배치되어, 디스플레이 컨트롤러 유닛(650)에 의해 처리된 이미지를 디스플레이할 수 있다.
전원 공급 장치(630)는 외부 전원 공급기로부터 일정한 전압을 공급받아, 마이크로프로세서 유닛(620), 기능 단위(640), 디스플레이 컨트롤러 유닛(650) 등에 전압을 공급하기 위해 다양한 전압 레벨을 생성할 수 있다. 마이크로프로세서 유닛(620)은, 기능 단위(640)와 디스플레이 유닛(660)을 제어하기 위해, 전원 공급 장치(630)로부터 전압을 제공받을 수 있다.
기능 단위(640)는, 전자 시스템(600)의 다양한 기능들을 수행할 수 있다. 예를 들어, 전자 시스템(600)이 핸드폰 등과 같은 모바일 전자 제품인 경우, 기능 단위(640)는 다이어링, 디스플레이 유닛(660)에 비디오를 출력 하거나, 또는 외부 장치(670)와 함께 커뮤니케이션을 통해 스피커에 목소리를 출력하는 것 등과 같은 무선 통신 기능을 수행하기 위해, 다양한 구성요소들을 포함할 수 있다. 또한, 전자 장치(600)가 카메라를 포함하는 경우, 기능 단위(640)는 이미지 프로세서의 기능을 할 수도 있다.
반면, 만약 전자 장치(600)가 용량을 증가시키기 위해 메모리 카드와 연결된 경우, 기능 단위(640)는 메모리 카드 컨트롤러로서의 기능을 할 수도 있다. 기능 단위(640)는, 유선 또는 무선 통신 유닛(680)을 통하여, 외부 장치(670)와 신호를 교환할 수도 있다. 나아가, 전자 시스템(600)이 기능을 확장시키기 위한 USB(Universal Serial Bus)를 요구하는 경우, 기능 단위(640)는 인터페이스 컨트롤러의 기능을 수행할 수 있다. 기능 단위(640)는 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
이하에서, 도 17을 참조하여 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템에 대해 설명한다.
도 17은 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 전자 시스템(700)은 모바일 장치 또는 컴퓨터를 포함할 수 있다. 예를 들어, 전자 시스템(700)은 버스(720)를 이용하여 데이터 통신을 수행할 수 있는 메모리 시스템(712), 마이크로프로세서(714), RAM(716), 및 사용자 인터페이스(718)를 포함할 수 있다. 마이크로프로세서(7140)는 프로그램일 수 있고, 전자 시스템(700)을 제어할 수 있다. RAM(716)은 마이크로프로세서(714)의 선택적 메모리로서 사용될 수 있다. 예를 들어, 마이크로프로세서(714) 또는 RAM(716)은, 본 발명의 몇몇 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다.
마이크로프로세서(714), RAM(716) 및/또는 다른 구성요소들은, 단일 패키지 내에 배치될 수 있다. 사용자 인터페이스(718)는 전자 시스템(700)에 데이터를 입력하거나, 전자 시스템(700)으로부터 데이터를 출력하는데에 이용될 수 있다. 메모리 시스템(712)은 마이크로프로세서(714)의 선택적 코드, 마이크로프로세서(714)에 의해 처리된 데이터, 또는 외부로부터 수신받은 데이터를 저장할 수 있다. 메모리 시스템(712)은 컨트롤러 및 메모리를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 수직 핀 전계 효과 트랜지스터
170: T 형상 핀 구조체 110: 기판
140: 게이트 절연막 150: 일 함수 조절 패턴

Claims (20)

  1. 기판;
    상기 기판의 상면으로부터 수직으로 연장되고, 하부 및 상부를 포함하는 T 형상 핀 구조체;
    상기 T 형상 핀 구조체의 상기 하부를 감싸는 게이트 절연막;
    상기 T 형상 핀 구조체의 상기 하부를 감싸는 일 함수 조절 패턴; 및
    상기 일 함수 조절 패턴의 측벽 상에 형성되는 게이트 전극을 포함하고,
    상기 T 형상 핀 구조체의 상기 하부는, 상기 기판의 상기 상면과 접하고,
    상기 T 형상 핀 구조체의 상기 상부는, 상기 T 형상 핀 구조체의 상기 하부 상에 수직으로 적층되고,
    상기 게이트 절연막은, 상기 일 함수 조절 패턴과 상기 T 형상 핀 구조체의 상기 하부 사이에 개재되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 T 형상 핀 구조체의 상기 상부는, 제1 폭을 갖고,
    상기 T 형상 핀 구조체의 상기 하부는, 상기 제1 폭 보다 작은 제2 폭을 갖는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 폭과 상기 제2 폭의 차이는, 상기 게이트 절연막의 두께와 상기 일 함수 조절 패턴의 두께의 합보다 작은 반도체 장치.
  4. 제 1항에 있어서,
    상기 T 형상 핀 구조체의 상기 상부는, 상기 T 형상 핀 구조체의 상기 하부와 중첩되지 않는 오버행 부분을 포함하고,
    상기 일 함수 조절 패턴은, 상기 오버행 부분 아래에 배치되는 반도체 장치.
  5. 제 4항에 있어서,
    상기 일 함수 조절 패턴의 측벽은, 상기 게이트 전극과 접하고,
    상기 일 함수 조절 패턴의 상기 측벽은, 상기 T 형상 핀 구조체의 상기 상부의 측벽을 너머(beyond) 위치하는 반도체 장치.
  6. 제 4항에 있어서,
    상기 오버행 부분의 하면은, 상기 게이트 절연막과 접하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트 절연막은, 상기 오버행 부분과 상기 일 함수 조절 패턴 사이에 개재되는 반도체 장치.
  8. 제 4항에 있어서,
    상기 T 형상 핀 구조체의 상기 오버행 부분의 두께는, 상기 게이트 절연막의 두께와 상기 일 함수 조절 패턴의 두께의 합 보다 작은 반도체 장치.
  9. 제 1항에 있어서,
    상기 일 함수 조절 패턴과 상기 게이트 전극은, 동일한 높이를 갖는 반도체 장치.
  10. 제 1항에 있어서,
    상기 게이트 전극 아래에 배치되는 하부 스페이서; 및
    상기 게이트 전극의 상면 상에 배치되는 상부 스페이서를 더 포함하고,
    상기 상부 스페이서, 상기 게이트 전극 및 상기 하부 스페이서는, 서로 수직으로 적층되는 반도체 장치.
  11. 제 1항에 있어서,
    상기 T 형상 핀 구조체의 상기 하부의 아래에 배치되는 하부 소오스/드레인; 및
    상기 T 형상 핀 구조체의 상기 상부 내에 배치되는 상부 소오스/드레인을 더 포함하는 반도체 장치.
  12. 기판;
    상기 기판의 상면으로부터 수직으로 연장되고, 각각 하부 및 상부를 포함하는 제1 T 형상 핀 구조체 및 제2 T 형상 핀 구조체;
    상기 제1 T 형상 핀 구조체와 상기 제2 T 형상 핀 구조체 사이에 배치되는 리세스된 트렌치;
    상기 리세스된 트렌치 내에 배치되는 게이트 절연막;
    상기 리세스된 트렌치 내에 배치되는 제1 및 제2 일 함수 조절 패턴; 및
    상기 제1 일 함수 조절 패턴과 상기 제2 일 함수 조절 패턴 사이에 배치되는 게이트 전극을 포함하고,
    상기 제1 T 형상 핀 구조체의 상기 하부 및 상기 제2 T 형상 핀 구조체의 상기 하부는, 상기 기판의 상기 상면과 접하고,
    상기 제1 T 형상 핀 구조체의 상기 상부는, 상기 제1 T 형상 핀 구조체의 상기 하부 상에 적층되고,
    상기 제2 T 형상 핀 구조체의 상기 상부는, 상기 제2 T 형상 핀 구조체의 상기 하부 상에 적층되고,
    상기 제1 일 함수 조절 패턴의 측벽은, 상기 제1 T 형상 핀 구조체의 상기 상부의 측벽을 너머(beyond) 위치하고,
    상기 제2 일 함수 조절 패턴의 측벽은, 상기 제2 T 형상 핀 구조체의 상기 상부의 측벽을 너머 위치하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 게이트 전극 아래에 배치되는 하부 스페이서; 및
    상기 게이트 전극의 상면 상에 배치되는 상부 스페이서를 더 포함하고,
    상기 상부 스페이서, 상기 게이트 전극 및 상기 하부 스페이서는, 서로 수직으로 적층되는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제1 T 형상 핀 구조체의 상기 하부의 아래에 배치되는 하부 소오스/드레인; 및
    상기 제1 T 형상 핀 구조체의 상기 상부 내에 배치되는 상부 소오스/드레인을 더 포함하는 반도체 장치.
  15. 적어도 한 번의 식각 공정을 수행하여, 제1 T 형상 핀 구조체, 제2 T 형상 핀 구조체 및, 상기 제1 T 형상 핀 구조체와 상기 제2 T 형상 핀 구조체 사이에 배치되는 리세스된 트렌치를 형성하되,
    상기 제1 및 제2 T 형상 핀 구조체 각각은 하부 및 상부를 포함하고, 상기 제1 T 형상 핀 구조체의 상기 하부와 상기 제2 T 형상 핀 구조체의 상기 하부는 기판의 상면과 접하고, 상기 제1 T 형상 핀 구조체의 상기 상부는 상기 제1 T 형상 핀 구조체의 상기 하부 상에 적층되고, 상기 제2 T 형상 핀 구조체의 상기 상부는 상기 제2 T 형상 핀 구조체의 상기 하부 상에 적층되고,
    상기 제1 및 제2 T 형상 핀 구조체의 상기 상부 각각은, 상기 제1 및 제2 T 형상 핀 구조체의 상기 하부 각각과 오버랩되지 않는 오버행 부분을 포함하고,
    상기 리세스된 트렌치 내에 게이트 절연막을 컨포말하게(conformally) 형성하고,
    상기 게이트 절연막 상에, 상기 리세스된 트렌치를 채우도록, 예비 일 함수 조절 층을 형성하고,
    상기 제1 T 형상 핀 구조체의 상기 오버행 부분과 상기 제2 T 형상 핀 구조체의 상기 오버행 부분을 식각 마스크로하여, 상기 예비 일 함수 조절 층에 대해 이방성 식각 공정을 수행하여, 제1 및 제2 일 함수 조절 패턴을 형성하되,
    상기 제1 일 함수 조절 패턴의 측벽은, 상기 제1 T 형상 핀 구조체의 상기 상부의 측벽을 너머(beyond) 위치하고,
    상기 제1 일 함수 조절 패턴과 상기 제2 일 함수 조절 패턴 사이에 개재되는 게이트 전극을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제 15항에 있어서,
    상기 적어도 한 번의 식각 공정을 수행하는 것은,
    제1 식각 공정을 수행하여, 예비 트렌치, 상기 제1 T 형상 핀 구조체의 상기 상부 및 상기 제2 T 형상 핀 구조체의 상기 상부를 형성하되,
    상기 에비 트렌치는 상기 제1 T 형상 핀 구조체의 상기 상부와 상기 제2 T 형상 핀 구조체의 상기 상부 사이에 배치되고,
    상기 제1 T 형상 핀 구조체의 상기 상부와 상기 제2 T 형상 핀 구조체의 상기 상부 상에 스페이서 막을 형성하고,
    상기 스페이서 막에 대해 제2 식각 공정을 수행하여 상기 예비 트렌치를 리세스하여, 제1 트렌치를 형성하고,
    제3 식각 공정을 수행하여, 상기 제1 트렌치를 통해 상기 제1 T 형상 핀 구조체의 상기 하부를 형성하되,
    상기 제1 트렌치는 측면 방향(laterally)으로 리세스되어, 상기 제1 T 형상 핀 구조체의 상기 하부, 상기 제2 T 형상 핀 구조체의 상기 하부 및 상기 제1 T 형상 핀 구조체의 상기 하부와 상기 제2 T 형상 핀 구조체의 상기 하부 사이에 개재되는 상기 리세스된 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 제2 식각 공정을 수행하는 것은,
    상기 제1 T 형상 핀 구조체의 상기 상부의 측벽 상에 제1 스페이서 패턴 및 상기 제2 T 형상 핀 구조체의 상기 상부의 측벽 상에 제2 스페이서 패턴을 형성하는 것을 포함하고,
    상기 제1 스페이서 패턴은 상기 제1 T 형상 핀 구조체의 상기 상부의 상기 측벽을 덮고,
    상기 제1 T 형상 핀 구조체의 상기 상부는, 상기 제3 식각 공정에서 식각되지 않는 반도체 장치 제조 방법.
  18. 제 16항에 있어서,
    상기 제1 및 제2 식각 공정은, 이방성 식각 공정을 이용하여 수행되고,
    상기 제3 식각 공정은, 등방성 식각 공정을 이용하여 수행되는 반도체 장치 제조 방법.
  19. 제 16항에 있어서,
    상기 제1 T 형상 핀 구조체의 상기 하부 아래에 하부 소오스/드레인을 형성하고,
    상기 제1 T 형상 핀 구조체의 상기 상부 내에 상부 소오스/드레인을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  20. 제 19항에 있어서,
    상기 하부 소오스/드레인을 형성하는 것은, 상기 제2 식각 공정이 수행된 후 수행되는 반도체 장치 제조 방법.
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