JP7498794B2 - 半導体構造及びその形成方法 - Google Patents

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Description

［関連出願の相互参照］
本願は、２０２１年０８月３０日に中国特許局に提出された、出願番号が２０２１１１００７２７２．０であり、発明の名称が「半導体構造及びその形成方法」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。
本願は、半導体技術分野に関し、半導体構造及びその形成方法に関するが、これに限定されない。
ゲートオールアラウンド電界効果トランジスタ（ＧＡＡＦＥＴ：Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、より良いゲート制御特性を有し、より良いスイッチング特性を実現でき、より効果的に短チャネル効果を抑制することができ、そのため、従来の電界効果トランジスタの代替として最適な候補であると考えられている。しかし、ＧＡＡＦＥＴチャネルの製造プロセスは非常に複雑であり、プロセスのランダムな変動がもたらす影響は、小さなサイズにおいては非常に明らかであり、したがって、デバイスや回路の電気的性能に対するプロセスの変動の影響には、格別な注意を払う必要がある。
本願は、半導体構造及びその形成方法を提供する。
第１態様によれば、本願実施例は、半導体構造の形成方法を提供し、前記方法は、
ベースを提供することであって、ここで、前記ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備えることと、
前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することであって、ここで、隣接する２つの前記第１分離構造の間には、前記第２半導体層に形成されたソース層と、前記基板に形成されたドレイン層が含まれ、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置されることと、
前記第１半導体層にチャネル層を形成することであって、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられている、ことと、
前記貫通孔内にゲート構造を形成することと、を含む。
１つの実施例において、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成する前に、前記方法は、
前記第２半導体層及び前記基板の一部に対してイオンドーピングを実行して、前記基板にドレインドープ領域を形成し、前記第２半導体層にソースドープ領域を形成することを更に含む。
１つの実施例において、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することは、
前記ベースに初期第１分離構造及び初期第２分離構造を形成することであって、ここで、前記初期第１分離構造の延在方向は前記第１方向であり、前記初期第２分離構造の延在方向は前記第２方向であり、前記初期第１分離構造及び初期第２分離構造は、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在することによって、前記第２半導体層に前記ソース層を形成し、前記基板に前記ドレイン層を形成する、ことと、
前記初期第１分離構造をエッチングして前記第１分離構造を形成し、前記初期第２分離構造をエッチングして前記第２分離構造を形成することと、を含む。
１つの実施例において、前記ベースに初期第１分離構造及び初期第２分離構造を形成することは、
前記ベースに第２分離構造トレンチを形成し、前記第２分離構造トレンチに第１誘電体層を充填して前記初期第２分離構造を形成することと、
前記初期第２分離構造が形成された前記ベースに第１分離構造トレンチを形成し、前記第１分離構造トレンチに第２誘電体層及び第３誘電体層を充填して前記初期第１分離構造を形成することと、を含み、ここで、前記第１分離構造トレンチ及び前記第２分離構造トレンチは、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在する。
１つの実施例において、前記第１分離構造トレンチに第２誘電体層及び第３誘電体層を充填して前記初期第１分離構造を形成することは、
前記第１分離構造トレンチに前記第２誘電体層を充填することと、
前記第１分離構造トレンチの底部及び前記第２半導体の表面の前記第２誘電体層を除去することと、
前記第１分離構造トレンチに前記第３誘電体層を充填して、前記初期第１分離構造を形成することと、を含む。
１つの実施例において、前記初期第１分離構造をエッチングして前記第１分離構造を形成し、前記初期第２分離構造をエッチングして前記第２分離構造を形成することは、
前記第２半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をエッチングすることと、
前記第２半導体層のエッチングされた前記初期第１分離構造に第４誘電体層を充填することと、
前記第１半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をそれぞれエッチングして、前記第１分離構造及び前記第２分離構造を形成することと、を含む。
１つの実施例において、前記第１半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をそれぞれエッチングした後、前記方法は、
前記第１半導体層の一部をエッチングして、前記チャネル層を形成することを含み、ここで、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられており、前記第２方向における前記チャネル層の幅は、前記第２方向における前記ソース層及び前記ドレイン層の幅より小さい。
１つの実施例において、前記第１分離構造トレンチの底部及び前記第２半導体の表面の前記第２誘電体層を除去した後、前記第１分離構造トレンチに前記第３誘電体層を充填する前に、前記方法は、
前記第１分離構造トレンチの底部に金属コバルトを堆積することと、
アニーリング処理を実行して前記基板にケイ化物を形成することによって、埋め込みビットラインを形成することと、を更に含み、ここで、前記ドレイン層は、前記チャネル層と前記埋め込みビットラインとの間に配置され、前記第１分離構造のうち前記基板内に延在する部分の高さは、前記第２分離構造のうち前記基板内に配置された部分の高さより低く、前記第２分離構造は前記埋め込みビットラインを貫通する。
１つの実施例において、前記貫通孔内にゲート構造を形成することは、
熱酸化により前記貫通孔内にゲート酸化物層を形成することと、
前記ゲート酸化物層の表面に導電性材料を充填して、前記ゲート構造を形成することと、を含む。
１つの実施例において、前記方法は、
前記第２半導体層に第５誘電体層を充填することであって、前記第５誘電体層の上面は、前記第２半導体の上面と面一であることと、
各ソース層にコンタクトノード及びキャパシタを順次に形成することと、を更に含む。
１つの実施例において、前記第１誘電体層の材料は酸化シリコンを含み、前記第２誘電体層の材料は前記第１誘電体層の材料と同じであり、前記第３誘電体層の材料は窒化シリコンを含み、前記第４誘電体層の材料は前記第３誘電体層の材料と同じである。
１つの実施例において、前記ゲート酸化物層の材料は酸化シリコンを含み、前記第５誘電体層の材料は窒化シリコンを含む。
第２態様によれば、本願実施例は更に、半導体構造を提供し、前記半導体構造は、
順次に形成された基板、第１半導体層及び第２半導体層を備える、ベースと、
ベースに配置され、間隔を置いて分布された第１分離構造及び第２分離構造であって、ここで、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置される、第１分離構造及び第２分離構造と、
前記第２半導体層内に配置されたソース層と、
前記基板内に配置されたドレイン層と、
前記第１半導体層内に配置されたチャネル層と、
前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間に配置され、延在方向が前記第１方向と一致する、ゲート構造と、を備える。
１つの実施例において、前記第１分離構造は、前記基板内に配置される第２誘電体層と、前記第２半導体層内に配置される第４誘電体層と、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在する第３誘電体層と、を備え、ここで、前記第３誘電体層の側壁は、前記第２誘電体層及び前記第４誘電体層に接し、前記第２分離構造は、基板内に配置される第１誘電体層を備える。
１つの実施例において、前記半導体構造は、更に、前記基板内に配置され且つ前記第２分離構造によって貫通される埋め込みビットラインを備え、ここで、前記ドレイン層は、前記チャネル層と前記埋め込みビットラインとの間に配置され、前記第１分離構造のうち前記基板内に延在する部分の高さは、前記第２分離構造のうち前記基板内に配置された部分の高さより低い。
１つの実施例において、前記基板はシリコン基板であり、前記第１半導体層はシリコンゲルマニウム層であり、前記第２半導体層はシリコン層である。
１つの実施例において、前記ゲート構造は、ゲート酸化物層と、前記ゲート酸化物層の表面上の導電性材料と、を備える。
１つの実施例において、前記半導体構造は、更に、
前記第２半導体層内に配置された第５誘電体層であって、ここで、前記第５誘電体層の上面は、前記第２半導体層の上面と面一である、第５誘電体層と、
各ソース層上に配置されたコンタクトノード及びキャパシタを備える。
１つの実施例において、前記第１誘電体層の材料は酸化シリコンを含み、前記第２誘電体層の材料は前記第１誘電体層の材料と同じであり、前記第３誘電体層の材料は窒化シリコンを含み、前記第４誘電体層の材料は前記第３誘電体層の材料と同じである。
本願実施例は、半導体構造及びその形成方法を提供し、ここで、半導体構造の形成方法は、ベースを提供することであって、ここで、前記ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備えることと、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することであって、ここで、隣接する２つの前記第１分離構造の間には、前記第２半導体層に形成されたソース層と、前記基板に形成されたドレイン層が含まれ、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板に配置されることと、前記第１半導体層にチャネル層を形成することであって、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられていることと、前記貫通孔内にゲート構造を形成することと、を含む。本願実施例では、ゲート自己整合が実現され、ゲートオールアラウンド構造が形成され、それによって、ゲート制御能力及びスイッチング速度が向上する。
本願実施例による半導体構造の形成方法の１つの例示的なフローチャートである。 本願実施例による半導体構造の形成過程の例示的な構造図である。 本願実施例による半導体構造の形成過程の例示的な構造図である。 本願実施例による半導体構造の形成過程の例示的な構造図である。 本願実施例による半導体構造の形成過程の例示的な構造図である。 本願実施例による半導体構造の形成方法の別の例示的なフローチャートである。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の概略図である。 図３Ａに示す構造の正面図である。 本願実施例による半導体構造の形成方法の別の例示的なフローチャートである。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。 本願実施例による半導体構造の形成過程の別の例示的な構造図である。
図面（必ずしも縮尺通りに描かれているわけではない）において、同様の参照番号は、異なる図における同様の部品を示すことができる。異なる文字の接尾語を有する同様の参照番号は、同様の部品の異なる例を示すことができる。図面は、概して、限定ではなく例として、本明細書で議論される各実施例を示している。
以下では、図面を参照して本願で開示される例示的な実施形態をより詳細に説明する。図面には、本願の例示的な実施形態が示されているが、本願は、様々な形態で実現でき、本明細書に示される特定の実施形態によって限定されないことを理解されたい。むしろ、これらの実施形態は、本願をより完全に理解させ、本願の範囲を当業者に十分に伝えるために提供される。
以下の説明では、本願のより完全な理解を提供するために、多数の具体的な詳細が与えられている。しかし、当業者なら自明であるが、本願は、これらの詳細の１つ又は複数がなくても実施可能である。他の例では、本願との混同を避けるために、当技術分野で周知のいくつかの技術的特徴は説明されていない。即ち、本明細書には、実際の実施例のすべての特徴が記載されておらず、周知の機能及び構造が詳細に記載されていない。
本願実施例は、半導体構造の形成方法を提供し、図１Ａに示すように、前記方法は、以下のステップを含む。
ステップＳ１０１において、ベースを提供し、ここで、ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備える。
ここで、基板は、シリコン基板、シリコンゲルマニウム基板、又は絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよいし、窒化シリコン基板又は他の適切な基板であってもよい。
第１半導体層の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）であってもよいし、絶縁体上シリコン（ＳＯＩ）、絶縁体上ゲルマニウム（ＧＯＩ）であってもよいし、又はガリウム砒素などのＩＩＩ－Ｖ族化合物などの他の材料であってもよい。相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程に関しては、ＳｉＧｅ工程のコストはシリコン工程のコストに匹敵するが、ヘテロ接合技術に関しては、ＳｉＧｅ工程のコストは、ガリウム砒素工程のコストより低い。
第２半導体層はシリコン層であってもよいし、ゲルマニウム（Ｇｅ）などの他の半導体元素を含んでもよく、又は、炭化ケイ素（ＳｉＣ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、砒化インジウム（ＩｎＡｓ）又はアンチモン化インジウム（ＩｎＳｂ）などの半導体化合物を含んでもよく、又は、シリコンゲルマニウム（ＳｉＧｅ）、リン化ガリウム砒素（ＧａＡｓＰ）、砒化インジウムアルミニウム（ＡｌＩｎＡｓ）、砒化ガリウムアルミニウム（ＡｌＧａＡｓ）、砒化インジウムガリウム（ＧａＩｎＡｓ）、リン化インジウムガリウム（ＧａＩｎＰ）、及／又はリン化インジウムガリウム砒素（ＧａＩｎＡｓＰ）又はそれらの組み合わせなどの他の半導体合金を含んでもよい。
いくつかの実施例において、前記第１半導体層及び２半導体層は、エピタキシー（ｅｐｉｔａｘｙ）によって形成されることができ、エピタキシャル成長法としては、分子線エピタキシャル成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、超低圧化学気相堆積と超高真空技術（ＵＨＶ／ＣＶＤ：Ｕｌｔｒａｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の組み合わせ、紫外線化学気相堆積（ＵＶ／ＣＶＤ：Ｕｌｔｒａ Ｖｉｏｌｅｔ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、大気圧化学気相堆積（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）及び急速熱化学気相堆積（ＲＴ－ＣＶＤ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などを採用することができる。これらの技術には、低温（摂氏３００～７００度）でエピタキシャル層を成長できるという利点があり、この能力は、ドープされた平面の生成にとって重要であるだけでなく、格子不整合の材料をコヒーレントの方式で結合させることができる。ＳｉＧｅ合金では、シリコン（Ｓｉ）とＳｉＧｅからなる量子井戸中のキャリアの移動度が高いため、その電子の移動度は純Ｓｉの約２倍である。更に重要なことは、ＳｉとＧｅが合金化されている場合、自立合金は、ダイヤモンド結晶格子を持ち、当該合金の格子定数は、Ｓｉ及びＧｅ値の間でほぼ線形の依存性を有し、室温で約４．１７％の偏差があり、このようなＳｉＧｅ層が、Ｓｉ基板などの同じ格子定数を有する基板上にエピタキシャル成長される場合、成長層は、基板層と１つのコヒーレントな結晶面を形成するために、その面内格子定数を変更しようとする。
ステップＳ１０２において、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成し、ここで、隣接する２つの前記第１分離構造の間には、前記第２半導体層に形成されたソース層と、前記基板に形成されたドレイン層が含まれ、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置される。
ここで、ベースの上面及び下面（即ち、ベースが位置する平面）の方向において、互いに交差する（例えば、互いに垂直する）２つの方向が第１方向及び第２方向であり、例えば、第１方向をＸ軸方向とし、第２方向をＹ軸方向とする。ドレイン層とソース層の導電型は逆である。
ステップＳ１０３において、前記第１半導体層にチャネル層を形成し、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられている。
ここで、チャネル層は、前記ドレイン層と前記ソース層との間に配置される。
ステップＳ１０４において、前記貫通孔内にゲート構造を形成する。
ここで、前記第１分離構造は、ゲート構造を互いに分離するために使用される。ゲート構造は、ゲート酸化物層と、ゲート酸化物層の表面上の導電性材料と、を備える。ここで、ゲート酸化物層は、ゲート構造とベースとの間の電気的分離を実現するための誘電体層として機能することができる。ゲート酸化物層は、高温酸化によって形成することができ、高温酸化工程の温度は、摂氏９００度～摂氏１２００度であり得る。ゲート酸化物層の材料は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、酸化物／窒化物／酸化物（ＯＮＯ：Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）、又はシリコン酸化物層の誘電率より高い誘電率を有する高ｋ材料であり得、それによってポリシリコンからのボロンの拡散を効果的に防止し、ボロン浸透の問題を解決することができる。一方、ゲート酸化物層とベースとの間の界面に分布する少量の窒素原子も、界面の特性を改善し、それによってゲート酸化物層の信頼性を高め、漏れ電流を低減することができる。例えば、高ｋ材料は、約１０～２５の誘電率を有することができ、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ３）、酸化タンタル（Ｔａ２Ｏ３）及び／又は酸化チタン（ＴｉＯ２）などを含み得る。
本願実施例では、ベースに第１分離構造及び第２分離構造を形成し、第１半導体層にチャネル層を形成し、チャネル層の貫通孔内にゲート構造を形成することにより、ゲート自己整合を実現し、ゲートオールアラウンド構造を形成し、それによって、ゲート制御能力及びスイッチング速度を向上させる。
ステップＳ１０１ないしステップＳ１０４は、それぞれ、図１Ｂないし図１Ｅを参照されたい。
図１Ｂに示すように、前記ベース１００は、順次に形成された基板１０１、第１半導体層１０２及び第２半導体層１０３を備える。
図１Ｂ及び図１Ｃを参照すると、前記ベース（図１Ｂのベース１００を参照）に、間隔を置いて分布された第１分離構造１０４及び第２分離構造１０５を形成し、ここで、隣接する２つの前記第１分離構造１０４の間には、前記第２半導体層（図１Ｂの第２半導体層１０３を参照）に形成されたソース層１０６及び前記基板（図１Ｂの基板１０１を参照）に形成されたドレイン層１０７が含まれ、前記第１分離構造１０４の延在方向がＸ軸方向であり、前記第２分離構造１０５の延在方向がＹ軸方向であり、前記第１分離構造１０４は、前記第１半導体層（図１Ｂの第１半導体層１０２を参照）及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在し、前記第２分離構造１０５は前記基板１０１内に配置される。
図１Ｄに示すように、前記第１半導体層（図１Ｂの第１半導体層１０２を参照）にチャネル層１０８を形成し、前記チャネル層１０８と、チャネル層に隣接する２つの前記第１分離構造１０４との間には、延在方向が前記第１方向と一致する貫通孔１０９が設けられている。
図１Ｅに示すように、前記貫通孔１０９（図１Ｄの貫通孔１０９を参照）内にゲート構造１１０を形成する。
図１Ａに提供される半導体構造の形成方法に基づいて、本願実施例は、半導体構造を提供し、図１Ｅに示すように、当該構造は、
順次に形成された基板（図１Ｂの基板１０１を参照）、第１半導体層（図１Ｂの第１半導体層１０２を参照）及び第２半導体層（図１Ｂの第２半導体層１０３を参照）を備える、ベース（図１Ｂのベース１００を参照）と、
前記ベース１００に配置され、間隔を置いて分布された第１分離構造１０４及び第２分離構造１０５であって、ここで、前記第１分離構造１０４の延在方向が第１方向であり、前記第２分離構造１０５の延在方向が第２方向であり、前記第１分離構造１０４は前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在し、前記第２分離構造１０５は、前記基板１０１内に配置される、第１分離構造１０４及び第２分離構造１０５と、
前記第２半導体層１０３内に配置されるソース層１０６と、
前記基板１０１内に配置されるドレイン層１０７と、
前記第１半導体層１０２内に配置されるチャネル層１０８と、
前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間に配置され、延在方向が前記第１方向と一致する、ゲート構造１１０と、を備える。
いくつかの実施例において、前記基板はシリコン基板であり、第１半導体層はシリコンゲルマニウム層であり、第２半導体層はシリコン層である。シリコンゲルマニウム層中のキャリアはより高い移動度を有し、その電子移動度は純シリコン層の２倍である。
いくつかの実施例において、前記ゲート構造は、ゲート酸化物層と、前記ゲート酸化物層の表面上の導電性材料と、を備える。
本願実施例は、半導体構造の形成方法を更に提供し、図２Ａに示されたように、前記方法は、以下のステップを含む。
ステップＳ２０１において、ベースを提供し、ここで、前記ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備える。
ステップＳ２０２において、前記ベースに初期第１分離構造及び初期第２分離構造を形成し、ここで、前記初期第１分離構造の延在方向は第１方向であり、前記初期第２分離構造の延在方向は第２方向であり、前記初期第１分離構造及び初期第２分離構造は、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在することによって、前記第２半導体層に前記ソース層を形成し、前記基板に前記ドレイン層を形成する。
ステップＳ２０３において、前記初期第１分離構造をエッチングして第１分離構造を形成し、前記初期第２分離構造をエッチングして第２分離構造を形成する。
ステップＳ２０４において、前記第１半導体層にチャネル層を形成し、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一意する貫通孔が設けられている。
ステップＳ２０５において、前記貫通孔内にゲート構造を形成する。
上記の実施例において、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することは、ステップＳ２０１ないしステップＳ２０３によって実現することができる。
いくつかの実施例において、ステップＳ２０２は、ステップＳ２２１及びステップＳ２２２によって実現することができ、ステップＳ２２１に関しては、図２Ｂないし図２Ｃを参照することができ、ステップＳ２２２に関しては、図２Ｄないし図２Ｅを参照することができる。
ステップＳ２２１において、図２Ｂを参照すると、前記ベース（図１Ｂのベース１００を参照）に、第２分離構造トレンチ１０５ａ（Ｙ軸方向に沿って）を形成し、図２Ｃを参照すると、前記第２分離構造トレンチ（図２Ｂの第２分離構造トレンチ１０５ａを参照）に第１誘電体層１０５ｂを充填して前記初期第２分離構造を形成する。
ステップＳ２２２において、図２Ｄを参照すると、前記初期第２分離構造１０５ｃが形成された前記ベース（図２Ｃに示すように）に第１分離構造トレンチ１０４ａ（Ｘ軸方向に沿って）を形成し、図２Ｅを参照すると、前記第１分離構造トレンチ（図２Ｄの第１分離構造トレンチ１０４ａを参照）に第２誘電体層１０４ｂ及び第３誘電体層１０４ｃを充填して、前記初期第１分離構造１０４ｄを形成し、ここで、前記第１分離構造トレンチ（図２Ｄの第１分離構造トレンチ１０４ａを参照）及び前記第２分離構造トレンチ（図２Ｂの第２分離構造トレンチ１０５ａを参照）は、前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在する。
ここで、第１分離構造トレンチ及び第２分離構造トレンチは、自己整合シャロートレンチ分離技術を採用して形成されることができ、例えば、自己整合ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）工程によって形成されることができ、自己整合四重パターニング（ＳＡＱＰ：Ｓｅｌｆ－ａｌｉｇｎｅｄ Ｑｕａｄｒｕｐｌｅ Ｐａｔｔｅｒｎｉｎｇ）工程によって形成されることもできる。
実施するとき、まず、ベースの表面に、犠牲層（Ｓａｃｒｉｆｉｃｅ Ｌａｙｅｒ）（一般には、ＣＶＤ材料である）を堆積し、その後、フォトリソグラフィ及びエッチングを実行して、マスク上のパターンを犠牲層に転写する。犠牲層のパターンは、「マンドレル（ｍａｎｄｒｅｌ）」又は「コア（ｃｏｒｅ）」とも呼ばれる。原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）を使用して、「マンドレル」の表面と側面に、比較的に均一な厚さの薄膜（「スペーサー（ｓｐａｃｅｒ）材料」と呼ばれる）を堆積する。反応性イオンエッチング工程により、堆積されたスペーサー材料をエッチングし、このステップは、「エッチバック（ｅｔｃｈ ｂａｃｋ）」と呼ばれる。「マンドレル」の側壁の幾何学的効果により、パターンの両側に堆積した材料が残り、いわゆるスペーサーを形成する。選択性の高いエッチャントを使用して「マンドレル」を除去し、ベースの表面にスペーサーのみを残す。スペーサーパターンの周期がフォトリソグラフィパターンの半分であるため、空間パターン密度の倍増が実現される。最後に、プラズマエッチングにより、スペーサーパターンをベースのハードマスク上に転写する。
ここで、第１誘電体層の材料は、シリコン酸化物、例えば、二酸化シリコン、酸窒化シリコン、又はボロン及びリンでドープされたシリコン酸化物又は他の適切な材料であり得る。第２誘電体層の材料は、第１誘電体層の材料と同じであってもよいし、異なってもよい。ここで、第１誘電体層は、熱酸化、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、プラズマ増強原子層堆積（ＰＥＡＬＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、低圧化学気相堆積法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又は他の適切な工程を採用して形成されることができ、第２誘電体層は、第１誘電体層と同じ工程を採用して形成されてもよいし、第１誘電体層と異なる工程を採用して形成されてもよい。
第３誘電体層の材料は、窒化シリコン、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）及び窒化インジウム（ＩｎＮ）などの窒化物であり得、低圧化学気相堆積法、大気圧化学気相堆積法（ＡＰＣＶＤ：Ａｔｍｏｓｐｈｅｒｉｃ Ｐｒｅｓｓｕｒｅ）又は原子層堆積などの工程によって形成されることができる。
いくつかの実施例では、前記第１誘電体層の材料は酸化シリコンを含み、前記第２誘電体層の材料は前記第１誘電体層の材料と同じである。
いくつかの実施例では、ステップＳ２２２において、前記第１分離構造トレンチに第２誘電体層及び第３誘電体層を充填して前記初期第１分離構造を形成することは、ステップＳ２２２１ないしステップＳ２２２３によって実現することができる。
ステップＳ２２２１において、前記第１分離構造トレンチに前記第２誘電体層を充填する。
ステップＳ２２２２において、前記第１分離構造トレンチの底部及び前記第２半導体の表面の前記第２誘電体層を除去する。
ステップＳ２２２３において、前記第１分離構造トレンチに前記第３誘電体層を充填して、前記初期第１分離構造を形成する。
実際の適用において、ドライエッチング工程又はウェットエッチング工程によって、前記第１分離構造トレンチの底部の第２誘電体層を除去することができる。ここで、前記ドライエッチング工程は、プラズマエッチング工程、反応性イオンエッチング工程又はイオンミリング工程であり得る。前記第２半導体の表面の前記第２誘電体層を除去することは、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）工程によって実現することができる。
いくつかの実施例では、図２Ｆを参照すると、前記ステップＳ２２２２とステップＳ２２２３との間には、以下のステップＳ２２２ａ及びＳ２２２ｂを更に含む。
ステップ２２２ａにおいて、前記第１分離構造トレンチ（図２Ｄの第１分離構造トレンチ１０４ａを参照）の底部に金属コバルトを堆積する。
ステップ２２２ｂにおいて、アニーリング処理を実行して、前記基板１０１にケイ化物を形成することによって、埋め込みビットライン１１４を形成し、ここで、前記ドレイン層１０７は、前記チャネル層（図１Ｅのチャネル層１０８を参照）と、前記埋め込みビットライン１１４との間に配置され、前記初期第２分離構造は、前記埋め込みビットライン１１４を貫通する。
実際の適用において、前記第１分離構造トレンチの底部に堆積された物質は、金属コバルトに限定されず、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、プラチナ（Ｐｔ）及びパラジウム（Ｐｄ）のいずれかであってもよい。ＣＶＤ又はＡＬＤを採用して上記の金属を堆積することができる。
実際の適用において、アニーリング処理により、金属と基板が互いに反応してシリサイド化を達成することができる。急速アニーリングを採用することができ、堆積された金属及び基板の種類に応じて異なる温度で急速アニーリングを実行することができ、例えば、金属材料がコバルトである場合、アニーリングの温度範囲は、摂氏４００度～摂氏８００度であり得る。シリサイド化後に形成された金属シリサイドは、埋め込みビットラインとして機能することができる。
金属シリサイドは、抵抗がポリシリコンの抵抗より低い物質である。このような物質により、埋め込みビットラインは低抵抗となる。シリサイド化工程によって埋め込みビットラインを形成することができる。また、完全なシリサイド化工程によって埋め込みビットラインを形成することができる。完全なシリサイド化工程は、シリコン含有物質を所望の深さまで完全にシリサイド化する工程である。チタンシリサイド（ＴｉＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）及びニッケルシリサイド（ＮｉＳｉｘ）などの近貴金属（ｎｅａｒ－ｎｏｂｌｅ ｍｅｔａｌ）又は高融点金属などの金属シリサイドを使用して、埋め込みビットラインを形成することができる。スパッタリング工程、ＣＶＤ工程又はＡＬＤ工程によって導電性材料を形成した後、シリサイド化工程を実行して金属シリサイドを取得することができる。導電性材料は、近貴金属又は高融点金属を含み得る。埋め込みビットラインを完全にシリサイド化することにより、埋め込みビットラインの抵抗を低減することができる。
いくつかの実施例において、ステップＳ２０３は、ステップＳ２３１ないしステップＳ２３３によって実現することができ、ステップＳ２３１ないしステップＳ２３２については、それぞれ、図２Ｇないし図２Ｉを参照されたい。
ステップＳ２３１において、図２Ｅを参照すると、前記第２半導体層１０３における前記初期第１分離構造１０４ｄ内の前記第２誘電体層１０４ｂ及び前記初期第２分離構造（ステップＳ２２１の説明を参照）内の前記第１誘電体層１０５ｂをエッチングし、このようにして、図２Ｇに示す構造を形成する。
ステップＳ２３２において、図２Ｇを参照すると、前記第２半導体層１０３のエッチングされた前記初期第１分離構造（図２Ｅの初期第１分離構造１０４ｄを参照）に第４誘電体層１０４ｅを充填し、このようにして、図２Ｈに示す構造を形成する。
ステップＳ２３３において、図２Ｈを参照すると、前記第１半導体層１０２における前記初期第１分離構造（図２Ｅの初期第１分離構造１０４ｄを参照）内の前記第２誘電体層１０４ｂ及び前記初期第２分離構造（ステップＳ２２１の説明を参照）内の前記第１誘電体層１０５ｂをそれぞれエッチングして、前記第１分離構造１０４及び前記第２分離構造１０５を形成し、このようにして、図２Ｉに示す構造を形成する。
ここで、前記第１分離構造１０４は、第２誘電体層１０４ｂ、第３誘電体層１０４ｃ及び第４誘電体層１０４ｅを備える。
いくつかの実施例では、前記第３誘電体層の材料は、窒化シリコンを含み、前記第４誘電体層の材料は、前記第３誘電体層の材料と同じである。
いくつかの実施例では、ステップＳ２３３の後、ステップＳ２３４を更に含み、ステップＳ２３４において、図２Ｉを参照すると、前記第１半導体層（図２Ｈの第１半導体層１０２を参照）の一部をエッチングして、図２Ｊに示す前記チャネル層１０８を形成し、ここで、前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間には、延在方向が前記第１方向と一致する貫通孔１０９が設けられている。
実施するとき、第１方向（即ち、Ｘ軸方向）に沿って、等方性準原子層エッチング技術を採用して、第１半導体層をエッチングしてチャネル層を形成することができる。チャネル層のサイズを制御することで、ゲート構造によるチャネルの制御を向上させながら、スイッチング速度を向上させることができる。
ステップＳ２０５を実行して、前記貫通孔内にゲート構造を形成した後、図２Ｋに示す構造を形成する。
上記の方法によって形成された図２Ｋの構造に基づいて、本願実施例は、半導体構造を提案し、前記構造は、
順次に形成された基板（図１Ｂの基板１０１を参照）、第１半導体層（図１Ｂの第１半導体層１０２を参照）及び第２半導体層（図１Ｂの第２半導体層１０３を参照）を備える、ベース（図１Ｂのベース１００を参照）と、
前記ベースに配置され、間隔を置いて分布された第１分離構造１０４及び第２分離構造１０５であって、ここで、前記第１分離構造１０４の延在方向が第１方向であり、前記第２分離構造１０５の延在方向が第２方向であり、前記第１分離構造１０４は、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造１０５は、前記基板内に配置され、前記第１分離構造１０４は、前記基板に配置された第２誘電体層１０４ｂと、前記第２半導体層に配置された第４誘電体層１０４ｅと、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在する第３誘電体層１０４ｃとを備え、ここで、前記第３誘電体層１０４ｃの側壁は、前記第２誘電体層１０４ｂ及び前記第４誘電体層１０４ｅに接し、前記第２分離構造１０５は、基板内に配置された第１誘電体層１０５ｂを備える、第１分離構造１０４及び第２分離構造１０５と、
前記第２半導体層内に配置されたソース層１０６と、
前記基板内に配置されたドレイン層１０７と、
前記第１半導体層内に配置されたチャネル層１０８と、
前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間に配置され、延在方向が前記第１方向と一致する、ゲート構造１１０と、
前記基板に配置され、前記第２分離構造１０５によって貫通された埋め込みビットライン１１４と、を備え、ここで、前記ドレイン層１０７は、前記チャネル層１０８と前記埋め込みビットライン１１４との間に配置され、前記第１分離構造１０４のうち前記基板内に延在する部分の高さは、前記第２分離構造１０５のうち前記基板内に配置された部分の高さより低い。
本願実施例は、半導体構造の形成方法を更に提供し、前記方法は、以下のステップを含む。
ステップＳ３０１において、図１Ｂに示すように、ベース１００を提供し、ここで、前記ベースは、順次に形成された基板１０１、第１半導体層１０２及び第２半導体層１０３を備える、
ステップＳ３０２において、前記第２半導体層１０３及び前記基板１０１の一部に対してイオンドーピングを実行して、前記基板１０１にドレインドープ領域を形成し、前記第２半導体層１０３にソースドープ領域を形成する。
ここで、イオンドーピングに使用されるドーパントは、リン（Ｐ）、砒素（Ａｓ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭素（Ｃ）、酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）又はアンチモン（Ｓｂ）などのＮ型ドーパントであってもよく、又は、ボロン（Ｂ）、フッ化ホウ素（ＢＦ２）、Ｓｉ、Ｇｅ、Ｃ、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）又はインジウム（Ｉｎ）などのＰ型ドーパントであってもよい。
ステップＳ３０３において、図１Ｃに示すように、前記ベース（図１Ｂのベース１００を参照）に、間隔を置いて分布された第１分離構造１０４及び第２分離構造１０５を形成し、ここで、隣接する２つの前記第１分離構造１０４の間には、前記第２半導体層１０３に形成されたソース層１０６及び前記基板１０１に形成されたドレイン層１０７が含まれ、前記第１分離構造１０４の延在方向が第１方向であり、前記第２分離構造１０５の延在方向が第２方向であり、前記第１分離構造１０４は、前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在し、前記第２分離構造は、前記基板１０１内に配置される。
ステップＳ３０４において、図１Ｄに示すように、前記第１半導体層１０２にチャネル層１０８を形成し、前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間には、延在方向が前記第１方向と一致する貫通孔１０９が設けられている。
ステップＳ３０５において、図１Ｅに示すように、前記貫通孔（図１Ｄの貫通孔１０９を参照）内にゲート構造１１０を形成する。
ステップＳ３０６において、図３Ａに示すように、前記第２半導体層１０３に第５誘電体層１１１を充填し、前記第５誘電体層１１１の上面は、前記第２半導体１０３の上面と面一である。
ここで、第５誘電体層の材料は、窒化シリコン、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）及び窒化インジウム（ＩｎＮ）などの窒化物であり得、低圧化学気相堆積法、大気圧化学気相堆積法又は原子層堆積などの工程によって形成されることができる。
ステップＳ３０７において、図３Ａに示すように、各ソース層１０６に、コンタクトノード１１２及びキャパシタ１１３を順次に形成する。
ここで、キャパシタは、柱状キャパシタであってよいが、円柱状キャパシタに限定されず、正方形キャパシタ又は他の形状の柱状キャパシタでもあってもよい。コンタクトノードは、柱体形状又は凹状構造を有することができる。
いくつかの実施例において、ステップＳ３０５は、ステップＳ３０５１及びステップＳ３０５２によって実現することができる。
ステップＳ３０５１において、熱酸化により前記貫通孔内にゲート酸化物層を形成する。
ステップＳ３０５２において、前記ゲート酸化物層の表面に導電性材料を充填して前記ゲート構造を形成する。
実際の適用において、前記導電性材料は、タングステン（Ｗ）などの金属であってもよいし、窒化チタンなどの金属窒化物であってもよい。
いくつかの実施例において、前記キャパシタは、電極板及び誘電体層を備えることができる。ここで、前記電極板の材料は、窒化チタン（ＴｉＮ）又はアルミニウム箔であり得、前記誘電体層の材料は、ジルコニア（ＺｒＯ）とＡｌ２Ｏ３との複合材料、ＺｒＯ材料、Ａｌ２Ｏ３材料又は誘電率がＳｉＯ２の誘電率より高い他の材料であり得る。
本願実施例では、ベースに第１分離構造及び第２分離構造を形成し、第１半導体層にチャネル層を形成し、チャネル層の貫通孔内にゲート構造を形成することにより、ゲートオールアラウンド構造を形成し、それによって、ゲート制御能力及びスイッチング速度を向上させる。
上記の方法によって形成された半導体構造は、図３Ａ及び図３Ｂに示されており、図３Ａに基づいて、本願実施例は半導体構造を提供し、前記半導体構造は、順次に形成された基板１０１、第１半導体層１０２及び第２半導体層１０３を備える、ベース（図１Ｂのベース１００を参照）と、
前記ベースに配置され、間隔を置いて分布された第１分離構造１０４及び第２分離構造１０５であって、ここで、前記第１分離構造１０４の延在方向が第１方向であり、前記第２分離構造１０５の延在方向が第２方向であり、前記第１分離構造１０４は、前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在し、前記第２分離構造１０５は、前記基板内に配置される、第１分離構造１０４及び第２分離構造１０５と、
前記第２半導体層１０３内に配置されたソース層１０６と、
前記基板１０１内に配置されたドレイン層１０７と、
前記第１半導体層１０２内に配置されたチャネル層１０８と、
前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間に配置され、延在方向が前記第１方向と一致する、ゲート構造１１０と、
前記第２半導体層１０３に配置された第５誘電体層１１１であって、ここで、前記第５誘電体層１１１の上面は、前記第２半導体層１０３の上面と面一である、第５誘電体層１１１と、
各ソース層１０６上に配置されたコンタクトノード１１２及びキャパシタ１１３を備える。
いくつかの実施例では、図３Ａに示すように、前記構造は更に、前記基板（図３Ａの基板１０１を参照）に配置され且つ前記第２分離構造１０５によって貫通された埋め込みビットライン１１４を備え、ここで、前記ドレイン層１０７は、前記チャネル層１０８と前記埋め込みビットライン１１４との間に配置され、前記第１分離構造１０４のうち前記基板内に延在する部分の高さは、前記第２分離構造１０５のうち前記基板内に配置された部分の高さより低い。
本願実施例は、半導体構造の形成方法を更に提供し、図４Ａを参照すると、前記方法は、以下のステップを含む。
ステップＳ４０１において、図１Ｂを参照すると、ベース１００を提供し、前記ベース１００は、順次に形成された基板１０１、第１半導体層１０２及び第２半導体層１０３を備える。
ステップＳ４０２において、図２Ｂを参照すると、前記ベース（図１Ｂのベース１００を参照）に第２分離構造トレンチ１０５ａを形成し、図２Ｃを参照すると、前記第２分離構造トレンチ（図２Ｃの第２分離構造トレンチ１０５ａを参照）に第１誘電体層１０５ｂを充填して前記初期第２分離構造を形成する。
ここで、前記第２分離構造トレンチ１０５ａは、前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在する。
ステップＳ４０３において、図２Ｄを参照すると、前記初期第２分離構造が形成された前記ベースに第１分離構造トレンチ１０４ａを形成し、ここで、前記第１分離構造トレンチ１０４ａは、前記第１半導体層１０２及び前記第２半導体層１０３を貫通し且つ部分的に前記基板１０１内に延在し、隣接する２つの前記第１分離構造トレンチ１０４ａの間には、前記第２半導体層１０３に形成されたソース層１０６、及び前記基板１０１に形成されたドレイン層１０７が含まれる。
ステップＳ４０４において、図２Ｄ及び図４Ｂを参照すると、図２Ｄ内の第１分離構造トレンチ１０４ａに前記第２誘電体層１０４ｂを充填し、このようにして、図４Ｂに示す構造を形成する。
ステップＳ４０５において、図４Ｂを参照すると、前記第１分離構造トレンチ（図２Ｄの第１分離構造トレンチ１０４ａを参照）の底部及び前記第２半導体１０３の表面の前記第２誘電体層１０４ｂを除去し、このようにして、図４Ｃに示す構造を形成する。
ステップＳ４０６において、前記第１分離構造トレンチ（図４Ａの第１分離構造トレンチ１０４ａを参照）の底部に金属コバルトを堆積し、図２Ｆを参照すると、アニーリング処理を実行して前記基板にケイ化物を形成することにより、埋め込みビットライン１１４を形成する。
ステップＳ４０７において、図４Ｄを参照すると、前記第１分離構造トレンチ（図２Ｄの第１分離構造トレンチ１０４ａを参照）に前記第３誘電体層１０４ｃを充填して、前記初期第１分離構造１０４ｄを形成する。
ステップＳ４０８において、図２Ｅを参照すると、前記第２半導体層１０３における前記初期第１分離構造（図４Ｄの初期第１分離構造１０４ｄを参照）内の前記第２誘電体層１０４ｂ及び前記初期第２分離構造（ステップＳ２２１の説明を参照）内の前記第１誘電体層１０５ｂをエッチングして、図２Ｇに示す構造を形成する。
ステップＳ４０９において、図２Ｇを参照すると、前記第２半導体層１０３内のエッチングされた前記初期第１分離構造（図４Ｄの初期第１分離構造１０４ｄを参照）に第４誘電体層１０４ｅを充填し、このようにして、図２Ｈに示す構造を形成する。
ステップＳ４１０において、図２Ｈを参照すると、前記第１半導体層１０２における前記初期第１分離構造（図４Ｄの初期第１分離構造１０４ｄを参照）内の前記第２誘電体層１０４ｂ及び前記初期第４分離構造（ステップＳ２２１の説明を参照）内の前記第１誘電体層１０５ｂをそれぞれエッチングして、前記第１分離構造１０４及び前記第２分離構造１０５を形成し、このようにして、図２Ｉに示す構造を形成する。
ステップＳ４１１において、図２Ｉを参照すると、前記第１半導体層（図２Ｈの第１半導体層１０２を参照）の一部をエッチングして、図２Ｊに示す前記チャネル層１０８を形成し、ここで、前記チャネル層１０８と、前記チャネル層に隣接する２つの前記第１分離構造１０４との間には、延在方向が前記第１方向と一致する貫通孔１０９が設けられており、前記第２方向における前記チャネル層１０８の幅は、前記第２方向における前記ソース層１０６及び前記ドレイン層１０７の幅より小さく、ドレイン層１０７は、前記チャネル層１０８と前記埋め込みビットライン１１４との間に配置される。
ステップＳ４１２において、図２Ｋを参照すると、熱酸化により前記貫通孔（図２Ｊの貫通孔１０９を参照）内にゲート酸化物層１１０ａを形成する。
ステップＳ４１３において、続けて図２Ｋを参照すると、前記ゲート酸化物層１１０ａの表面に導電性材料１１０ｂを充填して、前記ゲート構造１１０を形成する。
ステップＳ４１４において、図４Ｅを参照すると、前記第２半導体層１０３に第５誘電体層１１１を充填し、前記第５誘電体層１１１の上面は前記第２半導体１０３の上面と面一である。
ステップＳ４１５において、続けて図４Ｅを参照すると、各ソース層１０６にコンタクトノード１１２及びキャパシタ１１３を順次に形成する。
上記の半導体構造の実施例の説明は、上記の方法の実施例の説明と類似しており、方法実施例と類似した有益な効果を有する。本願の半導体構造の実施例に開示されていない技術的詳細は、本願の方法の実施例の説明を参照されたい。
本願で提供されるいくつかの実施例において、開示された構造及び方法は、非標的の方式で実現されてもよいことを理解されたい。上記の構造の実施例は、例示的なものに過ぎず、例えば、前記ユニットの分割は、論理機能の分割に過ぎず、実際の実現では、他の分割方法を採用することができ、例えば、複数のユニット又はコンポーネントを組み合わせるか又は別のシステムに統合してもよく、又はいくつかの特徴を無視するか実行しなくてもよい。なお、表示又は議論された構成要素は、互いに結合又は直接結合されてもよい。
上記の別個の部品として説明されたユニットは、物理的に分離されていてもいなくてもよく、ユニットとして表示された部品は、物理的なユニットであってもなくてもよく、すなわち、１箇所に配置されてもよく、複数のネットワークユニットに分散されてもよく、実際の必要に応じてそのうちの一部又はすべてのユニットを選択して本実施例の技術案の目的を実現することができる。
本願で提供されるいくつかの方法又は構造の実施例に開示された特徴は、競合することなく互いに任意に組み合わせて、新たな方法の実施例又は構造の実施例を取得することができる。
上記は、本願実施例のいくつかの実施形態に過ぎず、本願実施例の保護範囲はこれに限定されない。本願実施例に開示された技術的範囲内で当業者によって容易に想到し得る変形又は置換は、すべて本願実施例の保護範囲に含まれるべきである。したがって、本願実施例の保護範囲は、特許請求の保護範囲に従うものとする。
本願実施例は、半導体構造及びその形成方法を提供する。ここで、半導体構造の形成方法は、ベースを提供することであって、ここで、前記ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備えることと、前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することであって、ここで、隣接する２つの前記第１分離構造の間には、前記第２半導体層に形成されたソース層と、前記基板に形成されたドレイン層が含まれ、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置されることと、前記第１半導体層にチャネル層を形成することであって、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられていることと、前記貫通孔内にゲート構造を形成することと、を含む。本願実施例では、ゲート自己整合が実現され、ゲートオールアラウンド構造が形成され、それによって、ゲート制御能力及びスイッチング速度が向上する。

Claims (13)

  1. 半導体構造の形成方法であって、
    ベースを提供することであって、前記ベースは、順次に形成された基板、第１半導体層及び第２半導体層を備えることと、
    前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することであって、隣接する２つの前記第１分離構造の間には、前記第２半導体層に形成されたソース層と、前記基板に形成されたドレイン層が含まれ、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置されたことと、
    前記第１半導体層にチャネル層を形成することであって、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられていることと、
    前記貫通孔内にゲート構造を形成することと、を含み、
    前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成する前に、前記半導体構造の形成方法は、
    前記第２半導体層及び前記基板の一部に対してイオンドーピングを実行して、前記基板にドレインドープ領域を形成し、前記第２半導体層にソースドープ領域を形成することを更に含む、半導体構造の形成方法。
  2. 前記ベースに、間隔を置いて分布された第１分離構造及び第２分離構造を形成することは、
    前記ベースに初期第１分離構造及び初期第２分離構造を形成することであって、前記初期第１分離構造の延在方向は前記第１方向であり、前記初期第２分離構造の延在方向は前記第２方向であり、前記初期第１分離構造及び初期第２分離構造は、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在することによって、前記第２半導体層に前記ソース層を形成し、前記基板に前記ドレイン層を形成する、ことと、
    前記初期第１分離構造をエッチングして前記第１分離構造を形成し、前記初期第２分離構造をエッチングして前記第２分離構造を形成することと、を含む、
    請求項１に記載の半導体構造の形成方法。
  3. 前記ベースに初期第１分離構造及び初期第２分離構造を形成することは、
    前記ベースに第２分離構造トレンチを形成し、前記第２分離構造トレンチに第１誘電体層を充填して前記初期第２分離構造を形成することと、
    前記初期第２分離構造が形成された前記ベースに第１分離構造トレンチを形成し、前記第１分離構造トレンチに第２誘電体層及び第３誘電体層を充填して前記初期第１分離構造を形成することと、を含み、前記第１分離構造トレンチ及び前記第２分離構造トレンチは、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在する、
    請求項２に記載の半導体構造の形成方法。
  4. 前記第１分離構造トレンチに第２誘電体層及び第３誘電体層を充填して前記初期第１分離構造を形成することは、
    前記第１分離構造トレンチに前記第２誘電体層を充填することと、
    前記第１分離構造トレンチの底部及び第２半導体の表面の前記第２誘電体層を除去することと、
    前記第１分離構造トレンチに前記第３誘電体層を充填して、前記初期第１分離構造を形成することと、を含む、
    請求項３に記載の半導体構造の形成方法。
  5. 前記初期第１分離構造をエッチングして前記第１分離構造を形成し、前記初期第２分離構造をエッチングして前記第２分離構造を形成することは、
    前記第２半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をエッチングすることと、
    前記第２半導体層のエッチングされた前記初期第１分離構造に第４誘電体層を充填することと、
    前記第１半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をそれぞれエッチングして、前記第１分離構造及び前記第２分離構造を形成することと、を含む、
    請求項３に記載の半導体構造の形成方法。
  6. 前記第１半導体層における前記初期第１分離構造内の前記第２誘電体層及び前記初期第２分離構造内の前記第１誘電体層をそれぞれエッチングした後、前記半導体構造の形成方法は、
    前記第１半導体層の一部をエッチングして、前記チャネル層を形成することを含み、前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間には、延在方向が前記第１方向と一致する貫通孔が設けられており、前記第２方向における前記チャネル層の幅は、前記第２方向における前記ソース層及び前記ドレイン層の幅より小さい、
    請求項５に記載の半導体構造の形成方法。
  7. 前記第１分離構造トレンチの底部及び前記第２半導体の表面の前記第２誘電体層を除去した後、前記第１分離構造トレンチに前記第３誘電体層を充填する前に、前記半導体構造の形成方法は、
    前記第１分離構造トレンチの底部に金属コバルトを堆積することと、
    アニーリング処理を実行して前記基板にケイ化物を形成することによって、埋め込みビットラインを形成することと、を更に含み、前記ドレイン層は、前記チャネル層と前記埋め込みビットラインとの間に配置され、前記第１分離構造のうち前記基板内に延在する部分の高さは、前記第２分離構造のうち前記基板内に配置された部分の高さより低く、前記第２分離構造は前記埋め込みビットラインを貫通する、
    請求項４に記載の半導体構造の形成方法。
  8. 前記貫通孔内にゲート構造を形成することは、
    熱酸化により前記貫通孔内にゲート酸化物層を形成することと、
    前記ゲート酸化物層の表面に導電性材料を充填して、前記ゲート構造を形成することと、を含む、
    請求項１ないし７のいずれか一項に記載の半導体構造の形成方法。
  9. 前記半導体構造の形成方法は、
    前記第２半導体層に第５誘電体層を充填することであって、前記第５誘電体層の上面は、第２半導体の上面と面一であることと、
    各ソース層にコンタクトノード及びキャパシタを順次に形成することと、を更に含み、
    前記ゲート酸化物層の材料は酸化シリコンを含み、前記第５誘電体層の材料は窒化シリコンを含む、
    請求項８に記載の半導体構造の形成方法。
  10. 前記第１誘電体層の材料は酸化シリコンを含み、前記第２誘電体層の材料は前記第１誘電体層の材料と同じであり、前記第３誘電体層の材料は窒化シリコンを含み、前記第４誘電体層の材料は前記第３誘電体層の材料と同じである、
    請求項５に記載の半導体構造の形成方法。
  11. 半導体構造であって、
    順次に形成された基板、第１半導体層及び第２半導体層を備える、ベースと、
    ベースに配置され、間隔を置いて分布された第１分離構造及び第２分離構造であって、前記第１分離構造の延在方向が第１方向であり、前記第２分離構造の延在方向が第２方向であり、前記第１分離構造は前記第１半導体層及び前記第２半導体層を貫通且つ部分的に前記基板内に延在し、前記第２分離構造は前記基板内に配置される、第１分離構造及び第２分離構造と、
    前記第２半導体層内に配置されたソース層と、
    前記基板内に配置されたドレイン層と、
    前記第１半導体層内に配置されたチャネル層と、
    前記チャネル層と、前記チャネル層に隣接する２つの前記第１分離構造との間に配置され、延在方向が前記第１方向と一致する、ゲート構造と、を備え、
    前記基板はシリコン基板であり、前記第１半導体層はシリコンゲルマニウム層であり、前記第２半導体層はシリコン層であり、
    前記ゲート構造は、ゲート酸化物層と、前記ゲート酸化物層の表面上の導電性材料と、を備える、半導体構造。
  12. 前記第１分離構造は、前記基板内に配置された第２誘電体層と、前記第２半導体層内に配置された第４誘電体層と、前記第１半導体層及び前記第２半導体層を貫通し且つ部分的に前記基板内に延在する第３誘電体層と、を備え、前記第３誘電体層の側壁は、前記第２誘電体層及び前記第４誘電体層に接し、前記第２分離構造は、基板内に配置された第１誘電体層を備え、
    前記半導体構造は、更に、前記基板に配置され且つ前記第２分離構造によって貫通される埋め込みビットラインを備え、前記ドレイン層は、前記チャネル層と前記埋め込みビットラインとの間に配置され、前記第１分離構造のうち前記基板内に延在する部分の高さは、前記第２分離構造のうち前記基板内に配置された部分の高さより低く、
    前記第１誘電体層の材料は酸化シリコンを含み、前記第２誘電体層の材料は前記第１誘電体層の材料と同じであり、前記第３誘電体層の材料は窒化シリコンを含み、前記第４誘電体層の材料は前記第３誘電体層の材料と同じである、
    請求項１１に記載の半導体構造。
  13. 前記半導体構造は、更に、
    前記第２半導体層内に配置された第５誘電体層であって、前記第５誘電体層の上面は、前記第２半導体層の上面と面一である、第５誘電体層と、
    各ソース層上に配置されたコンタクトノード及びキャパシタを備える、
    請求項１１又は１２に記載の半導体構造。
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