TW201336021A - 場效電晶體及其製造方法 - Google Patents

場效電晶體及其製造方法 Download PDF

Info

Publication number
TW201336021A
TW201336021A TW101148405A TW101148405A TW201336021A TW 201336021 A TW201336021 A TW 201336021A TW 101148405 A TW101148405 A TW 101148405A TW 101148405 A TW101148405 A TW 101148405A TW 201336021 A TW201336021 A TW 201336021A
Authority
TW
Taiwan
Prior art keywords
gate
pattern
electrode
gate electrode
source
Prior art date
Application number
TW101148405A
Other languages
English (en)
Other versions
TWI588942B (zh
Inventor
Choong-Ho Lee
Dong-Gu Yi
Seung-Chul Lee
Hyung-Suk Lee
Seon-Ah Nam
Chang-Woo Oh
Jong-Wook Lee
Song-Yi Han
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201336021A publication Critical patent/TW201336021A/zh
Application granted granted Critical
Publication of TWI588942B publication Critical patent/TWI588942B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提出一種場效電晶體及其製造方法。所述場效電晶體可包括具有主動圖案的基板，其中主動圖案具有頂部表面與兩個側壁，相鄰於主動圖案的頂部表面與側壁並橫跨主動圖案的閘電極，覆蓋閘電極的側壁的閘極間隙壁，在閘電極的底部表面的閘極介電圖案，在閘電極的一側的主動圖案上的源電極，在閘電極的另一側的主動圖案上的汲電極，以及分別在源電極與汲電極的表面上的矽化物圖案。閘極介電圖案包括至少一個高介電係數層並且閘極間隙壁具有介電常數，其小於閘極介電圖案的介電常數。

Description

場效電晶體及其製造方法
本發明的實施例有關於一種半導體元件，特別是有關於一種場效電晶體及其製造方法。
隨著現代半導體元件的高積集度的結果，提高電晶體效能的難度已變得越來越高。為了克服這些技術上的困難，已提出許多場效電晶體結構的種類。尤其是，此些場效電晶體結構包括高介電係數金屬閘極結構。於此，使用氧化矽層與多晶矽層形成閘極絕緣層以及閘電極。
本發明的實施例提出一種具有降低的源極-汲極阻抗的高介電係數金屬閘極鰭式場效電晶體。本發明範例實施例提供高 介電係數金屬閘極鰭式場效電晶體設置以抑制閘電極阻抗的增加。本發明的其他範例實施例提供高介電係數金屬閘極鰭式場效電晶體設置以減少電容耦合。本發明的其他範例實施例提供可減少高介電係數金屬閘極鰭式場效電晶體的源極-汲極阻抗的製作方法。本發明的其他範例實施例提供可減少高介電係數金屬閘極鰭式場效電晶體的閘電極阻抗的製作方法。本發明的其他範例實施例提出可減少高介電係數金屬閘極鰭式場效電晶體的電容耦合的製作方法。
根據本發明的實施例，場效電晶體包括具有頂部表面與兩個側壁的主動圖案的基板，相鄰於主動圖案的頂部表面與側壁並且橫跨主動圖案的閘電極，覆蓋閘電極的側壁的閘極間隙壁，在閘電極的底部表面的閘極介電圖案，在閘電極的一側的主動圖案上的源電極，在閘電極的另一側的主動圖案上的汲電極，以及分別在源電極與汲電極的表面上的矽化物圖案。閘極介電圖案包括至少一個高介電係數層並且閘極間隙壁具有的介電常數小於閘極介電圖案的介電常數。
在一實施例中，主動圖案包括在源電極與汲電極之間並且在閘電極之下的通道區域，並且閘電極包括面向通道區域的兩個側壁的第一部分以及在通道區域上與第一部份彼此連接的第二部份。
在一實施例中，第一部份比第二部份厚。
在一實施例中，閘極介電圖案在閘電極之下並且分別地覆蓋第一部分的底部與側邊的表面以及第二部份的底部表面。
在一實施例中，基板包括N型金屬氧化物半導體(NMOS)區域以及P型金屬氧化物半導體(PMOS)區域，並且源電極與汲電極設置以在N型金屬氧化物半導體區域中的通道區域的一部分施予拉伸應力以及在P型金屬氧化物半導體區域中的通道區域的一部分施予壓縮應力。
在一實施例中，源電極與汲電極包括與基板不同的材料。
在一實施例中，源電極與汲電極的頂部表面高於相鄰於源電極與汲電極的閘電極的底部表面，其中源電極與汲電極的對側表面以及閘電極彼此距離一段實質上均勻的間隔。
在一實施例中，閘極間隙壁填滿在源電極與汲電極的對側表面以及閘電極之間的間隙。
在一實施例中，在閘電極的底部表面之下的閘極介電圖案具有實質上與閘電極的寬度相同的寬度。
在一實施例中，閘電極包括第一閘電極以及第二閘電極，其中第一閘電極共形地覆蓋閘極介電圖案的頂部表面以及閘極間隙壁的內部側壁，其中第二閘電極填滿由第一閘電極的內部 側壁所劃定的間隙。
在一實施例中，在閘電極以及源電極與汲電極的至少其中一者之間所插入的材料具有的介電常數小於或等於氮化矽層的介電常數。
本發明的其他實施例包括製造場效電晶體的方法。上述方法包括圖形化基板以形成主動鰭片；形成閘極絕緣層以覆蓋主動鰭片；在閘極絕緣層上形成橫跨主動鰭片的犧牲閘極圖案；在犧牲閘極圖案的側壁上形成閘極間隙壁；在犧牲閘極圖案的一側形成源電極；在犧牲閘極圖案的另一側形成汲電極；分別在源電極與汲電極上形成矽化物圖案；以及以閘極圖案取代犧牲閘極圖案。
在一實施例中，閘極絕緣層由至少一個高介電係數介電質所形成，並且上述方法更包括在形成閘極絕緣層之後與在形成矽化物圖案之前執行熱處理。
在一實施例中，矽化物圖案由矽化鎳、矽化鈷、矽化鎢、矽化鈦、矽化鈮或矽化鉭中的至少其中一者所形成。
在一實施例中，閘極絕緣層在以閘極圖案取代犧牲閘極圖案之後，留下從而作為場效電晶體的閘電極介電質的至少一部份。
在一實施例中，閘極間隙壁具有小於閘極絕緣層的介電 常數。
在一實施例中，主動鰭片包括在犧牲閘極圖案之下的通道區域以及在通道區域的兩側的源極與汲極區域，並且形成犧牲閘極圖案的方法更包括蝕刻閘極絕緣層以曝露主動鰭片的源極與汲極區域。
在一實施例中，形成犧牲閘極圖案的方法更包括蝕刻所暴露的源極與汲極區域以將主動鰭片的源極與汲極區域改變成其寬度向上減少的錐狀結構。
在一實施例中，形成主動鰭片的方法包括在犧牲閘極圖案以及源極與汲極區域之下形成通道區域，並且形成閘極間隙壁的方法包括暴露主動鰭片的源極與汲極區域。
在一實施例中，形成主動鰭片的方法包括圖案化基板以形成元件隔離溝渠；形成元件隔離層以填滿元件隔離溝渠；以及蝕刻元件隔離層的頂部表面以形成具有頂部表面低於基板的頂部表面的元件隔離圖案。
在一實施例中，所形成的閘極絕緣層具有單層或多層結構。
在一實施例中，基板包括N型金屬氧化物半導體區域以及P型金屬氧化物半導體區域，並且形成源/汲電極的方法包括在N型金屬氧化物半導體區域中形成具有拉伸應力特性的磊晶 層，以及在P型金屬氧化物半導體區域中形成具有壓縮應力特性的磊晶層。
在一實施例中，以閘極圖案取代犧牲閘極圖案的方法包括移除犧牲閘極圖案以暴露閘極絕緣層，以及在所曝露的閘極絕緣層上形成閘極層，其中使用對於閘極絕緣層以及閘極間隙壁具有的蝕刻選擇性的蝕刻方法執行移除犧牲閘極圖案。
在一實施例中，形成閘極層的方法包括在所暴露的閘極絕緣層上形成功函數控制層，以及在功函數控制層上形成金屬層。
在一實施例中，犧牲閘極圖案包括共形地覆蓋閘極絕緣層的下犧牲圖案以及在下犧牲圖案上所形成的上犧牲圖案，並且以閘極圖案取代犧牲閘極圖案的方法包括使用下犧牲圖案作為蝕刻終止層選擇性地移除上犧牲圖案，以及使用對於閘極絕緣層具有蝕刻選擇性的蝕刻方法選擇性地移除下犧牲圖案。
本發明其他實施例包括場效電晶體，其包括具有主動圖案的基板。主動圖案具有頂部表面以及兩個側壁。閘電極在主動圖案的頂部表面以及側壁上。源電極在閘電極的一側的主動圖案上。汲電極在閘電極的另一側的主動圖案上。絕緣材料在閘電極的內部側壁以及源電極與汲電極中的其中一者之間。高介電係數閘極介電圖案在閘電極的底部表面。其中絕緣材料具有的介電常 數小於閘極介電圖案的介電常數。
在一實施例中，主動圖案包括在源電極與汲電極之間以及在閘電極之下的通道區域，其中閘電極包括面向通道區域的兩邊側壁的第一部份以及在通道區域上與第一部份彼此連接的第二部份。
在一實施例中，基板包括N型金屬氧化物半導體區域以及P型金屬氧化物半導體區域，並且源電極與汲電極設置以在N型金屬氧化物半導體區域上的通道區域的一部分施予拉伸應力以及在P型金屬氧化物半導體區域上的通道區域的一部分施予壓縮應力。
在一實施例中，源電極與汲電極的頂部表面高於相鄰於源電極與汲電極的閘電極的底部表面，並且源電極與汲電極的對側表面以及閘電極彼此間隔一段實質上均一的距離。
在一實施例中，閘極介電圖案具有與閘電極的寬度實質上一樣的寬度。
在一實施例中，閘電極包括第一閘電極以及第二閘電極，其中第一閘電極共形地覆蓋閘極絕緣圖案的頂部表面以及閘極間隙壁的內部側壁，其中第二閘電極填滿由第一閘電極的內部側壁所劃定的間隙。
在一實施例中，絕緣材料具有的介電常數小於或等於氮 化矽層的介電常數。
AP‧‧‧主動圖案
AF‧‧‧主動鰭片
CHR‧‧‧通道區域
I-I’、II-II’‧‧‧橫截面
GE‧‧‧閘電極
GO‧‧‧閘氧化層
SDR‧‧‧源極/汲極區域
S10、S20、S30、S40、S50、S60、S70、S80‧‧‧步驟
99‧‧‧間隙區域
100‧‧‧基板
105‧‧‧元件隔離溝渠
110、120‧‧‧罩幕圖案
130‧‧‧元件隔離圖案
140‧‧‧閘極絕緣層
145‧‧‧閘極絕緣圖案
150‧‧‧犧牲閘極層
152‧‧‧第一犧牲層
154‧‧‧第二犧牲層
160、162、164‧‧‧犧牲閘極圖案
170‧‧‧閘極間隙壁
180‧‧‧源/汲電極
190‧‧‧矽化物圖案
200‧‧‧下間層絕緣體
210‧‧‧蝕刻終止圖案
220、222、224‧‧‧閘電極
230‧‧‧上間層絕緣體
240‧‧‧接觸插塞
250‧‧‧內連接線
1300‧‧‧電子元件
1310‧‧‧控制器
1320‧‧‧輸入/輸出元件
1330‧‧‧記憶體
1340‧‧‧無線介面
1350‧‧‧匯流排
1400‧‧‧記憶體系統
1410‧‧‧記憶體元件
1420‧‧‧記憶體控制器
1430‧‧‧主機
圖1為根據本發明實施例繪示製造半導體元件的方法流程圖。
圖2A至圖12A為根據本發明實施例繪示製造半導體元件的方法透視圖。
圖2B至圖12B是分別沿著圖2A至圖12A的線I-I’與線II-II’繪示半導體元件的剖視圖。
圖13為根據本發明實施例繪示製造半導體元件的方法透視圖。
圖14為根據本發明其他實施例繪示製造半導體元件的方法透視圖。
圖15與圖16為根據本發明實施例繪示半導體元件的結構特徵的透視圖。
圖17與圖18為根據本發明實施例繪示描述半導體元件的一些外觀的概要剖視圖。
圖19與圖20為根據本發明實施例概要繪示包括半導體元件的電子元件方塊圖。
根據所附圖式更完整地描述具創造性概念的範例實施例。然而，此些具創造性概念的實施例可以許多不同的形式被實現，並且不應被理解為被此些設定的實施例所限制；反而，本發明會因此些所提出的實施例而更臻完全及完整，並且向本領域技術人員充分地傳達本發明範例實施例的概念。於此些圖示中，層以及區域的厚度會被放大以清楚呈現。在此些圖示中的相同的參照編號標示其相同的元件，並且因此省略其相關描述。
應理解的是，當提及元件「連接(connected)」或「耦接(coupled)」至另一元件時，則表示該元件為直接地連接或耦接至其他元件或是中間有其他元件插入。相對地，當提及元件「直接地連接」或「直接地耦接」至另一元件時，則並無其他元件插入其中。本發明皆使用相同的編號指示相同的元件。於此使用的詞彙「且/或」包括所關連列出的清單中的一或多個任何或所有的組合。其它用來描述在元件或層之間的關係的名詞應以相同的方式表示(例如：「之間(between)」相對於「直接之間(directly between)」，「相鄰(adjacent)」相對於「直接相鄰(directly adjacent)」以及「在…之上(on)」相對於「直接在…之上(directly on)」)。
應理解的是，雖然在此使用名詞「第一」、「第二」、等等描述各種不同元件、組成、區域、層及/或區段，該些元件、組成、區域、層及/或區段並不受限於該些名詞。該些名詞僅用來做為該元件、組成、區域、層及/或區段與其他元件、組成、區域、層及/或區段區分之用。因此，以下所述的第一元件、組成、區域、層或區段，也可稱為第二元件、組成、區域、層或區段而並不悖離範例實施例的教示。
於此用來陳述相關關係的名詞，例如「在…之下(beneath,below)」、「低於(lower)」或「在…之上(above)、「高於(upper)」等等，用於方便說明所附圖式中的元件或部件與其他元件或部件之間的關係。應理解的是，除了圖中所示方向之外，於此所用的陳述空間位置的名詞包括使用中或操作中的裝置的各種不同方向。例如，倘若在圖式中的裝置轉向了，則被描述為在其他元件或者部件「之下(below)」或「之下(beneath)」的元件會轉變成在其他元件或者部件「之上(above)」。因此，此範例詞彙包括之上(above)以及之下(below)兩個方向。元件可以其他的方向(旋轉90度或者在其他的角度)以及以此所使用的空間關係描述符號表示其方向。
於此所使用的術語僅只為描述詳細實施例的目的，並非為了限定範例實施例的意圖。如在此所使用的單數形式“a”,“an” 以及“the”也包括複數形，除非內文中有清楚地另外定義。需更進一步理解的是，倘若在此使用了詞彙「包括(comprises,comprising,includes,including)」，則此為表示所陳述的物件、整體、步驟、操作、元件且/或組件的呈現，但並不排除此些呈現或是額外加入一或多個其他物件、整體、步驟、操作、元件且/或其上的群組。
在此參照理想化實施例(以及中間結構)的範例實施例的概要圖示為剖面圖式描述此些具創造性概念的範例實施例。如同上述，例如，因為製造業技術且/或容限而產生圖式形式的變化。因此，此些具創造性概念的範例實施例不應被理解為被此些揭示的特定形狀所限制，且應包括例如由製造所導致的形狀上的偏差。舉例而言，繪示為矩形的植入區域(implanted region)在其邊緣具有圓形的或曲線形的特徵且/或植入濃度梯度(gradient of implant concentration)，而非在植入區域到非植入區域之間顯現二元變化。同樣地，藉由植入所形成的埋入區域(buried region)會導致在埋入區域及發生植入的表面之間的區域中發生植入。因此，在圖式中繪示的區域是在本質上概要的示意圖，並且其形狀並非用於描繪元件區域的實際形狀，亦非用於限制範例實施例的範疇。
除非另有定義，否則本文所使用之所有術語(包含技術 以及科學術語)具有與一般熟習本發明概念所屬技術者通常理解之含義相同的含義。應進一步理解，術語(諸如，在常用詞典中所定義之術語)應解釋為具有與其在相關技術及/或本說明書之背景中之含義一致的含義，且將不以理想化或過度正式之意義來解釋，除非本文明確地如此定義。本發明實施例包括在其源極(source)及/或汲極(drain)區域具有矽化物圖案的高介電係數/金屬閘極鰭式場效電晶體(Fin-FETs)。高介電係數閘極絕緣層在矽化物圖案的形成之前被形成，由此當執行熱處理以穩定高介電係數閘極絕緣層的電特性與結構特性時可減少矽化物圖案發生熱損傷的風險。如此一來，高介電係數閘極絕緣層的局部化(localization)可克服其他關於電容性耦合的增加以及閘極的有效橫截區域(effective sectional area)的減少等等技術性的議題。
圖1為根據本發明實施例繪示製造半導體元件的方法流程圖。圖2A至圖12A為根據本發明實施例繪示製造半導體元件的方法透視圖。圖2B至圖12B為分別沿著圖2A至圖12A的線I-I’以及線II-II’繪示半導體元件的剖視圖。
請參照圖1A、圖2A以及圖2B，圖案化基板100以形成定義主動圖案(active pattern，AP)的元件隔離溝渠(device isolation trench)105(S10)。所提出的基板100是基體矽晶圓(bulk silicon wafer)或絕緣層覆矽晶圓(SOI wafer)的其中一個形式。 為簡化說明，下述說明將參照在本發明實施例的範例，其中基板100是基體矽晶圓。然而，本發明的範例實施例在此並不受那些描述所限制。
元件隔離溝渠105的形成包括在基板100上形成一或多個罩幕圖案(mask pattern)110、120並且使用罩幕圖案作為蝕刻罩幕非等向性地蝕刻基板100。在範例實施例中，罩幕圖案包括第一罩幕圖案110以及第二罩幕圖案120，罩幕圖案彼此之間具有不同的蝕刻選擇性並且被堆疊於其他罩幕圖案上。每個所形成的元件隔離溝渠105其具有的高寬比(aspect ratio)至少為5。在一些實施例中，每個元件隔離溝渠105具有向下斜面形狀(downward tapered shape)。因此，每個主動圖案(AP)具有向上的斜面形狀(upward tapered shape)。
請參照圖3A以及圖3B，形成一或多個元件隔離圖案130以填滿元件隔離溝渠105。元件隔離圖案130可藉由形成至少填滿元件隔離溝渠105的元件隔離層並且接著平坦化(planarizing)元件隔離層。第二罩幕圖案120會被移除並暴露出第一罩幕圖案110的頂部表面(top surface)。由此，元件隔離圖案130被局部化在元件隔離溝渠105中。
請參照圖4A及圖4B，主動圖案AP的上部區域(upper region)亦即此後所述的主動圖案AP的主動鰭片(active fins) AF會被暴露。主動鰭片AF可透過使用濕式蝕刻製成(wet etching process)縮減(recess)元件隔離圖案130的頂部表面而自元件隔離圖案130擴展。使用對於主動圖案AP具有蝕刻選擇性的蝕刻方法(recipe)執行元件隔離圖案130的蝕刻。
在元件隔離圖案130的蝕刻期間，第一罩幕圖案110會被移除並且暴露主動鰭片AF的頂部表面，如圖所示。在第一與第二罩幕圖案110與120是在主動圖案AP之上的其他實施例中，例如，在圖3A以及圖3B中的第二罩幕圖案120未被移除，則第一以及第二罩幕圖案110以及120會被移除並且暴露主動鰭片AF的頂部表面。
請參照圖1、圖5A以及圖5B，形成閘極絕緣層(gate insulating layer)140以覆蓋主動鰭片AF(S20)。犧牲閘極層(sacrificial gate layer)150會形成在閘極絕緣層140的上方。
閘極絕緣層140包括至少一個高介電係數介電材料(high-k dielectric materials)。閘極絕緣層140是由氧化鉿(hafnium oxide)、矽酸鉿(hafnium silicate)、氧化鋯(zirconium oxide)或矽酸鋯(zirconium silicate)中的至少其中一個所形成，但不以此為限。
在一些實施例中，例如，閘極絕緣層140的形成包括使用原子層沉積(atomic layer deposition，ALD)技術來沉積高介 電係數介電質並且熱處理所沉積的高介電係數介電質。然而，本發明實施例並無限制於直接在閘極絕緣層140的沉積之後實施熱處理。在其他實施例中，舉例而言，在沉積高介電係數介電質的步驟與形成矽化物圖案190的步驟，如圖9A以及9B所繪示，之間執行熱處理。
可由熱處理改善閘極絕緣層140的電特性及/或結構特性。例如，可在某個高於改善閘極絕緣層140的電特性及/或結構特性所要求的最小溫度的溫度實施熱處理。再者，在一些實施例中，熱處理的溫度高於某個可能會在矽化物圖案190造成熱損傷的最小溫度，例如，對於矽化鎳(nickel silicide)而言是約攝氏145度，以及對於矽化鈦(titanium silicide)而言是約攝氏850度。由此，因為在熱處理之後形成矽化物圖案190，因此矽化物圖案190並不會暴露在其他由熱處理所造成的損害的風險下。再者，即使熱處理在高介電係數介電質的沉積之後被實施，因為基板100、元件隔離圖案130以及閘極絕緣層140是由耐火材料(refractory material)所形成，此些材料同樣地不會受到熱損傷。
犧牲閘極層150包括至少一層對於閘極絕緣層140具有蝕刻選擇性。在一些實施例中，例如在圖5A以及圖5B中所示，犧牲閘極層150包括依序堆疊在閘極絕緣層140之上的第一犧牲層152以及第二犧牲層154。
請參照圖1、圖6A以及圖6B，犧牲閘極層150被圖案化形成犧牲閘極圖案160(S30)。
上述形成的犧牲閘極圖案160會橫跨主動鰭片AF。因此，如圖6B所示，通道區域(channel region)CHR以及源極/汲極區域SDR被定義在每個主動鰭片AF中。於此，位於犧牲閘極圖案160之下的主動鰭片AF的一部分可形成通道區域CHR，同時源極/汲極區域SDR在主動鰭片AF的其他部分被形成並且位於犧牲閘極圖案160的兩側並由通道區域CHR水平地將源極/汲極區域SDR彼此分開。
犧牲閘極圖案160的形成會暴露出位於犧牲閘極圖案160兩側的主動鰭片AF的部份，例如源極/汲極區域SDR。例如，犧牲閘極圖案160的形成包括使用閘極絕緣層140作為蝕刻終止層(etch stop layer)非等向性蝕刻犧牲閘極層150並且蝕刻閘極絕緣層140以暴露源極/汲極區域SDR。在範例實施例中，使用等向性蝕刻技術蝕刻閘極絕緣層140。由此，閘極絕緣圖案145或閘極介電圖案被局部形成於犧牲閘極圖案160之下。
請參照圖1、圖7A以及圖7B，在犧牲閘極圖案160的側壁形成閘極間隙壁(gate spacers)170(S40)。閘極間隙壁170的形成包括在具有犧牲閘極圖案160的構造上形成閘極間隙層，並且接著蝕刻閘極間隙層以暴露元件隔離圖案130的頂部表面。
蝕刻閘極間隙層會曝露源極/汲極區域SDR。例如，源極/汲極區域SDR的頂部表面因閘極間隙層的蝕刻而被暴露。再者，在一些實施例中，源極/汲極區域SDR的兩邊側壁會因閘極間隙層的蝕刻而被暴露。
例如，源極/汲極區域SDR被暴露的表面在犧牲閘極圖案160形成的期間會被額外地蝕刻，如圖6A所示。因此，源極/汲極區域SDR的上部邊緣會被蝕刻。由此方法，源極/汲極區域SDR會有斜面結構，例如，具有的寬度從源極/汲極區域SDR的底部區域至頂部區域減少，例如，如圖13所示。由於源極/汲極區域SDR的斜面結構，可從源極/汲極區域SDR的側壁移除閘極間隙層使得在犧牲閘極圖案160的側壁上保留閘極間隙壁170。
請參照圖1、圖8A以及圖8B，在犧牲閘極圖案160的側端形成源/汲電極180(S50)。在主動鰭片AF的源極/汲極區域SDR形成源/汲電極180。因此，主動鰭片AF的通道區域CHR被置於源/汲電極180之間。
源/汲電極180的形成包括移除源極/汲極區域SDR並且形成磊晶層(epitaxial layer)。在提供半導體元件以實現互補式金屬氧化物半導體(CMOS)元件的實施例中，磊晶層的形成包括形成作為N型金屬氧化物半導體(NMOS)場效電晶體(FET)源/汲電極的第一磊晶層，以及形成作為P型金屬氧化物半導體 (PMOS)場效電晶體(FET)源/汲電極的第二磊晶層。在範例實施例中，所配置的第一磊晶層在通道區域(CHR)施予拉伸應力(tensile strain)並且所配置的第二磊晶層在通道區域(CHR)施予壓縮應力(compressive strain)。例如，第一磊晶層是由碳化矽(silicon carbide，SiC)所形成，並且第二磊晶層是由矽鍺(silicon germanium，SiGe)所形成。本發明並不以此為限。
請參照圖1、圖9A以及圖9B，形成矽化物圖案190覆蓋於源/汲電極180被暴露的表面(S60)。在矽化物圖案190上形成下間層絕緣層(lower interlayered insulating layer)200。
在範例實施例中，根據自行對準矽化製程(self-aligned silicidation process)形成矽化物圖案190。例如，矽化物圖案190的形成包括在具有源/汲電極180的結構上形成金屬層，金屬層與源/汲電極180形成化學反應，並且移除金屬層未起化學反應的部份。矽化物圖案190是矽化鎳(nickel silicide)、矽化鈷(cobalt silicide)、矽化鎢(tungsten silicide)、矽化鈦(titanium silicide)、矽化鈮(niobium silicide)或矽化鉭(tantalum silicide)的至少其中之一。
下間層絕緣層200的形成包括在具有矽化物圖案190的結構上形成絕緣層，並且接著蝕刻絕緣層以暴露犧牲閘極圖案160的頂部表面。下間層絕緣層200包括氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、氮氧化矽(silicon oxynitride) 層或低介電係數(low-k)介電質的至少其中之一。
請參照圖10A以及圖10B，移除犧牲閘極圖案160而形成暴露閘極絕緣圖案145在閘極間隙壁170之間的頂部表面的間隙區域(gap region)99。
間隙區域99的形成包括使用對於閘極間隙壁170、下間層絕緣層200以及閘極絕緣圖案145具有蝕刻選擇性的蝕刻方法依序蝕刻第二以及第一犧牲圖案164以及162。
請參照圖1、圖11A以及圖11B，形成閘電極(gate electrode)220以填滿間隙區域99(S70)。
在範例實施例中，閘電極220被形成以直接覆蓋於閘極絕緣圖案145的頂部表面並且包括依序填滿間隙區域99的第一閘電極222以及第二閘電極224。
第一閘電極222是由導電材料所形成，其所選擇的功函數(work-function)是用以控制通道區域CHR的門檻電壓低於閘極絕緣圖案145之下。在一些實施例中，第一閘電極222是金屬氮化物的一種。例如，第一閘電極222是由氮化鈦(titanium nitride)或氮化鉭(tantalum nitride)所形成。
第二閘電極224是由電阻率(electric resistivity)低於第一閘電極222的電阻率的材料之一所形成。在一些實施例中，第二閘電極224是由一或多個金屬所形成，例如鋁或鎢。
就提供半導體元件以實現互補式金屬氧化物半導體(CMOS)元件而言，閘電極220的形成包括形成N型金屬氧化物半導體場效電晶體(NMOSFET)的閘電極以及形成P型金屬氧化物半導體場效電晶體(PMOSFET)的閘電極，其中NMOSFET以及PMOSFET彼此互相獨立被實施。然而，本發明範例實施例並不以NMOSFET以及PMOSFET的閘電極獨立被實施為限。
請參照圖1、圖12A以及圖12B，內連線結構(interconnection structure)經由矽化物圖案190連接到源/汲電極180(S80)。內連線結構的形成包括形成上間層絕緣層(upper interlayered insulating layer)230以覆蓋具有閘電極220的結構，因此形成貫穿上及下間層絕緣層230與200以暴露矽化物圖案190的接觸孔(contact hole)。內連接結構的形成更包括形成會填滿接觸孔的接觸插塞(contact plug)240，以及形成在上間層絕緣層230上連接至連接插塞240的內連接線(interconnection line)250。
圖13為根據本發明的一些範例實施例繪示製造半導體元件的透視範例圖。圖14為根據本發明的範例實施例的其他變化繪示製造半導體元件的透視範例圖。關於前述的圖2A至圖12A的元件重複敘述於此不再重述以簡化說明。
根據本發明實施例的變化，源極/汲極區域SDR被暴露 的表面在犧牲閘極圖案160的形成期間或之後被額外地蝕刻。接著，如圖13所示，源極/汲極區域SDR的上邊緣被蝕刻，使得源極/汲極區域SDR的具有寬度向上減少的斜面結構。由於源極/汲極區域SDR的斜面結構，可由源極/汲極區域SDR有效移除閘極間隙層。
再者，在源極/汲極區域SDR旁的元件隔離圖案130可在額外的蝕刻步驟期間被縮減。因此，在源極/汲極區域SDR旁的元件隔離圖案130具有低於在閘極絕緣圖案145下方的元件隔離圖案130的頂部表面。
根據本發明實施例的其他變化，犧牲閘極層150(請參照圖5A與圖5B)更包括共形地(conformally)覆蓋閘極絕緣層140的頂部表面的蝕刻終止層(etch stop layer)。如圖14所示，犧牲閘極圖案160包括在閘極絕緣層145與第一犧牲圖案162之間所插入的蝕刻終止圖案(etch stop pattern)210。
蝕刻終止圖案210是由對於移除第一與第二犧牲圖案162與164的蝕刻方法具有低蝕刻率(etch rate)的一或多個材料所形成。例如，蝕刻終止圖案210是由對於第一與第二犧牲圖案162與164具有蝕刻選擇性的材料所形成。由於蝕刻終止圖案210的蝕刻選擇性，可避免閘極絕緣圖案145在第一與第二犧牲圖案162與164的移除期間被損傷。
再者，蝕刻終止圖案210是由可選擇性地被移除而不在閘極絕緣圖案145上產生蝕刻損傷的材料所形成。例如，可選擇用於蝕刻終止圖案210的材料使閘極絕緣圖案245對於蝕刻終止圖案210具有蝕刻選擇性。由此，在蝕刻終止圖案210的移除期間，可減少閘極絕緣圖案145受損傷的風險。
圖15以及圖16為根據本發明實施例繪示半導體元件的結構圖案的透視範例圖。關於前述的圖2A至圖12A的元件重複敘述於此不再重述以簡化說明。
請參照圖15以及圖16，在基板100上提供橫跨基板100的主動圖案AP的閘電極220。基板100是基體矽晶圓或絕緣層覆矽晶圓中的一種形式。為簡化說明，下述說明參照基板100是基體矽晶圓的實施例，但本發明不以此為限制。
每個主動圖案AP包括在閘電極220的至少一部份的下方的通道區域CHR。所形成的閘電極220面向通道區域CHR的頂部表面以及兩個側壁。自主動圖案AP磊晶成長的源/汲電極180被提供在閘電極220的兩側，並且矽化物圖案190在源/汲電極180上被形成。接觸插塞240鄰接於閘電極220並且耦接於矽化物圖案190，以及內連接線250在閘電極220上被提供並且被耦接至接觸插塞240。
通道區域CHR具有分別地在垂直方向高於源/汲電極 180的底部表面的頂部表面，並且被置於源/汲電極180之間的水平方向。再者，通道區域CHR在晶體結構(crystal structure)或晶格常數(lattice constant)方面與源/汲電極180不同。由於相對排列以及晶體結構在通道區域CHR與源/汲電極180不同，源/汲電極180可在通道區域CHR施予拉伸或壓縮應力。本發明的拉伸或壓縮應力可利用來改善電晶體的效能(例如，遷移率(mobility))。
在本發明實施例中，配置源/汲電極180以施予拉伸應力以及壓縮應力於P型金屬氧化物半導體場效電晶體(PMOSFET)。例如，源/汲電極180在N型金屬氧化物半導體場效電晶體(NMOSFET)是由碳化矽(SiC)所形成，以及在P型金屬氧化物半導體場效電晶體(PMOSFET)是由矽鍺(SiGe)所形成，但本發明不以此為限制。
在閘電極220與通道區域CHR之間插入閘極絕緣圖案145。閘極絕緣圖案145包括一或多個高介電係數介電材料。例如，閘極絕緣圖案145是由氧化鉿、矽酸鉿、氧化鋯或矽酸鋯中的至少其中之一所形成。
在一實施例中，閘極絕緣圖案145自通道區域CHR水平延伸以覆蓋元件隔離圖案130的頂部表面的至少一部份。例如，位於閘電極220之間的元件隔離圖案130的一部分具有由閘 極絕緣圖案145所暴露的頂部表面。
閘極絕緣圖案145沿著閘電極220的底部表面延伸。然而，根據本發明實施例，所形成的閘極絕緣圖案145並無覆蓋閘電極220的側壁。在一些實施例中，閘電極220的側壁與具有小於閘極絕緣圖案145或氮化矽層的介電常數的絕緣材料直接接觸。例如，在閘電極220的側壁上所形成的閘極間隙壁175會電性分離源/汲電極180以及閘電極220。在其他實施例中，具有2或更小的介電常數的絕緣材料，例如間隙壁170，插入在閘電極220與源/汲電極180之間。
根據本發明部份觀點，就閘電極220面向通道區域CHR的側壁(亦即作為鰭式場效電晶體(Fin-FET)的閘電極結構)而言，閘電極220在元件隔離圖案130上比在通道區域CHR上還厚。由於在閘電極220的厚度上的增加，閘電極220的側壁具有增加的面積，因此造成在閘電極220與其他鄰近的導電元件之間發生更強的電容耦合，例如，其他閘電極或接觸插塞。根據本發明一些實施例，閘極絕緣圖案145包括高介電材料並且無覆蓋閘電極220的側壁。此特徵減少的技術問題，例如延遲或通過閘電極220的訊號傳遞干擾，這是導因於電容耦合(capacitive coupling)線性正比於閘電極220與鄰近導電元件之間的絕緣材料的介電常數。
圖17以及圖18為根據本發明比較的範例與實施例繪示半導體元件的截面示意圖。更詳細而言，圖17根據比較的範例繪示閘極結構，其所形成的閘氧化層(gate oxide)GO)共形地覆蓋關於圖10A以及圖10B所描述的間隙區域99，而圖18根據本發明關於圖2A至圖12A前述的範例實施例繪示閘極結構。為簡化描述，關於前述的圖2A至圖12A製造方法上圖形的重複敘述於此不再重述。
根據本發明實施例如圖18所示，無論所考慮的位置為何，閘電極220或GE的截面積大於在圖17中所示的比較範例的截面積。此閘電極220或GE的截面積的增加可減少閘電極GE的電阻並且可增加閘極訊號的傳送速度。
再者，本發明範例實施例更優於圖17所示的比較範例，關於閘電極GE的截面積與閘極結構的總截面積的比例R。於此，閘極結構是關於包括閘電極GE或220以及閘氧化層GO或145的結構。例如，如圖17所示的比較範例，在元件隔離圖案130上的比例R是7/16或43.75%，並且在主動圖案AP上的比例R是3/8或37.50%。相較之下，在圖18中所示的範例，在元件隔離圖案130上的比例R是7/8或87.50%，並且在主動圖案AP上的比例R是3/4或75.00%。換言之，根據本發明範例施例，此截面積比例R會增加至大約是圖17所示的範例的兩倍。
因截面積的比例R會增加的優點，可容易地減少閘電極GE的電阻。例如，倘若截面積比例R低於在圖17中所示的截面積時，則閘電極GE會有增加的高度以實現在其所希望的電阻值。然而，此在閘電極GE的高度上的增加會導致關於在圖15以及圖16中所描述的在電容耦合上的增加。簡言之，本發明實施例無此些技術困難即可實現介電質金屬閘極鰭式場效電晶體。
再者，由於熱處理是在形成矽化物圖案190之前於高介電係數介電層上施予，即使當熱處理是在高溫下被實施也可避免矽化物圖案190被熱損傷。此外，因矽化物圖案190存在的優點，所形成的場效電晶體具有減少的源極-汲極電阻。
圖19以及圖20為根據本發明範例實施例繪示包括半導體元件的電子元件的方塊示意圖。
請參照圖19，根據本發明範例實施例包括半導體元件的電子元件1300被使用於個人數位助理(personal digital assistant，PDA)、手提電腦(laptop computer)、行動電腦(mobile computer)、網路平板電腦(web tablet)、無線電話(wireless phone)、行動電話(cell phone)、數位隨身聽(digital music player)、有線或無線電子裝置或複合電子裝置。電子裝置1300包括控制器1310、輸入/輸出裝置1320例如觸控鍵、鍵盤(keypad、keyboard)、記憶體1330以及透過匯流排1350彼此連接的無線介面1340。例 如，控制器1310包括至少一個微處理器、數位訊號處理、微控制器或其他類似物。配置記憶體1330以儲存由控制器1310或使用者資料所使用的指令碼。根據本發明實施例記憶體1330包括半導體元件。電子裝置1300可使用被配置於使用無線電頻率(RF)訊號自無線通訊網路傳送或接收資料的無線介面1340。例如，無線介面1340包括天線以及無線收發器等等。電子系統1300可被使用於通訊系統的通訊介面協定中，其中通訊系統例如是分碼多工存取(CDMA)、全球行動通訊系統(GSM)、NADC、增強型分時多工存取(E-TDMA)、寬頻多重分碼存取(WCDMA)、分碼多工存取2000版本(CDMA2000)、無線相容認證(Wi-Fi)、藍牙(Bluetooth)、數位長距無線電話通訊(DECT)、無線匯流排(Wireless USB)、快閃正交分頻多工(Flash-OFDM)、IEEE 802.20、無線分封數據服務(GPRS)、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等等。
請參照圖20，根據本發明範例實施例包括半導體元件的記憶體系統將被描述。記憶體系統1400包括用於儲存大量資料的記憶體元件1410以及記憶體控制器1420。記憶體控制器1420控制記憶體元件1410以讀取儲存於記憶體元件1410中的資料或將資料寫入記憶體元件1410中以回應主機1430的讀取/寫入的 請求。記憶體控制器1420包括用來自主機1430所提供的位址映射至記憶體元件1410的實體位址的位址對映表(address mapping table)，其中上述主機例如是行動裝置或電腦系統。根據本發明範例實施例記憶體元件1410是半導體元件。
上述的半導體記憶體元件可使用不同以及多變的封裝技術被包覆(encapsulated)。例如，根據上述實施例，使用堆疊式封裝(package on package，POP)技術、球格陣列封裝(ball grid arrays，BGAs)技術、晶片尺寸封裝(chip scale packages，CSPs)技術、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)技術、塑膠雙列直插式封裝(plastic dual in-line packag，PDIP)技術、疊片包裝的晶粒(die in waffle pack)技術、晶圓形式的晶粒(die in wafer form)技術、晶片直接封裝(chip on board，COB)技術、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)技術、塑膠公制四方扁平封裝(plastic quad flat package，PQFP)技術、薄型四方扁平封裝(thin quad flat package，TQFP)技術、小型積體電路封裝(small outline package，SOIC)技術、超小型封裝(shrink small outline package，SSOP)技術、薄小型封裝(thin small outline package，TSOP)技術、薄型四方扁平封裝(thin quad flat package，TQFP)技術、系統級封裝(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級封裝(wafer-level fabricated package，WFP)技術以及晶圓級堆疊封裝(wafer-level processed stack package，WSP)技術中的其中任一個技術包覆半導體記憶元件。
根據上述實施例中的其中之一，安裝在半導體記憶元件的封裝更包括至少一個半導體元件，例如控制半導體記憶元件的控制器且/或邏輯元件。
根據本發明實施例，在源/汲電極上無任何熱損傷的情況下形成矽化物圖案。因此，所製造的場效電晶體具有減少的源極-汲極電阻。
根據本發明其他實施例，被使用作為閘極絕緣層的高介電係數介電質在無造成熱損傷於矽化物圖案上的情況下被熱處理，其改善了場效電晶體的閘極絕緣層的電屬性及結構屬性。
根據本發明其他實施例，閘極絕緣體層可被局部地提供於閘電極的下部表面之下。此閘電極絕緣層的局部化致使閘電極能顯示有效橫截區域的增加或電阻的減少。再者，由高介電係數介電質所形成的閘極絕緣層會被形成且無覆蓋於閘電極的側壁上，其可減少經由閘電極的側壁的電容耦合。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
S10、S20、S30、S40、S50、S60、S70、S80‧‧‧步驟

Claims (32)

  1. 一種場效電晶體，包括：基板，具有主動圖案，所述主動圖案包括頂部表面以及兩個側壁；閘電極，相鄰於所述主動圖案的所述頂部表面以及所述側壁並且橫跨所述主動圖案；閘極間隙壁，覆蓋所述閘電極的側壁；閘極介電圖案，在所述閘電極的底部表面；源電極，在所述閘電極的一側的所述主動圖案上；汲電極，在的所述閘電極的另一側所述主動圖案上；以及矽化物圖案，分別在所述源電極與所述汲電極的表面上，其中所述閘極介電圖案包括至少一個高介電係數層並且所述閘極間隙壁具有的介電常數小於所述閘極介電圖案的介電常數。
  2. 如申請專利範圍第1項所述的電晶體，其中所述主動圖案包括在所述源電極與汲電極之間並且在所述閘電極之下的通道區域，其中所述閘電極包括面向所述通道區域的兩個側壁的第一部份以及在所述通道區域上以與所述第一部份彼此連接的第二部份。
  3. 如申請專利範圍第2項所述的電晶體，其中所述第一部份比所述第二部份厚。
  4. 如申請專利範圍第2項所述的電晶體，其中所述閘極介電圖案在所述閘電極之下並且分別覆蓋所述第一部份的底部表面與 側壁表面以及所述第二部份的底部表面。
  5. 如申請專利範圍第2項所述的電晶體，其中所述基板包括N型金屬氧化物半導體區域以及P型金屬氧化物半導體區域，其中所配置的所述源電極與所述通道區域在所述汲電極於所述N型金屬氧化物半導體區域中的一部分施予拉伸應力並且於所述通道區域在所述P型金屬氧化物半導體區域中的一部分施予壓縮應力。
  6. 如申請專利範圍第1項所述的電晶體，其中所述源電極與所述汲電極包括不同於所述基板的材料。
  7. 如申請專利範圍第1項所述的電晶體，其中所述源電極與所述汲電極的頂部表面高於相鄰於所述源電極與所述汲電極的所述閘電極的所述底部表面，其中所述源電極與所述汲電極的對側表面以及所述閘電極彼此間隔一段實質上均等的距離。
  8. 如申請專利範圍第7項所述的電晶體，其中所述閘極間隙壁填滿在所述源電極與所述汲電極的所述對側表面以及所述閘電極之間的間隙。
  9. 如申請專利範圍第1項所述的電晶體，其中所述閘極介電圖案在所述閘電極的所述底部表面之下並且具有的寬度實質上與所述閘電極的寬度一樣。
  10. 如申請專利範圍第1項所述的電晶體，其中所述閘電極包括第一閘電極以及第二閘電極，其中所述第一閘電極共形地覆蓋所述閘極介電圖案的頂部表面以及所述閘極間隙壁的內部側壁，其中所述第二閘電極填滿由所述第一閘電極的內部側壁所劃定的 間隙。
  11. 如申請專利範圍第1項所述的電晶體，其中在所述閘電極以及所述源電極與所述汲電極的至少其中一者之間所插入的材料具有的介電常數小於或等於矽化物層的介電常數。
  12. 一種製造場效電晶體的方法，包括：圖案化基板以形成主動鰭片；形成覆蓋所述主動鰭片的閘極絕緣層；在所述閘極絕緣層上形成越過所述主動鰭片的犧牲閘極圖案；在所述犧牲閘極圖案的側壁上形成閘極間隙壁；在所述犧牲閘極圖案的一側形成源電極；在所述犧牲閘極圖案的另一側形成汲電極；分別在所述源電極與所述汲電極上形成矽化物圖案；以及以閘極圖案取代所述犧牲閘極圖案。
  13. 如申請專利範圍第12項所述的方法，其中所述閘極絕緣層是由至少一個高介電係數介電質所形成，並且所述方法更包括在形成所述閘極絕緣層之後與在形成所述矽化物圖案之前執行熱處理。
  14. 如申請專利範圍第13項所述的方法，其中所述矽化物圖案是由矽化鎳、矽化鈷、矽化鎢、矽化鈦、矽化鈮或矽化鉭中的至少其中一者所形成。
  15. 如申請專利範圍第13項所述的方法，其中所述閘極絕緣 層在以所述閘極圖案取代所述閘極圖案之後，保留下來以作為所述場效電晶體的閘極介電質的至少一部份。
  16. 如申請專利範圍第12項所述的方法，其中所述閘極間隙壁具有的介電常數小於所述閘極絕緣層。
  17. 如申請專利範圍第12項所述的方法，其中所述主動鰭片包括在所述犧牲閘極圖案之下的通道區域以及在所述通道區域的兩側的源極區域與汲極區域，其中形成所述犧牲閘極圖案的方法更包括蝕刻所述閘極絕緣層以暴露所述主動鰭片的所述源極區域與所述汲極區域。
  18. 如申請專利範圍第17項所述的方法，其中形成所述犧牲閘極圖案的方法更包括蝕刻所暴露的源極區域與所述汲極區域以將所述主動鰭片的所述源極區域與所述汲極區域改變成其寬度向上減少的斜面結構。
  19. 如申請專利範圍第12項所述的方法，其中形成所述主動鰭片的方法包括在所述犧牲閘極圖案以及所述源極區域與汲極區域之下形成通道區域，其中形成所述閘極間隙壁的方法包括暴露所述主動鰭片的所述源極區域與所述汲極區域。
  20. 如申請專利範圍第12項所述的方法，其中形成所述主動鰭片的方法包括：圖案化所述基板以形成元件隔離溝渠；形成元件隔離層以填滿所述元件隔離溝渠；以及 縮減所述元件隔離層的頂部表面以形成具有頂部表面低於所述基板的頂部表面的元件隔離圖案。
  21. 如申請專利範圍第12項所述的方法，其中所形成的所述閘極絕緣層具有單層或多層的結構。
  22. 如申請專利範圍第12項所述的方法，其中所述基板包括N型金屬氧化物半導體區域以及P型金屬氧化物半導體區域，其中形成所述源電極與所述汲電極包括：在所述N型金屬氧化物半導體區域中形成具有拉伸應力特性的磊晶層；以及在所述P型金屬氧化物半導體區域中形成具有壓縮應力特性的磊晶層。
  23. 如申請專利範圍第12項所述的方法，其中以所述閘極圖案取代所述犧牲閘極圖案的方法包括：移除所述犧牲閘極圖案以暴露所述閘極絕緣層；以及在所暴露的閘極絕緣層上形成閘極層；其中使用對於所述閘極絕緣層以及所述閘極間隙壁具有蝕刻選擇性的蝕刻方法執行所述犧牲閘極圖案的移除。
  24. 如申請專利範圍第23項所述的方法，其中形成所述閘極層的方法包括：在所暴露的閘極絕緣層上形成功函數控制層；以及在所述功函數控制層上形成金屬層。
  25. 如申請專利範圍第12項所述的方法，其中所述犧牲閘極 圖案包括共形地覆蓋所述閘極絕緣層的下犧牲圖案以及在所述下犧牲圖案上所形成的上犧牲圖案，其中以所述閘極圖案取代犧牲閘極圖案的方法包括：使用所述下犧牲圖案作為蝕刻終止層選擇性地移除所述上犧牲圖案；以及使用對於所述閘極絕緣層具有蝕刻選擇性的蝕刻方法選擇性地移除所述下犧牲圖案。
  26. 一種場效電晶體，包括：基板，具有主動圖案，所述主動圖案具有頂部表面以及兩個側壁；閘電極，在所述主動圖案的所述頂部表面與所述側壁上；源電極，在所述閘電極的一側的所述主動圖案上；汲電極，在所述閘電極的另一側的所述主動圖案上；絕緣材料，在所述閘電極的內部側壁以及所述源電極與所述汲電極的至少其中一者之間；以及高介電係數閘極介電圖案，在所述閘電極的底部表面，其中所述絕緣材料具有的介電常數小於所述閘電極圖案的介電常數。
  27. 如申請專利範圍第26項所述的方法，其中所述主動圖案包括在所述源電極與汲電極之間且在所述閘電極之下的通道區域，其中所述閘電極包括面向所述通道區域的兩個側壁的第一部 份以及在所述通道區域上以與所述第一區域彼此連接的第二部份。
  28. 如申請專利範圍第27項所述的方法，其中所述基板包括N型金屬氧化物半導體區域，其中所配置的所述源電極與所述汲電極在所述N型金屬氧化物半導體區域上的所述通道區域的一部分施予拉伸應力並且在所述P型金屬氧化物半導體區域上的所述通道區域的一部分施予壓縮應力。
  29. 如申請專利範圍第26項所述的電晶體，其中所述源電極與所述汲電極的頂部表面高於相鄰於所述源電極與所述汲電極的所述閘電極的底部表面，其中所述源電極與所述汲電極的對側表面以及所述閘電極彼此間隔一段實質上均等的距離。
  30. 如申請專利範圍第26項所述的電晶體，其中所述閘極介電圖案具有的寬度與所述閘電極的寬度實質上相同。
  31. 如申請專利範圍第26項所述的電晶體，其中所述閘電極包括第一閘電極以及第二閘電極，其中所述第一閘電極共形地覆蓋所述閘極絕緣圖案的頂部表面以及所述閘極間隙壁的內部側壁，其中所述第二閘電極填滿由所述第一閘電極的內部側壁所劃定的間隙。
  32. 如申請專利範圍第26項所述的電晶體，其中所述絕緣材料具有的介電常數小於或等於氮化矽層的介電常數。
TW101148405A 2012-02-27 2012-12-19 場效電晶體及其製造方法 TWI588942B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120019765A KR101876793B1 (ko) 2012-02-27 2012-02-27 전계효과 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW201336021A true TW201336021A (zh) 2013-09-01
TWI588942B TWI588942B (zh) 2017-06-21

Family

ID=48950914

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101148405A TWI588942B (zh) 2012-02-27 2012-12-19 場效電晶體及其製造方法

Country Status (6)

Country Link
US (3) US9087723B2 (zh)
JP (1) JP2013175729A (zh)
KR (1) KR101876793B1 (zh)
CN (1) CN103296088B (zh)
DE (1) DE102013101248B4 (zh)
TW (1) TWI588942B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094826B2 (en) 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
TWI850704B (zh) 2021-08-05 2024-08-01 台灣積體電路製造股份有限公司 積體電路晶片

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9214556B2 (en) 2013-08-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned dual-metal silicide and germanide formation
EP3084807A4 (en) * 2013-12-19 2017-08-16 Intel Corporation Method of forming a wrap-around contact on a semicondcutor device
JP6325669B2 (ja) 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
CN104752224B (zh) * 2013-12-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 FinFET器件及其制作方法
US9318384B2 (en) * 2014-03-24 2016-04-19 International Business Machines Corporation Dielectric liner for a self-aligned contact via structure
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
US9379185B2 (en) * 2014-04-24 2016-06-28 International Business Machines Corporation Method of forming channel region dopant control in fin field effect transistor
TWI615976B (zh) * 2014-07-07 2018-02-21 聯華電子股份有限公司 鰭式場效電晶體及其製造方法
KR102276642B1 (ko) * 2014-07-28 2021-07-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9985112B2 (en) 2015-02-06 2018-05-29 International Business Machines Corporation Sloped finFET with methods of forming same
US20160247919A1 (en) * 2015-02-23 2016-08-25 Globalfoundries Inc. Channel last replacement flow for bulk finfets
KR102326316B1 (ko) * 2015-04-10 2021-11-16 삼성전자주식회사 반도체 소자의 제조 방법
KR102376481B1 (ko) * 2015-05-22 2022-03-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조방법
US9418897B1 (en) * 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9607838B1 (en) * 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
US9722079B2 (en) * 2015-10-15 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
KR102427326B1 (ko) * 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10366989B2 (en) * 2016-02-10 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a contact bar over an S/D structure
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US10134600B2 (en) 2017-02-06 2018-11-20 Lam Research Corporation Dielectric contact etch
US10516037B2 (en) 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
JP6973813B2 (ja) * 2018-04-12 2021-12-01 インテル・コーポレーション 集積回路構造、及びコンピューティングデバイス
US10672879B2 (en) 2018-07-30 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming FinFET and gate-all-around FET with selective high-K oxide deposition
US10998241B2 (en) 2018-09-19 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Selective dual silicide formation using a maskless fabrication process flow
DE102019118061A1 (de) * 2018-09-19 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive doppelsilizidherstellung unter verwendung eines maskenlosen herstellungsprozessablaufs
KR102198343B1 (ko) * 2019-05-31 2021-01-04 연세대학교 산학협력단 전계 제어 발광 소자
CN113327857B (zh) * 2020-02-28 2023-05-23 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
KR20210137276A (ko) * 2020-05-07 2021-11-17 삼성전자주식회사 반도체 소자

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
JP2002289871A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6764884B1 (en) * 2003-04-03 2004-07-20 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device
US7863674B2 (en) * 2003-09-24 2011-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors formed on bulk substrates
KR100553703B1 (ko) * 2003-10-01 2006-02-24 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100598109B1 (ko) * 2004-10-08 2006-07-07 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR100585178B1 (ko) 2005-02-05 2006-05-30 삼성전자주식회사 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
KR100693788B1 (ko) 2005-06-30 2007-03-12 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP4880958B2 (ja) * 2005-09-16 2012-02-22 株式会社東芝 半導体装置及びその製造方法
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法
JP2008282901A (ja) 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US7923337B2 (en) * 2007-06-20 2011-04-12 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
JP2009032955A (ja) 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2009094352A (ja) * 2007-10-10 2009-04-30 National Institute Of Advanced Industrial & Technology 二重絶縁ゲート電界効果トランジスタ
KR100897478B1 (ko) 2007-10-25 2009-05-14 성균관대학교산학협력단 피넛 형상의 채널층을 갖는 전계 효과 트랜지스터 및 그제조방법
CN101593701B (zh) * 2008-05-30 2011-05-04 中芯国际集成电路制造(北京)有限公司 应变nmos器件以及应变cmos器件的制造方法
CN102217074B (zh) 2008-09-16 2015-08-12 台湾积体电路制造股份有限公司 鳍式场效应晶体管(finfet)
KR101511933B1 (ko) * 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
JP5305969B2 (ja) 2009-02-17 2013-10-02 株式会社東芝 半導体装置
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US8472227B2 (en) 2010-01-27 2013-06-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and methods for forming the same
US8264021B2 (en) 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
US8716797B2 (en) 2009-11-03 2014-05-06 International Business Machines Corporation FinFET spacer formation by oriented implantation
US8134209B2 (en) * 2009-12-17 2012-03-13 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US20110147831A1 (en) * 2009-12-23 2011-06-23 Steigerwald Joseph M Method for replacement metal gate fill
US8242560B2 (en) 2010-01-15 2012-08-14 International Business Machines Corporation FinFET with thin gate dielectric layer
US8709928B2 (en) 2010-01-19 2014-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin device and method for forming the same using high tilt angle implant
US8513107B2 (en) 2010-01-26 2013-08-20 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement gate FinFET devices and methods for forming the same
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
KR20120019765A (ko) 2010-08-26 2012-03-07 김태형 에빙하우스의 망각곡선을 응용한 외국어 학습 장치
US8551829B2 (en) * 2010-11-10 2013-10-08 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US8466027B2 (en) * 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8772149B2 (en) * 2011-10-19 2014-07-08 International Business Machines Corporation FinFET structure and method to adjust threshold voltage in a FinFET structure
CN103077947A (zh) * 2011-10-26 2013-05-01 中国科学院微电子研究所 具有双金属栅的cmos器件及其制造方法
US9406518B2 (en) * 2011-11-18 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. (110) surface orientation for reducing fermi-level-pinning between high-K dielectric and group III-V compound semiconductor substrate
US8691681B2 (en) * 2012-01-04 2014-04-08 United Microelectronics Corp. Semiconductor device having a metal gate and fabricating method thereof
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9147765B2 (en) * 2012-01-19 2015-09-29 Globalfoundries Inc. FinFET semiconductor devices with improved source/drain resistance and methods of making same
US20130214364A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Replacement gate electrode with a tantalum alloy metal layer
US8722494B1 (en) * 2012-11-01 2014-05-13 International Business Machines Corporation Dual gate finFET devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094826B2 (en) 2018-09-27 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US11764301B2 (en) 2018-09-27 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
TWI850700B (zh) 2021-07-22 2024-08-01 台灣積體電路製造股份有限公司 半導體結構及其形成方法
TWI850704B (zh) 2021-08-05 2024-08-01 台灣積體電路製造股份有限公司 積體電路晶片

Also Published As

Publication number Publication date
JP2013175729A (ja) 2013-09-05
US9087723B2 (en) 2015-07-21
US20150279960A1 (en) 2015-10-01
KR20130098004A (ko) 2013-09-04
CN103296088A (zh) 2013-09-11
DE102013101248B4 (de) 2024-06-20
CN103296088B (zh) 2018-04-27
US20180331201A1 (en) 2018-11-15
DE102013101248A1 (de) 2013-08-29
KR101876793B1 (ko) 2018-07-11
US20130221447A1 (en) 2013-08-29
TWI588942B (zh) 2017-06-21

Similar Documents

Publication Publication Date Title
TWI588942B (zh) 場效電晶體及其製造方法
US9431522B2 (en) Methods of manufacturing FINFET semiconductor devices using sacrificial gate patterns and selective oxidization of a fin
US11211498B2 (en) FinFETs with wrap-around silicide and method forming the same
US9627509B2 (en) Semiconductor device and method of fabricating the same
KR102183038B1 (ko) 반도체 장치의 제조 방법
US9716162B2 (en) Semiconductor device and method of fabricating the same
US9666715B2 (en) FinFET transistor with epitaxial structures
US10297673B2 (en) Methods of forming semiconductor devices including conductive contacts on source/drains
US11929328B2 (en) Conductive contact having barrier layers with different depths
TW201715724A (zh) 半導體裝置
TW201511285A (zh) 半導體元件以及提供該半導體元件的方法
US20230144507A1 (en) Resistor with doped regions and semiconductor devices having the same
US9252244B2 (en) Methods of selectively growing source/drain regions of fin field effect transistor and method of manufacturing semiconductor device including a fin field effect transistor
US10062754B2 (en) Semiconductor devices and methods of fabricating the same
KR102392695B1 (ko) 반도체 소자 및 이의 제조 방법
KR20160056115A (ko) 반도체 장치 및 그 제조 방법
US20240074155A1 (en) Semiconductor device
KR20140146874A (ko) 반도체 장치 및 그 제조 방법
KR20170088261A (ko) 반도체 장치 및 그 제조 방법