JP2017212267A5 - 半導体装置 - Google Patents

Claims (8)

1. 第１活性領域、および前記第１活性領域に接して配置された素子分離領域を有し、かつ、支持基板、前記支持基板上に形成された絶縁層、および前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
   前記第１活性領域の前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
   前記第１活性領域の前記半導体層のうち、前記ゲート電極の両側に形成されたソース領域およびドレイン領域と、
   前記素子分離領域に形成されたダミーゲート電極と、
   前記ダミーゲート電極の両側に形成された側壁膜と、
   を含み、
   前記素子分離領域に形成され、かつ、前記半導体層および前記絶縁層を貫通するように前記支持基板まで到達する溝内には、絶縁膜が埋め込まれており、
   前記絶縁膜上に形成された前記側壁膜は、前記第１活性領域と前記素子分離領域との境界に沿って配置される、半導体装置。
2. 請求項１記載の半導体装置において、
   前記側壁膜は、前記第１活性領域と前記素子分離領域との境界と一致または重なるように配置される、半導体装置。
3. 請求項２記載の半導体装置において、
   前記ソース領域および前記ドレイン領域のそれぞれの上には、コンタクトプラグが形成されている、半導体装置。
4. 請求項２記載の半導体装置において、
   前記第１活性領域と前記素子分離領域との境界部において、前記絶縁膜の表面は、前記半導体層の表面より低い、半導体装置。
5. 請求項４記載の半導体装置において、
   前記ソース領域および前記ドレイン領域上には、前記ソース領域および前記ドレイン領域を構成する半導体と金属との化合物膜が、それぞれ形成されている、半導体装置。
6. 請求項５記載の半導体装置において、
   前記ソース領域および前記ドレイン領域のそれぞれは、前記半導体層と、前記半導体層と前記化合物膜との間のエピタキシャル層との積層部に形成された不純物領域から成る、半導体装置。
7. 請求項６記載の半導体装置において、
   前記側壁膜の端部は、前記エピタキシャル層の上方に位置する、半導体装置。
8. 請求項２記載の半導体装置において、
   前記ＳＯＩ基板は、さらに、前記素子分離領域を介して前記第１活性領域と離間して配置された第２活性領域を有し、
   前記第２活性領域には、前記ＳＯＩ基板を構成する前記絶縁層と、前記ＳＯＩ基板を構成する前記半導体層とを有しておらず、
   前記素子分離領域は、断面視において、前記第２活性領域よりも前記第１活性領域側に位置する第１外周部と、前記第１活性領域よりも前記第２活性領域側に位置する第２外周部と、を有し、
   前記ダミーゲート電極は、前記第１外周部上に配置されているが、前記第２外周部上には配置されていない、半導体装置。