CN112349779A - 半导体装置、其形成方法及集成芯片 - Google Patents

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gate
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Abstract

本发明的各种实施例涉及一种半导体装置。半导体装置包含半导体衬底。栅极介电质设置在半导体衬底上方。第一源极/漏极区和第二源极/漏极区设置在半导体衬底中及栅极介电质的相对侧上。栅极电极设置在栅极介电质上方。第一防凹陷结构嵌入栅极电极中，其中第一防凹陷结构的周界设置在栅极电极的周界内。另提供一种半导体装置的形成方法和包括半导体装置的集成芯片。

Description

半导体装置、其形成方法及集成芯片
技术领域
本发明实施例涉及一种半导体装置、其形成方法及集成芯片。
背景技术
半导体装置为利用半导体材料的电子特性来影响电子或其相关联场的电子组件。广泛使用的半导体装置的类型为场效应晶体管(field-effect transistor；FET)。FET包括一对源极/漏极区、选择性导电沟道以及栅极电极。FET为可用于切换器、放大器以及存储器等等的多功能装置。FET的实例包含金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor；MOSFET)。
发明内容
本发明实施例提供一种半导体装置包括半导体衬底、栅极介电质、第一源极/漏极区、第二源极/漏极区、栅极电极以及第一防凹陷结构。栅极介电质设置在半导体衬底上方。第一源极/漏极区和第二源极/漏极区设置在半导体衬底中和栅极介电质的相对侧上。栅极电极设置在栅极介电质上方。第一防凹陷结构嵌入栅极电极中，其中第一防凹陷结构的周界设置在栅极电极的周界内。
本发明实施例提供一种集成芯片(IC)包括半导体衬底、第一栅极介电质、第一栅极电极、第二栅极介电质、第二栅极电极以及介电结构。第一栅极介电质设置在半导体衬底上方。第一栅极电极设置在第一栅极介电质上方，其中第一栅极电极具有第一长度。第二栅极介电质设置在半导体衬底上方且与第一栅极介电质间隔开。第二栅极电极设置在半导体衬底上方且与第一栅极电极间隔开，其中第二栅极电极具有大于第一长度的第二长度。介电结构嵌入第二栅极电极中，其中介电结构的外侧壁设置在第二栅极电极的外侧壁内。
本发明实施例提供一种半导体装置的形成方法，其步骤如下。在栅极介电质上方形成第一开口，其中栅极介电质设置在半导体衬底上。在栅极介电质上方及第一开口中沉积导电层。在导电层中形成第二开口且第二开口与栅极介电质间隔开，其中第二开口的周界设置在栅极介电质的周界内。在导电层上及第二开口中沉积防凹陷层。通过对防凹陷层和导电层执行化学机械抛光(CMP)工艺来形成栅极电极和嵌入栅极电极中的防凹陷结构。
附图说明
结合附图阅读以下详细描述会最佳地理解本发明的各方面。应注意，根据行业中的标准惯例，各个特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1A至图1C示出具有嵌入栅极电极中的多个防凹陷结构的半导体装置的一些实施例的各种视图。
图2A至图2C示出图1A至图1C的半导体装置的一些其它实施例的各种视图。
图3A至图3C示出图1A至图1C的半导体装置的一些其它实施例的各种视图。
图4A至图4B示出图1A至图1C的半导体装置的一些其它实施例的各种视图。
图5示出没有ILD结构的图1B的半导体装置的一些其它实施例的俯视图。
图6示出图5的半导体装置的一些其它实施例的俯视图。
图7示出图5的半导体装置的一些其它实施例的俯视图。
图8示出图5的半导体装置的一些其它实施例的俯视图。
图9示出图4A至图4B的半导体装置的一些较详细实施例的横截面图。
图10示出包括图9的半导体装置和第二半导体装置的一些实施例的集成芯片(integrated chip；IC)的一些实施例的横截面图。
图11至图18示出用于形成图10的IC的方法的一些实施例的一系列横截面图。
图19示出用于形成具有第一半导体装置及第二半导体装置的IC的方法的一些实施例的流程图，其中第一半导体装置包括嵌入第一栅极电极中的多个防凹陷结构。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本发明。当然，这些只是实例且不旨在进行限制。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征和第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复附图标号和/或字母。此重复是出于简单和清晰的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
此外，为易于描述，本文中可使用空间相对术语，例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”以及类似空间相对术语，来描述如图式中所示出的一个元件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。
一些金属氧化物半导体场效应晶体管(MOSFET)包括设置在栅极介电质(例如高介电常数介电质)上方的金属栅极电极。在一些实施例中，用金属栅极电极形成MOSFET的方法包括在层间介电(interlayer dielectric；ILD)结构中形成开口。开口对应于金属栅极电极。随后，在ILD结构上方和开口中沉积导电材料(例如金属)。随后对导电材料和ILD结构执行化学机械抛光(chemical-mechanical polishing；CMP)工艺以形成栅极电极。
上述方法的一个问题是CMP工艺导致沉积在开口中的导电材料的凹陷。举例来说，由于CMP工艺的工艺参数(例如化学浆料组成物、压力、速度、时间等)以及ILD结构和导电材料的不同化学组成物，CMP工艺可以比去除ILD结构更快的速率去除导电材料，由此使沉积在开口中的导电材料凹陷。此凹陷可随着开口的尺寸不断增加而加剧(例如具有大型栅极的高压装置)。因此，由于过量去除导电材料会不当地减小金属栅极电极的尺寸(例如高度)，因此凹陷将不利地影响MOSFET的性能。此外，在一些严重情况下，由于完全(或几乎完全)去除开口中导电材料，所述凹陷可导致MOSFET不当地运作。
本申请的各种实施例是针对一种半导体装置的形成方法。所述方法包含在栅极介电质上方形成第一开口。在栅极介电质上方和第一开口中沉积导电材料。在导电材料中形成第二开口且第二开口与栅极介电质间隔开，其中第二开口的周界设置在栅极介电质的周界内。在导电材料上和第二开口中沉积防凹陷材料。对防凹陷材料和导电材料执行平坦化工艺(例如化学机械抛光(CMP))以形成嵌入栅极电极中的防凹陷结构。因为防凹陷材料沉积于第二开口中，所以防凹陷材料在半导体装置的形成期间提供结构支撑，以减少导电材料的凹陷量。因此，可提高半导体装置的性能和/或可减少制造半导体装置的成本。
图1A至图1C示出具有嵌入栅极电极108中的多个防凹陷结构112的半导体装置100的一些实施例的各种视图。图1A示出沿线A-A'的图1B的半导体装置100的横截面图。图1B示出没有层间介电(ILD)结构110的半导体装置100的俯视图。图1C示出沿线B-B'的图1B的半导体装置100的横截面图。
如图1A至图1C中所示，半导体装置100设置在半导体衬底102上/中。在一些实施例中，半导体衬底102可包括任何类型的半导体主体(例如单晶硅/CMOS块体、硅锗(SiGe)、绝缘体上硅(silicon on insulator；SOI)等)。半导体装置100包括一对源极/漏极区104a及104b，例如第一源极/漏极区104a和第二源极/漏极区104b。源极/漏极区104a及源极/漏极区104b为具有第一掺杂类型(例如n型或p型)的半导体衬底102的区域。
栅极介电质106设置在半导体衬底102上方且设置在源极/漏极区104a与源极/漏极区104b之间。在一些实施例中，栅极介电质106可包括例如氧化物(例如二氧化硅(SiO2))、高介电常数介电材料(例如氧化铪(HfO2)、氧化锆(ZrO2)或具有大于约3.9的介电常数的一些其它介电材料)、一些其它介电材料或前述的组合。栅极电极108设置在栅极介电质106上方且设置在源极/漏极区104a与源极/漏极区104b之间。在一些实施例中，栅极电极108可包括例如掺杂多晶硅(例如n型/p型多晶硅)、金属(例如钨(W)、铝(Al)、钛(Ti)、钼(Mo)等等)或类似材料。层间介电(ILD)结构110设置在半导体衬底102上方且环绕栅极电极108和栅极介电质106周围。在一些实施例中，ILD结构110包括一个或多个堆叠ILD层，所述一个或多个堆叠ILD层可分别包括低介电常数介电质(例如具有小于约3.9的介电常数的介电材料)、氧化物(例如SiO2)等等。
多个防凹陷结构112嵌入栅极电极108中。对于给定CMP工艺，多个防凹陷结构112具有与栅极电极108不同的化学机械抛光(CMP)去除速率。举例来说，通过对防凹陷结构112和栅极电极108执行具有预定义工艺参数的给定CMP工艺，CMP工艺可以第一CMP去除速率去除部分防凹陷结构112且以大于第一CMP去除速率的第二CMP去除速率去除部分栅极电极108。因为防凹陷结构112嵌入栅极电极108中且因为第二CMP去除速率大于第一CMP去除速率，所以防凹陷结构112可减少由给定CMP工艺所导致的栅极电极108的凹陷量。因此，可改善半导体装置100的性能和/或可减少制造半导体装置100的成本。
为了清楚起见，将描述多个防凹陷结构112中的第一防凹陷结构112a的一些特征，且应了解，防凹陷结构112中的每一个也可具有这类结构特征。举例来说，第一防凹陷结构112a可具有沿实质上笔直的线垂直地延伸的侧壁。因此，应了解，每一个防凹陷结构112可具有沿实质上笔直的线垂直地延伸的侧壁。
在一些实施例中，第一防凹陷结构112a的底表面可为圆形的，且可连接到第一防凹陷结构112a的第一对相对侧壁。第一对相对侧壁在第一方向(例如沿线A-A'延伸的方向)上间隔开。在其它实施例中，第一防凹陷结构112a具有在垂直于第一方向的第二方向(例如沿线B-B'延伸的方向)上间隔开的第二对相对侧壁。圆形的底表面可沿实质上笔直的线在第二方向上横向延伸。
图2A至图2C示出图1A至图1C的半导体装置100的一些其它实施例的各种视图。图2A示出沿线A-A'的图2B的半导体装置100的横截面图。图2B示出没有ILD结构110的图1B的半导体装置100的一些其它实施例的俯视图。图2C示出沿线B-B'的图2B的半导体装置100的横截面图。
如图2A至图2C中所示，第一防凹陷结构112a的底表面设置在栅极电极108的上表面与栅极电极108的底表面之间。第一防凹陷结构112a的外周界设置在栅极电极108的外周界内。在一些实施例中，第一防凹陷结构112a的底表面为实质上平面的。在一些实施例中，第一对相对侧壁可沿实质上笔直的线垂直地延伸，且可以一角度(例如90度)连接到第一防凹陷结构112a的实质上平面的底表面。在其它实施例中，第一对相对侧壁可沿实质上笔直的线垂直地延伸，且可通过圆形拐角连接到第一防凹陷结构112a的实质上平面的底表面。
栅极电极108具有第一长度L1、第一宽度W1以及第一高度H1。第一防凹陷结构112a具有第二长度L2、第二宽度W2以及第二高度H2。第一防凹陷结构112a可与第二防凹陷结构112b间隔距离D。在一些实施例中，第一高度H1与第二高度H2之间的比率可介于约2:1与约5:1之间。在其它实施例中，第二长度L2可小于或等于第一长度L1的约33％。在其它实施例中，第二宽度W2可介于第一宽度W1的约99.9％与约0.1％之间。
在一些实施例中，第一长度L1可大于或等于约1.5微米(μm)。在其它实施例中，第一宽度W1可大于或等于约1微米。在其它实施例中，第二长度L2可介于约0.15微米与约0.5微米之间。在又其它实施例中，第二宽度W2可大于或等于约0.13微米。
在一些实施例中，距离D可大于或等于约0.13微米。在其它实施例中，每一个防凹陷结构112可与最近的相邻防凹陷结构间隔相同距离。在其它实施例中，一些防凹陷结构112可与最近的相邻防凹陷结构间隔与一些其它的防凹陷结构112不同的距离。在又其它实施例中，距离D和第二宽度W2可实质上相同。在其它实施例中，距离D和第二宽度W2可以不同。
第一面积通过第一长度L1乘以第一宽度W1来定义。第一防凹陷结构112a具有第二面积(例如第二长度L2乘以第二宽度W2)。在一些实施例中，防凹陷结构112中的每一个的面积的总和介于第一面积的约5％与约25％之间。在其它实施例中，栅极电极108的面积介于第一面积的约75％与约95％之间。
在一些实施例中，防凹陷结构112包括一材料，所述材料的CMP去除速率小于栅极电极108的材料的CMP去除速率。在其它实施例中，防凹陷结构112可包括例如氧化物(例如SiO2)、氮化物(例如氮化硅(SiN))、氮氧化物(例如氮氧化硅(SiOXNY))、能够填充沟槽间隙且具有不同于(例如小于)栅极电极108的CMP去除速率的某一其它材料或前述的组合。在防凹陷结构112包括介电质的实施例中，防凹陷结构112可称为介电结构。
图3A至图3C示出图1A至图1C的半导体装置100的一些其它实施例的各种视图。图3A示出沿线A-A'截取的图3B的半导体装置100的横截面图。图3B示出没有ILD结构110的图1B的半导体装置100的一些其它实施例的俯视图。图3C示出沿线B-B'截取的图3B的半导体装置100的横截面图。
如图3A至图3C中所示，第一对相对侧壁可以是斜角。举例来说，第一对相对侧壁可以相反角度自第一防凹陷结构112a的底表面垂直延伸。在一些实施例中，第一对相对侧壁可以是斜角，且可以一定角度(例如钝角/锐角)连接到第一防凹陷结构112a的实质上平面的底表面。在其它实施例中，第一对相对侧壁可以是斜角，且可通过圆形拐角连接到第一防凹陷结构112a的实质上平面的底表面。
图3A至图3C中还绘示，源极/漏极区104a及源极/漏极区104b至少部分地设置在半导体衬底102上方。在这类实施例中，源极/漏极区104a及源极/漏极区104b可以是包括外延材料的外延源极/漏极区(例如通过外延工艺形成)。在其它这类实施例中，源极/漏极区104a及源极/漏极区104b以及半导体衬底102可包括相同材料(例如Si)。在其它这类实施例中，源极/漏极区104a及源极/漏极区104b以及半导体衬底可包括不同材料(例如Si和SiGe)。在又其它这类实施例中，源极/漏极区104a及源极/漏极区104b可具有实质上菱形的横截面。在其它实施例中，源极/漏极区104a及源极/漏极区104b可间隔约10微米。在其它实施例中，源极/漏极区104a及源极/漏极区104b可间隔小于或大于约10微米。
图4A至图4B示出图1A至图1C的半导体装置100的一些其它实施例的各种视图。图4A示出沿线A-A'截取的图4B的半导体装置100的横截面图。图4B示出没有ILD结构110的图1B的半导体装置100的一些其它实施例的俯视图。
如图4A至图4B中所示，在一些实施例中，ILD结构110包括下部ILD结构110a和上部ILD结构110b。下部ILD结构110a设置在半导体衬底102上方及栅极电极108和栅极介电质106周围。在一些实施例中，下部ILD结构110a包括一个或多个ILD层，所述一个或多个ILD层可分别包括低介电常数介电质(例如具有小于约3.9的介电常数的介电材料)、氧化物(例如SiO2)等等。在其它实施例中，下部ILD结构110a具有与栅极电极108和/或防凹陷结构112的上表面共面的上表面。
上部ILD结构110b设置在下部ILD结构110a、栅极电极108以及防凹陷结构112上方。在一些实施例中，上部ILD结构110b接触下部ILD结构110a、栅极电极108以及防凹陷结构112。在一些实施例中，上部ILD结构110b包括一个或多个ILD层，所述一个或多个ILD层可分别包括低介电常数介电质(例如具有小于约3.9的介电常数的介电材料)、氧化物(例如SiO2)等等。
多个导电栅极接触窗402电性耦接到栅极电极108，且设置在上部ILD结构110b中。在一些实施例中，导电栅极接触窗402中的每一个与防凹陷结构112中的每一个间隔开。在其它实施例中，一个或多个导电栅极接触窗402可以和一个或多个防凹陷结构112的一部分交叠和/或接触。在其它实施例中，导电栅极接触窗402自栅极电极108垂直延伸且完全穿过上部ILD结构110b。在又其它实施例中，导电栅极接触窗402可包括例如W、Ti、Al等等。
在一些实施例中，多个导电栅极接触窗402设置在栅极电极108的外围区(例如端盖区)中。栅极电极108的外围区邻近栅极电极108的中心区。在其它实施例中，每一个防凹陷结构112设置在栅极电极108的中心区中，且每一个导电栅极接触窗402设置在栅极电极108的外围区中。在其它实施例中，源极/漏极区104a及源极/漏极区104b的相对侧可设置在栅极电极108的中心区的相对侧内。在又其它实施例中，外围区可直接设置在下方的隔离结构(例如浅沟槽隔离(shallow trench isolation；STI)结构)上方，也就是说设置在半导体衬底102中。
在一些实施例中，导电栅极接触窗402可设置在相邻防凹陷结构112之间。举例来说，第一导电栅极接触窗402a和/或第二导电栅极接触窗402b可设置在两个相邻防凹陷结构112之间。在一些实施例中，第一导电栅极接触窗402a和第二导电栅极接触窗402b在横向方向上实质上对准(例如成一列)。在其它实施例中，第一导电栅极接触窗402a可与其它导电栅极接触窗402在横向方向上实质上对准(例如成一行)。
在一些实施例中，第一导电栅极接触窗402a和/或第二导电栅极接触窗402b可设置成比防凹陷结构112中的每一个更接近栅极电极108的第一侧壁。在其它实施例中，栅极电极108的第一侧壁与栅极电极108的第二侧壁相对。在又其它实施例中，栅极电极108的第一侧壁和第二侧壁在与源极/漏极区104a及源极/漏极区104b所间隔的横向方向垂直的横向方向上间隔开。
图5示出没有ILD结构110的图1B的半导体装置100的一些其它实施例的俯视图。为易于说明，在图5中仅标记一些导电栅极接触窗402和一些防凹陷结构112。
如图5中所示，防凹陷结构112可以一定角度(例如15度、30度、60度等)嵌入栅极电极108中。在一些实施例中，设置在第一行中的一些防凹陷结构112以相同的第一角度(例如正10度)倾斜。在其它实施例中，设置在第二行中的一些其它防凹陷结构112以相同的第二角度倾斜。在其它实施例中，第一角度和第二角度实质上相同。在其它实施例中，第一角度和第二角度不同。在又其它实施例中，第一角度和第二角度彼此相反(例如正10度和负10度)。
图6示出图5的半导体装置100的一些其它实施例的俯视图。
如图6中所示，一些防凹陷结构112可具有与一些其它的防凹陷结构112不同的长度。举例来说，第三防凹陷结构112c的长度大于第四防凹陷结构112d的长度。在其它实施例中，第三防凹陷结构112c可具有与第四防凹陷结构112d不同的宽度和/或几何形状。第三防凹陷结构112c的面积(例如长度乘以宽度)可不同于第四防凹陷结构112d的面积。
在一些实施例中，导电栅极接触窗402可分别设置在防凹陷结构112的相对侧壁之间。举例来说，第三导电栅极接触窗402c可设置在第三防凹陷结构112c的相对侧壁之间，且第四导电栅极接触窗402d可设置在第四防凹陷结构112d的相对侧壁之间。在其它实施例中，一个或多个导电栅极接触窗402的宽度和/或长度可不同于(例如大于)一个或多个防凹陷结构112的宽度和/或长度。
图7示出图5的半导体装置100的一些其它实施例的俯视图。
如图7中所示，在一些实施例中，仅单一个防凹陷结构可嵌入栅极电极108中。举例来说，仅第五防凹陷结构112e可嵌入栅极电极108中。在一些实施例中，第五防凹陷结构112e可具有螺旋形布局。在其它实施例中，仅单一个导电栅极接触窗可电性耦接到栅极电极108。举例来说，仅第五导电栅极接触窗402e可电性耦接到栅极电极108。
图8示出图5的半导体装置100的一些其它实施例的俯视图。
如图8中所示，导电栅极接触窗402可设置在栅极电极108的中心区中。在一些实施例中，一些导电栅极接触窗402可设置在栅极电极108的中心区中，而一些其它导电栅极接触窗402设置在栅极电极108的外围区中。在其它实施例中，一个或多个导电栅极接触窗402可设置在源极/漏极区104a到源极/漏极区104b的相对侧壁之间。
在一些实施例中，每一个防凹陷结构112可具有相同面积。举例来说，第六防凹陷结构112f的面积(例如长度乘以宽度)可与第七防凹陷结构112g的面积实质上相同。在其它实施例中，防凹陷结构112的侧壁可在横向方向上对准。举例来说，第六防凹陷结构112f的相对侧壁可分别在横向方向上与第七防凹陷结构112g的相对侧壁实质上对准。
图9示出图4A至图4B的半导体装置100的一些较详细实施例的横截面图。
如图9中所示，第一掺杂区902设置在半导体衬底102中。第一掺杂区902为具有与第一掺杂类型(例如与源极/漏极区104a及源极/漏极区104b的掺杂类型相对)相反的第二掺杂类型的半导体衬底102的区域。隔离结构904设置在半导体衬底102中。在一些实施例中，隔离结构904可为浅沟槽隔离(STI)结构等等。
在一些实施例中，栅极介电质106包括第一介电结构906和设置在第一介电结构906上的第二介电结构908。第一介电结构906可包括氧化物(例如SiO2)，且第二介电结构可包括高介电常数介电质(HfO2、ZrO2等)。在其它实施例中，第一介电结构906的高度可大于第二介电结构908的高度。
在一些实施例中，栅极电极108可包括第一导电结构910、第二导电结构912、第三导电结构914、第四导电结构916以及第五导电结构918。第四导电结构916可衬于第五导电结构918的底表面和侧壁。第三导电结构914可衬于第四导电结构916的底表面和侧壁。第二导电结构912可沿第三导电结构914的底表面设置。第一导电结构910可沿第二导电结构912的底表面设置。在一些实施例中，第一导电结构910接触第二导电结构912和栅极介电质106。在一些实施例中，防凹陷结构112可垂直地与第一导电结构910、第二导电结构912、第三导电结构914及/或第四导电结构916间隔开。
在一些实施例中，第一导电结构910可包括例如氮化钛(TiN)、氮化钽(TaN)、钛铝(TiAl)等等。第二导电结构912可包括例如TaN、TiN、TiAl等等。在一些实施例中，第二导电结构912具有与第一导电结构910不同的化学组成物(例如分别为TaN和TiN)。第三导电结构914可包括例如TiN、TaN、TiAl等等。在一些实施例中，第三导电结构914具有与第一导电结构910相同的化学组成物(例如TiN)。第四导电结构916可包括例如TiAl、TaN、TiN等等。在一些实施例中，第四导电结构916具有与第一导电结构910和第二导电结构912不同的化学组成物。第五导电结构918可包括例如W、Al、Ti、Mo、一些其它金属或前述的组合。在其它实施例中，第五导电结构918具有大于防凹陷结构112的CMP去除速率。在又其它实施例中，第四导电结构916和/或第三导电结构914的CMP去除速率可不同于(例如小于)第五导电结构918的CMP去除速率。
侧壁间隔件920可设置在半导体衬底102上方且沿着栅极电极108的侧壁和栅极介电质106的侧壁设置。在一些实施例中，侧壁间隔件920的部分外侧壁朝向栅极电极108倾斜。侧壁间隔件920可具有与下部ILD结构110a的上表面实质上共面的上表面。在其它实施例中，侧壁间隔件920与防凹陷结构112间隔开。在又其它实施例中，侧壁间隔件920可包括例如氮化物(例如SiN)、氮氧化物(例如SiOXNY)、某一其它介电材料或前述的组合。
接触窗蚀刻终止层(contact etch stop layer；CESL)922可设置在半导体衬底102上方、源极/漏极区104a及源极/漏极区104b上方且沿着侧壁间隔件920的外侧壁设置。在一些实施例中，沿侧壁间隔件920的外侧壁延伸的CESL 922的部分外侧壁可朝向栅极电极108倾斜。CESL 922可接触侧壁间隔件920、源极/漏极区104a及源极/漏极区104b以及隔离结构904。CESL 922的上表面可与下部ILD结构110a的上表面实质上共面。在其它实施例中，CESL 922可包括例如氧化物(例如SiO2)、氮化物(例如SiN)、氮氧化物(例如SiOXNY)等等。
多个导电源极/漏极接触窗924电性耦接到源极/漏极区104a及源极/漏极区104b，且设置在下部ILD结构110a和上部ILD结构110b中。在一些实施例中，导电源极/漏极接触窗924设置在与导电栅极接触窗402不同的平面中。在其它实施例中，导电源极/漏极接触窗924可设置在与导电栅极接触窗402相同的平面中。在其它实施例中，导电源极/漏极接触窗924可包括例如W、Ti、Al等等。
图9中还绘示，第五导电结构918的上表面和防凹陷结构112的上表面形成凹形表面。在一些实施例中，防凹陷结构112的高度随着将防凹陷结构设置成更接近栅极电极108的侧壁而增加。举例来说，第八防凹陷结构112h的高度可小于第九防凹陷结构112i的高度，且第九防凹陷结构112i的高度可小于第十防凹陷结构112j的高度。在其它实施例中，部分第十防凹陷结构112j可设置在第九防凹陷结构112i的最上表面上方，且部分第九防凹陷结构112i可设置在第八防凹陷结构112h的最上表面上方。在又其它实施例中，第五导电结构918的上表面的中心点设置在更接近第五导电结构918的外侧壁的第五导电结构918的上表面的不同点的下方。
图10示出包括图9的半导体装置100和第二半导体装置1002的一些实施例的集成芯片(IC)1000的一些实施例的横截面图。
如图10中所示，第二半导体装置1002包括第二栅极介电质1004和设置在第二栅极介电质1004上的第二栅极电极1006。在一些实施例中，第二半导体装置1002(例如逻辑MOSFET)具有与半导体装置100(例如高电压MOSFET)不同的工作电压。第二对源极/漏极区1008a及源极/漏极区1008b设置在半导体衬底102中以及第二栅极介电质1004的相对侧上。在其它实施例中，第二栅极电极1006和/或第二栅极介电质1004的长度分别不同于(例如小于)栅极电极108和/或栅极介电质106的长度。在又其它实施例中，第二栅极电极1006和/或第二栅极介电质1004的宽度分别不同于(例如小于)栅极电极108和/或栅极介电质106的宽度。
第二掺杂区1010设置在半导体衬底102中。在一些实施例中，第二掺杂区1010具有与第一掺杂区902相同的掺杂类型。在这类实施例中，第二对源极/漏极区1008a及源极/漏极区1008b具有与所述对源极/漏极区104a及源极/漏极区104b相同的掺杂类型。在其它实施例中，第二掺杂区1010和第一掺杂区902具有相反的掺杂类型。在这类实施例中，第二对源极/漏极区1008a及源极/漏极区1008b以及所述对源极/漏极区104a及源极/漏极区104b具有相反的掺杂类型。
在一些实施例中，第二栅极介电质1004包括第三介电结构1012和设置在第三介电结构1012上的第四介电结构1014。第三介电结构1012和第四介电结构1014可分别具有与第一介电结构906和第二介电结构908相同的化学组成物。在其它实施例中，第二栅极电极1006包括第六导电结构1016、第七导电结构1018、第八导电结构1020、第九导电结构1022以及第十导电结构1024。在又其它实施例中，第六导电结构1016、第七导电结构1018、第八导电结构1020、第九导电结构1022以及第十导电结构1024的化学组成物可分别与第一导电结构910、第二导电结构912、第三导电结构914、第四导电结构916以及第五导电结构918的化学组成物相同。
在一些实施例中，第二侧壁间隔件1026设置在半导体衬底102上方且沿着第二栅极电极1006的侧壁和第二栅极介电质1004的侧壁设置。第二侧壁间隔件1026的化学组成物可与侧壁间隔件920的化学组成物相同。在其它实施例中，第二侧壁间隔件1026的上表面可与第十导电结构1024的上表面实质上共面。
在一些实施例中，CESL 922沿第二侧壁间隔件1026的侧壁且沿第二对源极/漏极区1008a及源极/漏极区1008b设置。在其它实施例中，一个或多个导电栅极接触窗402电性耦接到第二栅极电极1006。在其它实施例中，电性耦接到第二栅极电极1006的一个或多个导电栅极接触窗402可设置在与电性耦接到栅极电极108的导电栅极接触窗402不同的IC1000的平面中。在又其它实施例中，一些导电源极/漏极接触窗924分别电性耦接到第二对源极/漏极区1008a及源极/漏极区1008b。
图10中还绘示，第二栅极电极1006的上表面可与下部ILD结构110a的上表面实质上共面。在其它实施例中，第二栅极电极1006的上表面可为凹面的。在这类实施例中，第二栅极电极1006的凹形表面的曲率半径可小于由第五导电结构918的上表面和防凹陷结构112的上表面所形成的凹形表面的曲率半径。在其它实施例中，第十导电结构1024的最上部分在第十导电结构1024的相对侧壁之间连续延伸。换句话说，在一些实施例中，在第十导电结构1024中没有设置防凹陷结构112。在又其它实施例中，部分第十导电结构1024可设置在每一个防凹陷结构112的最上表面的上方。
因为半导体装置100和第二半导体装置1002整合在IC 1000上且因为栅极电极108可比第二栅极电极1006更大(例如长度/宽度更大)，所以CMP工艺可导致栅极电极108比第二栅电极1006更严重的凹陷。因为防凹陷结构112嵌入栅极电极108中且因为第二CMP去除速率大于第一CMP去除速率，所以相对于第二栅极电极1006的凹陷量，防凹陷结构112可减少栅极电极108的凹陷量。因此，可(例如通过改进半导体装置100和第二半导体装置1002的整合)提高IC 1000的性能和/或可减少制造IC 1000的成本。
图11至图19示出用于形成图10的IC 1000的方法的一些实施例的一系列横截面图。
如图11中所示，第一开口1102和第二开口1104设置在下部ILD结构110a中及半导体衬底102上方。在一些实施例中，用于形成图11的结构的方法可包括(例如通过蚀刻和沉积/生长工艺)在半导体衬底102中形成隔离结构904。随后，(例如通过离子植入)在半导体衬底102中形成第一掺杂区902和第二掺杂区1010。在半导体衬底102上方形成栅极介电质106和第二栅极介电质1004。随后，分别在栅极介电质106和第二栅极介电质1004上形成第一虚拟栅极电极(例如多晶硅栅极)和第二虚拟栅极电极。在半导体衬底102上方及在栅极介电质106和第一虚拟栅极电极横向周围形成侧壁间隔件920，且在半导体衬底102上方及在第二栅极介电质1004和第二虚拟栅极电极横向周围形成第二侧壁间隔件1026。(例如通过外延工艺)在半导体衬底中/上方形成一对源极/漏极区104a及源极/漏极区104b以及第二对源极/漏极区1008a及源极/漏极区1008b。在半导体衬底102、隔离结构904、所述对源极/漏极区104a及源极/漏极区104b、第二对源极/漏极区1008a及源极/漏极区1008b、侧壁间隔件920、第二侧壁间隔件1026、第一虚拟栅极电极以及第二虚拟栅极电极上形成CESL922。
ILD层被形成为覆盖CESL 922、隔离结构904、所述对源极/漏极区104a及源极/漏极区104b、第二对源极/漏极区1008a及源极/漏极区1008b、侧壁间隔件920、第二侧壁间隔件1026、第一虚拟栅极电极以及第二虚拟栅极电极。对ILD层和CESL 922执行平坦化工艺(例如CMP)以形成下部ILD结构110a。随后，(例如通过蚀刻工艺)去除第一虚拟栅极电极和第二虚拟栅极电极。
随后在下部ILD结构110a上方、在栅极介电质106上以及在第二栅极介电质1004上沉积第一导电层(未示出)，且随后蚀刻第一导电层以在栅极介电质106上形成第一导电结构910并在第二栅极介电质1004上形成第六导电结构1016。随后在下部ILD结构110a上方、在第一导电结构910上以及在第六导电结构1016上沉积第二导电层(未示出)，且随后蚀刻第二导电层以在第一导电结构910上形成第二导电结构912并在第六导电结构1016上形成第七导电结构1018。随后在下部ILD结构110a上方、在第二导电结构912上以及在第七导电结构1018上沉积第三导电层(未示出)。随后蚀刻第三导电层以在第二导电结构912上并沿着侧壁间隔件920的内侧壁形成第三导电结构914，且在第七导电结构1018上并沿着第二侧壁间隔件1026的内侧壁形成第八导电结构1020。
随后在第三导电结构914上及在第八导电结构1020上沉积第四导电层(未示出)，且随后蚀刻第四导电层以形成加衬第三导电结构914的第四导电结构916和加衬第八导电结构1020的第九导电结构1022。应了解，在一些实施例中，可在第三导电层上沉积第四导电层，且可对第三导电层和第四导电层执行平坦化工艺以形成第四导电结构916、第三导电结构914、第九导电结构1022以及第八导电结构1020。在一些实施例中，可使用沉积或生长工艺(例如化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physicalvapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、热氧化、溅镀、电化学镀覆、无电式镀覆、一些其它沉积或生长工艺或前述的组合)来形成上述层和/或结构。
如图12中所示，在下部ILD结构110a上方以及第一开口1102和第二开口1104(参见例如图11)中形成导电层1202。在一些实施例中，用于形成导电层1202的工艺包括在下部ILD结构110a、CESL 922、侧壁间隔件920、第三导电结构914、第四导电结构916、第二侧壁间隔件1026、第八导电结构1020以及第九导电结构1022上沉积导电层。在一些实施例中，可通过例如CVD、PVD、ALD、溅镀、电化学镀覆、无电式镀覆、一些其它沉积工艺或前述的组合来沉积导电层1202。在其它实施例中，导电层1202可包括或为金属(例如W、Al、Ti、Mo等)。
如图13中所示，在导电层1202中形成多个开口1302。在一些实施例中，在栅极介电质106的周界内形成开口1302。在其它实施例中，开口1302被形成为与栅极介电质106垂直地间隔开。
在一些实施例中，用于形成开口1302的工艺包括在导电层1202上形成图案化掩模层1304。在其它实施例中，图案化掩模层1304可通过旋涂工艺(例如沉积掩模层)来形成且使用光刻来图案化(例如将掩模层图案化为图案化掩模层1304)。在又其它实施例中，工艺包括适当地用图案化掩模层1304(例如通过干式/湿式蚀刻工艺)蚀刻导电层1202，由此形成开口1302。随后，可去掉图案化掩模层1304。
如图14中所示，在导电层1202上方及开口1302(参见例如图13)中形成防凹陷层1402。防凹陷层1402具有与导电层1202不同的CMP去除速率。在一些实施例中，用于形成防凹陷层1402的工艺包括在导电层1202上及开口1302中沉积或生长防凹陷层1402。在一些实施例中，可通过例如CVD、PVD、ALD、热氧化、溅镀、一些其它沉积或生长工艺或前述的组合来沉积防凹陷层1402。在其它实施例中，防凹陷层1402可包括例如氧化物(例如SiO2)、氮化物(例如氮化硅(SiN))、氮氧化物(例如氮氧化硅(SiOXNY))、能够填充开口1302且具有不同于(例如小于)导电层1202的CMP去除速率的某一其它材料或前述的组合。
如图15中所示，对防凹陷层1402(参见例如图14)执行第一平坦化工艺1502(例如CMP)以形成嵌入导电层1202中的多个防凹陷结构112。在一些实施例中，第一平坦化工艺1502还可在导电层1202中执行。在其它实施例中，第一平坦化工艺1502为CMP工艺。在其它实施例中，在第一平坦化工艺1502之后，部分防凹陷层1402(未示出)可设置在导电层1202上且与防凹陷结构112耦接在一起。在又其它实施例中，此部分防凹陷层1402可具有与导电层1202的上表面共面的上表面。
如图16中所示，在栅极介电质106上方形成栅极电极108，且在第二栅极介电质1004上方形成第二栅极电极1006。在一些实施例中，用于形成栅极电极108和第二栅极电极1006的工艺包括对防凹陷结构112和导电层1202执行第二平坦化工艺1602(例如CMP)，由此在栅极介电质106上形成第五导电结构918且在第二栅极介电质1004上形成第十导电结构1024。在其它实施例中，还可对下部ILD结构110a、CESL 922、侧壁间隔件920、第三导电结构914、第四导电结构916、第二侧壁间隔件1026、第八导电结构1020及/或第九导电结构1022执行第二平坦化工艺1602。
在一些实施例中，第二平坦化工艺1602可具有与第一平坦化工艺1502不同的工艺参数(例如化学浆料组成物、压力、速度、时间等)。在其它实施例中，可不执行第一平坦化工艺1502。在这类实施例中，可对形成防凹陷结构112的防凹陷层1402且随后对导电层1202执行第二平坦化工艺1602，以形成栅极电极108和第二栅极电极1006。在其它这类实施例中，可连续执行第二平坦化工艺1602，使得对防凹陷层1402和导电层1202执行单一道平坦化工艺直至形成栅极电极108和第二栅极电极1006。在又其它实施例中，在形成栅极电极108和第二栅极电极1006之后，完成了半导体装置100和第二半导体装置1002的形成。
如图17中所示，在下部ILD结构110a、栅极电极108、防凹陷结构112以及第二栅极电极1006上方形成上部ILD结构110b。在一些实施例中，上部ILD结构110b可形成有实质上平面的上表面。在其它实施例中，用于形成上部ILD结构110b的工艺包括在下部ILD结构110a、栅极电极108、防凹陷结构112以及第二栅极电极1006上沉积ILD层。可通过例如CVD、PVD、溅镀或一些其它沉积工艺沉积ILD层。随后，可对ILD层执行平坦化工艺(例如CMP)。
如图18中所示，在栅极电极108和第二栅极电极1006上方形成多个导电栅极接触窗402。导电栅极接触窗402被形成为延伸穿过上部ILD结构110b到栅极电极108和第二栅极电极1006。此外，多个导电源极/漏极接触窗924形成于半导体衬底102上方且延伸穿过上部ILD结构110b和下部ILD结构110a到所述对源极/漏极区104a及源极/漏极区104b以及第二对源极/漏极区1008a及源极/漏极区1008b。
在一些实施例中，用于形成导电栅极接触窗402和导电源极/漏极接触窗924的工艺包括对上部ILD结构110b执行第一蚀刻以形成对应于导电栅极接触窗402的第一接触窗开口(未示出)。可使用设置在上部ILD结构110b上的第一图案化掩模层(未示出)来执行第一蚀刻。随后，导电材料(例如W)沉积于上部ILD结构110b上且填充第一接触窗开口。随后，可对导电材料和第一图案化掩模层执行平坦化工艺(例如CMP)，由此形成导电栅极接触窗402。在其它实施例中，对上部ILD结构110b和下部ILD结构110a执行第二蚀刻，以形成对应于导电源极/漏极接触窗924的第二接触窗开口(未示出)。可用设置在上部ILD结构110b上的第二图案化掩模层(未示出)来执行第二蚀刻。随后，导电材料(例如W)沉积于上部ILD结构110b上且填充第二接触窗开口。随后，可对导电材料和第二图案化掩模层执行平坦化工艺(例如CMP)，由此形成导电源极/漏极接触窗924。尽管未示出，但额外介电层(例如ILD层)和/或导电特征(例如金属线、金属通孔等)可随后在上部ILD结构110b、导电栅极接触窗402以及导电源极/漏极接触窗924上方形成。
图19示出用于形成具有第一半导体装置和第二半导体装置的集成芯片(IC)的方法的一些实施例的流程图1900，其中第一半导体装置包括嵌入第一栅极电极中的多个防凹陷结构。虽然图19的流程图1900在本文中示出且描述为一系列动作或事件，但应了解，这类动作或事件的所示次序不应以限制意义来解译。举例来说，除本文中所示出和/或描述的动作或事件之外，一些动作与其它动作或事件可以不同次序和/或同时出现。此外，可能不需要所有所示出的动作来实施本文中描述的一个或多个方面或实施例，且本文中所描绘的一个或多个动作可在一个或多个单独动作和/或阶段中执行。
在动作1902处，提供具有设置在半导体衬底上的下部层间介电(ILD)结构的半导体衬底，其中第一开口设置在下部ILD结构中及第一栅极介电质上方，且其中第二开口设置在下部ILD结构中及第二栅极介电质上方。图11示出对应于动作1902的一些实施例的横截面图。
在动作1904处，在下部ILD结构上方及第一开口以及第二开口中形成导电层。图12示出对应于动作1904的一些实施例的横截面图。
在动作1906处，在导电层中形成多个防凹陷结构，其中防凹陷结构形成在第一栅极介电质的外周界内。图13至图15示出对应于动作1906的一些实施例的一系列横截面图。
在动作1908处，对导电层和防凹陷结构执行平坦化工艺以在第一栅极介电质上方形成第一栅极电极且在第二栅极介电质上方形成第二栅极电极，其中防凹陷结构嵌入第一栅极电极中。图16示出对应于动作1908的一些实施例的横截面图。
在动作1910处，在下部ILD结构、防凹陷结构、第一栅极电极以及第二栅极电极上方形成上部ILD结构。图17示出对应于动作1910的一些实施例的横截面图。
在动作1912处，在半导体衬底上方形成多个导电接触窗。图18示出对应于动作1912的一些实施例的横截面图。
在一些实施例中，本申请提供一种半导体装置。半导体装置包括半导体衬底。栅极介电质设置在半导体衬底上方。第一源极/漏极区和第二源极/漏极区设置在半导体衬底中和栅极介电质的相对侧上。栅极电极设置在栅极介电质上方。第一防凹陷结构嵌入栅极电极中，其中第一防凹陷结构的周界设置在栅极电极的周界内。在一些实施例中，第一防凹陷结构的底表面设置在栅极电极的上表面与栅极电极的底表面之间。在一些实施例中，上述的半导体装置更包括侧壁间隔件，沿栅极电极的外侧壁设置，其中第一防凹陷结构与侧壁间隔件间隔开。在一些实施例中，第一防凹陷结构具有圆形的底表面。在一些实施例中，第一防凹陷结构包括介电材料；以及栅极电极包括金属。在一些实施例中，第一防凹陷结构为嵌入栅极电极中的多个防凹陷结构中的一个。在一些实施例中，上述的半导体装置更包括多个防凹陷结构中的第二防凹陷结构，其中第二防凹陷结构嵌入栅极电极中且与第一防凹陷结构间隔开，且其中第二防凹陷结构的周界设置在栅极电极的周界内。在一些实施例中，第一防凹陷结构包括第一侧壁及与第一侧壁相对的第二侧壁；第二防凹陷结构包括第三侧壁及与第三侧壁相对的第四侧壁；第一侧壁及第三侧壁在横向方向上实质上对准；以及第二侧壁及第四侧壁在横向方向上实质上对准。在一些实施例中，第一防凹陷结构设置在第二防凹陷结构与栅极电极的外侧壁之间；以及部分第一防凹陷结构设置在第二防凹陷结构的最上表面上方。在一些实施例中，第一防凹陷结构的面积与第二防凹陷结构的面积实质上相同。在一些实施例中，第一防凹陷结构的面积不同于第二防凹陷结构的面积。在一些实施例中，上述的半导体装置更包括导电接触窗，电性耦接到栅极电极，其中导电接触窗与多个防凹陷结构中的每一个间隔开。在一些实施例中，栅极电极包括第五侧壁；以及导电接触窗设置成比多个防凹陷结构中的每一个更接近第五侧壁。在一些实施例中，栅极电极包括与第五侧壁相对的第六侧壁；第六侧壁在第一横向方向上与第五侧壁间隔开；以及第一源极/漏极区及第二源极/漏极区在垂直于第一横向方向的第二横向方向上横向间隔开。
在一些实施例中，本申请提供一种集成芯片(IC)。IC包括半导体衬底。第一栅极介电质设置在半导体衬底上方。第一栅极电极设置在第一栅极介电质上方，其中第一栅极电极具有第一长度。第二栅极介电质设置在半导体衬底上方且与第一栅极介电质间隔开。第二栅极电极设置在半导体衬底上方且与第一栅极电极间隔开，其中第二栅极电极具有大于第一长度的第二长度。介电结构嵌入第二栅极电极中，其中介电结构的外侧壁设置在第二栅极电极的外侧壁内。在一些实施例中，第二栅极电极包括第一导电结构及第二导电结构。第一导电结构具有第一导电材料。第二导电结构具有不同于第一导电材料的第二导电材料，其中第二导电结构衬于第一导电结构的底表面及第一导电结构的侧壁，以及其中介电结构通过部分第一导电结构与第二导电结构间隔开。在一些实施例中，介电结构具有用于化学机械抛光工艺的第一化学机械抛光去除速率；第二栅极电极具有用于化学机械抛光工艺的第二化学机械抛光去除速率；以及第二化学机械抛光去除速率大于第一化学机械抛光去除速率。在一些实施例中，第一栅极电极包括第一导电结构，第一导电结构包括金属；以及金属在第一导电结构的最上部分中的第一导电结构的相对侧壁之间连续延伸。在一些实施例中，第一栅极介电质的化学组成物(chemical composition)与第二栅极介电质的化学组成物实质上相同；以及第一栅极电极的化学组成物与第二栅极电极的化学组成物实质上相同。
在一些实施例中，本申请提供一种方法。所述方法包括在栅极介电质上方形成第一开口，其中栅极介电质设置在半导体衬底上。在栅极介电质上方及第一开口中沉积导电层。在导电层中形成第二开口且第二开口与栅极介电质间隔开，其中第二开口的周界设置在栅极介电质的周界内。在导电层上及第二开口中沉积防凹陷层。通过对防凹陷层和导电层执行化学机械抛光(CMP)工艺来形成栅极电极和嵌入栅极电极中的防凹陷结构。
前文概述若干实施例的特征以使得本领域的技术人员可更好地理解本发明的方面。本领域的技术人员应了解，其可容易地使用本发明作为设计或修改用于实现本文引入的实施例的相同目的和/或达成相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，这类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种半导体装置，包括：
半导体衬底；
栅极介电质，设置在所述半导体衬底上方；
第一源极/漏极区及第二源极/漏极区，设置在所述半导体衬底中及所述栅极介电质的相对侧上；
栅极电极，设置在所述栅极介电质上方；以及
第一防凹陷结构，嵌入所述栅极电极中，其中所述第一防凹陷结构的周界设置在所述栅极电极的周界内。
2.根据权利要求1所述的半导体装置，其中所述第一防凹陷结构的底表面设置在所述栅极电极的上表面与所述栅极电极的底表面之间。
3.根据权利要求1所述的半导体装置，其中所述第一防凹陷结构具有圆形的底表面。
4.根据权利要求1所述的半导体装置，其中：
所述第一防凹陷结构包括介电材料；以及
所述栅极电极包括金属。
5.根据权利要求1所述的半导体装置，其中所述第一防凹陷结构为嵌入所述栅极电极中的多个防凹陷结构中的一个。
6.根据权利要求5所述的半导体装置，更包括：
所述多个防凹陷结构中的第二防凹陷结构，其中所述第二防凹陷结构嵌入所述栅极电极中且与所述第一防凹陷结构间隔开，且其中所述第二防凹陷结构的周界设置在所述栅极电极的所述周界内。
7.根据权利要求6所述的半导体装置，更包括：
导电接触窗，电性耦接到所述栅极电极，其中所述导电接触窗与所述多个防凹陷结构中的每一个间隔开。
8.一种集成芯片，包括：
半导体衬底；
第一栅极介电质，设置在所述半导体衬底上方；
第一栅极电极，设置在所述第一栅极介电质上方，其中所述第一栅极电极具有第一长度；
第二栅极介电质，设置在所述半导体衬底上方且与所述第一栅极介电质间隔开；
第二栅极电极，设置在所述半导体衬底上方且与所述第一栅极电极间隔开，其中所述第二栅极电极具有大于所述第一长度的第二长度；以及
介电结构，嵌入所述第二栅极电极中，其中所述介电结构的外侧壁设置在所述第二栅极电极的外侧壁内。
9.根据权利要求8所述的集成芯片，其中：
所述介电结构具有用于化学机械抛光工艺的第一化学机械抛光去除速率；
所述第二栅极电极具有用于所述化学机械抛光工艺的第二化学机械抛光去除速率；以及
所述第二化学机械抛光去除速率大于所述第一化学机械抛光去除速率。
10.一种半导体装置的形成方法，所述方法包括：
在栅极介电质上方形成第一开口，其中所述栅极介电质设置在半导体衬底上；
在所述栅极介电质上方及所述第一开口中沉积导电层；
在所述导电层中形成第二开口且所述第二开口与所述栅极介电质间隔开，其中所述第二开口的周界设置在所述栅极介电质的周界内；
在所述导电层上及所述第二开口中沉积防凹陷层；以及
通过对所述防凹陷层及所述导电层执行化学机械抛光工艺来形成栅极电极及嵌入所述栅极电极中的防凹陷结构。
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