CN109494220B - 具有垂直沟道的半导体器件及其制造方法 - Google Patents

具有垂直沟道的半导体器件及其制造方法 Download PDF

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Abstract

本公开提供一种半导体器件及其制造方法，所述半导体器件包括：衬底；垂直沟道结构，包括在第一方向上延伸的一对有源鳍及夹置在所述一对有源鳍之间的绝缘部分，所述第一方向垂直于所述衬底的上表面；上源极/漏极，设置在所述垂直沟道结构上；下源极/漏极，设置在所述垂直沟道结构下方及所述衬底上；栅极电极，设置在所述上源极/漏极与所述下源极/漏极之间且环绕所述垂直沟道结构；以及栅极介电层，设置在所述栅极电极与所述垂直沟道结构之间。所述栅极电极与所述上源极/漏极之间在所述第一方向上的间隔可小于所述栅极电极与所述下源极/漏极之间在所述第一方向上的间隔。本公开的半导体器件具有适于按比例缩放的结构。

Description

具有垂直沟道的半导体器件及其制造方法
[相关申请的交叉参考]
2017年9月13日在韩国知识产权局提出申请且名称为“具有垂直沟道的半导体器件及其制造方法(Semiconductor Device Having Vertical Channel and Method ofManufacturing the Same)”的韩国专利申请第10-2017-0117048号全文并入本申请供参考。
技术领域
本发明实施例涉及一种具有垂直沟道的半导体器件及一种制造所述半导体器件的方法。
背景技术
作为用于增大半导体器件的密度的按比例缩放技术(scaling technique)，已提出具有有源图案的多栅极场效应晶体管(field effect transistor，FET)，所述有源图案具有抑制短沟道效应(short channel effect)的鳍或纳米线形状。
发明内容
实施例涉及一种半导体器件，所述半导体器件包括：衬底；垂直沟道结构，包括在第一方向上延伸的一对有源鳍及夹置在所述一对有源鳍之间的绝缘部分，所述第一方向垂直于所述衬底的上表面；上源极/漏极，设置在所述垂直沟道结构上；下源极/漏极，设置在所述垂直沟道结构下方及所述衬底上；栅极电极，设置在所述上源极/漏极与所述下源极/漏极之间且环绕所述垂直沟道结构；以及栅极介电层，设置在所述栅极电极与所述垂直沟道结构之间。所述栅极电极与所述上源极/漏极之间在所述第一方向上的间隔可小于所述栅极电极与所述下源极/漏极之间在所述第一方向上的间隔。
实施例还涉及一种半导体器件，所述半导体器件包括：衬底；第一垂直沟道结构，位于所述衬底上，包括以第一节距设置的一对第一有源鳍以及夹置在所述一对第一有源鳍之间的第一绝缘部分；第二垂直沟道结构，位于所述衬底上，包括以所述第一节距设置的一对第二有源鳍以及夹置在所述一对第二有源鳍之间的第二绝缘部分；上源极/漏极，设置在所述第一垂直沟道结构与所述第二垂直沟道结构上；下源极/漏极，设置在所述第一垂直沟道结构与所述第二垂直沟道结构下方；以及栅极电极，设置在所述上源极/漏极与所述下源极/漏极之间且环绕所述第一垂直沟道结构及所述第二垂直沟道结构。所述一对第一有源鳍与所述一对第二有源鳍可彼此相邻地设置，且可以比所述第一节距大的第二节距设置。
本发明实施例还涉及一种制造半导体器件的方法，所述方法包括：形成多个有源鳍，所述多个有源鳍以第一节距及比所述第一节距大的第二节距交替地设置在衬底上；在以所述第一节距设置的所述多个有源鳍之间形成绝缘部分；利用离子植入工艺在所述衬底上形成下源极/漏极；利用选择性外延工艺在所述多个有源鳍上形成上源极/漏极；在所述上源极/漏极的侧表面上形成第一间隔件；形成栅极介电层及栅极电极，以覆盖所述多个有源鳍的侧表面及所述第一间隔件的侧表面；以及利用各向异性蚀刻工艺局部地移除所述栅极介电层及所述栅极电极。
附图说明
通过参照附图详细阐述示例性实施例，对于所属领域中的技术人员而言，本发明特征将变得显而易见，在附图中：
图1是根据示例性实施例的半导体器件的布局；
图2示出沿图1所示半导体器件的线I-I'截取的剖视图；
图3示出图2所示区A的放大图；
图4示出沿图1所示半导体器件的线II-II'截取的剖视图；
图5至图18示出根据示例性实施例的制造半导体器件的方法中的各个阶段的剖视图；
图19至图20示出根据示例性实施例的半导体器件的剖视图；
图21示出根据示例性实施例的半导体器件的布局；
图22示出沿图21所示半导体器件的线I-I'截取的剖视图；
图23示出根据示例性实施例的半导体器件的布局；
图24示出沿图23所示半导体器件的线I-I'截取的剖视图。
具体实施方式
现将在下文中参照附图更充分地阐述示例性实施例，然而，示例性实施例可实施为不同形式而不应被视为仅限于本文所述实施例。确切而言，提供这些实施例是为了使此公开将透彻及完整，且将向所属领域中的技术人员充分传达示例性实施方式。在所绘示的各个图中，为使例示简洁起见，可夸大层及区的尺寸。在通篇中，相同的参考编号指代相同的元件。
图1是根据示例性实施例的半导体器件10的布局。图2是沿图1所示半导体器件的线I-I'截取的剖视图。图3是图2所示区A的放大图。图4是沿图1所示半导体器件的线II-II'截取的剖视图。
参照图1至图4，半导体器件10可被作为垂直场效应晶体管提供。
半导体器件10可包括衬底101、第一垂直沟道结构CS1及第二垂直沟道结构CS2。
第一垂直沟道结构CS1可包括一对第一有源鳍110a，所述一对第一有源鳍110a设置在衬底101上(以第一节距P1排列在例如第三方向(例如，X轴方向)上)。第一有源鳍110a可在与衬底101的上表面垂直的第一方向(例如，Z轴方向)上延伸。第一垂直沟道结构CS1还可包括夹置在所述一对第一有源鳍110a之间的第一绝缘部分111a。
第二垂直沟道结构CS2可包括一对第二有源鳍110b，所述一对第二有源鳍110b设置在衬底101上(以第一节距P1排列)且在与衬底101的上表面垂直的第一方向(例如，Z轴方向)上延伸。第二垂直沟道结构CS2还可包括夹置在所述一对第二有源鳍110b之间的第二绝缘部分111b。
半导体器件10还可包括：设置在第一垂直沟道结构CS1及第二垂直沟道结构CS2上的上源极/漏极112；设置在第一垂直沟道结构CS1及第二垂直沟道结构CS2下方的下源极/漏极109；设置在上源极/漏极112与下源极/漏极109之间且环绕第一垂直沟道结构CS1及第二垂直沟道结构CS2的栅极电极120；及设置在栅极电极120与第一垂直沟道结构CS1之间以及栅极电极120与第二垂直沟道结构CS2之间的栅极介电层115。
衬底101可包含半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。
彼此相邻地设置的第一有源鳍110a与第二有源鳍110b可以比第一节距P1大的第二节距P2设置。举例来说，第一节距P1可为30纳米(nm)或小于30nm，而第二节距P2可为100nm或小于100nm。第一有源鳍110a与第二有源鳍110b可包含与衬底101相同的半导体材料。
第一有源鳍110a及第二有源鳍110b可在与第一方向相交的第二方向(例如，Y轴方向)上延伸。第一有源鳍110a及第二有源鳍110b可具有其中一个方向上的宽度不同于另一方向上的宽度的片(sheet)形状。在另一种实施方式中，第一有源鳍110a及第二有源鳍110b可具有横截面为圆形、椭圆形或多边形的线(wire)形状。第一有源鳍110a的宽度及第二有源鳍110b的宽度可为例如10nm或小于10nm。第一有源鳍110a与第二有源鳍110b可被称为纳米片或纳米线。
在示例性实施例中，栅极电极120与上源极/漏极112之间在与衬底101的上表面垂直的第一方向上的间隔小于栅极电极120与下源极/漏极109之间在第一方向上的间隔。栅极电极120与上源极/漏极112之间的间隔可等于栅极介电层115的厚度。
第一垂直沟道结构CS1及第二垂直沟道结构CS2可提供具有绝缘体上硅(siliconon insulator，SOI)结构的沟道区。第一绝缘部分111a与第二绝缘部分111b可包含例如氮化硅。
第一绝缘部分111a的上表面及第二绝缘部分111b的上表面可被设置成低于第一有源鳍110a的上表面及第二有源鳍110b的上表面。第一绝缘部分111a的上表面及第二绝缘部分111b的上表面可被设置成高于栅极电极120的上表面。在示例性实施例中，第一绝缘部分111a的上表面及第二绝缘部分111b的上表面可被设置成低于栅极电极120的上表面。上源极/漏极112可接触第一绝缘部分111a及第二绝缘部分111b。
各个上源极/漏极112可包括突出超过第一垂直沟道结构CS1的侧表面及第二垂直沟道结构CS2的侧表面的突出部112p以及位于各突出部112p之间的中心部分112c。栅极电极120的一部分可在第一方向上与突出部112p交叠。从第一垂直沟道结构CS1的侧表面及第二垂直沟道结构CS2的侧表面突出的突出部112p的长度可大于栅极介电层115的厚度。栅极介电层115可在上源极/漏极112的突出部112p下方延伸。
上源极/漏极112可被作为利用选择性外延生长(selective epitaxial growth，SEG)工艺从第一有源鳍110a及第二有源鳍110b生长的外延层提供。上源极/漏极112可掺杂有杂质。在n型场效应晶体管的情形中，上源极/漏极112可利用掺杂有n型杂质的硅(Si)形成。在p型场效应晶体管的情形中，上源极/漏极112可利用掺杂有p型杂质的硅锗(SiGe)形成。
设置在第一有源鳍110a及第二有源鳍110b下方的下源极/漏极109可被作为利用离子植入工艺掺杂有杂质的区提供。在n型场效应晶体管的情形中，下源极/漏极109可掺杂有n型杂质。在p型场效应晶体管的情形中，下源极/漏极109可掺杂有p型杂质。
半导体器件10还可包括：设置在栅极电极120与下源极/漏极109之间的下间隔件层131；设置在上源极/漏极112的侧表面上及栅极电极120上的第一间隔件137；以及覆盖第一间隔件137的侧表面及栅极电极120的侧表面的第二间隔件138。下间隔件层131可具有弯曲形状。下间隔件层131、第一间隔件137及第二间隔件138可包含例如氮化硅。
第一间隔件137可设置在上源极/漏极112的突出部112p的侧表面上。栅极介电层115可在突出部112p及第一间隔件137下方延伸。栅极介电层115可延伸到第一间隔件137的下表面。第一介电层114可延伸到突出部112p的下表面，而第二介电层116可延伸到长于第一介电层114且可延伸到第一间隔件137的下表面。
栅极电极120的下表面可具有与下间隔件层131的形状对应的突出部分。栅极电极120的侧表面可与第一间隔件137的侧表面共面。栅极电极120的一部分可在第二方向上沿衬底101的上表面延伸。栅极电极120可包括第一导电层及第二导电层，所述第一导电层包含例如金属氮化物(例如，TiN或TaN)，所述第二导电层包含例如金属(例如，钨(W)、钴(Co)、铜(Cu)或铝(Al))。
栅极介电层115可包括第一介电层114及第二介电层116。第二介电层116可具有比第一介电层114高的介电常数。第一介电层114可包含例如氧化硅，而第二介电层116可包含例如介电常数比氧化硅的介电常数高的高介电常数介电材料。
高介电常数介电材料可利用例如以下中的一种或多种形成：氧化铪(HfOx)、硅酸铪(HfSiOx)、氮氧化铪(HfON)、氮氧化铪硅(HfSiON)、氧化镧(LaOx)、氮氧化镧(LaON)、氧化镧铝(LaAlOx)、氧化锆(ZrOx)、硅酸锆(ZrSiOx)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaOx)、氧化钛(TiOx)、氮氧化钛(TiON)、氧化钡锶钛(BaSrTiOx)、氧化钡钛(BaTiOx)、氧化锶钛(SrTiOx)、氧化钇(YOx)、氧化铝(AlOx)、氮氧化铝(AlON)或氧化铅钪钽(PbScTaOx)。
半导体器件10还可包括：设置在上源极/漏极112上的上硅化物层125；设置在下源极/漏极109的一部分中的下硅化物层126；层间绝缘层170；及穿透层间绝缘层170的接触塞130、140及150。
接触塞130可连接到下源极/漏极109。下硅化物层126可设置在接触塞130与下源极/漏极109之间。接触塞140可连接到上源极/漏极112。上硅化物层125可设置在接触塞140与上源极/漏极112之间。接触塞150可连接到栅极电极120。层间绝缘层170可包含低介电常数介电材料。接触塞130、140及150可包含金属氮化物及金属。
图5至图18是根据示例性实施例的制造半导体器件10的方法中的各个阶段的剖视图。
参照图5，可采用以下方式将多个有源鳍110a及110b形成在衬底101上：所述多个有源鳍110a及110b以第一节距P1及比第一节距P1大的第二节距P2交替地设置(第一节距P1及第二节距P2处于例如第三方向或X轴方向上)。第一有源鳍110a可以第一节距P1设置，而第二有源鳍110b也可以第一节距P1设置。彼此相邻地设置的第一有源鳍110a与第二有源鳍110b可以第二节距P2设置。
可在衬底101上方形成掩模层102，同时可将掩模层102蚀刻成具有第一节距P1及第二节距P2。掩模层102可利用例如双重图案化技术(double patterning technology，DPT)、四重图案化技术(quadruple patterning technology，QPT)或其组合进行蚀刻。可利用已被图案化的掩模层102作为蚀刻掩模，且可对衬底101进行各向异性蚀刻，从而形成所述多个有源鳍110a及110b。掩模层102可余留在所述多个有源鳍110a及110b上。衬底101可被作为半导体衬底提供，而掩模层102可利用绝缘材料形成。举例来说，衬底101可被作为硅衬底提供，而掩模层102可利用氮化硅形成。
参照图6，多个有源鳍110a及110b以及覆盖衬底101的上表面的第一绝缘层131p可形成在衬底101上。第一绝缘层131p可被形成为厚度足以完整地填充沿第三方向或X轴方向位于以第一节距P1设置的各个第一有源鳍110a之间的空间以及位于以第一节距P1设置的各个第二有源鳍110b之间的空间。
可在各个垂直沟道结构CS之间的区中在第一绝缘层131p上形成第二绝缘层132。第二绝缘层132可利用与第一绝缘层131p的材料不同的材料形成。举例来说，第一绝缘层131p可利用氮化硅形成，而第二绝缘层132可利用氧化硅形成。
参照图7，可利用离子植入工艺形成下源极/漏极109。
举例来说，可利用第二绝缘层132作为蚀刻掩模来对第一绝缘层131p进行湿法蚀刻。可利用上述蚀刻工艺在第二绝缘层132下方形成下间隔件层131。举例来说，下间隔件层131可位于下源极/漏极109与第二绝缘层132之间以及第二绝缘层132与相邻的第二有源鳍110b之间。
可在第一有源鳍110a与第二有源鳍110b之间形成第一绝缘部分111a及第二绝缘部分111b。第一绝缘部分111a以及与第一绝缘部分111a接触的一对第一有源鳍110a可形成第一垂直沟道结构CS1。第二绝缘部分111b以及与第二绝缘部分111b接触的一对第二有源鳍110b可形成第二垂直沟道结构CS2。第一有源鳍110a的与第一绝缘部分111a接触的侧表面以及第二有源鳍110b的与第二绝缘部分111b接触的侧表面可被称为内侧表面。第一有源鳍110a的不与第一绝缘部分111a接触的侧表面以及第二有源鳍110b的不与第二绝缘部分111b接触的侧表面可被称为外侧表面。有源鳍110a及有源鳍110b的外侧表面可利用蚀刻工艺被暴露出。
接着，可通过离子植入及杂质扩散来形成下源极/漏极109。在杂质的离子植入工艺之后，可执行用于使杂质活化及扩散的热处理工艺。在n型场效应晶体管的情形中，下源极/漏极109可掺杂有n型杂质。在p型场效应晶体管的情形中，下源极/漏极109可掺杂有p型杂质。
参照图8，可形成暴露出所述多个有源鳍110a及110b的外侧表面的上部部分的第三绝缘层133。第三绝缘层133可暴露出垂直沟道结构CS1及CS2的上部部分。
第三绝缘层133可被形成为覆盖所述多个有源鳍110a及110b。接着，可局部地移除第三绝缘层133以使得能够利用例如化学机械抛光(chemical mechanical polishing，CMP)工艺暴露出掩模层102的上表面。接着，可对第三绝缘层133进行进一步蚀刻。第三绝缘层133可利用例如氧化硅形成。
参照图9，可形成覆盖第三绝缘层133以及垂直沟道结构CS1及CS2的第四绝缘层134。接着，可在第四绝缘层134上形成第五绝缘层135。第五绝缘层135可不形成在垂直沟道结构CS1及CS2上。第五绝缘层135的上表面可与第四绝缘层134的上表面共面。第四绝缘层134可利用沉积工艺形成。第五绝缘层135可利用沉积工艺及化学机械抛光工艺形成。详细来说，第四绝缘层134可利用氧化硅形成，而第五绝缘层135可利用氮化硅形成。
参照图10，可在垂直沟道结构CS1及CS2上形成开口OP。可利用干法蚀刻工艺来选择性地移除第四绝缘层134及掩模层102。在这种情形中，绝缘部分111a及111b的上部部分可一同被移除，以使得绝缘部分111a及111b的高度可减小。另外，所述多个有源鳍110a及110b的上部部分也可被移除，以使得所述多个有源鳍110a及110b的高度可减小。绝缘部分111a及111b的上表面可低于所述多个有源鳍110a及110b的上表面。在示例性实施例中，绝缘部分111a及111b的上表面可低于第三绝缘层133的上表面。
参照图11，可在开口OP中形成上源极/漏极112。可利用选择性外延生长(selective epitaxial growth，SEG)工艺来从将在开口OP中被暴露出的所述多个有源鳍110a及110b生长半导体层，且可利用化学机械抛光工艺移除在开口OP之外生长的半导体层，从而形成上源极/漏极112。上源极/漏极112可掺杂有杂质。杂质可在生长半导体层的同时被植入。上源极/漏极112可利用例如经掺杂的硅(Si)或经掺杂的SiGe形成。
参照图12，可局部地移除上源极/漏极112，且可形成第六绝缘层136。第六绝缘层136的上表面可与第五绝缘层135的上表面共面。第六绝缘层136可利用例如沉积工艺及化学机械抛光工艺形成。第六绝缘层136可利用例如氮化硅形成。
参照图13，可依序移除第五绝缘层135及第四绝缘层134。第五绝缘层135及第四绝缘层134可利用干法蚀刻工艺或湿法蚀刻工艺被移除。第六绝缘层136的一部分可一同被移除，从而减小第六绝缘层136的厚度。
参照图14，可在上源极/漏极112的侧表面上形成第一间隔件137。第一间隔件137可利用例如沉积工艺及干法蚀刻工艺形成。第一间隔件137可利用例如氮化硅形成。
参照图15，可移除第三绝缘层133及第二绝缘层132。
所述多个有源鳍110a及110b的外侧表面可被暴露出。上源极/漏极112的一部分的下表面可被暴露出。上源极/漏极112在第三方向或X轴方向上的宽度可大于下伏的垂直沟道结构CS1及CS2在第三方向或X轴方向上的宽度。由此，上源极/漏极112可包括与垂直沟道结构CS1的侧表面及垂直沟道结构CS2的侧表面相比在第三方向或X轴方向上更突出的突出部。第三绝缘层133及第二绝缘层132可利用湿法蚀刻工艺被移除。
参照图16，可形成栅极介电层115及栅极电极120来覆盖所述多个有源鳍110a及110b的侧表面以及第一间隔件137。
栅极介电层115可包括第一介电层114及第二介电层116。第一介电层114可选择性地形成在所述多个有源鳍110a及110b的外侧表面上以及上源极/漏极112的突出部的下表面上。第一介电层114可利用热氧化工艺、等离子体氧化工艺、自由基氧化工艺(radicaloxidation process)等形成。第一介电层114可利用例如氧化硅形成。
接着，可形成覆盖下间隔件层131、第一介电层114、第一间隔件137及第六绝缘层136的第二介电层116。第二介电层116可利用例如高介电常数介电材料形成。
接着，可形成覆盖第二介电层116的栅极电极120。栅极电极120可包括第一导电层及第二导电层。第一导电层可包含例如金属氮化物(例如，TiN或TaN)，而第二导电层可包含例如金属(例如，W、Co、Cu或Al)。
第二介电层116及栅极电极120可利用沉积工艺形成。
参照图17，可局部地移除栅极介电层115及栅极电极120。可利用蚀刻工艺而使栅极电极120仅余留在第一间隔件137下方。第一间隔件137的侧表面可与栅极电极120的侧表面共面。可局部地移除栅极介电层115的第二介电层116。第二介电层116可仅余留在第一间隔件137下方。第一间隔件137可用作蚀刻掩模。可利用例如各向异性干法蚀刻工艺来移除栅极电极120及第二介电层116。
参照图18，可在上源极/漏极112上形成上硅化物层125，且可在下源极/漏极109上形成下硅化物层126。
可形成第二间隔件138来覆盖栅极电极120的侧表面，且第二间隔件138可在第一方向或Z轴方向上延伸，以完全覆盖栅极电极120的侧表面。第二间隔件138可利用沉积工艺及各向异性干法蚀刻工艺形成。可移除位于上源极/漏极112上的第六绝缘层136，且可利用各向异性蚀刻工艺局部地移除位于下源极/漏极109上的下间隔件层131。接着，可分别在已被暴露出的上源极/漏极112及下源极/漏极109上形成上硅化物层125及下硅化物层126。
参照图2及图4，可形成覆盖位于图18所示衬底101上的结构的层间绝缘层170，且接着可形成穿透层间绝缘层170的接触塞130、140及150。
接触塞130可穿透层间绝缘层170以连接到衬底101的下源极/漏极109。接触塞140可穿透层间绝缘层170以连接到上源极/漏极112。接触塞150可穿透层间绝缘层170以连接到栅极电极120。
图19至图20是根据示例性实施例的半导体器件的剖视图。就图19及图20所示半导体器件10A而言，将仅阐述与图2及图4所示半导体器件10之间的不同之处。
参照图19及图20，半导体器件10A可不包括下硅化物层126。下间隔件层131可覆盖下源极/漏极109，而第二间隔件138可覆盖下间隔件层131。第一层间绝缘层165可覆盖第二间隔件138，而第二层间绝缘层170可设置在第一层间绝缘层165上。
图21是根据示例性实施例的半导体器件的布局。图22是沿图21所示半导体器件的线I-I'截取的剖视图。就图21及图22所示半导体器件20而言，将仅阐述与图2及图4所示半导体器件10之间的不同之处。
图21及图22所示半导体器件20可包括单个垂直沟道结构CS。栅极电极120可环绕以第一节距P1设置的一对有源鳍110以及包括绝缘部分111的垂直沟道结构CS的侧表面。
图23是根据示例性实施例的半导体器件的布局。图24是沿图23所示半导体器件的线I-I'截取的剖视图。就图23及图24所示半导体器件30而言，将仅阐述与图2及图4所示半导体器件10之间的不同之处。
图23及图24所示半导体器件30可包括四个垂直沟道结构CS1、CS2、CS3及CS4。第一垂直沟道结构CS1可包括以第一节距P1设置的一对第一有源鳍110a以及第一绝缘部分111a。第二垂直沟道结构CS2可包括以第一节距P1设置的一对第二有源鳍110b以及第二绝缘部分111b。第三垂直沟道结构CS3可包括以第一节距P1设置的一对第三有源鳍110c以及第三绝缘部分111c。第四垂直沟道结构CS4可包括以第一节距P1设置的一对第四有源鳍110d以及第四绝缘部分111d。彼此相邻地设置的第一有源鳍110a与第二有源鳍110b可以比第一节距P1大的第二节距P2设置。彼此相邻地设置的第二有源鳍110b与第三有源鳍110c可以比第一节距P1大的第二节距P2设置。彼此相邻地设置的第三有源鳍110c与第四有源鳍110d可以比第一节距P1大的第二节距P2设置。
栅极电极120可环绕四个垂直沟道结构CS1、CS2、CS3及CS4的侧表面。接触塞140可连接到设置在垂直沟道结构CS1、CS2、CS3及CS4上的整个上源极/漏极112。
如上所述，示例性实施例可使半导体器件具有适于按比例缩放的结构。根据示例性实施例，阈值电压在制造工艺期间可不发生变化，且半导体器件的电阻变化可得到改善。
在本文中已公开了示例性实施例，且尽管采用了特定用语，然而使用这些用语仅是为了从一般性及说明性的意义加以解释而非用于限制目的。在一些情况中，在提出本申请时对所属领域中的一般技术人员而言将显而易见，除非另外具体地指明，否则结合具体实施例阐述的特征、特性及/或元件可单独使用或与结合其他实施例阐述的特征、特性及/或元件组合使用。因此，所属领域中的技术人员应理解，在不背离以上权利要求书中所述本发明的精神及范围的条件下可作出形式及细节上的各种变化。

Claims (11)

1.一种半导体器件，其特征在于，包括：
衬底；
垂直沟道结构，包括在第一方向上延伸的一对有源鳍及夹置在所述一对有源鳍之间的绝缘部分，所述第一方向垂直于所述衬底的上表面；
上源极/漏极，设置在所述垂直沟道结构上且包括在所述第一方向上沿所述垂直沟道结构的侧表面突出的突出部；
间隔件，设置在所述上源极/漏极的所述突出部的侧表面上；
下源极/漏极，设置在所述垂直沟道结构下方及所述衬底上；
栅极电极，设置在所述上源极/漏极与所述下源极/漏极之间且环绕所述垂直沟道结构；以及
栅极介电层，设置在所述栅极电极与所述垂直沟道结构之间，
其中所述上源极/漏极的所述突出部朝所述栅极电极突出，且所述栅极电极与所述上源极/漏极之间在所述第一方向上的第一间隔小于所述栅极电极与所述下源极/漏极之间在所述第一方向上的第二间隔。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极电极与所述上源极/漏极之间在所述第一方向上的所述第一间隔等于所述栅极介电层的厚度。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一间隔在所述第一方向上在所述突出部和所述栅极电极之间。
4.根据权利要求3所述的半导体器件，其特征在于，在第二方向上从所述垂直沟道结构的所述侧表面突出的所述突出部的长度大于所述栅极介电层的厚度。
5.根据权利要求3所述的半导体器件，其特征在于，所述栅极介电层在所述突出部下方延伸。
6.根据权利要求1所述的半导体器件，其特征在于，所述栅极介电层包括第一介电层及第二介电层，所述第一介电层延伸到所述突出部的下表面，且所述第二介电层延伸到长于所述第一介电层且延伸到所述间隔件的下表面。
7.根据权利要求6所述的半导体器件，其特征在于，所述第二介电层具有比所述第一介电层的介电常数高的介电常数。
8.根据权利要求1所述的半导体器件，其特征在于，所述间隔件的侧表面与所述栅极电极的侧表面共面。
9.根据权利要求1所述的半导体器件，其特征在于，所述绝缘部分的上表面低于所述一对有源鳍的上表面。
10.根据权利要求1所述的半导体器件，其特征在于，所述绝缘部分的上表面低于所述栅极电极的上表面。
11.一种半导体器件，其特征在于，包括：
衬底；
垂直沟道结构，包括在第一方向上延伸的一对有源鳍及夹置在所述一对有源鳍之间的绝缘部分，所述第一方向垂直于所述衬底的上表面；
上源极/漏极，设置在所述垂直沟道结构上；
下源极/漏极，设置在所述垂直沟道结构下方及所述衬底上；
栅极电极，设置在所述上源极/漏极与所述下源极/漏极之间且环绕所述垂直沟道结构；以及
栅极介电层，设置在所述栅极电极与所述垂直沟道结构之间，
其中所述栅极电极与所述上源极/漏极之间在所述第一方向上的间隔小于所述栅极电极与所述下源极/漏极之间在所述第一方向上的间隔，
所述上源极/漏极突出部及设置在所述突出部的侧表面上的间隔件，所述突出部突出超过所述垂直沟道结构的侧表面，且所述栅极电极的一部分与所述突出部在所述第一方向上交叠。
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