TWI770192B - 半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包含基底；堆疊在基底上的多個通道層；圍繞多個通道層的閘極電極；以及在閘極電極的相對側上的嵌入式源極/汲極層。嵌入式源極/汲極層各自具有第一區域及在第一區域上的第二區域。第二區域具有具備不同成分的多個層。

Description

半導體裝置
本專利申請案要求對在2017年8月29日於韓國智慧財產局提交的韓國專利申請案第10-2017-0109428號的優先權，所述專利申請案的全部內容以引用的方式併入本文中。
本發明概念涉及半導體裝置及其製造方法。
為了增加半導體裝置的密度，已提出具有全環繞閘極（gate-all-around, GAA）結構的電晶體。這種GAA結構可以包含在基底上形成具有奈米線形狀的矽主體且形成閘極以包住所述矽主體。
由於具有這種GAA結構的電晶體使用三維通道，所述電晶體可具有縮小的尺寸。此外，電晶體可實現改良的電流控制能力而無需增加閘極長度。此外，電晶體可抑制短通道效應，所述短通道效應可通過汲極電壓影響通道區的電勢。
本發明概念的方面可通過顯著地減少半導體裝置的閘極長度的增加來提供具有改良的交流電（alternating current, AC）特性的半導體裝置。
本發明概念的方面可提供製造半導體裝置的方法，所述方法可有助於其製造製程。
根據本發明概念的一方面，一種半導體裝置可以包含：基底；堆疊在基底上的多個通道層；圍繞所述多個通道層的閘極電極；以及在閘極電極的相對側上的嵌入式源極/汲極層，所述嵌入式源極/汲極層各自具有第一區域及在第一區域上的第二區域，所述第二區域具有具備不同成分的多個層。
根據本發明概念的一方面，一種半導體裝置可以包含：基底；堆疊在基底上的多個通道層，所述多個通道層在第一方向上延伸；圍繞所述多個通道層的閘極電極，所述閘極電極在與第一方向相交的第二方向上延伸；以及在閘極電極的相對側上的嵌入式源極/汲極層，其中所述多個通道層中的至少一個第一通道層可具有擁有與所述多個通道層中的第二通道層的第二長度相比在第一方向上更遠地延伸的第一長度的區域，所述第二通道層鄰近於所述第一通道層。所述多個通道層中最遠離基底的頂部通道層可具有在第一方向上延伸的朝向基底減小的長度。
根據本發明概念的一方面，一種製造半導體裝置的方法可以包含：在基底上形成鰭結構，所述鰭結構具有交替堆疊的多個犧牲層及多個半導體層；形成與鰭結構相交的虛設閘極；通過非等向性地乾式蝕刻鰭結構在虛設閘極的相對側上形成凹口；使用等向性乾式蝕刻製程擴展所述凹口以形成經擴展的凹口；以及在經擴展的凹口內形成嵌入式源極/汲極層。
根據本發明概念的一方面，半導體裝置可以包含：基底；在基底上的嵌入式源極/汲極層；堆疊在基底上的至少兩個通道層，所述至少兩個通道層鄰近嵌入式源極/汲極層；閘極電極，在所述基底上且包含閘極電極在所述至少兩個通道層之間的部分；閘極絕緣層，包含在嵌入式源極/汲極層與閘極電極的所述部分之間的第一材料，所述閘極電極的所述部分在所述至少兩個通道層之間；以及界面層，包括第二材料，所述界面層在所述嵌入式源極/汲極層與所述至少兩個通道層之間。
在下文中，本發明概念的實例實施例將參考附圖在下文描述。
圖1為根據本發明概念的實例實施例的半導體裝置的佈局。
參考圖1，根據本發明概念的實例實施例，半導體裝置100可以包含設置在基底上的突出部分104及與突出部分104相交的多個閘極電極130。突出部分104可在第一方向（例如，X軸方向）上延伸。閘極電極130可在與第一方向相交的第二方向（例如，Y軸方向）上延伸。嵌入式源極/汲極層107可以設置在閘極電極130中的每個的兩個（例如，相對）側面上。在第一方向上與閘極電極130相交的多個通道層120可以設置在嵌入式源極/汲極層107之間。閘極電極130可圍繞通道層120。
圖2為圖1中所示出的半導體裝置沿著線I-I'截取的橫截面圖。圖3為圖2中所示出的半導體裝置的區域A的放大視圖。圖4為圖1中所示出的半導體裝置沿著線II-II'截取的橫截面圖。
參考圖2到圖4，根據本發明概念的實例實施例，半導體裝置100可以包含基底101、隔離絕緣層103、嵌入式源極/汲極層107、閘極絕緣層110、閘極電極130、間隔件140、保護層150以及層間絕緣層170。
基底101可為半導體基底。半導體基底可以包含IV族半導體材料、III-V族化合物半導體材料及/或II-VI族化合物半導體材料。基底101可以是絕緣體上矽（silicon on insulator, SOI）基底。
基底101可以包含在第一方向（例如，X軸方向）上延伸的突出部分104。在一些實施例中，突出部分104可以包含鰭型主動區。隔離絕緣層103可以設置在基底101上及設置在基底101的突出部分104的側表面上。隔離絕緣層103的上表面可低於突出部分104的上表面。突出部分104的上部部分可比隔離絕緣層103的上表面更遠離基底101的上表面（例如，可從基底101突出得更多）。突出部分104可被稱為主動區。
在第一方向（例如，X軸方向）上在突出部分104上延伸的通道層120可以在垂直於基底101的上表面的第三方向（例如，Z軸方向）上彼此間隔開。閘極電極130可在與突出部分104相交的第二方向上延伸。連接到通道層120的嵌入式源極/汲極層107可以設置在閘極電極130中的每個的兩側上。通道層120可以設置在嵌入式源極/汲極層107之間。在一些實施例中，多個通道層120可佈置（例如，堆疊）在第三方向上。
通道層120中的至少一個可以包含其中所述至少一個通道層120的長度可大於在第三方向（例如，Z軸方向）上鄰近於所述至少一個通道層120的另一通道層120的長度的區域。通道層120中的頂部通道層120可以包含其中頂部通道層120的長度可大於在第三方向（例如，Z軸方向）上鄰近於所述頂部通道層120的另一通道層120的長度的區域。如本文中所使用，頂部通道層120可以是在第三方向上堆疊的所述多個通道層120中最遠離基底101的通道層120。在一些實施例中，頂部通道層120的長度可大於所述頂部通道層120與基底101之間的另一通道層120的長度。頂部通道層120的上部部分的長度可大於頂部通道層120的下部部分的長度。頂部通道層120具有在第一方向（例如，X軸方向）上延伸的長度，且頂部通道層120的長度可朝向基底101減小。頂部通道層120的至少一個區域在第一方向上的長度可大於閘極電極130在第一方向上的長度。頂部通道層120可具有傾斜側表面。在本發明概念的一些實施例中，頂部通道層120鄰近於嵌入式源極/汲極層107的側表面可以是關於基底101的上表面傾斜的平坦表面。
在本發明概念的一些實施例中，頂部通道層120鄰近於嵌入式源極/汲極層107的側表面可以是關於基底101的上表面傾斜的彎曲表面（參考圖5）。
在本發明概念的一實例實施例中，除了頂部通道層120之外，通道層120中的底部通道層120還可包含其中底部通道層120的長度可大於在第三方向（例如，Z軸方向）上鄰近於所述底部通道層120的另一通道層120的長度的區域。如本文中所使用，底部通道層120可以是在第三方向上堆疊的所述多個通道層120中最接近於基底101的通道層120。與頂部通道層120對比，底部通道層120的下部部分的長度可大於底部通道層120的上部部分的長度。底部通道層120的下部部分可比底部通道層120的上部部分更接近於基底101。底部通道層120具有在第一方向（例如，X軸方向）上延伸的長度，且底部通道層120的長度可朝向基底101增加。底部通道層120的至少一個區域在第一方向上的長度可大於閘極電極130在第一方向上的長度。底部通道層120鄰近於嵌入式源極/汲極層107的側表面可以是傾斜的平坦表面或傾斜的彎曲表面。
界面層106可設置在嵌入式源極/汲極層107與通道層120之間。界面層106可設置在嵌入式源極/汲極層107與基底101之間及/或嵌入式源極/汲極層107與突出部分104之間。
嵌入式源極/汲極層107中的每個可以包含襯層107a及依序堆疊在所述襯層107a上的第一磊晶層107b、第二磊晶層107c以及第三磊晶層107d（在本文中被稱作第一磊晶層107b到第三磊晶層107d）。在一些實施例中，第一磊晶層107b到第三磊晶層107d可具有不同成分。界面層106可設置在襯層107a與通道層120之間及/或襯層107a與基底101之間。嵌入式源極/汲極層107可以包含第一區域及第二區域。襯層107a可形成嵌入式源極/汲極層107的第一區域，且第一磊晶層107b、第二磊晶層107c以及第三磊晶層107d可形成嵌入式源極/汲極層107的第二區域。
襯層107a可以包含與通道層120的半導體材料實質上相同的半導體材料，且界面層106可以包含與第一磊晶層107b到第三磊晶層107d的半導體材料實質上相同的半導體材料。舉例來說，界面層106可以包含鍺化矽（SiGe），且襯層107a可以包含矽（Si），但本發明概念並不限於此。舉例來說，第一磊晶層107b到第三磊晶層107d可以包含SiGe，但本發明概念並不限於此。第三磊晶層107d的鍺含量可高於第二磊晶層107c的鍺含量，且第二磊晶層107c的鍺含量可高於第一磊晶層107b的鍺含量。舉例來說，鍺含量可在從第一磊晶層107b朝向第三磊晶層107d的方向上增加。界面層106的鍺含量可低於第一磊晶層107b的鍺含量。
舉例來說，界面層106可以包含5原子%到15原子%的鍺（Ge），第一磊晶層107b可以包含17原子%到27原子%的Ge，第二磊晶層107c可以包含37原子%到47原子%的Ge，且第三磊晶層107d可以包含50原子%到60原子%的Ge。
襯層107a、第一磊晶層107b、第二磊晶層107c以及第三磊晶層107d可以摻雜有例如P型雜質。P型雜質可在選擇性磊晶生長（selective epitaxial growth, SEG）製程期間原位注入或通過後續的離子注入製程注入。
界面層106中的各個界面層106的厚度可低於襯層107a的厚度。在一些實施例中，第一磊晶層107b到第三磊晶層107d的厚度可彼此不同。
在本發明概念的一實例實施例中，嵌入式源極/汲極層107中的每個可以包含襯層107a及具有不同成分的兩個磊晶層。在一實例實施例中，嵌入式源極/汲極層107中的每個可以包含襯層107a及具有連續變化的成分的磊晶層。
嵌入式源極/汲極層107的上表面可高於頂部通道層120的上表面。然而，本發明概念並不限於此。在一些實施例中，嵌入式源極/汲極層107的上表面可設置在與頂部通道層120相同的水平面上。嵌入式源極/汲極層107的上表面可以是凸形彎曲表面。然而，本發明概念並不限於此。
閘極電極130的部分可在第一方向（例如，X軸方向）上設置在嵌入式源極/汲極層107之間，且可在與第一方向相交的第二方向（例如，Y軸方向）上在基底101上延伸。閘極電極130及嵌入式源極/汲極層107可通過閘極絕緣層110隔絕。閘極電極130可圍繞通道層120。閘極絕緣層110可以設置在閘極電極130與通道層120之間及閘極電極130與間隔件140之間。閘極電極130還可以形成於隔離絕緣層103上。閘極絕緣層110還可以設置在閘極電極130與隔離絕緣層103之間。
間隔件140可以設置在閘極電極130的兩個側壁上以在與閘極電極130的方向相同的方向上延伸。間隔件140可以由例如氮氧化矽（例如SiON）、氮化矽（例如SiN）、SiOC、SiOCN、SiBCN或其任何組合形成。
保護層150可以設置在閘極電極130上以保護閘極電極130。保護層150可包含例如氮化矽。層間絕緣層170可覆蓋嵌入式源極/汲極層107。層間絕緣層170的上表面可以與保護層150的上表面共面。
參考圖3，閘極絕緣層110可以包含多個層。在一實例實施例中，閘極絕緣層110可以包含第一絕緣層111及第二絕緣層112。第一絕緣層111及第二絕緣層112可具有不同電容率。第二絕緣層112的電容率可大於第一絕緣層111的電容率。在一些實施例中，第二絕緣層112可經設置比第一絕緣層111更接近於閘極電極130。舉例來說，第一絕緣層111可經設置比第二絕緣層112更接近於通道層120。具有比第一絕緣層111高的電容率水平的第二絕緣層112可具有比第一絕緣層111的厚度大的厚度。
具有比第一絕緣層111高的電容率水平的第二絕緣層112可以包含高介電常數（k）介電材料。高k介電材料可以例如是以下中的任何一個：氧化鋁（Al2 O3 ）、氧化鉭（Ta2 O3 ）、氧化鈦（TiO2 ）、氧化釔（Y2 O3 ）、氧化鋯（ZrO2 ）、氧化鋯矽（ZrSix Oy ）、氧化鉿（HfO2 ）、氧化鉿矽（HfSix Oy ）、氧化鑭（La2 O3 ）、氧化鑭鋁（LaAlx Oy ）、氧化鑭鉿（LaHfx Oy ）、氧化鉿鋁（HfAlx Oy ）、氧化鐠（Pr2 O3 ）或其任何組合。
在一些實施例中，閘極電極130可以包含多個金屬層。在一些實施例中，包含於閘極電極130中的所述多個金屬層可以設置在通道層120之間。阻障金屬層131可以設置為鄰近於閘極絕緣層110，功函數金屬層132可以設置在阻障金屬層131上，且閘極金屬層133可以設置在功函數金屬層132上。在一些實施例中，通道層120之間的空間可僅以閘極絕緣層110、阻障金屬層131以及功函數金屬層132填充。
阻障金屬層131可例如包含金屬氮化物，例如TiN、TaN、TaSiN、TiSiN等。功函數金屬層132可決定半導體裝置100的閾值電壓。在一實例實施例中，功函數金屬層132可以包含彼此堆疊的多個金屬層。舉例來說，功函數金屬層132可以包含釕（Ru）、鈀（Pd）、鉑（Pt）、鈷（Co）、鎳（Ni）或其任何組合。閘極金屬層133可例如由金屬材料形成，例如鎢（W）等。
參考圖4，設置在基底101上的通道層120可以在第三方向（例如，Z軸方向）上彼此間隔開。閘極絕緣層110及閘極電極130可以設置在通道層120之間以使通道層120彼此分離。通道層120可由閘極絕緣層110及閘極電極130包圍。通道層120可具有片狀，所述片狀在第二方向上（例如，在Y軸方向上）的寬度比在第三方向上的其厚度大。圖4示出如具有角形的通道層120的邊緣。然而，本發明概念並不限於此。通道層120的邊緣可具有曲率。
在一些實施例中，通道層120可具有帶圓弧形橫截面或橢圓形橫截面的線形（參考圖6）。
圖7到圖15為根據本發明概念的實施例的示出製造圖1中所示出的半導體裝置100的方法的視圖。圖7、圖9、圖11、圖12、圖13、圖14以及圖15為沿著圖1的線I-I'截取的橫截面視圖，且圖8及圖10為沿著圖1的線II-II'截取的橫截面視圖。
參考圖7，多個犧牲層160a及多個半導體層120a可以交替堆疊在基底101上。
犧牲層160a可首先形成於基底101上，且半導體層120a可形成於犧牲層160a上。另一犧牲層160a可以重複形成於半導體層120a上。通過重複這種製程，可以形成具有設置在其頂部上的半導體層120a的堆疊結構。圖7示出如具有三個犧牲層160a及三個半導體層120a的堆疊結構。然而，本發明概念並不限於此。堆疊在基底101上的犧牲層160a及半導體層120a的數目可以不同地改變。在一實例實施例中，一個犧牲層160a及一個半導體層120a可以堆疊在基底101上。
半導體層120a可以包含第一半導體材料，且犧牲層160a可以包含第二半導體材料，所述第二半導體材料關於半導體層120a具有蝕刻選擇性。舉例來說，半導體層120a可以包含Si，且犧牲層160a可以包含SiGe。在一些實施例中，犧牲層160a可以包含SiGe，所述SiGe具有30原子%的鍺含量。
在一些實施例中，半導體層120a及犧牲層160a的各自的厚度可以不同地改變。半導體層120a及犧牲層160a的各自的厚度可以是幾奈米到幾十奈米。舉例來說，犧牲層160a的厚度可大於半導體層120a的厚度。
參考圖8，鰭結構FS可通過選擇性地去除半導體層120a及犧牲層160a的部分形成。鰭結構FS可在第一方向（例如，X軸方向）上在基底101上延伸。
鰭結構FS可通過在基底101上形成罩幕圖案及通過執行非等向性蝕刻製程而形成，所述基底具有堆疊在其上的半導體層120a及犧牲層160a。鰭結構FS可以包含彼此交替堆疊的半導體層120a及犧牲層160a。在形成鰭結構FS的過程中，突出部分104可以通過去除基底101的一部分形成於基底101上。基底101的突出部分104可形成鰭結構FS以及半導體層120a及犧牲層160a。隔離絕緣層103可以形成於已去除基底101的部分的區域上。隔離絕緣層103可覆蓋突出部分104的側表面的一部分。隔離絕緣層103的上表面可低於突出部分104的上表面。舉例來說，基底101的突出部分104可在隔離絕緣層103上方突出。
在形成鰭結構FS及隔離絕緣層103之後，可以去除罩幕圖案。
參考圖9及圖10，虛設閘極130a可以形成為與鰭結構FS相交。間隔件140及犧牲間隔件142可以形成於虛設閘極130a中的每個的側壁上。虛設絕緣層128可以設置在虛設閘極130a與鰭結構FS之間。罩蓋層135可進一步形成於虛設閘極130a上。
虛設閘極130a可在第二方向（例如，Y軸方向）上延伸。虛設絕緣層128、間隔件140以及犧牲間隔件142可在與虛設閘極130a的方向相同的方向上延伸。虛設閘極130a及虛設絕緣層128可在於隔離絕緣層103上方突出的鰭結構FS上。
虛設閘極130a可以由半導體材料，例如多晶矽等形成。間隔件140可以由例如氮氧化矽（例如SiON）、氮化矽（例如SiN）、SiOC、SiOCN、SiBCN或其任何組合形成。虛設絕緣層128可例如由氧化矽形成。
參考圖11，凹口可以通過選擇性地去除鰭結構FS的部分使用虛設閘極130a及間隔件140作為蝕刻罩幕且使用非等向性乾式蝕刻製程而形成於虛設閘極130a中的每個的兩個（例如，相對）側面上。
作為在虛設閘極130a的兩側上產生凹口的結果，多個通道層120可以形成於虛設閘極130a下方。此外，多個犧牲圖案160可以形成於通道層120之間。
基底101的上表面的部分可通過凹口暴露。基底101的上表面的部分可通過非等向性乾式蝕刻製程蝕刻。
參考圖12，凹口可以使用等向性乾式蝕刻製程擴展。
形成於虛設閘極130a中的每個的相對側上的凹口可以在間隔件140及犧牲間隔件142的下方擴展。此外，可以蝕刻基底101的上表面通過凹口暴露的部分。
斜面可以通過等向性乾式蝕刻製程形成於通道層120中的頂部通道層120的側表面上。頂部通道層120的長度（例如，在X軸方向上的長度）可朝向基底101減小。在一實例實施例中，斜面還可以通過等向性乾式蝕刻製程形成於通道層120中的底部通道層120的側表面上。底部通道層120的長度（例如，在X軸方向上的長度）可朝向基底101增加。
參考圖13，嵌入式源極/汲極層107可以使用SEG製程從擴展的凹口內的基底101的上表面形成。
犧牲間隔件142可以通過預清潔製程去除。在形成嵌入式源極/汲極層107之前，界面層106可以形成於凹口內。界面層106可以在氫氣（H2 ）氛圍下通過烘烤製程形成。
嵌入式源極/汲極層107可以形成於界面層106上。襯層107a可首先形成於界面層106上。具有不同成分的第一磊晶層107b到第三磊晶層107d可以依序形成於襯層107a上。
襯層107a、第一磊晶層107b、第二磊晶層107c以及第三磊晶層107d可以摻雜有例如P型雜質。P型雜質可以在SEG製程期間原位注入或通過後續的離子注入製程注入。
界面層106的厚度可低於襯層107a的厚度。第一磊晶層107b到第三磊晶層107d的厚度可以不同地改變。
參考圖14，第一開口部分OPa可以通過去除虛設閘極130a及虛設絕緣層128而形成。
層間絕緣層170可首先形成以覆蓋虛設閘極130a。層間絕緣層170可以形成於間隔件140外部以覆蓋嵌入式源極/汲極層107。
層間絕緣層170可以通過絕緣材料塗布製程及平坦化製程形成。罩蓋層135可以去除，且虛設閘極130a可以通過平坦化製程暴露。虛設閘極130a及虛設絕緣層128可以依序去除。
參考圖15，第二開口部分OPb可以通過選擇性地去除犧牲圖案160形成。第一開口部分OPa及第二開口部分OPb可形成開口部分OP。
舉例來說，通道層120可以包含Si，且犧牲圖案160可以包含SiGe。具有比Si的蝕刻速率高的SiGe的蝕刻速率的蝕刻劑可用於選擇性地消除犧牲圖案160。舉例來說，可使用包含過氧化氫（H2 O2 ）、氫氟酸（HF）以及乙酸（CH3 COOH）的蝕刻劑；包含氫氧化銨（NH4 OH）、過氧化氫（H2 O2 ）以及去離子水（H2 O）的蝕刻劑；以及包含過氧乙酸的蝕刻劑；或其任何組合。
當去除犧牲圖案160時，可以去除界面層106的接觸犧牲圖案160的部分。襯層107a的一部分可通過第二開口部分OPb暴露。當襯層107a由Si形成時，可以防止襯層107a在犧牲圖案160的去除中被蝕刻。因此，可以防止將在後續製程中形成的閘極電極的長度在第一方向（例如，X軸方向）上增加。
再次參考圖2到圖4，閘極絕緣層110及閘極電極130可以依序形成於開口部分OP內。
閘極絕緣層110可以形成於通過開口部分OP暴露的間隔件140的內部側表面上。閘極絕緣層110可以形成於通過開口部分OP暴露的通道層120的表面上及嵌入式源極/汲極層107的部分的表面上。閘極絕緣層110可圍繞通道層120。閘極絕緣層110可以包含依序堆疊且具有不同電容率的第一絕緣層111及第二絕緣層112。第二絕緣層112的電容率可大於第一絕緣層111的電容率。
閘極電極130可以形成於閘極絕緣層110上。閘極電極130可以包含依序堆疊的阻障金屬層131、功函數金屬層132以及閘極金屬層133。
保護層150可以形成於閘極金屬層133上。保護層150可由例如氮化矽形成。保護層150可防止因氧氣等滲透到閘極電極130中而導致的閾值電壓的電平的改變。閘極電極130的一部分可以去除，且保護層150可以形成於已去除閘極電極130的部分的區域內。
如上文所述，根據本發明概念的實例實施例，具有改良的交流電（alternating current, AC）特性的半導體裝置可以通過減少其閘極長度的增大而提供。
此外，本發明概念的實例實施例可提供製造這些改良的半導體裝置的方法。
應理解，儘管術語“第一”、“第二”等在本文中用於描述本發明概念的實例實施例中的部件、區域、層、部分、區段、組成及/或元件，但所述部件、區域、層、部分、區段、組成及/或元件應不受這些術語限制。這些術語僅用於將一個部件、區域、部分、區段、組成或元件與另一部件、區域、部分、區段、組成或元件區分開。因此，在不脫離本發明概念的範圍的情況下，下文所描述的第一部件、區域、部分、區段、組成或元件還可被稱作第二部件、區域、部分、區段、組成或元件。舉例來說，在不脫離本發明概念的範圍的情況下，第一元件還可被稱作第二元件，且類似地，第二元件還可被稱作第一元件。
空間相對術語，例如“在…下方”、“下方”、“下部”、“上方”、“上部”等等，在本文中為易於描述可用於描述一個元件或特徵與如圖中所示出的另外的元件或特徵的關係。應理解，空間相對術語既定涵蓋裝置在使用或操作中除圖中描繪的定向外的不同定向。舉例來說，如果圖中的裝置翻轉，描述為在其它元件或特徵“下方”或“之下”的元件則將定向在其它元件或特徵“上方”。因此，示範性術語“下方”可涵蓋上方和下方定向兩個。裝置可以其它方式定向（旋轉90度或處於其它定向），且本文中所用的空間相對描述符可相應地進行解釋。
本文中使用的術語僅出於描述特定實施例的目的，且並不意圖限制實例實施例。如本文中所使用，除非上下文另外明確指示，否則單數形式“一”和“所述”既定還包含多數形式。應進一步理解，術語“包括”、“包含”在本文中使用時，指定存在所陳述的特徵、整體、步驟、操作、組成及/或元件，但不排除存在或添加一或多個其它特徵、整體、步驟、操作、組成、元件及/或其群組。
除非另外定義，否則本文中所使用的所有術語（包含技術和科學術語）具有與本發明概念本領域的普通技術人員通常所理解的相同的含義。還將理解，術語，例如常用詞典中所定義的那些術語，應被解釋為具有與其在說明書的上下文以及相關技術中的含義一致的含義，並且不應在理想化或過分形式化的意義上進行解釋，除非在本文中這樣明確定義。
當某一實例實施例可以不同方式實施時，特定製程次序可以與所描述次序不同地執行。舉例來說，兩個連續描述的程式可實質上同時執行或以與所描述次序相反的次序執行。
在附圖中，應預期作為例如製造技術和/或公差的結果而從所示出的形狀的變化。因此，本發明概念的實例實施例不應被理解為限於本文中所說明的區域的特定形狀，而是可解釋為包含例如由製造製程引起的形狀的偏差。舉例來說，示出為矩形形狀的經蝕刻區域可以是圓弧形或一定曲率形狀。因此，圖中所示出的區域實際上是示意性的，且圖中所示出的區域的形狀既定示出裝置的區域的特定形狀且並不希望限制本發明概念的範圍。如本文中所使用，術語“和/或”包含相關聯的所列項目中的一或多個的任何和所有組合。例如“中的至少一個”等表述當在元件列表之前時修飾元件的整個列表而不是修飾列表中的個別元件。
將理解，當元件被稱為“連接”或“耦合”到另一元件時，其可直接連接或耦合到另一元件或可存在介入元件。相比之下，當元件被稱作“直接連接”或“直接耦合”到另一元件時，不存在插入元件。用於描述元件或層之間的關係的其它詞應以相似的方式解釋（例如，“在…之間”與“直接在…之間”、“鄰近”與“直接鄰近”、“在…上”與“直接在…上”）。
相同元件符號始終指代相同元件。因此，可參看其它圖式來描述相同或類似元件符號，即使其既未提到，也未在對應的圖式中描述。同樣，可參看其它圖式來描述未由元件符號表示的元件。
雖然上文已示出並描述了實例實施例，但對於本領域的技術人員將顯而易見的是，可在不脫離如由所附申請專利範圍所定義的本發明概念的範圍的情況下作出修改及變化。
100‧‧‧半導體裝置101‧‧‧基底103‧‧‧隔離絕緣層104‧‧‧突出部分106‧‧‧界面層107‧‧‧嵌入式源極/汲極層107a‧‧‧襯層107b‧‧‧第一磊晶層107c‧‧‧第二磊晶層107d‧‧‧第三磊晶層110‧‧‧閘極絕緣層111‧‧‧第一絕緣層112‧‧‧第二絕緣層120‧‧‧通道層120a‧‧‧半導體層128‧‧‧虛設絕緣層130‧‧‧閘極電極130a‧‧‧虛設閘極131‧‧‧阻障金屬層132‧‧‧功函數金屬層133‧‧‧閘極金屬層135‧‧‧罩蓋層140‧‧‧間隔件142‧‧‧犧牲間隔件150‧‧‧保護層160‧‧‧犧牲圖案160a‧‧‧犧牲層170‧‧‧層間絕緣層A‧‧‧區域FS‧‧‧鰭結構I-I'‧‧‧線II-II'‧‧‧線OPa‧‧‧第一開口部分OPb‧‧‧第二開口部分OP‧‧‧開口部分
當結合附圖時本公開的上述以及其它方面、特徵和優點將從以下詳細描述更清晰地理解，在附圖中： 圖1為根據本發明概念的實例實施例的半導體裝置的平面視圖。 圖2為圖1中所示出的半導體裝置沿著線I-I'截取的橫截面圖。 圖3為圖2中所示出的半導體裝置的區域A的放大視圖。 圖4為圖1中所示出的半導體裝置沿著線II-II'截取的橫截面圖。 圖5為根據本發明概念的實例實施例的半導體裝置的部分放大視圖，且為圖3中所示出的半導體裝置的經修改實例。 圖6為根據本發明概念的實例實施例的半導體裝置的橫截面圖，且為圖4中所示出的半導體裝置的經修改實例。 圖7到圖15為根據本發明概念的實施例的示出製造圖1中所示出的半導體裝置的方法的視圖。
100‧‧‧半導體裝置
101‧‧‧基底
104‧‧‧突出部分
106‧‧‧界面層
107‧‧‧嵌入式源極/汲極層
107a‧‧‧襯層
107b‧‧‧第一磊晶層
107c‧‧‧第二磊晶層
107d‧‧‧第三磊晶層
110‧‧‧閘極絕緣層
120‧‧‧通道層
130‧‧‧閘極電極
140‧‧‧間隔件
150‧‧‧保護層
170‧‧‧層間絕緣層
A‧‧‧區域
I-I'‧‧‧線

Claims (20)

  1. 一種半導體裝置，包括：基底；多個通道層，堆疊在所述基底上，其中所述多個通道層包括第一通道層以及第二通道層；閘極電極，圍繞所述多個通道層；以及嵌入式源極/汲極層，在所述閘極電極的相對側上，所述嵌入式源極/汲極層各自具有第一區域以及在所述第一區域上的第二區域，所述第二區域包括具有不同成分的多個層，其中鄰近於所述嵌入式源極/汲極層的所述第二通道層的側表面關於所述基底的上表面傾斜。
  2. 如申請專利範圍第1項所述的半導體裝置，進一步包括：界面層，在所述嵌入式源極/汲極層與所述多個通道層之間以及所述嵌入式源極/汲極層與所述基底之間。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述第一區域以及所述多個通道層都包括第一半導體材料，以及其中所述界面層以及所述第二區域都包括第二半導體材料。
  4. 如申請專利範圍第1項所述的半導體裝置，其中所述第一區域進一步包括P型雜質。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述第二區域包括依序堆疊在所述第一區域上的第一磊晶層、第二磊晶層以及第三磊晶層所述的半導體裝置。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第一磊晶層、所述第二磊晶層以及所述第三磊晶層包括鍺化矽化合 物，其中所述第三磊晶層的第三鍺含量高於所述第二磊晶層的第二鍺含量，以及其中所述第二磊晶層的所述第二鍺含量高於所述第一磊晶層的第一鍺含量。
  7. 如申請專利範圍第1項所述的半導體裝置，其中所述第二通道層的至少一個區域的長度大於所述第一通道層的長度。
  8. 如申請專利範圍第7項所述的半導體裝置，其中鄰近於所述嵌入式源極/汲極層的所述第二通道層的側表面為關於所述基底的上表面傾斜的平坦表面。
  9. 如申請專利範圍第7項所述的半導體裝置，其中鄰近於所述嵌入式源極/汲極層的所述第二通道層的側表面為關於所述基底的上表面傾斜的彎曲表面。
  10. 如申請專利範圍第7項所述的半導體裝置，其中所述第二通道層的上部部分的長度大於所述第二通道層的下部部分的長度。
  11. 如申請專利範圍第1項所述的半導體裝置，其中所述多個通道層進一步包括第三通道層，其中所述第三通道層具有朝向所述基底減小的長度，以及其中所述第一通道層具有朝向所述基底增加的長度。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述多個通道層中的各個通道層在垂直於所述基底的第一方向上具有厚度，所述厚度低於在與所述第一方向交叉的第二方向上的寬度。
  13. 一種半導體裝置，包括： 基底；多個通道層，堆疊在所述基底上，所述多個通道層在第一方向上延伸；閘極電極，圍繞所述多個通道層，所述閘極電極在與所述第一方向相交的第二方向上延伸；以及嵌入式源極/汲極層，在所述閘極電極的相對側上，其中所述多個通道層中的至少一個第一通道層具有區域，所述區域具有與所述多個通道層中的鄰近於所述第一通道層的第二通道層的第二長度相比在所述第一方向上更遠地延伸的第一長度。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述多個通道層中最遠離所述基底的頂部通道層具有傾斜側表面。
  15. 如申請專利範圍第13項所述的半導體裝置，其中所述多個通道層中最遠離所述基底的頂部通道層具有在所述第一方向上延伸的朝向所述基底減小的長度。
  16. 如申請專利範圍第13項所述的半導體裝置，其中所述嵌入式源極/汲極層各自具有第一區域以及在所述第一區域上的第二區域，以及其中所述第二區域包括具有不同成分的多個層。
  17. 如申請專利範圍第13項所述的半導體裝置，進一步包括：界面層，在所述嵌入式源極/汲極層與所述多個通道層之間以及所述嵌入式源極/汲極層與所述基底之間。
  18. 一種半導體裝置，包括：基底； 嵌入式源極/汲極層，在所述基底上；至少兩個通道層，堆疊在所述基底上，所述至少兩個通道層鄰近所述嵌入式源極/汲極層，其中所述至少兩個通道層包括第一通道層以及第二通道層；閘極電極，在所述基底上以及包括在所述至少兩個通道層之間的所述閘極電極的一部分；閘極絕緣層，包括在所述嵌入式源極/汲極層與所述閘極電極的在所述至少兩個通道層之間的所述部分之間的第一材料；以及界面層，包括第二材料，所述界面層在所述嵌入式源極/汲極層與所述至少兩個通道層之間，其中鄰近於所述嵌入式源極/汲極層的所述第二通道層的側表面關於所述基底的上表面傾斜。
  19. 如申請專利範圍第18項所述的半導體裝置，其中所述嵌入式源極/汲極層包括襯層以及在所述襯層上的至少一個磊晶層，其中所述襯層在所述至少一個磊晶層與所述閘極絕緣層之間以及所述至少一個磊晶層與所述界面層之間。
  20. 如申請專利範圍第18項所述的半導體裝置，其中所述第一材料不同於所述第二材料，以及其中所述至少兩個通道層中的所述第一通道層的第一長度大於所述至少兩個通道層中的所述第二通道層的第二長度。
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