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HINTERGRUND
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Die vorliegenden erfinderischen Konzepte betreffen Halbleitervorrichtungen, und genauer Halbleiterfeldeffekttransistorvorrichtungen.
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III-V-Halbleiterbasierte MOSFETs, die III-V-Kanalmaterialien umfassen, können gute CV/I-Eigenschaften und relativ hohen Strom bei geringen Spannungen aufweisen. Dies kann der relativ hohen im Kanal erreichbaren Mobilität zuzuschreiben sein, wie auch dem relativ geringen parasitären Widerstand in einigen Halbleiter-Metall-Kombinationen. Die hohe Mobilität kann zumindest zum Teil der relativ geringen effektiven Elektronenmasse zugeschrieben werden. Aufgrund des isotropen Wesens der effektiven Masse in vielen III-V-Halbleitern kann die Quanten-Confinement-Masse ebenfalls klein sein, was zu Elektronen-Wellenfunktionen führen kann, die breit sein können und in die Gatedielektrikumschicht/Gatedielektrikumschichten, die den Kanal umgibt/umgeben, eindringen können. Die Gatedielektrikumschicht(en) können nichtkristalline Schichten auf dem Kanal sein und/oder den Kanal von einer nicht-kristallinen Gateelektrode trennen. Das Vorhandensein solcher nicht-kristallinen Schichten auf der Oberfläche des typischerweise kristallinen Kanals kann zu einer Trägerstreuung (typischerweise als Oberflächenrauhigkeitsstreuung (Surface Roughness oder SR Scattering) bezeichnet) führen, die die Mobilität der eingeschränkten Elektronen begrenzen kann.
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Einige III-V-Halbleiterbasierte MOSFETs, die III-V-Kanalmaterialien umfassen, können um den Kanal herum kristalline Pufferschichten umfassen, wie etwa Indiumphosphid (InP). Die kristalline(n) Pufferschicht(en) kann/können eine Dicke aufweisen, die ausreicht, den kristallinen Kanal von den nicht-kristallinen Schichten zu trennen und bei der Verringerung der Trägerstreuung zu helfen. Jedoch können derartige Pufferschichten die Kurzkanal-Leistung der Vorrichtung verschlechtern, aufgrund der stärkeren Trennung der Gateelektrode und der Kanalinversionsschicht. Somit kann die Verwendung von kristallinen Pufferschichten die Verwendung von III-V-MOSFETs auf relativ große Gatelängen (beispielsweise größer als ungefähr 40 nm) beschränken.
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ZUSAMMENFASSUNG
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Nach einigen Ausführungsformen der erfinderischen Konzepte umfasst ein Feldeffekttransistor eine Körperschicht, die darin einen kristallinen Halbleiterkanalbereich umfasst, und einen Gatestapel auf dem Kanalbereich. Der Gatestapel umfasst eine kristalline Halbleiter-Gateschicht und eine kristalline Halbleiter-Gatedielektrikumschicht zwischen der Gateschicht und dem Kanalbereich.
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Bei einigen Ausführungsformen kann die Gatedielektrikumschicht eine hoch-k kristalline Halbleiterschicht unmittelbar auf dem Kanalbereich sein.
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Bei einigen Ausführungsformen können der Kanalbereich, die Gatedielektrikumschicht und/oder die Gateschicht jeweilige heteroepitaxiale Halbleiterschichten sein.
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Bei einigen Ausführungsformen können die jeweiligen Kristallstrukturen der Gateschicht, der Gatedielektrikumschicht und/oder des Kanalbereichs gitterangepasst sein. Beispielsweise können die jeweiligen Kristallstrukturen der Gatedielektrikumschicht und des Kanalbereichs gitterangepasst sein. Auch können die jeweiligen Kristallstrukturen der Gateschicht und der Gatedielektrikumschicht gitterangepasst sein.
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Bei einigen Ausführungsformen können der Kanalbereich und die Gatedielektrikumschicht gitterfehlangepasst sein, um eine Verspannung darin von weniger als ungefähr 1% darin zu schaffen.
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Bei einigen Ausführungsformen kann der Kanalbereich von der Gateschicht durch die Gatedielektrikumschicht getrennt sein, die eine Dicke von weniger als etwa 3 Nanometer aufweist.
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Bei einigen Ausführungsformen kann die Gateschicht jeweilige kristalline Halbleiter-Gateschichten auf gegenüberliegenden Oberflächen des Kanalbereichs umfassen, und die Gatedielektrikumschicht kann jeweilige Gatedielektrikumschichten zwischen den jeweiligen Gateschichten und den gegenüberliegenden Oberflächen des Kanalbereichs umfassen.
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Bei einigen Ausführungsformen können die jeweiligen Gateschichten auf den gegenüberliegenden Oberflächen des Kanalbereichs primäre Gateschichten sein. Eine sekundäre Gateschicht kann auf zumindest einer Seitenwand des Kanalbereichs zwischen dessen gegenüberliegenden Oberflächen vorgesehen sein. Die sekundäre Gateschicht kann aus einem Metallmaterial oder einem dotierten polykristallinen Material ausgebildet sein.
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Bei einigen Ausführungsformen kann eine Struktur, die den Gatestapel und die Körperschicht umfasst, wiederholt gestapelt werden, um eine Mehrzahl von einzeln mit einem Gate versehenen Kanalbereichen zu definieren.
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Bei einigen Ausführungsformen kann die Mehrzahl von einzeln mit einem Gate versehenen Kanalbereichen eine Flosse definieren, die von einem Substrat hervorragt, und die sekundäre Gateschicht kann sich auf gegenüberliegenden Seitenwänden der Flosse und auf einer Oberfläche dazwischen erstrecken.
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Bei einigen Ausführungsformen kann eine amorphe Isolierschicht Seitenwände des Kanalbereichs von der sekundären Gateschicht trennen.
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Bei einigen Ausführungsformen können Source/Drain-Bereiche an gegenüberliegenden Enden des Kanalbereichs und angrenzend an den Gatestapel darauf vorgesehen sein; und amorphe Isolierschichten können gegenüberliegende Seitenwände der Gateschicht von den Source/Drain-Bereichen trennen.
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Bei einigen Ausführungsformen kann eine Grenzfläche zwischen dem Kanalbereich und dem Gatestapel frei von Low-k kristallinen Pufferschichten sein.
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Bei einigen Ausführungsformen kann eine Grenzfläche zwischen dem Kanalbereich und dem Gatestapel frei von amorphen Materialien sein.
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Bei einigen Ausführungsformen können der Kanalbereich, die Gatedielektrikumschicht und/oder die Gateschicht III-V oder II-VI-Materialien sein.
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Bei einigen Ausführungsformen kann die Gatedielektrikumschicht ein II-VI-Halbleitermaterial mit breiter Bandlücke sein, und die Gateschicht kann ein III-V-Halbleitermaterial mit moderater Bandlücke sein.
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Bei einigen Ausführungsformen kann der Kanalbereich Indiumarsenid (InAs), die Gatedielektrikumschicht kann Zinktellurid (ZnTe) und die Gateschicht kann Aluminiumantimonid (AlSb) sein.
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Bei einigen Ausführungsformen kann die Gateschicht Galliumantimonid (GaSb), die Gatedielektrikumschicht kann Zinktellurid (ZnTe) und der Kanalbereich kann Indiumantimonid (InSb) sein.
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Nach weiteren Ausführungsformen der erfinderischen Konzepte umfasst ein Verfahren zur Herstellung eines Feldeffekttransistors das Ausbilden einer Körperschicht, die darin einen kristallinen Halbleiterkanalbereich umfasst, und das Ausbilden eines Gatestapels auf dem Kanalbereich. Der Gatestapel umfasst eine kristalline Halbleiter-Gateschicht und eine kristalline Halbleiter-Gatedielektrikumschicht zwischen der Gateschicht und dem Kanalbereich.
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Bei einigen Ausführungsformen kann die Gatedielektrikumschicht eine hoch-k kristalline Halbleiterschicht sein, die unmittelbar auf dem Kanalbereich ausgebildet ist.
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Bei einigen Ausführungsformen können der Kanalbereich, die Gatedielektrikumschicht und/oder die Gateschicht durch heteroepitaxiales Wachstum ausgebildet sein.
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Bei einigen Ausführungsformen können die jeweiligen Kristallstrukturen der Gateschicht, der Gatedielektrikumschicht und/oder des Kanalbereichs gitterangepasst sein.
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Bei einigen Ausführungsformen kann die Gatedielektrikumschicht bis zu einer Dicke von weniger als etwa 3 Nanometer ausgebildet sein.
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Bei einigen Ausführungsformen können beim Ausbilden des Gatestapels jeweilige Gatedielektrikumschichten und jeweilige Gateschichten darauf auf gegenüberliegenden Oberflächen des Kanalbereichs ausgebildet werden.
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Bei einigen Ausführungsformen können die jeweiligen Gateschichten auf den gegenüberliegenden Oberflächen des Kanalbereichs primäre Gateschichten sein, und eine sekundäre Gateschicht kann auf zumindest einer Seitenwand des Kanalbereichs zwischen den gegenüberliegenden Oberflächen davon ausgebildet sein. Die sekundäre Gateschicht kann aus einem Metallmaterial oder aus dotiertem polykristallinem Material ausgebildet sein.
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Bei einigen Ausführungsformen kann das Ausbilden des Gatestapels und der Körperschicht das Ausbilden einer Struktur umfassen, die den Gatestapel und die Körperschicht umfasst, die wiederholt gestapelt werden, um eine Mehrzahl von einzeln mit einem Gate versehenen Kanalbereichen zu definieren, bevor die sekundäre Gateschicht ausgebildet wird.
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Bei einigen Ausführungsformen kann die Mehrzahl von einzeln mit einem Gate versehenen Kanalbereichen eine Flosse definieren, die von einem Substrat hervorragt, und die sekundäre Gateschicht wird auf gegenüberliegenden Seitenwänden der Flosse und auf einer Oberfläche dazwischen ausgebildet.
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Bei einigen Ausführungsformen können gegenüberliegende Seitenwände der primären Gateschichten selektiv ausgenommen werden, um jeweilige Ausnehmungsbereiche darin zu definieren, und amorphe Isolierschichten können in den jeweiligen Ausnehmungsbereichen gebildet werden. Source/Drain-Bereiche können von gegenüberliegenden Enden des Kanalbereichs epitaxial wachsen gelassen werden, und die amorphen Isolierschichten können die gegenüberliegenden Seitenwände der primären Gateschichten von den Source/Drain-Bereichen trennen.
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Bei einigen Ausführungsformen können vor der Ausbildung der sekundären Gateschicht die Seitenwände des Kanalbereichs selektiv ausgenommen werden, um Ausnehmungen darin zu definieren, und amorphe Isolierschichten können in den Ausnehmungen in den Seitenwänden des Kanalbereichs gebildet werden. Die amorphen Isolierschichten können den Kanalbereich von der sekundären Gateschicht trennen.
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Nach noch weiteren Ausführungsformen der erfinderischen Konzepte umfasst ein Feldeffekttransistor einen Nanosheet-Stapel, der eine Mehrzahl von einzeln mit einem Gate versehenen Leitungskanälen aufweist. Die einzeln mit einem Gate versehenen Leitungskanäle umfassen jeweils einen kristallinen Halbleiterkanalbereich, eine kristalline Halbleiter-Gatedielektrikumschicht auf dem Kanalbereich und eine kristalline Halbleiter-Gateschicht auf der Gatedielektrikumschicht gegenüber dem Kanalbereich.
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Bei einigen Ausführungsformen können der Kanalbereich, die Gatedielektrikumschicht und die Gateschicht gitterangepasste heteroepitaxiale Schichten sein.
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Bei einigen Ausführungsformen umfasst die Gateschicht der einzeln mit einem Gate versehenen Leitungskanäle eine primäre Gateschicht. Eine sekundäre Gateschicht kann auf gegenüberliegenden Seitenwänden der einzeln mit einem Gate versehenen Leitungskanäle vorgesehen sein. Die sekundäre Gateschicht kann aus einem Metallmaterial oder aus dotiertem polykristallinem Material ausgebildet sein. Die sekundäre Gateschicht ist mit allen der primären Gateschichten leitfähig gekoppelt.
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Andere Vorrichtungen und/oder Verfahren nach einigen Ausführungsformen werden dem Fachmann bei Ansicht der folgenden Zeichnungen und detaillierten Beschreibung deutlich werden. Es ist beabsichtigt, dass alle derartigen zusätzlichen Ausführungsformen, zusätzlich zu allen Kombinationen der obigen Ausführungsformen, in dieser Beschreibung umfasst werden, im Umfang der Erfindung enthalten sind und durch die beigefügten Ansprüche geschützt werden.
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KURZBESCHREIBUNG DER ZEICHNUNGEN
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Aspekte der vorliegenden Offenbarung werden beispielhaft dargestellt und sind nicht durch die beigefügten Figuren beschränkt, wobei ähnliche Bezugszeichen ähnliche Elemente anzeigen.
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1A ist eine perspektivische Ansicht, die FETs zeigt, die kristalline Kanal-, Dielektrikum- und Gateschichten gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte aufweisen.
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Die 1B und 1C sind Querschnittsansichten entlang der Linien B-B' bzw. C-C' der 1A.
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Die 2–6 sind Querschnittsansichten entlang der Linie B-B' aus 1A, die Verfahren zur Herstellung von FETs zeigen, die kristalline Kanal-, Dielektrikum- und Gateschichten gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte aufweisen.
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Die 7–12 sind Querschnittsansichten entlang der Linie C-C' aus 1A, die Verfahren zur Herstellung von FETs zeigen, die kristalline Kanal-, Dielektrikum- und Gateschichten gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte aufweisen.
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DETAILLIERTE BESCHREIBUNG
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Es werden nun verschiedene Ausführungsformen vollständiger unter Bezugnahme auf die beigefügten Zeichnungen, in denen einige Ausführungsformen gezeigt sind, beschrieben. Diese erfinderischen Konzepte können jedoch in verschiedenen Formen ausgeführt sein und sollten nicht dahingehend interpretiert werden, dass sie auf die hier präsentierten Ausführungsformen beschränkt sind. Vielmehr werden diese Ausführungsformen dazu vorgesehen, dass diese Offenbarung gründlich und vollständig ist und Fachleuten vollständig das erfinderische Konzept vermittelt. In den Zeichnungen werden die Größen und relativen Größen von Schichten und Bereichen nicht maßstabsgerecht gezeigt, und können in manchen Fällen aus Gründen der Deutlichkeit übertrieben sein.
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Die hier verwendete Terminologie ist nur zum Zwecke der Beschreibung bestimmter Ausführungsformen und soll nicht Ausführungsbeispiele beschränken. So, wie sie hier verwendet werden, sollen die Singularformen ”ein”, ”eine” und ”der”, ”die”, ”das” ebenfalls die Pluralformen umfassen, es sei denn, dass der Kontext deutlich etwas anderes anzeigt. Es versteht sich ebenfalls, dass die Begriffe ”umfasst”, ”umfassend”, ”aufweist” und/oder ”aufweisend”, wenn sie hier verwendet werden, das Vorhandensein von angegebenen Merkmalen, Zahlen, Schritten, Betriebsvorgängen, Elementen und/oder Komponenten angeben, aber nicht das Vorhandensein oder Hinzufügen von einem oder mehr Merkmalen, Zahlen, Schritten, Betriebsvorgängen, Elementen, Komponenten und/oder Gruppen davon ausschließen.
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Räumlich relative Begriffe, wie etwa ”unter”, ”unterhalb”, ”unteres”, ”über”, ”oberes” und dergleichen können hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehr weiteren Elementen oder Merkmalen, wie sie in den Figuren gezeigt ist, zu verdeutlichen. Es versteht sich, dass die räumlich relativen Begriffe verschiedene Ausrichtungen der Vorrichtung in Gebrauch oder im Betrieb einschließen sollen, zusätzlich zu der in den Figuren dargestellten Ausrichtung. Falls beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären dann Elemente, die als ”unter” oder ”unterhalb” von anderen Elementen oder Merkmalen beschrieben werden, ”über” den anderen Elementen oder Merkmalen ausgerichtet. Somit kann der Begriff ”unter” eine Ausrichtung ”über” und ”unter” einschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Beschreibungsbegriffe können entsprechend interpretiert werden. Des Weiteren versteht es sich ebenfalls, dass, wenn angegeben wird, dass sich eine Schicht ”zwischen” zwei Schichten befindet, sie die einzige Schicht zwischen den beiden Schichten sein kann, oder es können auch eine oder mehr dazwischenliegende Schichten vorhanden sein.
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Es versteht sich, dass, obwohl die Begriffe erster und zweiter usw. hier verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element von einem anderen Element zu unterscheiden. Somit könnte zum Beispiel ein erstes unten besprochenes Element als zweites Element bezeichnet werden, ohne vom Umfang des vorliegenden erfinderischen Konzepts abzuweichen. So, wie sie hier verwendet werden, sollen die Singularformen ”ein”, ”eine” und ”der”, ”die”, ”das” ferner die Pluralformen umfassen, es sei denn, dass der Kontext deutlich etwas anderes anzeigt. Auch versteht es sich, dass der Begriff ”umfassend” oder ”umfasst”, wie er hier benutzt wird, offen ist und ein oder mehr Elemente, Schritte und/oder Funktionen einschließt, ohne ein oder mehr nicht angegebene Elemente, Schritte und/oder Funktionen auszuschließen. Der Begriff ”und/oder” schließt alle Kombinationen einer oder mehrerer der dazugehörigen aufgelisteten Gegenstände ein.
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Es versteht sich ebenfalls, dass, wenn angegeben wird, dass ein Element sich ”auf” einem anderen Element befindet oder damit ”verbunden” ist, es sich direkt auf dem Element befinden oder damit verbunden sein kann, oder dass dazwischenliegende Elemente vorhanden sein können. Wenn im Gegensatz dazu angegeben wird, dass ein Element sich ”unmittelbar auf' einem anderen Element befindet oder damit ”unmittelbar verbunden” ist, sind keine dazwischenliegenden Elemente vorhanden. In keinem Fall sollte ”auf' oder ”unmittelbar auf so interpretiert werden, dass eine Schicht notwendig ist, um eine darunter liegende Schicht vollständig zu bedecken.
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Es werden hierin Ausführungsformen unter Bezugnahme auf Querschnitts- und/oder perspektivische Darstellungen beschrieben, die schematische Darstellungen idealisierter Ausführungsformen (und dazwischenliegender Strukturen) sind. Somit sind Abweichungen von den Formen der Darstellungen als Ergebnis beispielsweise von Herstellungstechniken und/oder -toleranzen zu erwarten. Somit sollten Ausführungsformen nicht dahingehend interpretiert werden, dass sie auf die bestimmten Formen von Bereichen beschränkt sind, die hier dargestellt werden, sondern Formabweichungen einschließen, die beispielsweise aus der Herstellung stammen. Beispielsweise wird ein implantierter Bereich, der als ein Rechteck dargestellt ist, typischerweise abgerundete oder gekrümmte Merkmale und/oder ein Gefälle der Implantatskonzentration an seinen Kanten anstelle einer binären Veränderung von implantiertem zu nicht implantierten Bereich aufweisen. Ähnlich wird ein durch Implantation gebildeter vergrabener Bereich zu einer gewissen Implantation im Bereich zwischen dem vergrabenen Bereich und der Oberfläche führen, durch die hindurch die Implantation stattfindet. Somit sind die Bereiche, die in den Figuren gezeigt sind, in ihrem Wesen schematisch, und ihre Formen sollen nicht die tatsächliche Form eines Bereichs einer Vorrichtung zeigen, und sollen nicht den Umfang des vorliegenden erfinderischen Konzepts beschränken.
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Wenn sie nicht anders definiert sind, haben alle Begriffe (einschließlich technischer und wissenschaftlicher Begriffe) dieselbe Bedeutung, wie sie allgemein durch den Fachmann auf dem Gebiet verstanden wird, zu dem dieses erfinderische Konzept gehört. Es versteht sich ferner, dass Begriffe, wie etwa diejenigen, die in allgemein verwendeten Wörterbüchern definiert sind, dahingehend interpretiert werden sollten, dass sie eine Bedeutung aufweisen, die mit deren Bedeutung im Kontext des betreffenden Gebiets konsistent ist, und dass sie nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, es sei denn, sie sind ausdrücklich hier so definiert.
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Einige Ausführungsformen der erfinderischen Konzepte stammen aus der Erkenntnis, dass die Verwendung von kristallinen Puffermaterialien auf und/oder um den Kanalbereich SR-Scattering auf Kosten der Kurzkanal-Leistung unterdrücken kann, wodurch ein Kompromiss zwischen der Mobilität und der Kurzkanal-Leistung in III-V MOSFETs eingeführt wird. Einige Ausführungsformen der erfinderischen Konzepte sehen eine III-V-Struktur vor, die diesen Kompromiss verringern und/oder beseitigen, um das Potential von III-V FETs zu verbessern.
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Insbesondere führen einige Ausführungsformen der erfinderischen Konzepte einen III-V-Kanal-FET ein, bei dem die Kanalschicht und der Gatestapel im Wesentlichen oder vollständig aus monokristallinen, gitterangepassten Halbleitern ausgebildet sind. Beispielsweise kann der Gatestapel einen hoch-k (d. h. eine relativ zu Siliziumdioxid hohe dielektrische Konstante aufweisenden) II-VI-Halbleiter mit breiter Bandlücke als die Gatedielektrikumschicht und einen III-V-Halbleiter mit moderater Bandlücke als die Gateschicht umfassen. Bei einigen Ausführungsformen ist das Kanalmaterial Indiumarsenid (InAs), das Gatedielektrikum-Material ist Zinktellurid (ZnTe), und das Gatematerial ist Aluminiumantimonid (AlSb). Mehrere Kanalschichten (und mehrere Gatestapel) können beispielsweise so ausgebildet werden, wie es durch eine zu erzielende Anforderung an die Stromführungskapazität der Vorrichtung bestimmt wird oder anderweitig darauf basiert. Jede Kanalschicht kann von oben und unten durch stark dotierte AlSb-Schichten mit einem Gate versehen sein. Eine ZnTe-Gatedielektrikumschicht kann zwischen jeder Kanalschicht und den angrenzenden Gateschichten vorgesehen sein. Die Kanal/Dielektrikum/Gatestapel können in dünnen Schichten angeordnet sein (die jeweilige Breiten aufweisen, die größer sind, als deren jeweiligen Dicken), die hiernach als Nanosheets bezeichnet werden. Die Gesamtstruktur kann einen FET mit hoher Kanalmobilität (z. B. aufgrund der Verringerung oder Minimierung von Oberflächenrauhigkeitsstreuung (Surface Roughness oder SR-Scattering)), einem guten Kurzkanal-Verhalten (z. B. aufgrund der Abwesenheit von leitfähigen Pufferschichten, die den Kanal weiter von den nicht-kristallinen Schichten trennen, wodurch die Inversionsschichten nahe an den Gates gehalten werden) und geringem parasitärem Widerstand (z. B. aufgrund der hohe Leitfähigkeit von dotiertem InAs und geringem Kontaktwiderstand für n-Kontakte) bereitstellen, der für die Verwendung in 7 nm-Technologien und darüber hinaus geeignet ist.
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1A ist eine perspektivische Ansicht, die FET-Vorrichtungen zeigt, die kristalline Kanal-, Dielektrikum- und Gateschichten gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte aufweisen, während die 1B und 1C Querschnittsansichten entlang der Linien B-B bzw. C-C' der 1A sind. Wie in den 1A–1C gezeigt, umfasst ein Feldeffekttransistor (FET) 100 nach einigen Ausführungsformen der vorliegenden erfinderischen Konzepten eine Struktur 102, die eine aktive oder Körperschicht aus Halbleitermaterial, die eine Transistorkanalschicht oder einen Transistorkanalbereich 105 definiert, und einen Halbleiter-Gatestapel 106 auf dem Kanalbereich 105 aufweist. Der Gatestapel 106 umfasst eine kristalline Gatedielektrikumschicht 110 und eine kristalline Gateschicht 115 (hier auch als primäre Gateschicht oder erste Gateelektrode bezeichnet) darauf. Die kristalline Gatedielektrikumschicht 110 kann ein hoch-k Halbleiter mit breiter Bandlücke sein, während die kristalline Gateschicht 115 ein Halbleiter mit moderater Bandlücke und hoher Dotierstoffaktivierung sein kann. Beispielsweise kann die Struktur einen Kanalbereich 105 aus Indiumarsenid (InAs), eine Gatedielektrikumschicht 110 aus Zinktellurid (ZnTe) und eine stark dotierte Gateschicht 115 aus Aluminiumantimonid (AlSb) umfassen, von denen in einigen Ausführungsformen alle monokristallin sein können.
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Der Kanalbereich 105 ist eine kristalline Halbleiterschicht, die sich zwischen Source- und Drain-Bereichen 105s und 105d auf gegenüberliegenden Seiten davon erstreckt. Die Source-/Drain-Bereiche 105s/105d können stark dotiert sein, was zu einem geringen Kontaktwiderstand führt.
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Die Source/Drain-Bereiche 105s/105d können auch aus kristallinen Halbleitermaterialien gebildet sein, und können in einigen Ausführungsformen aus demselben Material wie der Kanalbereich 105 gebildet sein. Die Source/Drain-Bereiche 105s/105d können in einigen Ausführungsformen auch teilweise aus einem Metall gebildet sein, für geringeren Widerstand.
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Eine Struktur, die die Kanalschicht 105, die Gatedielektrikumschicht 110 und die Gateschicht 115 umfasst, definiert einen einzeln mit einem Gate versehenen Kanalbereich, der hier auch als ein Nanosheet 101 bezeichnet wird, der wiederholt wird, um eine Mehrzahl von gestapelten, einzeln mit einem Gate versehenen Kanalbereichen zu definieren, die hier auch als ein Nanosheet-Stapel 102 bezeichnet wird. Der Nanosheet-Stapel 102 ist somit eine dreidimensionale Struktur, die auf (z. B. als eine hervorragende Flosse auf einer Oberfläche von) oder innerhalb von (z. B. in einem Graben, der definiert ist in) einem Substrat 107 ausgebildet sein kann, und kann jede Anzahl/Menge von einzeln mit einem Gate versehenen Kanälen 105 aufweisen, beispielsweise basierend auf einer gewünschten Anwendung. Beispielsweise kann die Anzahl oder Menge an Kanälen 105 in dem Transistor 100 durch eine zu erzielende Stromführungskapazität für den Transistor 100 bestimmt sein. Jede der Kanalschichten 105 kann relativ dünn sein (d. h. weniger als etwa 10 Nanometer Dicke), was eine verbesserte elektrostatische Steuerung erlaubt. Das Substrat 107 kann beispielsweise ein Siliziumsubstrat, ein Silicon-on-Insulator-Substrat (SOI, Silizium auf Isolator) oder ein anderes Substrat sein.
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Die Verwendung von kristallinen Halbleitermaterialien für die Gatedielektrikumschicht 110, die Gateschicht 115 und den Kanalbereich 105 ermöglicht einen nahezu vollständig kristallinen Nanosheet-Stapel 102, wobei die kristalline Gatedielektrikumschicht 110 sich unmittelbar auf dem kristallinen Kanalbereich 105 befindet. Die Grenzfläche zwischen dem Kanalbereich 105 und dem Gatestapel 106 kann somit frei von amorphen oder nicht-kristallinen Schichten sein, wodurch Oberflächenrauhigkeitsstreuung (SR scattering) aufgrund des Mangels an Oberflächenrauhigkeit an der Grenzfläche reduziert werden kann. Dadurch kann der Transistor 100 eine sehr hohe Kanalmobilität aufweisen. Die Grenzfläche zwischen dem Kanalbereich 105 und dem Gatestapel 106 kann ebenfalls frei von gering-k kristallinen Pufferschichten sein, wie etwa Indiumphosphid (InP), was die Kurzkanal-Leistung des Transistors 100 verbessern kann, indem die äquivalente Oxiddicke (equivalent Oxide thickness, EOT) verbessert (d. h. reduziert) wird, da nur die relativ dünne Gatedielektrikumschicht 110 (z. B. mit einer Dicke von ungefähr 2–3 nm) die Gateschicht 115 von dem Kanalbereich 105 trennt.
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Wie in den Ausführungsformen der 1A–1C gezeigt, umfasst auch jeder der Kanalbereiche 105 einen Gatestapel 106 darüber und darunter (das heißt, auf gegenüberliegenden Oberflächen des Kanalbereichs 105), was eine verbesserte Steuerung ermöglicht. Beispielsweise kann das zweidimensionale Elektronengas (2DEG) in jedem Indiumarsenid-Kanalbereich 105 von oben (d. h. auf der Oberseite des Kanals 105) und unten (d. h. an der Unterseite des Kanals 105) mit einem Gate versehen werden. Ferner kann jede der Schichten 105, 110, 115 des Nanosheet-Stapels 102 jeweilige Kristallstrukturen aufweisen, die im Wesentlichen an die Schicht darunter gitterangepasst sind. Beispielsweise können die Schichten 105, 110 und/oder 115 gitterangepasste, heteroepitaxiale Schichten sein.
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Der Transistor 100 umfasst auch eine aus Metall bestehende oder polykristalline Gatekontaktschicht (hier auch als sekundäre Gateschicht oder zweite Gateelektrode bezeichnet) 615 auf einer oberen Oberfläche und gegenüberliegenden Seitenwänden (das heißt auf zumindest drei Seiten) des Nanosheet-Stapels 102. Die Gatekontaktschicht 615 kontaktiert jede der Gateschichten 115 im Nanosheet-Stapel 102 elektrisch so, das mehrere Gates 115 durch eine einzige Gateelektrode/Kontakt 615 gesteuert werden können, wodurch eine Mehrfach-Gate-, Mehrfach-Kanal-Vorrichtung definiert wird.
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Die physikalischen Eigenschaften eines Nanosheet-Stapels 102 nach einigen Ausführungsformen der erfinderischen Konzepte können umfassen, sind aber nicht darauf beschränkt: eine vollständig kristalline, gitterangepasste Mehrfach-Kanal-Struktur, die kristalline Halbleiterkanäle 105, Gatedielektrikumschichten 110 und Gateschichten 115 umfasst; jeder Kanal 105 ist an der Ober- und Unterseite mit einem Gate versehen, wo die Gates 115 elektrisch durch einen gemeinsamen Gatekontakt 615 kontaktiert sind; eine ZnTe-Gatedielektrikumschicht 110 mit einer Bandlücke von ungefähr 3 eV (Halbleiter mit breiter Bandlücke) mit einem k von 7,9 (moderat hoch-k); eine AlSb-Gateschicht 115 mit einer Bandlücke von ungefähr 1,5 eV (Halbleiter mit moderater Bandlücke) mit hoher Dotierstoffaktivierung; und/oder mehrere Kanalschichten 105, so viele, wie für eine bestimmte Anwendung gewünscht.
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Die elektrischen Eigenschaften eines Nanosheet-Stapels 102 nach einigen Ausführungsformen der erfinderischen Konzepte können umfassen, sind jedoch nicht darauf beschränkt: verbesserte (d. h. dünnere) EOT, aufgrund der Abwesenheit oder der Weglassung von InP oder anderen Pufferschichten zwischen dem Kanalbereich 105 und der Gateschicht 115; das 2DEG in jeder InAs-Kanalschicht 105 kann von oben und unten durch jeweilige Gateschichten 115 gesteuert werden; verringerte Oberflächenrauhigkeitsstreuung aufgrund der Abwesenheit/Weglassung von Oberflächenrauhigkeits-/amorphen Schichten an der Grenzfläche zwischen der Kanalschicht 105 und der Gatedielektrikumschicht 110 (wobei nur geringe Mengen von amorphen Isolierschichten 420r an den Seitenwänden der Kanalschicht 105 zur Isolierung vom Gatekontakt 615 vorhanden sind); geringer parasitärer Widerstand und/oder geringer Kontaktwiderstand aufgrund der stark dotierten InAs-Source/Drain-Bereiche 105s/105d; und hohe Kanalmobilität, ohne die Verwendung von Pufferschichten (aufgrund der Abwesenheit von amorphen Schichten an der Grenzfläche zwischen der Kanalschicht 105 und der Gatedielektrikumschicht 110). Also solches können die Ausführungsformen der vorliegenden erfinderischen Konzepte den Mobilitäts/EOT-Kompromiss reduzieren und/oder beseitigen.
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Obwohl sie unter Bezugnahme auf eine beispielhafte Struktur in den 1A–1C gezeigt werden, versteht es sich, dass Ausführungsformen der vorliegenden erfinderischen Konzepte nicht derart beschränkt sind. Beispielsweise kann in einigen Ausführungsformen der Nanosheet-Stapel 102 einen dreidimensionalen flossenförmigen aktiven Bereich definieren, der von einem Substrat hervorragt, mit der Gatekontaktschicht 615 auf einer oberen Oberfläche und Seitenwänden davon, in einer finFET-Struktur In anderen Ausführungsformen kann der Nanosheet-Stapel 102 ähnlich innerhalb einer Grabenstruktur in einem Substrat ausgebildet sein, wobei der Gatekontakt 615 sich entlang zumindest von Seitenwänden des Grabens zwischen dem Substrat und dem Nanosheet-Stapel 102 erstreckt. Der Gatekontakt 615 kann sich ebenfalls auf einer oberen Oberfläche des Nanosheet-Stapels in einer FET-Struktur mit umschließendem Gate (Gate-all-around, GAA) erstrecken. Während sie hier unter Bezugnahme auf bestimmte Strukturen beschrieben sind, können allgemeiner Ausführungsformen der vorliegenden erfinderischen Konzepte jede Struktur umfassen, die den im Wesentlichen kristallinen Kanal/Dielektrikum/Gatestapel oder Unterstrukturen davon, die hier beschrieben werden, implementiert.
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Die 2–12 sind Querschnittsansichten, die Verfahren zur Herstellung von FET-Vorrichtungen nach einigen Ausführungsformen der vorliegenden erfinderischen Konzepte zeigen, wobei die 2–6 Querschnittsansichten entlang der Linie B-B aus 1 sind. Nimmt man nun Bezug auf 2, wird bei der Ausbildung eines Mehrfach-Kanal-III-V-FET nach einigen Ausführungsformen der erfinderischen Konzepte ein im Wesentlicher oder vollständig kristalliner Nanosheet-Stapel 102' gebildet. Jedes Nanosheet 101' in dem Stapel 102' umfasst eine Gateschicht 115' und eine Gatedielektrikumschicht 110' (die einen Gatestapel 106' definieren) und eine Kanalschicht 105'. Eine oder mehr der Schichten 105', 110', 115' im Stapel 102' können epitaxial wachsen gelassene kristalline Halbleiterschichten sein (einschließlich beispielsweise II-VI und/oder III-V-Materialien), so dass die jeweiligen kristallografischen Orientierungen der Schichten 105', 110' und/oder 115' zu der Schicht darunter angeordnet oder passgenau gemacht sind. In den Ausführungsformen der 2-12 umfasst jede der Kanalschichten 105' eine Gateschicht 115' an gegenüberliegenden Seiten davon und davon getrennt durch eine jeweilige Dielektrikumschicht 110, so dass die Kanalschichten 105' von oben und unten einzeln mit einem Gate versehen sind.
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Einige oder alle der Schichten 105', 110', 115' werden unter Verwendung von Halbleitermaterialien gebildet, die im Wesentlichen gitterangepasste Kristallstrukturen aufweisen. In den beispielhaften Herstellungsverfahren, die in den 2-12 gezeigt werden, wird die Gateschicht 115' unter Verwendung von stark dotiertem (n+) AlSb gebildet, die Dielektrikumschicht 110' wird unter Verwendung von intrinsischem ZnTe (oder einem anderen II-VI-Halbleiter mit breiter Bandlücke) gebildet, und die Kanalschicht 105' wird unter Verwendung von intrinsischem (oder schwach dotiertem) InAs gebildet. Die Kanalschichten 105' können relativ dünn sein (z. B. von ungefähr 2 nm bis ungefähr 10 nm Dicke) für eine gute elektrostatische Steuerung, wodurch mehrere Quantenmulden gebildet werden. Mehrere Nanosheets 101' können gebildet werden (beispielsweise durch abwechselndes heteroepitaxiales Wachstum der Schichten 105', 110', 115'), um einen Stapel zu definieren, der so viele Kanalbereich 105' umfasst, wie gewünscht sein mögen, beispielsweise um Beschränkungen in Bezug auf Strom und/oder Layoutbereiche zu entsprechen.
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Die Verwendung eines im Wesentlichen oder vollständig kristallinen Nanosheet-Stapels 102' nach Ausführungsformen der erfinderischen Konzepte kann weitgehend Oberflächenrauhigkeitsstreuung reduzieren, sogar ohne die Verwendung von Pufferschichten. Ferner kann die Abwesenheit oder Weglassung von Pufferschichten die Kurzkanal-Leistung verbessern, was Vorrichtungen bereitstellt, die für eine Integration unterhalb von 10 nm geeignet sind. Somit können FET-Vorrichtungen nach Ausführungsformen der erfinderischen Konzepte eine hohe Mobilität, ein gutes Kurzkanal-Verhalten und einen ausgezeichneten parasitären Widerstand aufweisen, zusätzlich zu der geringen Dichte der Zustände in dem Kanal/den Kanälen und der entsprechend geringen Kapazität, die in anderen III-V-Vorrichtungen zu finden sind.
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Somit können Vorrichtungen nach Ausführungsformen der erfinderischen Konzepte bei den CV/I-Metriken ausgezeichnet sein oder anderweitig verbesserte CV/I-Metriken bereitstellen. Die geringe Ladungsschichtdichte (charge sheet density) der Inversionsschicht in den Kanalbereichen 105' kann auch die Verwendung eines stark dotierten polykristallinen Gatekontakts (anstelle eines Metall-Gatekontakts) erlauben, um den vollständig kristallinen Stapel 102' an mehreren Seiten davon zu umgeben, was Herstellungsprozesse vereinfachen kann (wie unten unter Bezugnahme auf 6 besprochen), da die damit einhergehende geringe Ladungsdichte in dem stark dotierten Gatekontakt zu einer sehr dünnen Sperrschicht führen kann (und demzufolge die elektrostatische Leistung nicht wesentlich verschlechtern kann).
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Um die Kontakte zu dem dreidimensionalen Nanosheet-Stapel 102' zu bilden, sollten die Kanalbereiche 105' vom Kontakt mit jedweden Gates oder Metallschichten isoliert werden. Als solches wird, wie in 3 gezeigt, ein selektives isotropes Ätzen der Kanalbereiche 105' durchgeführt. Das Ätzmittel wird ausgewählt, um Abschnitte des Kanalbereichs 105' an Seitenwänden des Nanosheet-Stapels 102' zu entfernen, ohne im Wesentlichen die Gateschichten 115' und/oder die Gatedielektrikumschichten 110' zu entfernen oder anders zu beschädigen. Beispielsweise können zum selektiven Ätzen des InAs-Kanalbereichs 105' aus 3 Essigsäure und Wasserstoffperoxid als Ätzmittel verwendet werden. Jedoch können andere chemische Zusammensetzungen zum Ätzen verwendet werden, um die Kanalschichten 105' selektiv zu ätzen, ohne im Wesentlichen die Gateschichten 115' und/oder Gatedielektrikumschichten 110' zu ätzen, abhängig von deren besonderen Materialien. Als solches werden Seitenwände der Kanalbereiche 105' relativ zu den Seitenwänden des Nanosheet-Stapels 102' selektiv ausgenommen, wodurch Ausnehmungsbereiche 105r' definiert werden.
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Nimmt man nun Bezug auf 4, wird eine Isolierschicht 420' auf den Seitenwänden und der oberen Oberfläche des Nanosheet-Stapels abgelagert oder anderweitig darauf gebildet. Die Isolierschicht 420' kann eine Oxid- oder andere amorphe Schicht sein, und kann auf dem Stapel 102' gebildet werden, um im Wesentlichen die Ausnehmungsbereiche 105r' an den Seitenwänden der Kanalschichten 105' aufzufüllen.
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Wie in 5 gezeigt, wird ein Ätzprozess durchgeführt, um die Isolierschicht 420' von der oberen Oberfläche und den Seitenwänden des Nanosheet-Stapels 102' zu entfernen. Wo eine Oxidschicht als Isolierschicht 420' verwendet wird, kann beispielsweise ein Plasmaätzverfahren verwendet werden, um die Oxidschicht zu entfernen. Jedoch können Abschnitte der Isolierschicht 420' in den Ausnehmungsbereichen 105r' an den Seitenwänden der Kanalschichten 105' verbleiben. Diese verbleibenden Abschnitte 420r' der Isolierschicht 420' können die Kanalschichten 105' von einer oder mehr leitfähigen Schichten, die in anschließenden Prozessen gebildet werden, elektrisch isolieren.
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Nimmt man nun Bezug auf 6, wird eine Gatekontaktschicht 615' selektiv auf Abschnitten der oberen Oberfläche und der Seitenwände des Nanosheet-Stapels 102' gebildet. Die Gatekontaktschicht kann hier auch als sekundäres oder oberes Gate 615' bezeichnet werden. Die Gatekontaktschicht 615' kann dadurch den gesamten Nanosheet-Stapel 102' ”umwickeln”, wobei sie elektrischen Kontakt mit jeder der Gateschichten 115' des Stapels 102' bereitstellt, was eine kollektive Steuerung davon ermöglicht. Jedoch können die Kanalschichten 105' von dem Gatekontakt 615' durch die verbleibenden Abschnitte 420r' der Isolierschicht 420' an deren Seitenwänden elektrisch isoliert sein. Insbesondere kann, wie in 6 gezeigt, die Gatekontaktschicht 615' die AlSb-Schichten 115' an Seitenwänden davon kontaktieren, kann jedoch von den InAs-Kanälen 105' durch die verbleibenden Isolierschichtabschnitte 420r' getrennt und elektrisch isoliert sein.
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Die Gatekontaktschicht 615' kann Metall oder Halbleitermaterialien umfassen. Beispielsweise kann bei einigen Ausführungsformen ein polykristallines Halbleitermaterial als Gatekontakt 615' verwendet werden. Der polykristalline Gatekontakt 615' kann stark dotiert sein, und die relativ geringe Ladungsdichte in dem stark dotierten Gatekontakt 615' kann zu einer sehr dünnen Sperrschicht führen (und kann demzufolge die elektrostatische Leistung nicht wesentlich verschlechtern). Die Abwesenheit von Metall in der Gatekontaktschicht 615' kann ebenfalls Herstellungsprozesse vereinfachen. Jedoch kann in anderen Ausführungsformen ein Metallmaterial als Gatekontakt 615' verwendet werden, für eine verbesserte Steuerung und/oder Leistung. Beispielsweise kann der polykristalline Gatekontakt 615' am Ende von oder nach Verarbeitungsvorgängen durch Metall ersetzt werden, wie hier in einigen Ausführungsformen beschrieben.
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Die 7–12 sind Querschnittsansichten entlang der Linie C-C' aus 1A, die Verfahren zur Herstellung von FET-Vorrichtungen gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte weiter verdeutlichen. In Ausführungsformen, in denen die Gatekontaktschicht 615' aus 6 polykristalline(s) Halbleitermaterial(ien) umfasst, können die Operationen der 7–12 nach der Bildung der Gatekontaktschicht 615' in 6 durchgeführt werden.
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Wie im Querschnitt aus 7 dargestellt, bleiben Seitenwände der Kanalschichten 105' durch die verbleibenden Isolierschichtabschnitte 420r' in den Ausnehmungsbereichen 105r' davon elektrisch isoliert. Um einen Kontakt zwischen den Kanalschichten 105' und den Source/Drain-Bereichen zu ermöglichen, wird als solches ein Ätzprozess durchgeführt, um Abschnitte des Nanosheet-Stapels 102' zu entfernen, an denen die Source/Drain-Bereiche in nachfolgenden Operationen ausgebildet werden. Insbesondere wird, wie in 8 gezeigt, der Nanosheet-Stapel 102' strukturiert (beispielsweise unter Verwendung einer Maske) und geätzt, um Abschnitte davon 103' an gegenüberliegenden Seiten der Kanalschichten 105' zu entfernen.
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Nimmt man nun Bezug auf 9, wird ein selektives Ätzen der Gateschichten 115' durchgeführt. Das Ätzmittel wird ausgewählt, um Abschnitte der Gateschichten 115' selektiv zu entfernen, ohne im Wesentlichen die Gatedielektrikumschichten 110' und/oder die Kanalschichten 105' zu entfernen oder anders zu beschädigen. Beispielsweise können für die AlSb-Gateschichten 115', die in 9 gezeigt werden, Fluorwasserstoff, Wasserstoffperoxid und Milchsäure und/oder AZ400K als Ätzmittel verwendet werden. Jedoch können andere chemische Zusammensetzungen zum Ätzen verwendet werden, um die Gateschichten 115' selektiv zu ätzen, ohne im Wesentlichen die Gatedielektrikumschichten 110' und/oder die Kanalschichten 105' zu ätzen, abhängig von deren besonderen Materialien. Als solches werden Seitenwände der Gateschichten 115' relativ zu den Seitenwänden des Nanosheet-Stapels 102' selektiv ausgenommen, um Ausnehmungsbereiche 115r' zu definieren.
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Wie in 10 gezeigt, wird eine Isolierschicht 1020' auf den Seitenwänden und der oberen Oberfläche des Nanosheet-Stapels 102' abgelagert oder anderweitig darauf gebildet. Die Isolierschicht 1020' kann eine Oxid- oder andere amorphe Schicht sein, und kann auf den Ausnehmungsbereichen 115r' an den Seitenwänden der Gateschichten 115' gebildet werden und/oder im Wesentlichen diese auffüllen.
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Nimmt man nun Bezug auf 11, wird ein Ätzprozess durchgeführt, um die Isolierschicht 1020' von der oberen Oberfläche und den Seitenwänden des Nanosheet-Stapels 102' zu entfernen. Wo eine Oxidschicht als Isolierschicht 1020' verwendet wird, kann beispielsweise ein Plasmaätzverfahren verwendet werden, um die Oxidschicht zu entfernen. Jedoch können Abschnitte 1020r' der Isolierschicht 1020' in den Ausnehmungsbereichen 115r' an den Seitenwänden der Gateschichten 115' verbleiben. Diese verbleibenden Abschnitte 1020r' der Isolierschicht können die Gateschichten 115' von den Source/Drain-Bereichen, die in anschließenden Prozessen gebildet werden, elektrisch isolieren.
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Insbesondere werden, wie in 12 gezeigt, InAs-Source/Drain-Bereiche 105s'/105d' an gegenüberliegenden Seiten der InAs-Kanalschichten 105' im Nanosheet-Stapel 102' ausgebildet, um den FET 100' zu vervollständigen. Die Source/Drain-Bereiche 105s'/105d' können durch einen epitaxialen Nachwachstumsprozess ausgebildet werden. Insbesondere lässt man im Beispiel von 12 in-situ dotierte n+ InAs-Bereiche auf gegenüberliegenden Seiten der Kanalschichten 105' (das heißt an den Bereichen 103' des Nanosheet-Stapels, die in 8 strukturiert und geätzt wurden) epitaxial wachsen. Als solches können die Source/Drain-Bereiche 105s'/105d' die Kanalschichten 105' an Seitenwänden davon kontaktieren. Jedoch können die verbleibenden Isolierschichtabschnitte 1020r' in den Ausnehmungsbereichen 115r' an den Seitenwänden der Gateschichten 115' die Source/Drain-Bereiche 105s'/105d' von den Gateschichten 115' elektrisch isolieren. Insbesondere zeigt 12, dass die InAs-Source- und Drain-Bereiche 105s' und 105d' die InAs-Kanäle 105' kontaktieren können, jedoch von den AlSb-Gates 115' durch die verbleibenden Isolierschichtabschnitte 1020r' getrennt und elektrisch isoliert sein können.
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Während hier Ausführungsformen der vorliegenden erfinderischen Konzepte unter Bezugnahme auf spezifische Materialien für die Kanalschichten, die Gatedielektrikumschichten und die Gateschichten beschrieben wurden, versteht sich, dass andere Materialien ebenfalls verwendet werden können. Insbesondere kann der hier beschriebene InAs-Kanalschicht 105'/ZnTe-Dielektrikumschicht 110'/AlSb-Gateschicht 115'-Nanosheet-Stapel 102' ausgewählt werden, um eine reduzierte oder minimale Gitterfehlanpassung zwischen den Schichten 105', 110' und 115' bereitzustellen. Jedoch kann bei einigen Ausführungsformen ein geringes Ausmaß an Fehlanpassung (z. B. in einer Größenordnung von 1%) verwendet werden, was zu einer Verspannung in den Schichten 105', 110' und/oder 115' führt, vorausgesetzt, dass die Schichten dünn genug sind (oder die Verspannung gering genug ist), um eine Entspannung (und die mitfolgende Einführung von Defekten) zu reduzieren oder verhindern. Beispielsweise kann Galliumantimonid (GaSb) für die Gateschicht 115 verwendet werden, mit Indiumantimonid (InSb) für die Kanalschicht 105, was zu einer noch größeren oder erhöhten Mobilität führen kann. Auch kann InAs verwendet werden, um Ohmsche Kontakte an den Source- und Drainbereichen 105s und 105d zu schaffen, was zu geringerem oder reduziertem parasitärem Widerstand führen kann.
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Ausführungsformen der vorliegenden erfinderischen Konzepte können mehrere Vorteile mit sich bringen. Insbesondere können hier beschriebene Vorrichtungen einen Kanal hoher Mobilität bieten, da die Oberflächenrauhigkeitsstreuung durch die Abwesenheit von amorphen Schichten an der Grenzfläche zwischen der Kanalschicht 105 und dem Gatestapel 106 weitgehend reduziert und/oder beseitigt ist. Auch kann die Kurzkanal-Leistung mit einer Skalierung auf unter 10 nm kompatibel sein, aufgrund einer Abwesenheit von Pufferschichten, die die effektive Gateoxiddicke erhöhen.
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Ferner kann das obere Gate 615, das den Stapel 102 aus Nanosheets 101 umgibt (oder ”umwickelt”) ein Metall oder polykristalliner Halbleiter sein. Ein polykristallines oberes Gate 615 kann bei einigen Ausführungsformen aufgrund der erwarteten geringen Ladungsschichtdichten mit geringer elektrostatischer Strafe (electrostatic penalty) verwendet werden, und die Abwesenheit von Metall im oberen Gate 615 kann die Herstellungsprozesse vereinfachen. Jedoch kann in anderen Ausführungsformen Metall als oberes Gate 615 verwendet werden, um für eine verbesserte Steuerung und/oder Leistung zu sorgen.
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Einige Ausführungsformen der erfinderischen Konzepte können somit einen Hochleistungs-Mehrfachkanal-III-V-FinFET bereitstellen, in dem jeder Kanal einzeln mit einem Gate versehen ist. Es dürfen keine kristallinen Pufferschichten verwendet werden, was eine hohe Mobilität und gute (d. h. dünnere) EOT ermöglicht. FinFET-Vorrichtungen, wie sie hier beschrieben werden, können auch unter Verwendung einiger bestehender Verarbeitungsvorgänge hergestellt werden. Merkmale von spezifischen Ausführungsbeispielen der vorliegenden erfinderischen Konzepte sind im Folgenden angeführt:
- (1) Ein FET, der einen im Wesentlichen oder vollständig kristallinen Stapel mehrerer gitterangepasster Schichten umfasst, wobei die mehreren gitterangepassten Schichten einzeln mit einem Gate versehene Leitungskanäle bilden.
- (2) Ein FET wie in (1), wobei eine Untermenge der mehreren gitterangepassten Kanäle kristalline Leitungskanäle ausbildet, eine Untermenge der mehreren gitterangepassten Kanäle kristalline Gatedielektrika ausbildet, und eine Untermenge der mehreren gitterangepassten Kanäle kristalline erste Gateelektroden ausbildet, wobei jeder kristalline Leitungskanal im im Wesentlichen oder vollständig kristallinen Stapel teilweise oder völlig durch ein kristallines Gatedielektrikum und eine kristalline erste Gateelektrode umgeben ist.
- (3) Ein FET wie in (1), bei dem die gitterangepassten Schichten III-V- oder II-VI-Materialien umfassen.
- (4) Ein FET wie in (2), wobei die Leitungskanäle aus InAs gebildet sind, die Gatedielektrika aus ZnTe gebildet sind und die ersten Gateelektroden aus AlSb bestehen.
- (5) Ein FET wie in (4), der des Weiteren einen FinFET umfasst, wobei der FinFET mit einer zweiten Gateelektrode ausgebildet ist, die den im Wesentlichen oder vollständig kristallinen Stapel aus mehreren gitterangepassten Schichten umwickelt, wobei die zweite Gateelektrode selektiv die ersten Gateelektroden kontaktiert, wobei die zweite Gateelektrode und die ersten Gateelektroden Strukturen mit umschließendem Gate (Gate-all-around) bilden, wobei die Strukturen mit umschließendem Gate die einzeln mit einem Gate versehenen Leitungskanäle umgeben.
- (6) Ein FET wie in (5), wobei die zweite Gateelektrode ein Metall oder einen polykristallinen Halbleiter umfasst.
- (7) Ein FET wie in (6), wobei der FinFET mit einer Source/Drain-Elektrode ausgebildet ist, wobei die Source/Drain-Elektrode nur selektiv die Leitungskanäle kontaktiert.
- (8) Ein FET wie in (7), wobei die Source/Drain-Elektrode InAs umfasst.
- (9) Ein FinFET wie in (8), der einen Leitungskanal mit hoher Mobilität umfasst, wobei die hohe Mobilität an der Reduktion oder wesentlichen Beseitigung von Oberflächenrauhigkeitsstreuung in Bereichen oberhalb und unterhalb jedes Leitungskanals liegt.
- (10) Ein Verfahren der Bildung eines FinFET wie in (8), wobei das Verfahren das Ausbilden eines im Wesentlichen oder vollständig kristallinen Stapels aus mehreren gitterangepassten Schichten, das Ausbilden einer zweiten Gateelektrode, die den kristallinen Stapel aus mehreren gitterangepassten Schichten umwickelt, wobei die zweite Gateelektrode selektiv die ersten Gateelektroden kontaktiert, und das Ausbilden einer Source/Drain-Elektrode umfasst, die selektiv die Leitungskanäle kontaktiert.
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Dementsprechend können Feldeffekttransistoren nach einigen Ausführungsformen der erfinderischen Konzepte gleichzeitig die vormals konkurrierenden Ziele der hohen Kanalmobilität (z. B. aufgrund der wesentlichen Abwesenheit von amorphen oder nichtkristallinen Schichten auf dem Kanalbereich) und der verbesserten Kurzkanal-Leistung (z. B. aufgrund der Abwesenheit von kristallinen Pufferschichten zwischen dem Kanalbereich und dem Gatestapel, was die effektive Gateoxiddicke erhöhen kann) erreichen. Somit können Ausführungsformen der erfinderischen Konzepte den Mobilitäts/EOT-Kompromiss reduzieren und/oder beseitigen.
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Obwohl die erfinderischen Konzepte unter Bezugnahme auf Ausführungsbeispiele gezeigt und beschrieben wurden, versteht sich, dass verschiedene Änderungen in Bezug auf Form und Details daran gemacht werden können, ohne vom Geist und dem Umfang der folgenden Ansprüche abzuweichen.