DE112016005805T5 - Variable gate-längen für vertikale transistoren - Google Patents

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Abstract

Ein Verfahren zu Fertigen einer vertikalen FET-Struktur beinhaltet vor einem Abscheiden eines Gates auf einem ersten vertikalen FET auf einem Halbleitersubstrat ein Abscheiden einer ersten Schicht auf dem ersten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren vor einem Abscheiden eines Gates auf einem zweiten vertikalen FET auf dem Halbleitersubstrat ein Abscheiden einer zweiten Schicht auf dem zweiten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren ein Ätzen der ersten Schicht auf dem ersten vertikalen FET bis zu einer geringeren Höhe als die zweite Schicht auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Abscheiden eines Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Ätzen des Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET bis zu einer koplanaren Höhe.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet von Halbleitereinheiten und im Besondern auf die Ausbildung von modifizierten Gate-Längen.
  • Die Fertigung von Halbleitereinheiten geht mit einem Ausbilden von elektronischen Bauelementen in und auf Halbleitersubstraten wie zum Beispiel Silicium-Wafern einher. Diese elektronischen Bauelemente können eine oder mehrere leitfähige Schichten, eine oder mehrere Isolationsschichten und dotierte Bereiche beinhalten, die durch Implantieren verschiedener Dotierstoffe in Abschnitte eines Halbleitersubstrats so ausgebildet werden, dass spezifische elektrische Eigenschaften erzielt werden. Zu Halbleitereinheiten zählen Transistoren, Widerstände, Kondensatoren und dergleichen mit dazwischen und darüber liegenden Metallisierungsmustern auf verschiedenen Ebenen, die durch dielektrische Materialien getrennt sind, die die Halbleitereinheiten so miteinander verbinden, dass integrierte Schaltungen ausgebildet werden.
  • Als Halbleitereinheit sind Feldeffekttransistoren (FETs) wie zum Beispiel Metalloxidhalbleiter-FETs (MOSFETs) gebräuchlich. Im Allgemeinen weist ein FET drei Anschlüsse auf, d.h. eine Gate-Struktur (oder einen Gate-Stapel), einen Source-Bereich und einen Drain-Bereich. In einigen Fällen kann das Substrat des Halbleiters als vierter Anschluss betrachtet werden. Bei dem Gate-Stapel handelt es sich um eine Struktur, die zum Steuern eines Ausgangsstroms, d.h. eines Flusses von Ladungsträgern in dem Kanalabschnitt eines FET durch elektrische oder magnetische Felder verwendet wird. Bei dem Kanalbereich des Substrats handelt es sich um den Bereich zwischen dem Source-Bereich und dem Drain-Bereich einer Halbleitereinheit, der leitfähig wird, wenn die Halbleitereinheit eingeschaltet wird. Der Source-Bereich ist ein dotierter Bereich in der Halbleitereinheit, von dem Majoritätsladungsträger in den Kanalabschnitt fließen. Der Drain-Bereich ist ein dotierter Bereich in der Halbleitereinheit, der sich am Ende des Kanalabschnitts befindet, in den Ladungsträger von dem Source-Bereich über den Kanalabschnitt und durch den Drain-Bereich aus der Halbleitereinheit fließen. Ein leitfähiger Stift oder Kontakt ist mit jedem Anschluss elektrisch verbunden. Ein Kontakt wird mit dem Source-Bereich hergestellt, ein Kontakt wird mit dem Drain-Bereich hergestellt, und ein Kontakt wird mit dem Gate-Stapel hergestellt.
  • Eine Multigate-Einheit oder ein Multigate-Feldeffekttransistor (MuGFET) bezieht sich auf einen MOSFET (Metalloxidhalbleiter-Feldeffekttransistor), der mehr als ein Gate in einer einzelnen Einheit enthält. Die mehreren Gates können durch eine einzelne Gate-Elektrode, wobei die mehreren Gate-Flächen elektrisch als einzelnes Gate fungieren, oder durch unabhängige Gate-Elektroden gesteuert werden. Eine Multigate-Einheit, die unabhängige Gate-Elektroden einsetzt, wird bisweilen als Multiple Independent Gate Field Effect Transistor (MIGFET) bezeichnet.
  • KURZDARSTELLUNG
  • Ein Aspekt der vorliegenden Erfindung offenbart ein Verfahren zum Fertigen einer Feldeffekttransistor(FET)-Struktur. Das Verfahren beinhaltet vor einem Abscheiden eines Gates auf einem ersten vertikalen FET auf einem Halbleitersubstrat ein Abscheiden einer ersten Schicht auf dem ersten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren vor einem Abscheiden eines Gates auf einem zweiten vertikalen FET auf dem Halbleitersubstrat ein Abscheiden einer zweiten Schicht auf dem zweiten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren ein Ätzen der ersten Schicht auf dem ersten vertikalen FET bis zu einer geringeren Höhe als die zweite Schicht auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Abscheiden eines Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Ätzen des Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET bis zu einer koplanaren Höhe.
  • Ein weiterer Aspekt der vorliegenden Erfindung offenbart ein Verfahren zum Fertigen einer Feldeffekttransistor(FET)-Struktur. Das Verfahren beinhaltet ein Abscheiden einer ersten Schicht von Gate-Materialien auf einem ersten vertikalen FET auf einem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren ein Abscheiden einer zweiten Schicht von Gate-Materialien auf einem zweiten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren, dass die Unterseite der ersten Schicht und die Unterseite der zweiten Schicht koplanar sind. Das Verfahren beinhaltet des Weiteren ein Ätzen der ersten Schicht von Gate-Materialien auf dem ersten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Ätzen der zweiten Schicht von Gate-Materialien auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren, dass die Oberseite der ersten Schicht von Gate-Materialien und die Oberseite der zweiten Schicht von Gate-Materialien nicht koplanar sind.
  • Ein weiterer Aspekt der vorliegenden Erfindung offenbart eine Feldeffekttransistor(FET)-Struktur. Die FET-Struktur weist einen ersten vertikalen Feldeffekttransistor (FET), der auf einem Halbleitersubstrat ausgebildet ist, und einen zweiten vertikalen FET auf, der auf dem Halbleitersubstrat ausgebildet ist. Die Struktur weist des Weiteren den ersten vertikalen FET mit einer Gate-Höhe auf, die mit einer Gate-Höhe des zweiten vertikalen FET koplanar ist. Die Struktur weist des Weiteren den ersten vertikalen FET auf, der eine erste Schicht unterhalb eines Gates auf dem ersten vertikalen FET aufweist. Die Struktur weist des Weiteren den zweiten vertikalen FET auf, der eine zweite Schicht unterhalb eines Gates auf dem zweiten vertikalen FET aufweist. Die Struktur weist des Weiteren auf, dass die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET aus einem ersten Halbleitermaterial bestehen. Die Struktur weist des Weiteren auf, dass die Schicht unterhalb des Gates auf dem zweiten vertikalen FET nicht koplanar mit der Schicht unterhalb des Gates auf dem ersten vertikalen FET ist. Die Struktur weist des Weiteren auf, dass die Unterseite des Gates auf dem ersten vertikalen FET nicht koplanar mit der Unterseite des Gates auf dem zweiten vertikalen FET ist.
  • Ein weiterer Aspekt der vorliegenden Erfindung offenbart eine Feldeffekttransistor(FET)-Struktur. Die FET-Struktur weist einen ersten vertikalen Feldeffekttransistor (FET), der auf einem Halbleitersubstrat ausgebildet ist, und einen zweiten vertikalen FET auf, der auf dem Halbleitersubstrat ausgebildet ist. Die Struktur weist des Weiteren den ersten vertikalen FET mit einer Gate-Höhe auf, die mit einer Gate-Höhe des zweiten vertikalen FET nicht koplanar ist. Das Verfahren weist des Weiteren den ersten vertikalen FET auf, der eine erste Schicht oberhalb eines Gates auf dem ersten vertikalen FET aufweist. Das Verfahren weist des Weiteren den zweiten vertikalen FET auf, der eine zweite Schicht oberhalb eines Gates auf dem zweiten vertikalen FET aufweist. Das Verfahren weist des Weiteren auf, dass die Unterseite des Gates auf dem ersten vertikalen FET koplanar mit der Unterseite des Gates auf dem zweiten vertikalen FET ist.
  • Figurenliste
  • Die folgende ausführliche Beschreibung, die als Beispiel dienen und die Offenbarung nicht ausschließlich darauf beschränken soll, ist am besten in Verbindung mit den beigefügten Zeichnungen verständlich, in denen:
    • 1 eine Querschnittansicht eines vertikalen Transistors gemäß Ausführungsformen der Erfindung darstellt;
    • 2A eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, 2B eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung darstellt, bei dem die/der unten liegende S/D über einen längeren Zeitraum geätzt worden ist;
    • 3A eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, 3B eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung darstellt, bei dem das unten liegende Abstandselement über einen längeren Zeitraum geätzt worden ist;
    • 4A eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, 4B eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung darstellt, bei dem die HiK-Basis und/oder das WF-Metall über einen längeren Zeitraum geätzt worden ist;
    • 5A eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, 5B eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung darstellt, bei dem die Gate-Oberseite und/oder das WF-Metall über einen längeren Zeitraum geätzt worden ist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Hierin werden ausführliche Ausführungsformen der beanspruchten Strukturen und Verfahren offenbart; es versteht sich jedoch, dass die offenbarten Ausführungsformen lediglich zur Veranschaulichung der beanspruchten Strukturen und Verfahren dienen, die in verschiedenen Formen verkörpert sein können. Darüber hinaus soll jedes der in Verbindung mit den verschiedenen Ausführungsformen genannten Beispiele zur Veranschaulichung dienen und nicht beschränkend sein. Des Weiteren sind die Figuren nicht unbedingt maßstabsgetreu, einige Merkmale können vergrößert sein, um Einzelheiten von bestimmten Komponenten darzustellen. Daher sind spezifische strukturelle und funktionelle Einzelheiten, die hierin offenbart werden, nicht als beschränkend, sondern lediglich als repräsentative Grundlage auszulegen, um einem Fachmann zu vermitteln, die Verfahren und Strukturen der vorliegenden Offenbarung auf unterschiedliche Weise einzusetzen.
  • Wenn in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ usw. Bezug genommen wird, weist dies darauf hin, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft beinhalten kann, jedoch muss nicht jede Ausführungsform das bestimmte Merkmal, die bestimmte Struktur oder Eigenschaft unbedingt beinhalten. Darüber hinaus beziehen sich solche Ausdrücke nicht unbedingt auf dieselbe Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Verbindung mit einer Ausführungsform beschrieben wird, wird ferner vorausgesetzt, dass ein Fachmann über die Kenntnisse verfügt, um ein solches Merkmal, eine solche Struktur oder Eigenschaft in Verbindung mit sonstigen Ausführungsformen nachzuvollziehen, unabhängig davon, ob sie ausdrücklich beschrieben werden.
  • Für Beschreibungszwecke sollen sich im Folgenden die Begriffe „obere(r,s)“, „untere(r,s)“, „rechte(r,s)“, „linke(r,s)“, vertikale(r,s)", „horizontale(r,s)“, „oben liegende(r,s)“, „unten liegende(r,s)“ und Ableitungen davon so auf die offenbarten Strukturen und Verfahren beziehen, wie sie in den Figuren der Zeichnungen ausgerichtet sind. Die Begriffe „darüber liegend“, „über“, „auf“, "positioniert auf oder „positioniert über“ bedeuten, dass sich ein erstes Element wie zum Beispiel eine erste Struktur auf einem zweiten Element wie zum Beispiel einer zweiten Struktur befindet, wobei sich dazwischen liegende Elemente wie zum Beispiel eine Grenzflächenstruktur zwischen dem ersten Element und dem zweiten Element befinden können. Der Begriff „direkter Kontakt“ bedeutet, dass ein erstes Element und ein zweites Element ohne jegliche dazwischen liegende leitende, isolierende oder Halbleiterschichten an der Grenzfläche der beiden Elemente verbunden sind.
  • Ausführungsformen der vorliegenden Erfindung erkennen an, dass mehrere Gate-Längen ein beliebtes Merkmal sind, um bei Einheiten unterschiedliche Stellen für Ion (on-state current, Durchlassstrom) vs. Ioff (off-state current, Sperrstrom) zu ermöglichen. Aufgrund eines schlechten Ioff bei kürzeren Gates und da längere Gates zu einem erhöhten Kontaktwiderstand führen, erkennen Ausführungsformen der vorliegenden Erfindung an, dass es außerordentlich schwierig ist, mehrere Gate-Längen am 7-nm-Knoten und darüber hinaus mit lateralen Transistoren zu unterstützen. Ausführungsformen der vorliegenden Erfindung erkennen an, dass ein Übergehen zu einem vertikalen Transistor Spielraum zum Unterstützen mehrerer Gate-Längen bietet.
  • Implementierungen von Ausführungsformen der Erfindung können eine Vielfalt von Formen annehmen, und beispielhafte Implementierungsdetails werden im Folgenden unter Bezugnahme auf die Figuren erörtert.
  • 1 stellt eine Querschnittansicht einer Ausführungsform eines vertikalen Transistors 100 gemäß der vorliegenden Erfindung dar. Der vertikale Transistor 100 kann mehr oder weniger Schichten als dargestellt beinhalten und wird so abgebildet, dass er einen typischen vertikalen Transistor nach dem Stand der Technik darstellt. Bei einigen Ausführungsformen kann der vertikale Transistor 100 eine Einzel-Gate-Konstruktion, eine Multigate-Konstruktion oder eine Rundum-Gate-Konstruktion beinhalten. Eine Schicht 102 stellt die Basis der Struktur dar. Bei einigen Ausführungsformen kann es sich bei der Schicht 102 um einen Silicium-Wafer oder um eine beliebige sonstige Basisstruktur nach dem Stand der Technik handeln. Eine Schicht 104 stellt die/den unten liegende(n) Source oder Drain des vertikalen Transistors 100 dar. Bei einigen Ausführungsformen kann ein Konstrukteur des vertikalen Transistors 100 abhängig von der Richtung eines Flusses über den Kanal (z.B. einen Kanal 114) eine Source oder einen Drain an der Unterseite des vertikalen Transistors 100 benötigen. Bei einer Ausführungsform kann es sich bei der Schicht 104 um eine(n) stark dotierte(n) Source oder Drain handeln. Eine Schicht 120 kann aus einem ersten Halbleiterschichtmaterial mit derselben Dotierungspolarität wie der Polarität der Einheit bestehen. In einigen Beispielen kann die Source-/Drain-Schicht (z.B. die Schicht 120) eine Reihe von Basishalbleitermaterialien sowie Dotierstoffen aufweisen. Beispielsweise kann die Schicht 120 Silicium, Tellur, Selen oder sonstige n-Dotierstoffe aufweisen. In einem weiteren Beispiel kann die Schicht 120 p-Dotierstoffe aufweisen. In einem noch weiteren Beispiel kann die Schicht 120 mithilfe herkömmlicher Verfahren wie zum Beispiel Ionenimplantation oder eines beliebigen sonstigen Verfahrens dotiert werden, das einem Fachmann bekannt ist.
  • Bei einer Schicht 106 kann es sich um ein unten liegendes Abstandselement handeln, das zum Isolieren des Gates gegenüber der/des unten liegenden Source oder Drain verwendet wird, um ein Kurzschließen zu verhindern. In einem Beispiel kann es sich bei einem Abstandselement um ein dielektrisches Material wie zum Beispiel SiN (Siliciumnitrid), ein dielektrisches Material aus einer Nitridverbindung oder um ein Oxid wie zum Beispiel SiO2 handeln. Bei einigen Ausführungsformen kann die Schicht 106 kleiner geätzt oder nicht abgeschieden werden, was eine Zunahme der Gate-Länge (z.B. eines Gates 112) ermöglichen kann. Bei einigen Ausführungsformen kann es sich bei einer Schicht 108 um ein HiK(High-K)-Dielektrikum handeln (z.B. kann ein High-K-Dielektrikum mithilfe einer chemischen Gasphasenabscheidung (chemical vapor deposition, CVD), einer Atomlagenabscheidung (atomic layer deposition, ALD), einer physikalischen Gasphasenabscheidung (physical vapor deposition, PVD), oder sonstiger ähnlicher Abscheidungsverfahren abgeschieden werden). Zu einigen Beispielen für HiK-Materialien können HfO2, ZrO2, AL2O3, TiO2, LaAlO3, HfSiO2, Y2O3, usw. zählen. Bei einigen Ausführungsformen kann die Schicht 108 geätzt werden, um den unteren Abschnitt der Schicht 108 zu verringern oder zu entfernen. Bei einigen Ausführungsformen kann der vertikale Transistor 100 ein zusätzliches Gate-Dielektrikum zwischen der Schicht 108 und dem Kanal 114 beinhalten, zum Beispiel eine Schicht 110. In einem Beispiel kann eine Schicht 110 ein dielektrisches Material wie etwa SiN (Siliciumnitrid), ein dielektrisches Material aus einer Nitridverbindung oder ein Oxid wie zum Beispiel SiO2 beinhalten.
  • Bei einigen Ausführungsformen kann ein Gate 112 ein Austrittsarbeitsmetall und ein niederohmiges Metall beinhalten. In einem Beispiel kann das Austrittsarbeitsmetall die innere Fläche des Gates 112 aufweisen, an der das Gate 112 mit der HiK-Schicht 108 in Kontakt kommt. Bei einigen Ausführungsformen kann das Gate 112 geätzt werden, um eine erwünschte Gate-Höhe zu erreichen. Zu einigen Beispielen für Materialien, die in dem Gate 112 eingesetzt werden, können TiN, W, Ta, TaN, Au, usw. zählen. Zu einem Beispiel für ein in dem Gate 112 eingesetztes Austrittsarbeitsmetall können TiN, TiC, TiAIC usw. zählen.
  • Bei einigen Ausführungsformen handelt es sich bei einem Kanal 114 um einen stark leitfähigen Bereich zwischen der Source und dem Drain (z.B. der Schicht 104 und der Schicht 120) des vertikalen Transistors 100. Bei einigen Ausführungsformen kann es sich bei dem Kanal 114 um einen Kanal mit geringer Bandlücke handeln, für den Materialien wie zum Beispiel SiGe, GaAs, InAs oder eine Legierung aus InGaAs oder ein weiterer Halbleiter der Gruppe IV eingesetzt werden, die nach dem Stand der Technik gebräuchlich sind. Bei verschiedenen Ausführungsformen handelt es sich bei einer Schicht 116 um ein oben liegendes Abstandselement, das der Schicht 106 ähnelt. In einem Beispiel kann die Schicht 116 ein dielektrisches Material wie etwa SiN (Siliciumnitrid), ein dielektrisches Material aus einer Nitridverbindung oder ein Oxid wie zum Beispiel SiO2 beinhalten. Bei einigen Ausführungsformen handelt es sich bei einer Schicht 120 um eine(n) oben liegende(n) Source oder Drain wie zum Beispiel eine(n) stark dotierte(n) Source oder Drain. Die Schicht 120 kann aus einem ersten Halbleiterschichtmaterial mit derselben Dotierungspolarität wie der Polarität der Einheit bestehen. Beispielsweise kann die Schicht 120 Silicium, Tellur, Selen oder sonstige n-Dotierstoffe aufweisen. In einem weiteren Beispiel kann die Schicht 120 p-Dotierstoffe aufweisen. In einem noch weiteren Beispiel kann die Schicht 120 mithilfe herkömmlicher Verfahren wie zum Beispiel Ionenimplantation oder eines beliebigen sonstigen Verfahrens dotiert werden, das einem Fachmann bekannt ist. In einem Beispiel ist die Schicht 104 eine Source; und daher ist die Schicht 120 ein Drain. In einem weiteren Beispiel ist die Schicht 104 ein Drain; und daher ist die Schicht 120 eine Source. In verschiedenen Ausführungsformen handelt es sich bei einer Schicht 122 um ein dielektrisches Material wie zum Beispiel SiN oder SiO2, das ermöglicht, dass die Source in dem vertikalen Transistor 100 oberhalb des Gates (z.B. des Gates 112) und des Kanals (z.B. des Kanals 114) enthalten ist.
  • Die 2A und 2B stellen Einheiten 200 und 250 dar, die sich auf demselben Wafer befinden. 2A stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar. 2B stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung dar, bei dem die/der unten liegende S/D über einen längeren Zeitraum geätzt worden ist. Bei einigen Ausführungsformen kann ein Ätzen unter Verwendung eines reaktiven lonenätzens (reactive ion etching, RIE) oder sonstigen Verfahren durchgeführt werden, die einem Fachmann bekannt sind.
  • 2A stellt einen Querschnitt eines vertikalen Transistors dar. Bei einigen Ausführungsformen kann es sich bei 2A um eine typische Darstellung des vertikalen Transistors 100 handeln. Figur 2A beinhaltet eine Basis 202, bei der es sich um das Halbleitersubstrat (z.B. Silicium) handelt, auf dem der vertikale Transistor aufgebaut ist. Figur 2A beinhaltet darüber hinaus eine(n) unten liegende(n) Source oder Drain, die/der sich in dem vertikalen Transistor 204 befindet, und eine(n) oben liegende(n) Source oder Drain, die/der sich in der obersten Schicht 206 befindet. Figur 2A beinhaltet ein unten liegendes Abstandselement 208, das der Schicht 106 aus 1 entspricht. Figur 2A beinhaltet des Weiteren ein HiK-Gate-Dielektrikum 210, das der Schicht 108 in 1 entspricht, ein Gate-WF(Austrittsarbeits)-Metall 212 und ein Gate-Metall 214, die dem Gate 112 in 1 entsprechen, und ein oben liegendes Abstandselement 216, das der Schicht 116 in 1 entspricht.
  • 2B stellt eine Querschnittansicht dar, die den Unterschied zwischen einem vertikalen Standardtransistor (z.B. 200 von 2A) und einem modifizierten vertikalen Transistor (z.B. 250 von 2B) zum Anpassen der Gate-Länge darstellt. In 2B kann die/der unten liegende Source oder Drain, die/der an dem unteren Abschnitt eines vertikalen Transistors 254 dargestellt wird und darüber hinaus der Schicht 104 in 1 entspricht, auf unterschiedliche Längen geätzt werden. In einem Beispiel wird die Einheit 200 von 2A maskiert, und die Einheit 250 von 2B wird selektiv geätzt. Durch Maskieren der Einheit 200 von 2A vor dem selektiven Ätzen bleibt die Einheit 200 unverändert, wohingegen die Einheit 250 geätzt wird. Durch Ätzen der/des unten liegenden Source oder Drain (z.B. des unteren Abschnitts des vertikalen Transistors 254) kann die Gate-Länge ausgedehnt werden und gleichzeitig dieselbe Gesamthöhe für 2B wie in 2A erhalten werden (z.B. sind die Oberseiten der Gate-Metalle 214 und 264 koplanar). Bei einer Ausführungsform wird die/der unten liegende Source oder Drain 250 selektiv geätzt. Nachdem ein Abstandselement und ein HiK-Gate-Dielektrikum hinzugefügt worden sind, werden beiden Einheiten 200 und 250 Gate-Materialien hinzugefügt, die nachfolgend auf dieselbe Gate-Höhe geätzt werden, was zu einem längeren Gate bei der Einheit 250 führt.
  • In einem Beispiel ist die/der unten liegende Source oder Drain des vertikalen Transistors 254 im Verhältnis zu der/dem unten liegenden Source oder Drain des vertikalen Transistors 204 tiefer geätzt worden. Ein unten liegendes Abstandselement 258 wird über einen Prozess, der ein Material auf einen Wafer aufwächst, aufschichtet oder auf andere Weise überträgt, wie zum Beispiel eine PVD, CVD usw., in derselben Menge wie bei dem unten liegenden Abstandselement 208 in 2A hinzugefügt. Ein HiK-Gate-Dielektrikum 260 wird ähnlich wie das HiK-Gate-Dielektrikum 210 in 2A hinzugefügt; das HiK-Gate-Dielektrikum 260 und das HiK-Gate-Dielektrikum 210 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das HiK-Gate-Dielektrikum 210 und das HiK-Gate-Dielektrikum 260 den Einheiten 200 und 250 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Ein Gate-WF-Metall 262 und ein Gate-Metall 264 werden auf dieselbe Weise wie das Gate-WF-Metall 212 und das Gate-Metall 214 in 2A hinzugefügt; das Gate-WF-Metall 212 und das Gate-WF-Metall 262 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das Gate-WF-Metall 212 und das Gate-WF-Metall 262 den Einheiten 200 und 250 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Ein oben liegendes Abstandselement 266 wird hinzugefügt, um die Oberseite der Gates zu bedecken, wie bei dem oben liegenden Abstandselement 216 in 2A; das oben liegende Abstandselement 216 und das oben liegende Abstandselement 266 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das oben liegende Abstandselement 216 und das oben liegende Abstandselement 266 den Einheiten 200 und 250 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Die oberste Schicht 256 stellt die/den oben liegende(n) Source oder Drain in 2B dar, die/der dieselbe Größe wie die oberste Schicht 206 in 2A aufweist.
  • Die 3A und 3B stellen Einheiten 300 und 350 dar, die sich auf demselben Wafer befinden. 3 stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar. 3B stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung dar, bei dem das unten liegende Abstandselement über einen längeren Zeitraum geätzt worden ist. Bei einigen Ausführungsformen kann ein Ätzen unter Verwendung eines reaktiven lonenätzens (RIE) oder sonstigen Verfahren durchgeführt werden, die einem Fachmann bekannt sind.
  • 3A stellt einen Querschnitt eines vertikalen Transistors dar. Bei einigen Ausführungsformen kann es sich bei 3A um eine typische Darstellung des vertikalen Transistors 100 handeln. Figur 3A beinhaltet eine Basis 302, bei der es sich um das Halbleitersubstrat (z.B. Silicium) handelt, auf dem der vertikale Transistor aufgebaut ist. Figur 3A beinhaltet darüber hinaus eine(n) unten liegende(n) Source oder Drain, die/der sich in dem vertikalen Transistor 304 befindet, und eine(n) oben liegende(n) Source oder Drain, die/der sich in der obersten Schicht 306 befindet. Figur 3A beinhaltet ein unten liegendes Abstandselement 308, das der Schicht 106 aus 1 entspricht. Figur 3A beinhaltet des Weiteren ein HiK-Gate-Dielektrikum 310, das der Schicht 108 in 1 entspricht, ein Gate-WF(Austrittsarbeits)-Metall 312 und ein Gate-Metall 314, die dem Gate 112 in 1 entsprechen, und ein oben liegendes Abstandselement 316, das der Schicht 116 in 1 entspricht.
  • 3B stellt eine Querschnittansicht dar, die den Unterschied zwischen einem vertikalen Standardtransistor (z.B. der Einheit 300 von 3A) und einem modifizierten vertikalen Transistor (z.B. der Einheit 350 von 3B) zum Anpassen der Gate-Länge darstellt. In 3B wird die/der unten liegende Source oder Drain, die/der an dem unteren Abschnitt eines vertikalen Transistors 354 dargestellt wird und darüber hinaus der Schicht 104 in 1 entspricht, in derselben Größe wie in 3A erhalten. Bei einer Ausführungsform kann die Gate-Länge durch Ätzen des unten liegenden Abstandselements (z.B. eines unten liegenden Abstandselements, das nicht dargestellt wird, weil es so geätzt worden ist, dass das Abstandselement in Figur 3B oder die Schicht 106 in 1 vollständig entfernt worden ist) ausgedehnt werden und gleichzeitig dieselbe Gesamthöhe für 3B wie in 3A erhalten werden. Bei einer Ausführungsform wird das unten liegende Abstandselement der Einheit 350 von 3B stärker geätzt. In einem Beispiel wird das unten liegende Abstandselement (z.B. ein unten liegendes Abstandselement 358) der Einheit 300 von 3A maskiert, und die Einheit 350 von 3B wird selektiv geätzt. Durch Maskieren der Einheit 300 von 3A vor dem selektiven Ätzen bleibt die Einheit 300 unverändert, wohingegen die Einheit 350 geätzt wird. Durch Ätzen des unten liegenden Abstandselements (z.B. des unten liegenden Abstandselements 358) kann die Gate-Länge ausgedehnt werden und gleichzeitig dieselbe Gesamthöhe für 3B wie in 3A erhalten werden (z.B. sind die Oberseiten der Gate-Metalle 314 und 364 koplanar). Bei einer Ausführungsform wird das unten liegende Abstandselement von 3B der Einheit 350 selektiv geätzt. Anschließend werden beiden Einheiten 300 und 350 Gate-Materialien hinzugefügt, die nachfolgend auf dieselbe Gate-Höhe geätzt werden, was zu einem längeren Gate bei der Einheit 350 führt.
  • In einem Beispiel ist das unten liegende Abstandselement 358 im Verhältnis zu dem unten liegenden Abstandselement 308 tiefer geätzt. In einem weiteren Beispiel wird das unten liegende Abstandselement 358 möglicherweise nicht hinzugefügt oder wird das unten liegende Abstandselement 358 so geätzt (z.B. mit RIE geätzt), dass das unten liegende Abstandselement 358 vollständig entfernt wird. Ein HiK-Gate-Dielektrikum 360 wird ähnlich wie das HiK-Gate-Dielektrikum 310 in 3A hinzugefügt; das HiK-Gate-Dielektrikum 360 und das HiK-Gate-Dielektrikum 310 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das HiK-Gate-Dielektrikum 310 und das HiK-Gate-Dielektrikum 360 den Einheiten 300 und 350 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Ein Gate-WF-Metall 362 und ein Gate-Metall 364 werden auf dieselbe Weise wie das Gate-WF-Metall 312 und das Gate-Metall 314 in 3A hinzugefügt; das Gate-WF-Metall 312 und das Gate-WF-Metall 362 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das Gate-WF-Metall 312 und das Gate-WF-Metall 362 den Einheiten 300 und 350 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Ein oben liegendes Abstandselement 366 wird durch dasselbe Verfahren hinzugefügt, um die Oberseite der Gates zu bedecken, wie bei dem oben liegenden Abstandselement 316 in 3A; das oben liegende Abstandselement 316 und das oben liegende Abstandselement 366 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das oben liegende Abstandselement 316 und das oben liegende Abstandselement 366 den Einheiten 300 und 350 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Die oberste Schicht 356 stellt die/den oben liegende(n) Source oder Drain in 3B dar, die/der dieselbe Größe wie die oberste Schicht 306 in 3A aufweist.
  • Die 4A und 4B stellen Einheiten 400 und 450 dar, die sich auf demselben Wafer befinden. 4A stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar. 4B stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung dar, bei dem das HiK-Gate-Dielektrikum über einen längeren Zeitraum geätzt worden ist. Bei einigen Ausführungsformen kann ein Ätzen unter Verwendung eines reaktiven lonenätzens (RIE) oder sonstigen Verfahren durchgeführt werden, die einem Fachmann bekannt sind.
  • 4A stellt einen Querschnitt eines vertikalen Transistors dar. Bei einigen Ausführungsformen kann es sich bei 4A um eine typische Darstellung des vertikalen Transistors 100 handeln. Figur 4A beinhaltet eine Basis 402, bei der es sich um das Halbleitersubstrat (z.B. Silicium) handelt, auf dem der vertikale Transistor aufgebaut ist. Figur 4A beinhaltet darüber hinaus eine(n) unten liegende(n) Source oder Drain, die/der sich in dem vertikalen Transistor 404 befindet, und eine(n) oben liegende(n) Source oder Drain, die/der sich in der obersten Schicht 406 befindet. Figur 4A beinhaltet ein unten liegendes Abstandselement 408, das der Schicht 106 aus 1 entspricht. Figur 4A beinhaltet des Weiteren ein HiK-Gate-Dielektrikum 410, das der Schicht 108 in 1 entspricht, ein Gate-WF(Austrittsarbeits)-Metall 412 und ein Gate-Metall 414, die dem Gate 112 in 1 entsprechen, und ein oben liegendes Abstandselement 416, das der Schicht 116 in 1 entspricht.
  • 4B stellt eine Querschnittansicht dar, die den Unterschied zwischen einem vertikalen Standardtransistor (z.B. der Einheit 400 von 4A) und einem modifizierten vertikalen Transistor (z.B. der Einheit 450 von 4B) zum Anpassen der Gate-Länge darstellt. In 4B wird die/der unten liegende Source oder Drain, die/der an dem unteren Abschnitt eines vertikalen Transistors 454 dargestellt wird und darüber hinaus der Schicht 104 in 1 entspricht, in derselben Größe wie in 4A erhalten. Ein unten liegendes Abstandselement 458 wird in derselben Menge wie das unten liegende Abstandselement 408 in 4A hinzugefügt. Bei einer Ausführungsform kann die Gate-Länge durch Ätzen des HiK-Gate-Dielektrikums (z.B. eines HiK-Gate-Dielektrikums 460 in Figur 4B oder der Schicht 108 in 1) ausgedehnt werden und gleichzeitig dieselbe Gesamthöhe für 4B wie in 4A erhalten werden. Bei einer Ausführungsform wird das HiK-Gate-Dielektrikum von 4B stärker geätzt. In einem Beispiel wird das HiK-Gate-Dielektrikum (z.B. das HiK-Gate-Dielektrikum 410) der Einheit 400 von 4A maskiert, und die Einheit 450 von 4B wird selektiv geätzt. Durch Maskieren der Einheit 400 von 4A vor dem selektiven Ätzen bleibt die Einheit 400 unverändert, wohingegen die Einheit 450 geätzt wird. Durch Ätzen des HiK-Gate-Dielektrikums (z.B. des HiK-Gate-Dielektrikums 460) kann die Gate-Länge ausgedehnt werden und gleichzeitig dieselbe Gesamthöhe für 4B wie in 4A erhalten werden (z.B. sind die Oberseiten der Gate-Metalle 414 und 464 koplanar). Bei einer Ausführungsform wird das HiK-Gate-Dielektrikum von 4B der Einheit 450 selektiv geätzt. Anschließend werden beiden Einheiten 400 und 450 Gate-Materialien hinzugefügt, die nachfolgend auf dieselbe Gate-Höhe geätzt werden, was zu einem längeren Gate bei der Einheit 450 führt.
  • In einem Beispiel ist das HiK-Gate-Dielektrikum 460 im Verhältnis zu dem HiK-Gate-Dielektrikum 410 tiefer geätzt. In einem weiteren Beispiel wird das HiK-Gate-Dielektrikum 460 möglicherweise nicht hinzugefügt oder so geätzt, dass der untere Abschnitt des HiK-Gate-Dielektrikums 460 vollständig entfernt wird. Ein Gate-WF-Metall 462 und ein Gate-Metall 464 werden auf dieselbe Weise wie das Gate-WF-Metall 412 und das Gate-Metall 414 in 4A hinzugefügt; das Gate-WF-Metall 412 und das Gate-WF-Metall 462 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das Gate-WF-Metall 412 und das Gate-WF-Metall 462 den Einheiten 400 und 450 in einer „Überlauf“-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Ein oben liegendes Abstandselement 466 wird durch dasselbe Verfahren hinzugefügt, um die Oberseite der Gates zu bedecken, wie bei dem oben liegenden Abstandselement 416 in 4A; das oben liegende Abstandselement 416 und das oben liegende Abstandselement 466 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das oben liegende Abstandselement 416 und das oben liegende Abstandselement 466 den Einheiten 400 und 450 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Die oberste Schicht 456 stellt die/den oben liegende(n) Source oder Drain in 4B dar, die/der dieselbe Größe wie die oberste Schicht 406 in 4A aufweist.
  • Die 5A und 5B stellen Einheiten 500 und 550 dar, die sich auf demselben Wafer befinden. 5A stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß einer Ausführungsform der vorliegenden Erfindung dar. 5B stellt eine Querschnittansicht eines Viertels eines vertikalen Transistors gemäß Ausführungsformen der vorliegenden Erfindung dar, bei dem das Gate-Metall über einen längeren Zeitraum geätzt worden ist. Bei einigen Ausführungsformen kann ein Ätzen unter Verwendung eines reaktiven lonenätzens (RIE) oder sonstigen Verfahren durchgeführt werden, die einem Fachmann bekannt sind.
  • 5A stellt einen Querschnitt eines vertikalen Transistors dar. Bei einigen Ausführungsformen kann es sich bei 5A um eine typische Darstellung des vertikalen Transistors 100 handeln. Figur 5A beinhaltet eine Basis 502, bei der es sich um das Halbleitersubstrat (z.B. Silicium) handelt, auf dem der vertikale Transistor aufgebaut ist. Figur 5A beinhaltet darüber hinaus eine(n) unten liegende(n) Source oder Drain, die/der sich in dem vertikalen Transistor 504 befindet, und eine(n) oben liegende(n) Source oder Drain, die/der sich in der obersten Schicht 506 befindet. Figur 5A beinhaltet ein unten liegendes Abstandselement 508, das der Schicht 106 aus 1 entspricht. Figur 5A beinhaltet des Weiteren ein HiK-Gate-Dielektrikum 510, das der Schicht 108 in 1 entspricht, ein Gate-WF(Austrittsarbeits)-Metall 512 und ein Gate-Metall 514, die dem Gate 112 in 1 entsprechen, und ein oben liegendes Abstandselement 516, das der Schicht 116 in 1 entspricht.
  • 5B stellt eine Querschnittansicht dar, die den Unterschied zwischen einem vertikalen Standardtransistor (z.B. der Einheit 500 von 5A) und einem modifizierten vertikalen Transistor (z.B. der Einheit 550 von 5B) zum Anpassen der Gate-Länge darstellt. In 5B wird die/der unten liegende Source oder Drain, die/der an dem unteren Abschnitt eines vertikalen Transistors 554 dargestellt wird und darüber hinaus der Schicht 104 in 1 entspricht, in derselben Größe wie in 5A erhalten. Ein unten liegendes Abstandselement 558 wird in derselben Menge wie das unten liegende Abstandselement 508 in 5A hinzugefügt. Ein HiK-Gate-Dielektrikum 560 wird ähnlich wie das HiK-Gate-Dielektrikum 510 in 5A hinzugefügt. Bei einer Ausführungsform kann die Gate-Länge durch Ätzen des Gate-WF-Metalls (z.B. eines Gate-WF-Metalls 562 in 5 oder des Gates 112 in 1) und/oder des Gate-Metalls (z.B. eines Gate-Metalls 564 in 5 oder des Gates 112 in 1) verkürzt werden und gleichzeitig dieselbe Gesamthöhe für 5B wie in 5A erhalten werden. Bei einer Ausführungsform wird das Gate-WF-Metall 562 und/oder das Gate-Metall 564 von 5B stärker geätzt. In einem Beispiel wird das Gate-WF-Metall und/oder das Gate-Metall (z.B. das Gate-WF-Metall 512 und/oder das Gate-Metall 514) der Einheit 500 von 5A maskiert, und die Einheit 550 von 5B wird selektiv geätzt. Durch Maskieren der Einheit 500 von 5A vor dem selektiven Ätzen bleibt die Einheit 500 unverändert, wohingegen die Einheit 550 geätzt wird. Durch Ätzen des Gate-WF-Metalls und/oder des Gate-Metalls (z.B. des Gate-WF-Metalls 562 und/oder des Gate-Metalls 564) kann die Gate-Länge verkürzt werden und gleichzeitig dieselbe Gesamthöhe für 5B wie in 5A erhalten werden (z.B. sind die Oberseiten der Gate-Metalle 514 und 564 koplanar).
  • In einem Beispiel ist das Gate-Metall 564 im Verhältnis zu dem Gate-Metall 514 tiefer geätzt. In einem weiteren Beispiel ist das Gate-WF-Metall 562 im Verhältnis zu dem Gate-WF-Metall 512 tiefer geätzt. In einem noch weiteren Beispiel sind das Gate-Metall 564 und Gate-WF-Metall 562 beide tiefer geätzt. Ein oben liegendes Abstandselement 566 wird durch dasselbe Verfahren hinzugefügt, um die Oberseite der Gates zu bedecken, wie bei dem oben liegenden Abstandselement 516 in 4A; das oben liegende Abstandselement 516 und das oben liegende Abstandselement 566 werden jedoch bis zu einer koplanaren Ebene geätzt. In einem Beispiel werden das oben liegende Abstandselement 516 und das oben liegende Abstandselement 566 den Einheiten 500 und 550 in einer „Überlauf-Menge hinzugefügt und anschließend bis zu einer gewünschten koplanaren Ebene zurückgeätzt. Die oberste Schicht 556 stellt die/den oben liegende(n) Source oder Drain in 5B dar, die/der dieselbe Größe wie die oberste Schicht 506 in 5A aufweist.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung erfolgten zur Veranschaulichung, sind jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt gemeint. Viele Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang und Wesensgehalt der Erfindung abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsform, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (24)

  1. Halbleiterstruktur, die aufweist: einen ersten vertikalen Feldeffekttransistor (FET), der auf einem Halbleitersubstrat ausgebildet ist, und einen zweiten vertikalen FET, der auf dem Halbleitersubstrat ausgebildet ist, wobei der erste vertikale FET eine Gate-Höhe aufweist, die mit einer Gate-Höhe des zweiten vertikalen FET koplanar ist; der erste vertikale FET eine erste Schicht unterhalb eines Gates auf dem ersten vertikalen FET aufweist; der zweite vertikale FET eine zweite Schicht unterhalb eines Gates auf dem zweiten vertikalen FET aufweist; wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET aus einem ersten Halbleitermaterial bestehen; wobei die Schicht unterhalb des Gates auf dem zweiten vertikalen FET nicht koplanar mit der Schicht unterhalb des Gates auf dem ersten vertikalen FET ist; und wobei die Unterseite des Gates auf dem ersten vertikalen FET nicht koplanar mit der Unterseite des Gates auf dem zweiten vertikalen FET ist.
  2. Struktur nach Anspruch 1, wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET eine Source aufweisen, wobei die Oberseite der Source unterhalb des Gates des ersten vertikalen FET und die Oberseite der Source unterhalb des Gates des zweiten vertikalen FET nicht koplanar sind.
  3. Struktur nach Anspruch 1, wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET einen Drain aufweisen, wobei die Oberseite des Drain unterhalb des Gates des ersten vertikalen FET und die Oberseite des Drain unterhalb des Gates des zweiten vertikalen FET nicht koplanar sind.
  4. Struktur nach Anspruch 1, wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET ein Abstandselement aufweisen, wobei das Abstandselement des ersten vertikalen FET und das Abstandselement des zweiten vertikalen FET eine unterschiedliche Dicke aufweisen.
  5. Struktur nach Anspruch 1, wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET ein High-K-Dielektrikum aufweisen, wobei das High-K-Dielektrikum des ersten vertikalen FET und das High-K-Dielektrikum des zweiten vertikalen FET eine unterschiedliche Dicke aufweisen.
  6. Struktur nach Anspruch 1, wobei die erste Schicht unterhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht unterhalb des Gates auf dem zweiten vertikalen FET ein High-K-Dielektrikum aufweisen, wobei das High-K-Dielektrikum des ersten vertikalen FET einen vertikalen Abschnitt und einen horizontalen Abschnitt aufweist und das High-K-Dielektrikum des zweiten vertikalen FET einen vertikalen Abschnitt aufweist.
  7. Halbleiterstruktur, die aufweist: einen ersten vertikalen Feldeffekttransistor (FET), der auf einem Halbleitersubstrat ausgebildet ist, und einen zweiten vertikalen FET, der auf dem Halbleitersubstrat ausgebildet ist; wobei der erste vertikale FET eine Gate-Höhe aufweist, die mit einer Gate-Höhe des zweiten vertikalen FET nicht koplanar ist; der erste vertikale FET eine erste Schicht oberhalb eines Gates auf dem ersten vertikalen FET aufweist; und der zweite vertikale FET eine zweite Schicht oberhalb eines Gates auf dem zweiten vertikalen FET aufweist; und wobei die Unterseite des Gates auf dem ersten vertikalen FET koplanar mit der Unterseite des Gates auf dem zweiten vertikalen FET ist.
  8. Struktur nach Anspruch 7, wobei die erste Schicht oberhalb des Gates auf dem ersten vertikalen FET und die zweite Schicht oberhalb des Gates auf dem zweiten vertikalen FET ein Abstandselement aufweisen, wobei das Abstandselement des ersten vertikalen FET und das Abstandselement des zweiten vertikalen FET eine unterschiedliche Dicke aufweisen.
  9. Verfahren zum Fertigen einer vertikalen Feldeffekttransistor(FET)-Struktur, wobei das Verfahren aufweist: vor einem Abscheiden eines Gates auf einem ersten vertikalen FET auf einem Halbleitersubstrat Abscheiden einer ersten Schicht auf dem ersten vertikalen FET auf dem Halbleitersubstrat; vor einem Abscheiden eines Gates auf einem zweiten vertikalen FET auf dem Halbleitersubstrat Abscheiden einer zweiten Schicht auf dem zweiten vertikalen FET auf dem Halbleitersubstrat; Ätzen der ersten Schicht auf dem ersten vertikalen FET bis zu einer geringeren Höhe als die zweite Schicht auf dem zweiten vertikalen FET; Abscheiden eines Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET; und Ätzen des Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET bis zu einer koplanaren Höhe.
  10. Verfahren nach Anspruch 9, wobei die erste Schicht und die zweite Schicht eine Source aufweisen.
  11. Verfahren nach Anspruch 9, wobei die erste Schicht und die zweite Schicht einen Drain aufweisen.
  12. Verfahren nach Anspruch 9, wobei die erste Schicht und die zweite Schicht ein Abstandselement aufweisen.
  13. Verfahren nach Anspruch 12, wobei das Ätzen der ersten Schicht auf dem ersten vertikalen FET ein Ätzen der ersten Schicht aufweist, um die erste Schicht zu entfernen.
  14. Verfahren nach Anspruch 12, wobei das Ätzen der ersten Schicht auf dem ersten vertikalen FET ein Ätzen der ersten Schicht aufweist, um einen Abschnitt der Abstandselementschicht im Hinblick auf die zweite Schicht zu entfernen.
  15. Verfahren nach Anspruch 9, wobei die erste Schicht und die zweite Schicht ein High-K-Gate-Dielektrikum aufweisen.
  16. Verfahren nach Anspruch 15, wobei die erste Schicht und die zweite Schicht einen vertikalen Teil und einen horizontalen Teil aufweisen.
  17. Verfahren nach Anspruch 16, wobei das Ätzen der ersten Schicht auf dem ersten vertikalen FET ein Ätzen der ersten Schicht beinhaltet, um den horizontalen Teil der ersten Schicht zu entfernen.
  18. Verfahren nach Anspruch 16, wobei das Ätzen der Schicht auf dem ersten vertikalen FET ein Ätzen der Schicht aufweist, um einen Abschnitt des horizontalen Teils der ersten Schicht zu entfernen.
  19. Verfahren zum Fertigen einer vertikalen Feldeffekttransistor(FET)-Struktur, wobei das Verfahren aufweist: Abscheiden einer ersten Schicht von Gate-Materialien auf einem ersten vertikalen FET auf einem Halbleitersubstrat; Abscheiden einer zweiten Schicht von Gate-Materialien auf einem zweiten vertikalen FET auf dem Halbleitersubstrat; wobei die Unterseite der ersten Schicht und die Unterseite der zweiten Schicht koplanar sind; Ätzen der ersten Schicht von Gate-Materialien auf dem ersten vertikalen FET; Ätzen der zweiten Schicht von Gate-Materialien auf dem zweiten vertikalen FET; und wobei die Oberseite der ersten Schicht von Gate-Materialien und die Oberseite der zweiten Schicht von Gate-Materialien nicht koplanar sind.
  20. Verfahren nach Anspruch 19, das des Weiteren aufweist: Abscheiden eines ersten Abstandselements auf dem ersten vertikalen FET und eines zweiten Abstandselements auf dem zweiten vertikalen FET; und Ätzen des ersten Abstandselements und des zweiten Abstandselements bis zu einer koplanaren Höhe.
  21. Verfahren nach Anspruch 19, wobei das Abscheiden einer ersten Schicht und einer zweiten Schicht ein Abscheiden eines Gate-Austrittsarbeitsmetalls und eines Gate-Metalls aufweist.
  22. Verfahren nach Anspruch 21, wobei das Ätzen der ersten Schicht ein Ätzen zumindest eines Abschnitts des Gate-Metalls aufweist.
  23. Verfahren nach Anspruch 21, wobei das Ätzen der ersten Schicht und das Ätzen der zweiten Schicht ein Ätzen zumindest eines Abschnitts des Gate-Austrittsarbeitsmetalls aufweist.
  24. Verfahren nach Anspruch 21, wobei das Ätzen der ersten Schicht und das Ätzen der zweiten Schicht ein Ätzen zumindest eines Abschnitts des Gate-Metalls und des Gate-Austrittsarbeitsmetalls aufweist.
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