JP5128630B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 96
- 238000009792 diffusion process Methods 0.000 claims description 259
- 229910052751 metal Inorganic materials 0.000 claims description 79
- 239000002184 metal Substances 0.000 claims description 79
- 239000004020 conductor Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 23
- 239000010410 layer Substances 0.000 description 464
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 92
- 229910052710 silicon Inorganic materials 0.000 description 92
- 239000010703 silicon Substances 0.000 description 92
- 238000004519 manufacturing process Methods 0.000 description 31
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- 238000002955 isolation Methods 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Description
基板上において、
列方向に延びる第1のN + 拡散層が形成され、
前記第1のN + 拡散層上において、少なくとも1つの第1の柱状半導体層が形成され、
前記第1の柱状半導体層上に第2のN + 拡散層が形成され、
前記第1の柱状半導体層の側壁にゲート絶縁膜を介して第1のゲート導体層が形成され、
前記第1のN + 拡散層をソース、前記第2のN + 拡散層をドレイン、前記第1のN + 拡散層と前記第2のN + 拡散層との間の前記第1の柱状半導体層をチャネル、前記第1のゲート導体層をゲートとする第1の縦型NチャネルMOSトランジスタが形成され、
前記第1のN + 拡散層と列方向に並ぶ第1の絶縁層を間に挟み、前記第1のN + 拡散層と列方向に並んで第1のP + 拡散層が形成され、
前記第1のP + 拡散層上に、前記第1の柱状半導体層と列方向に並んで少なくとも1つの第2の柱状半導体層が形成され、
前記第2の柱状半導体層上に第2のP + 拡散層が形成され、
前記第2の柱状半導体層の側壁にゲート絶縁膜を介して第2のゲート導体層が形成され、
前記第1のP + 拡散層をソース、前記第2のP + 拡散層をドレイン、前記第1のP + 拡散層と前記第2のP + 拡散層との間の前記第2の柱状半導体層をチャネル、前記第2のゲート導体層をゲートとする第1の縦型PチャネルMOSトランジスタが形成され、
前記第2のN + 拡散層と、前記第2のP + 拡散層とが列方向に並んだ状態で互いに接続され、
前記第1のN + 拡散層に接地電圧が印加され、前記第1のP + 拡散層に電源電圧が印加され、前記第1及び前記第2のゲート導体層を入力側端子とし、前記第2のN + 拡散層及び前記第2のP + 拡散層を出力側端子とした第1のCMOSインバータが形成され、
前記第1のN + 拡散層と行方向に隣接して第3のN + 拡散層が形成され、
前記第3のN + 拡散層上において、少なくとも1つの第3の柱状半導体層が形成され、
前記第3の柱状半導体層上に第4のN + 拡散層が形成され、
前記第3の柱状半導体層の側壁にゲート絶縁膜を介して第3のゲート導体層が形成され、
前記第3のN + 拡散層をソース、前記第4のN + 拡散層をドレイン、前記第3のN + 拡散層と前記第4のN + 拡散層との間の第3の柱状半導体層をチャネル、前記第3のゲート導体層をゲートとする第2の縦型NチャネルMOSトランジスタが形成され、
前記第3のN + 拡散層と列方向に並ぶ第2の絶縁層を間に挟み、前記第2の絶縁層と列方向に並ぶとともに、前記第1のP + 拡散層と行方向に並んで第3のP + 拡散層が形成され、
前記第3のP + 拡散層上において、少なくとも1つの第4の柱状半導体層が形成され、
前記第4の柱状半導体層上に第4のP + 拡散層が形成され、
前記第4の柱状半導体層の側壁にゲート絶縁膜を介して第4のゲート導体層が形成され、
前記第3のP + 拡散層をソース、前記第4のP + 拡散層をドレイン、前記第3のP + 拡散層と前記第4のP + 拡散層との間の前記第4の柱状半導体層をチャネル、前記第4のゲート導体層をゲートする第2の縦型PチャネルMOSトランジスタが形成され、
前記第4のN + 拡散層と、前記第4のP + 拡散層とが列方向に並んだ状態で互いに接続され、
前記第3のN + 拡散層に接地電圧が印加され、前記第3のP + 拡散層に電源電圧が印加され、前記第3及び第4のゲート導体層を入力側端子とし、第4のN + 拡散層及び第4のP + 拡散層を出力側端子とした第2のCMOSインバータが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層が、前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に接続され、
前記第1及び前記第2のゲート導体層を入力側端子とし、前記第4のN + 拡散層及び前記第4のP + 拡散層を出力側端子とした、前記第1及び前記第2のCMOSインバータが行方向に沿って、一方側から他方側に向けて繰り返すことで構成される複数のCMOSインバータを有する多段インバータ回路が形成されている、
ことを特徴とする。
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の一端部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に延びる延出部分が形成され、この延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第2の金属配線層の一端部に、当該第2の金属配線層から他方側にある第1の金属配線層に延びる延出部分が形成され、この延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する第2のコンタクトホールが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第1の金属配線層及び前記第1のコンタクトホールを介して接続され、
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第2のCMOSインバータから他方側にある第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることが好ましい。
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の中途部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に向けて延出する第1の延出部分が形成され、この第1の延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第1の延出部分を間に配置する前記第2の金属配線層の両端部に、当該第2の金属配線層から他方側にある第1の金属配線層に向けて延出する一対の第2の延出部分が形成され、この一対の第2の延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する一対の第2のコンタクトホールがそれぞれ形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第2のCMOSインバータから他方側にある第1の金属配線層及び前記第1のコンタクトホールを介して接続され、
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることが好ましい。
また、前記第1のN + 拡散層、前記第1の絶縁層、及び、前記第1のP + 拡散層上において、列方向に沿って延びる第1の金属配線層が形成され、
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の中途部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に延出する第1の延出部分が形成され、この第1の延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第2の金属配線層の一端部に、当該第2の金属配線層から他方側にある第1の金属配線層に延出する第2の延出部分が形成され、この第2の延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する第2のコンタクトホールが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第1の金属配線層及び前記第1のコンタクトホールを介して接続され、
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第2のCMOSインバータから他方側にある第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることが好ましい。
図1、図2(a)、図2(b)に本発明の実施の形態1に係る2段以上に直列に接続されたCMOSインバータ結合回路を備えた半導体装置を示す。図1は平面図、図2(a)は図1の切断線A−A’における断面図、図2(b)は図1の切断線B−B’における断面図である。
絶縁膜117には、各インバータの入力用コンタクト(ゲート配線上コンタクト)121(121a〜121f)と出力用コンタクト(柱状シリコン層上コンタクト)122、123とが形成されている。
続いて、レジスト110aを除去し、NMOS領域とその側部とをレジストで覆い、イオン注入法などにより砒素などを基板の露出部分に注入することにより、PMOS領域とその側部にNウェル105を形成する。
続いて、レジスト110bを除去し、NMOS領域と、PMOS領域の側部とをレジストで覆い、基板の露出部分にイオン注入法などによりボロンなどを注入する。これにより、Nウェル105にP+拡散層107aが形成される。また、Pウェル104に電位を与えるための拡散層部にもP+拡散層107bが形成される。
また、N+拡散層106a中のN型不純物が柱状シリコン層101aの下端部に拡散することにより、柱状シリコン層101aの下端部がN型となる。同様に、P+拡散層107a中のP型不純物が柱状シリコン層101bの下端部に拡散することにより、柱状シリコン層101bの下端部がP型となる。
以上の工程により、図1、図2(a)、図2(b)に示す構成を有する、少なくとも2段以上のCMOSインバータが結合されたCMOSインバータ結合回路を備えた半導体装置が完成する。
図33、図34に2段以上に直列に接続されたCMOSインバータの他の実施の形態を示す。
以下に、図33及び図34(a)、図34(b)を参照してこのCMOSインバータについて説明する。
N+拡散層206aはPウェル204に囲まれている。また、N+拡散層206aは、N+拡散層206aに隣接して形成されているP+拡散層207bに、拡散層の表面に形成されているシリサイド層215aを介して接続されている。P+拡散層207bには配線層を介してVss電位が与えられている。このため、Pウェル204及びN+拡散層206aにもVss電位が与えられる。
NMOSを構成する柱状シリコン層201aの上端部にはN+上部拡散層212が形成されている。N+上部拡散層212の上には、シリサイド層216が形成されている。
PMOSを構成する柱状シリコン層201bの上端部にはP+上部拡散層213が形成されている。P+上部拡散層213の上には、シリサイド層216が形成されている。
絶縁膜217には、ゲート配線211a〜211fに至るゲート配線上コンタクト221(221a〜221f)と、各柱状シリコン層201a,201bに電気的に接続している柱状シリコン層上コンタクト222、223とが形成されている。奇数段のインバータに関しては、ゲート配線上コンタクト221は、PMOS領域とNMOS領域を区分する素子分離領域203の上に配置され、偶数段のインバータに関しては、ゲート配線上コンタクト221は、柱状シリコン層の列の両側に配置される。
1段目のインバータの出力電圧は、柱状シリコン層201aのN+上部拡散層212上に形成される柱状シリコン層上コンタクト222が接続している配線層225c、及び柱状シリコン層201bのP+上部拡散層213上に形成される柱状シリコン層上コンタクト223が接続している配線層225bに出力される。この出力電圧は次段のインバータのゲート配線211bの両端部に形成されるゲート配線上コンタクト221c、221bにそれぞれ入力電圧として入力される。
以後、同様の動作が繰り返される。第6段のインバータの出力が、このCMOSインバータ結合回路の出力となる。
上記実施の形態では、半導体として、シリコンを使用する例を示したが、縦型MOSトランジスタを形成可能ならば、ゲルマニウム、化合物半導体等を使用することも可能である。
上述した物質名は例示であり、限定されるものではない。
102:ハードマスク層
103、203:素子分離領域
104、204:Pウェル
105、205:Nウェル
106a、106b、206a、206b:N+拡散層
107a、107b、207a、207b:P+拡散層
108:酸化膜
109、209:ゲート絶縁膜
110a、110b:レジスト
111:ゲート導電膜
111a〜111f、211a〜211f:ゲート配線
112、212:N+上部拡散層
113、213:P+上部拡散層
114:絶縁膜サイドウォール
115a、115b、215a、215b、116、216:シリサイド層
121、121a〜121f、221a〜221f:ゲート配線上コンタクト
122、123、222、223:柱状シリコン層上コンタクト
125、125a〜125g、225、225a〜225j:配線層
226:配線層上コンタクト
227:上層配線層
301:Si基板
302:Nウェル
303:Pウェル
304:素子分離領域
305、306:柱状シリコン層
308:ゲート
309:P+ソース拡散層
310:P+ドレイン拡散層
311:N+ソース拡散層
312:N+ドレイン拡散層
314:Vcc配線層
315:Vss配線層
316:入力端子Vin
411〜417:柱状シリコン層
418:P+拡散層
419:N+拡散層
421〜423:ゲート
424〜432:コンタクト
433〜437:配線層
511〜522:柱状半導体層
523〜526:下部配線層
527〜530:ゲート
531〜535:配線層
Claims (4)
- 基板上において、
列方向に延びる第1のN + 拡散層が形成され、
前記第1のN + 拡散層上において、少なくとも1つの第1の柱状半導体層が形成され、
前記第1の柱状半導体層上に第2のN + 拡散層が形成され、
前記第1の柱状半導体層の側壁にゲート絶縁膜を介して第1のゲート導体層が形成され、
前記第1のN + 拡散層をソース、前記第2のN + 拡散層をドレイン、前記第1のN + 拡散層と前記第2のN + 拡散層との間の前記第1の柱状半導体層をチャネル、前記第1のゲート導体層をゲートとする第1の縦型NチャネルMOSトランジスタが形成され、
前記第1のN + 拡散層と列方向に並ぶ第1の絶縁層を間に挟み、前記第1のN + 拡散層と列方向に並んで第1のP + 拡散層が形成され、
前記第1のP + 拡散層上に、前記第1の柱状半導体層と列方向に並んで少なくとも1つの第2の柱状半導体層が形成され、
前記第2の柱状半導体層上に第2のP + 拡散層が形成され、
前記第2の柱状半導体層の側壁にゲート絶縁膜を介して第2のゲート導体層が形成され、
前記第1のP + 拡散層をソース、前記第2のP + 拡散層をドレイン、前記第1のP + 拡散層と前記第2のP + 拡散層との間の前記第2の柱状半導体層をチャネル、前記第2のゲート導体層をゲートとする第1の縦型PチャネルMOSトランジスタが形成され、
前記第2のN + 拡散層と、前記第2のP + 拡散層とが列方向に並んだ状態で互いに接続され、
前記第1のN + 拡散層に接地電圧が印加され、前記第1のP + 拡散層に電源電圧が印加され、前記第1及び前記第2のゲート導体層を入力側端子とし、前記第2のN + 拡散層及び前記第2のP + 拡散層を出力側端子とした第1のCMOSインバータが形成され、
前記第1のN + 拡散層と行方向に隣接して第3のN + 拡散層が形成され、
前記第3のN + 拡散層上において、少なくとも1つの第3の柱状半導体層が形成され、
前記第3の柱状半導体層上に第4のN + 拡散層が形成され、
前記第3の柱状半導体層の側壁にゲート絶縁膜を介して第3のゲート導体層が形成され、
前記第3のN + 拡散層をソース、前記第4のN + 拡散層をドレイン、前記第3のN + 拡散層と前記第4のN + 拡散層との間の第3の柱状半導体層をチャネル、前記第3のゲート導体層をゲートとする第2の縦型NチャネルMOSトランジスタが形成され、
前記第3のN + 拡散層と列方向に並ぶ第2の絶縁層を間に挟み、前記第2の絶縁層と列方向に並ぶとともに、前記第1のP + 拡散層と行方向に並んで第3のP + 拡散層が形成され、
前記第3のP + 拡散層上において、少なくとも1つの第4の柱状半導体層が形成され、
前記第4の柱状半導体層上に第4のP + 拡散層が形成され、
前記第4の柱状半導体層の側壁にゲート絶縁膜を介して第4のゲート導体層が形成され、
前記第3のP + 拡散層をソース、前記第4のP + 拡散層をドレイン、前記第3のP + 拡散層と前記第4のP + 拡散層との間の前記第4の柱状半導体層をチャネル、前記第4のゲート導体層をゲートする第2の縦型PチャネルMOSトランジスタが形成され、
前記第4のN + 拡散層と、前記第4のP + 拡散層とが列方向に並んだ状態で互いに接続され、
前記第3のN + 拡散層に接地電圧が印加され、前記第3のP + 拡散層に電源電圧が印加され、前記第3及び第4のゲート導体層を入力側端子とし、第4のN + 拡散層及び第4のP + 拡散層を出力側端子とした第2のCMOSインバータが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層が、前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に接続され、前記第1及び前記第2のCMOSインバータが行方向に沿って、一方側から他方側に向けて繰り返すことで構成される複数のCMOSインバータを有する多段インバータ回路が形成されていることを特徴とする半導体装置。 - 前記第1のN + 拡散層、前記第1の絶縁層、及び、前記第1のP + 拡散層上において、列方向に沿って延びる第1の金属配線層が形成され、
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の一端部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に延びる延出部分が形成され、この延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第2の金属配線層の一端部に、当該第2の金属配線層から他方側にある第1の金属配線層に延びる延出部分が形成され、この延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する第2のコンタクトホールが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第1の金属配線層及び前記第1のコンタクトホールを介して接続され、
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第2のCMOSインバータから他方側にある第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1のN + 拡散層、前記第1の絶縁層、及び、前記第1のP + 拡散層上において、列方向に沿って延びる第1の金属配線層が形成され、
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の中途部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に向けて延出する第1の延出部分が形成され、この第1の延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第1の延出部分を間に配置する前記第2の金属配線層の両端部に、当該第2の金属配線層から他方側にある第1の金属配線層に向けて延出する一対の第2の延出部分が形成され、この一対の第2の延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する一対の第2のコンタクトホールがそれぞれ形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第1の金属配線層及び前記第1のコンタクトホールを介して接続され、
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第2のCMOSインバータから他方側にある第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることを特徴とする請求項1に記載の半導体装置。 - 前記第1のN + 拡散層、前記第1の絶縁層、及び、前記第1のP + 拡散層上において、列方向に沿って延びる第1の金属配線層が形成され、
前記第3のN + 拡散層、前記第2の絶縁層、及び、前記第3のP + 拡散層上において、列方向に沿って延びる第2の金属配線層が形成され、
前記第1の金属配線層の中途部に、当該第1の金属配線層から他方側にある前記第2の金属配線層に延出する第1の延出部分が形成され、この第1の延出部分に、この第1の金属配線層と、前記第3及び第4のゲート導体層とを接続する第1のコンタクトホールが形成され、
前記第2の金属配線層の一端部に、当該第2の金属配線層から他方側にある第1の金属配線層に延出する第2の延出部分が形成され、この第2の延出部分に、この第2の金属配線層と、前記第1及び前記第2のゲート導体層とを接続する第2のコンタクトホールが形成され、
前記第1のCMOSインバータの出力側端子である前記第2のN + 拡散層及び前記第2のP + 拡散層は、前記第1のCMOSインバータから他方側にある前記第2のCMOSインバータの入力側端子である前記第3及び第4のゲート導体層に、前記第1の金属配線層及び前記第1のコンタクトホールを介して接続されている
前記第2のCMOSインバータの出力側端子である前記第4のN + 拡散層及び前記第4のP + 拡散層は、前記第2のCMOSインバータから他方側にある第1のCMOSインバータの入力側端子である前記第1及び前記第2のゲート導体層に、前記第2の金属配線層及び前記第2のコンタクトホールを介して接続されていることを特徴とする請求項1に記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010097735A JP5128630B2 (ja) | 2010-04-21 | 2010-04-21 | 半導体装置 |
KR1020110027412A KR101173452B1 (ko) | 2010-04-21 | 2011-03-28 | 반도체 장치 |
TW100112627A TW201138065A (en) | 2010-04-21 | 2011-04-12 | Semiconductor device |
US13/090,726 US8319288B2 (en) | 2010-04-21 | 2011-04-20 | Semiconductor device |
CN2011101044183A CN102237359B (zh) | 2010-04-21 | 2011-04-21 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010097735A JP5128630B2 (ja) | 2010-04-21 | 2010-04-21 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011228519A JP2011228519A (ja) | 2011-11-10 |
JP5128630B2 true JP5128630B2 (ja) | 2013-01-23 |
Family
ID=44815079
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010097735A Active JP5128630B2 (ja) | 2010-04-21 | 2010-04-21 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8319288B2 (ja) |
JP (1) | JP5128630B2 (ja) |
KR (1) | KR101173452B1 (ja) |
CN (1) | CN102237359B (ja) |
TW (1) | TW201138065A (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
US8742492B2 (en) * | 2012-08-07 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device with a vertical gate structure |
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US9764950B2 (en) * | 2013-08-16 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with one or more semiconductor columns |
JP5928420B2 (ja) * | 2013-08-22 | 2016-06-01 | 株式会社デンソー | 縦型トランジスタを用いた荷重センサ |
WO2015155863A1 (ja) * | 2014-04-10 | 2015-10-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US10026658B2 (en) * | 2014-04-14 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company Limited | Methods for fabricating vertical-gate-all-around transistor structures |
JP6667215B2 (ja) * | 2014-07-24 | 2020-03-18 | キヤノン株式会社 | X線遮蔽格子、構造体、トールボット干渉計、x線遮蔽格子の製造方法 |
JP5986618B2 (ja) * | 2014-12-04 | 2016-09-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 半導体装置 |
US10026653B2 (en) * | 2015-12-16 | 2018-07-17 | International Business Machines Corporation | Variable gate lengths for vertical transistors |
US11251179B2 (en) * | 2016-06-30 | 2022-02-15 | International Business Machines Corporation | Long channel and short channel vertical FET co-integration for vertical FET VTFET |
US9761712B1 (en) * | 2016-10-31 | 2017-09-12 | International Business Machines Corporation | Vertical transistors with merged active area regions |
US10672888B2 (en) | 2017-08-21 | 2020-06-02 | International Business Machines Corporation | Vertical transistors having improved gate length control |
JP7174263B2 (ja) | 2017-12-12 | 2022-11-17 | 株式会社ソシオネクスト | 半導体集積回路装置 |
US10410925B2 (en) * | 2017-12-29 | 2019-09-10 | Micron Technology, Inc. | Methods of forming integrated assemblies |
US10381355B2 (en) * | 2018-01-11 | 2019-08-13 | International Business Machines Corporation | Dense vertical field effect transistor structure |
KR102059896B1 (ko) * | 2018-10-24 | 2019-12-27 | 가천대학교 산학협력단 | 양자우물 구조를 갖는 1t 디램 셀 소자 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
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US5258635A (en) * | 1988-09-06 | 1993-11-02 | Kabushiki Kaisha Toshiba | MOS-type semiconductor integrated circuit device |
JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Mos型半導体装置 |
JP4108537B2 (ja) * | 2003-05-28 | 2008-06-25 | 富士雄 舛岡 | 半導体装置 |
JP5130596B2 (ja) * | 2007-05-30 | 2013-01-30 | 国立大学法人東北大学 | 半導体装置 |
JP5460950B2 (ja) * | 2007-06-06 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
JP5122212B2 (ja) * | 2007-08-02 | 2013-01-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US8212298B2 (en) * | 2008-01-29 | 2012-07-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device and methods of producing it |
JP4316657B2 (ja) | 2008-01-29 | 2009-08-19 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
JP4487221B1 (ja) * | 2009-04-17 | 2010-06-23 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体装置 |
-
2010
- 2010-04-21 JP JP2010097735A patent/JP5128630B2/ja active Active
-
2011
- 2011-03-28 KR KR1020110027412A patent/KR101173452B1/ko active IP Right Grant
- 2011-04-12 TW TW100112627A patent/TW201138065A/zh unknown
- 2011-04-20 US US13/090,726 patent/US8319288B2/en active Active
- 2011-04-21 CN CN2011101044183A patent/CN102237359B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20110117605A (ko) | 2011-10-27 |
US20110260259A1 (en) | 2011-10-27 |
US8319288B2 (en) | 2012-11-27 |
KR101173452B1 (ko) | 2012-08-13 |
TW201138065A (en) | 2011-11-01 |
CN102237359A (zh) | 2011-11-09 |
JP2011228519A (ja) | 2011-11-10 |
CN102237359B (zh) | 2013-06-05 |
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