DE112016004645T5 - Feldeffekttransistor-Stapel mit abstimmbarer Austrittsarbeit - Google Patents

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Siddarth Krishnan
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Abstract

Ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit weist Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Abdeckschicht und der ersten Gate-Metall-Schicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitereinheiten und spezieller auf Metall-Oxid-Halbleiter-Feldeffekttransistor(MOSFET)-Gates.
  • Beim MOSFET handelt es sich um einen Transistor, der zum Verstärken oder Schalten von elektronischen Signalen verwendet wird. Der MOSFET weist eine Source, einen Drain und eine Metall-Oxid-Gate-Elektrode auf. Das Metall-Gate ist von dem Haupt-Halbleiter-n-Kanal oder -p-Kanal durch eine dünne Schicht aus einem isolierenden Material isoliert, zum Beispiel Siliciumdioxid oder Glas, das bewirkt, dass der Eingangswiderstand des MOSFET vergleichsweise hoch ist. Die Gate-Spannung steuert, ob es sich bei dem Pfad von dem Drain zu der Source um einen offenen Schaltkreis („aus“) oder einen Widerstandspfad („ein“) handelt.
  • Bei Feldeffekttransistoren vom n-Typ (n-FET) und Feldeffekttransistoren vom p-Typ (p-FET) handelt es sich um zwei Typen von komplementären MOSFETs. Der n-FET verwendet Elektronen als Ladungsträger für den Strom und n-dotierte Source- und Drain-Übergänge. Der p-FET verwendet Löcher als Ladungsträger für den Strom und p-dotierte Source- und Drain-Übergänge.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Herstellen eines Gate-Stapels einer Halbleitereinheit Folgendes auf: Bilden einer ersten dielektrischen Schicht über einem Kanal-Bereich der Einheit, Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht, Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht, Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht, Entfernen von Bereichen der Abdeckschicht und der ersten Gate-Metall-Schicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen, Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht und der Abdeckschicht, Abscheiden einer zweiten Nitrid-Schicht auf der Einfangschicht sowie Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung weist eine Halbleitereinheit einen Gate-Stapel auf, der über einem Kanalbereich der Einheit angeordnet ist, wobei der Gate-Stapel einen Feldeffekttransistor-Bereich vom n-Typ (einen n-FET-Bereich) aufweist, aufweisend eine dielektrische Schicht, die auf einem Substrat angeordnet ist, eine erste Nitrid-Schicht, die auf der dielektrischen Schicht angeordnet ist, eine erste Gate-Metall-Schicht, die auf der ersten Nitrid-Schicht angeordnet ist, eine Abdeckschicht, die auf der ersten Gate-Metall-Schicht angeordnet ist, eine Einfangschicht, die auf der Abdeckschicht angeordnet ist, eine zweite Nitrid-Schicht, die auf der Einfangschicht angeordnet ist, sowie eine Gate-Elektrode, die auf der zweiten Nitrid-Schicht angeordnet ist.
  • Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung weist eine Halbleitereinheit einen Gate-Stapel auf, der über einem Kanalbereich der Einheit angeordnet ist, wobei der Gate-Stapel einen Feldeffekttransistor-Bereich vom n-Typ (einen n-FET-Bereich), aufweisend eine dielektrische Schicht, die auf einem Substrat angeordnet ist, eine erste Nitrid-Schicht, die auf der dielektrischen Schicht angeordnet ist, eine erste Gate-Metall-Schicht, die auf der ersten Nitrid-Schicht angeordnet ist, eine Abdeckschicht, die auf der ersten Gate-Metall-Schicht angeordnet ist, eine Einfangschicht, die auf der Abdeckschicht angeordnet ist, eine zweite Nitrid-Schicht, die auf der Einfangschicht angeordnet ist, sowie eine Gate-Elektrode, die auf der zweiten Nitrid-Schicht angeordnet ist, und einen Feldeffekttransistor-Bereich vom p-Typ (einen p-FET-Bereich) aufweist, aufweisend die dielektrische Schicht, die auf dem Substrat angeordnet ist, die erste Nitrid-Schicht, die auf der dielektrischen Schicht angeordnet ist, die Einfangschicht, die auf der ersten Nitrid-Schicht angeordnet ist, die zweite Nitrid-Schicht, die auf der Einfangschicht angeordnet ist, sowie die Gate-Elektrode, die auf der zweiten Nitrid-Schicht angeordnet ist.
  • Figurenliste
  • Nunmehr werden bevorzugte Ausführungsformen der vorliegenden Erfindung lediglich beispielhaft unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
    • 1 bis 11 ein Verfahren zum Bilden eines Gate-Stapels einer exemplarischen FET-Einheit darstellen;
    • 1 eine Draufsicht auf ein Substrat mit Halbleiter-Fins darstellt, die auf dem Substrat angeordnet sind;
    • 2 eine Schnittansicht entlang der Linie A-A von 1 der Fins und des Substrats darstellt;
    • 3 eine Schnittansicht entlang der Breite des Gate-Stapels (Längsrichtung) darstellt;
    • 4 eine Barrierenschicht darstellt, die über der Oxidschicht abgeschieden ist;
    • 5 die resultierende Struktur im Anschluss an die Abscheidung einer Schicht aus einem n-FET-Gate-Metall darstellt;
    • 6 die resultierende Struktur im Anschluss an die Bildung einer Abdeckschicht darstellt, die zum Beispiel ein Nitrid-Material beinhalten kann, wie beispielsweise TiN;
    • 7 die resultierende Struktur im Anschluss an einen Strukturierungs- und Ätzprozess darstellt, der Bereiche der Barrierenschicht, des Gate-Metalls und der Abdeckschicht entfernt;
    • 8 die Bildung einer Nitrid-Schicht darstellt;
    • 9 die Abscheidung einer Einfangschicht darstellt;
    • 10 die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht darstellt;
    • 11 die resultierende Struktur im Anschluss an die Abscheidung einer Gate-Elektrode über freigelegten Bereichen der PWF-Schicht darstellt;
    • 12 bis 15 ein weiteres Verfahren zum Bilden eines alternativen Gate-Stapels darstellen;
    • 12 die Bildung eines Gate-Stapels zeigt, der einen n-FET-Bereich und einen p-FET-Bereich aufweist;
    • 13 die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess darstellt;
    • 14 die Abscheidung einer Einfangschicht darstellt;
    • 15 die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht darstellt;
    • 16 bis 20 ein weiteres Verfahren zum Bilden eines weiteren alternativen Gate-Stapels darstellen;
    • 16 die Bildung eines Gate-Stapels zeigt, der einen n-FET-Bereich und einen p-FET-Bereich aufweist;
    • 17 die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess darstellt;
    • 18 die Abscheidung einer Barrierenschicht darstellt, die über der Oxidschicht abgeschieden wird;
    • 19 die Abscheidung eines Gate-Metalls über der Barrierenschicht in dem n-FET-Bereich und dem p-FET-Bereich zeigt;
    • 20 die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht über der Gate-Metall-Schicht darstellt;
    • 21 bis 24 ein weiteres Verfahren zum Bilden eines weiteren alternativen Gate-Stapels darstellen;
    • 21 die Bildung eines Gate-Stapels zeigt, der einen n-FET-Bereich und einen p-FET-Bereich aufweist;
    • 22 die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess darstellt, der freigelegte Bereiche der Abdeckschicht und der Einfangschicht entfernt;
    • 23 die resultierende Struktur im Anschluss an die Abscheidung einer Gate-Metall-Schicht darstellt;
    • 24 die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht über der Gate-Metall-Schicht darstellt;
    • 25 eine Draufsicht auf eine FinFET-Einheit darstellt;
    • 26 eine Schnittansicht entlang der Linie B-B von 25 des Gate-Stapels auf dem Fin darstellt;
    • 27 eine Schnittansicht entlang der Linie C-C von 25 des Gate-Stapels auf dem Fin darstellt;
    • 28 ein Blockschaubild eines Verfahrens zum Bilden einer Halbleitereinheit darstellt, wie vorstehend in den 1 bis 11 beschrieben.
  • DETAILLIERTE BESCHREIBUNG
  • Die hier beschriebenen Verfahren und Ausführungsformen stellen einen stabilen abstimmbaren n-FET-Gate-Stapel in einer MOSFET-Einheit dar. In FET-Einheiten stellen Metallnitride, wie zum Beispiel TiN und TaN, ein gutes Austrittsarbeits-Material in den Gate-Stapeln bereit, um eine gewünschte Schwellenspannung (Vt) in p-FET-Einheiten zu erzielen. Bei weiter abnehmender Skalierung der FET-Einheiten werden Mehrfach-Gate-Einheiten verwendet, wie beispielsweise FinFETs, um Leistungsziele zu erreichen. Atomare Schichtabscheidung (ALD) wird dazu verwendet, eine gleichmäßige Schicht aus dem Austrittsarbeits-Metall abzuscheiden, um eine Variation der Vt zu reduzieren und die Vt der FET-Einheiten zu steuern. Eine Änderung der Eigenschaften von Austrittsarbeits-Metallen bei einem Ersetzungs-Metall-Gate-Herstellungsprozess unter Verwendung von ALD ist anspruchsvoller geworden.
  • Durch Experimentieren wurde festgestellt, dass aufgrund der Reaktion von Sauerstoff-Gitterlücken in dielektrischen Materialien mit einem hohen k in Bezug auf die Wärmebilanz bei dem Ersetzungs-Metall-Gate-Herstellungsprozess die pVt weniger stabil wird und ein Steuern der Vt schwierig wird, wenn nicht behandeltes TiN oder TaN als das Austrittsarbeits-Metall der p-FET-Einheiten verwendet wird.
  • Die Leistungsfähigkeit und die Zuverlässigkeit von n-FET-Einheiten kann verbessert werden, indem ein D2- oder Hochdruck-Temperprozess verwendet wird. Der Prozess kann jedoch zu einer instabilen pVt führen, wenn der p-FET ein herkömmliches Austrittsarbeits-Metall beinhaltet, wie zum Beispiel TiN.
  • Die hierin beschriebenen Verfahren und Ausführungsformen stellen einen Gate-Stapel mit einem vergleichsweise schwachen Sauerstoff-Einfangstapel bereit, um die pVt im Gegensatz zu einer einzelnen Metallnitrid-Schicht, wie zum Beispiel TiN und TaN, zu definieren und einzustellen. Der schwache Sauerstoff-Einfangstapel kann mittels Abscheidung oder Integration gebildet werden und kann zum Beispiel eine Barrierenschicht, wie beispielsweise TiN oder TaN, und ein starkes Sauerstoff-Einfangmaterial beinhalten, wie beispielsweise TiAlC, TiAl, Al, Ti, NbAl und TaAlC.
  • Für die Interpretation der Ansprüche und der Beschreibung sind die folgenden Definitionen und Abkürzungen zu verwenden. Wie hierin verwendet, sollen die Begriffe "weist auf”, „aufweisend“, „beinhaltet“, „beinhaltend“, "weist auf”, „aufweisend“, „enthält“ oder „enthaltend“ oder irgendeine andere Variation derselben eine nicht ausschließende Einbeziehung abdecken. Zum Beispiel ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, die eine Auflistung von Elementen aufweist, nicht zwangsläufig auf nur jene Elemente beschränkt, sondern kann weitere Elemente beinhalten, die nicht ausdrücklich aufgelistet sind oder inhärent für eine derartige Zusammensetzung, ein derartiges Gemisch, einen derartigen Prozess, ein derartiges Verfahren, einen derartigen Gegenstand oder eine derartige Vorrichtung sind.
  • Wie hierin verwendet, sollen die Artikel „ein, eine, eines“ und „ein, eine, eines“, die einem Element oder einer Komponente vorausgehen, nicht einschränkend in Bezug auf die Anzahl von Fällen (d.h. des Auftretens) des Elements oder der Komponente sein. Daher ist „ein, eine, eines“ oder „ein, eine, eines“ so zu lesen, dass ein Element bzw. eine Komponente oder zumindest ein Element bzw. zumindest eine Komponente enthalten ist, und die Singularform des Worts Element oder des Worts Komponente beinhaltet auch die Pluralform, wenn mit der Anzahl nicht offensichtlich der Singular gemeint ist.
  • Wie hierin verwendet, handelt es sich bei den Begriffen „Erfindung“ oder „vorliegende Erfindung“ um nicht beschränkende Begriffe, und sie sollen sich nicht auf irgendeinen einzelnen Aspekt der speziellen Erfindung beziehen, sondern sämtliche möglichen Aspekte umfassen, wie in der Beschreibung und den Ansprüchen beschrieben.
  • Wie hierin verwendet, bezieht sich der Begriff „etwa“, der die verwendete Menge eines Bestandteils, einer Komponente oder eines Reaktanten der Erfindung relativiert, auf eine Variation der numerischen Menge, die zum Beispiel durch typische Mess- und Flüssigkeitshandhabungs-Prozeduren auftreten kann, die zur Herstellung von Konzentraten oder Lösungen verwendet werden. Des Weiteren kann eine Variation durch einen unbeabsichtigten Fehler bei Messprozeduren, Unterschiede bei der Herstellung, bei der Quelle oder bei der Reinheit der Bestandteile, die zur Herstellung der Zusammensetzungen oder zum Ausführen der Verfahren eingesetzt werden, und dergleichen auftreten. Bei einem Aspekt ist mit dem Begriff „etwa“ gemeint, dass ein Wert innerhalb von 10 % des berichteten numerischen Werts liegt. Bei einem weiteren Aspekt ist mit dem Begriff „etwa“ gemeint, dass ein Wert innerhalb von 5 % des berichteten numerischen Werts liegt. Bei noch einem weiteren Aspekt ist mit dem Begriff „etwa“ gemeint, dass ein Wert innerhalb von 10, 9, 8, 7, 6, 5, 4, 3, 2 oder 1 % des berichteten numerischen Werts liegt.
  • Es versteht sich außerdem, dass, wenn ein Element, wie beispielsweise eine Schicht, ein Bereich oder ein Substrat, als sich "auf” oder „über“ einem anderen Element befindend bezeichnet wird, sich dieses direkt auf dem anderen Element befinden kann oder auch dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente vorhanden, und das Element befindet sich in Kontakt mit einem anderen Element, wenn ein Element als sich "direkt auf” oder „direkt über“ einem anderen Element befindend bezeichnet wird.
  • Es versteht sich außerdem, dass, wenn ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element bezeichnet ist, dieses mit dem anderen Element direkt verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente vorhanden, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element bezeichnet wird.
  • Die 1 bis 11 stellen ein Verfahren zum Bilden eines Gate-Stapels einer exemplarischen FET-Einheit dar.
  • 1 stellt eine Draufsicht auf ein Substrat 102 mit Halbleiter-Fins 112 und 114 dar, die auf dem Substrat 102 angeordnet sind. Bei der dargestellten Ausführungsform wurden Kanalbereiche der Fins 112 und 114 im Anschluss an die Entfernung eines Opfer-Gate-Stapels (nicht gezeigt) freigelegt, der zuvor auf dem Substrat 102 und den Fins 112 und 114 strukturiert wurde. Um den Opfer-Gate-Stapel herum ist ein Abstandshaltermaterial 104 ausgebildet. Um das Abstandshaltermaterial 104 herum ist ein Isolatormaterial ausgebildet, wie zum Beispiel ein Oxid oder ein anderes dielektrisches Material. Bei der dargestellten Ausführungsform definieren die Fins 112 teilweise den Kanalbereich und Source-/Drain-Bereiche der fertiggestellten Einheit. Die Fins 112 definieren teilweise eine n-FET-Einheit, während der Fin 114 teilweise eine p-FET-Einheit definiert. Der Gate-Stapel (nachstehend beschrieben) ist in zwei Bereiche unterteilt, einen n-FET-Bereich 108 und einen p-FET-Bereich 110.
  • Nicht beschränkende Beispiele für geeignete Fin-Materialien beinhalten Si (Silicium), verspanntes Si, SiC (Siliciumcarbid), Ge (Germanium), SiGe (Siliciumgermanium), SiGeC (Silicium-Germanium-Kohlenstoff), Si-Legierungen, Ge-Legierungen, GaAs (Galliumarsenid), InAs (Indiumarsenid), InP (Indiumphosphid) oder irgendeine Kombination derselben.
  • Bei der dargestellten Ausführungsform sind die Fins 112 und 114 auf dem Substrat 102 angeordnet, das eine Isolatorschicht beinhaltet, so dass ein Halbleiter-auf-Isolator(SOI)-Substrat verwendet werden kann. Alternative Ausführungsformen können Fins auf einem Bulk-Halbleitersubstrat bilden.
  • 2 stellt eine Schnittansicht entlang der Linie A-A von 1 der Fins 112 und 114 und des Substrats 102 dar.
  • 3 stellt eine Schnittansicht entlang der Breite des Gate-Stapels (Längsrichtung) durch das Gate hindurch und parallel zu diesem dar. Der Einfachheit halber wurden die Fins 112 und 114 aus den Figuren entfernt, um die Bildung der exemplarischen Gate-Stapel besser darzustellen. Bei der Herstellung einer FinFET-Einheit werden die Schichten des Gate-Stapels konform über den Kanalbereichen der Fins 112 und 114 angeordnet. Die hierin beschriebenen Ausführungsformen sind nicht auf FinFET-Einheiten oder andere Mehrfach-Gate-Einheiten beschränkt und können dazu verwendet werden, zum Beispiel planare FET-Einheiten, Nanodraht-Einheiten, Tunnel-Einheiten und so weiter herzustellen. Bei einem derartigen Herstellungskonzept für planare FET-Einheiten beinhaltet das Substrat 102 ein Halbleitermaterial, und die Gate-Stapel werden in einer ähnlichen Weise auf dem Substrat 102 gebildet.
  • In 3 wird eine Oxidschicht (eine dielektrische Schicht) 302, die zum Beispiel SiO2 oder HfO2 beinhalten kann, über dem Kanalbereich der Einheit und auf Bereichen des Substrats abgeschieden und getempert, um die Bildung des Ersetzungs-Metall-Gates zu beginnen. Die Oxidschicht 302 weist eine Dicke von 10 bis 100 Angström auf. Die Oxidschicht 302 kann zum Beispiel mittels eines Plasmas mit hohem Aspektverhältnis (HARP, High Aspect Ratio Plasma), eines Hochtemperatur-Oxid(HTO, High Temperature Oxide)-Prozesses, eines Plasmas mit hoher Dichte (HDP, High Density Plasma) oder eines atomaren Schichtabscheidungs(ALD, Atomic Layer Deposition)-Prozesses oder irgendeiner Kombination derselben abgeschieden werden. Die dielektrische Schicht 302 und nachfolgende Schichten, die hierin beschrieben sind, werden über dem Kanalbereich konform nicht nur über den Fins 112 (vorstehend beschrieben), sondern auch konform über den Seitenwänden des 104 (von 1) gebildet. In einer ähnlichen Weise werden nachfolgend Schichten konform an dem Profil der vorherigen Schichten gebildet.
  • Bei dem exemplarischen Verfahren wird der n-FET-Stapel vor der Bildung des p-FET-Stapels gebildet. Der n-FET-Stapel beinhaltet einen starken Sauerstoff-Einfangstapel, während der nachfolgend gebildete p-FET-Stapel einen schwachen Sauerstoff-Einfangstapel beinhaltet.
  • Wenn eine einzelne Metallschicht verwendet wird, besteht ein Unterschied zwischen einem n-FET mit einem starken Sauerstoff-Einfangstapel und dem p-FET darin, dass die Enthalpie-Änderung für die Bildung eines Metalloxids für den n-FET viel höher als für den p-FET ist. Zum Beispiel wird Al für den n-FET verwendet, und Ni wird für den p-FET verwendet. Andererseits kann der Sauerstoff-Einfangstapel mittels der gleichen Materialien und der gleichen Struktur gebildet werden, jedoch mit einer anderen Dicke der Dünnschicht oder einer anderen Zusammensetzung der Dünnschicht. Zum Beispiel wird ein TiN/TiAl/TiN-Stapel als ein Sauerstoff-Einfangstapel verwendet. Wenn die Schichten mit Ausnahme der Dicke des TiAl ähnlich sind, bildet ein dickeres TiAl einen stärkeren Sauerstoff-Einfangstapel, ein dünneres TiAl bildet jedoch den schwachen Sauerstoff-Einfangstapel. Andererseits kann, wenn die Dicke des TiAl und die Dicke des oberen TiN gleich sind, der Unterschied des unteren TiN ebenfalls einen stärkeren Sauerstoff-Einfangstapel bilden, indem ein dünneres unteres TiN verwendet wird, und kann einen schwächeren Sauerstoff-Einfangstapel bilden, indem ein dickeres unteres TiN verwendet wird.
  • Bezugnehmend auf 4 wird eine Barrierenschicht 402 über der Oxidschicht 302 abgeschieden. Die Barrierenschicht 402 kann Metallnitride und Metallcarbide beinhalten, zum Beispiel TiN, TaN, TiC, TaC, und kann zum Beispiel mittels eines atomaren Schichtabscheidungsprozesses gebildet werden.
  • 5 stellt die resultierende Struktur im Anschluss an die Abscheidung einer Schicht eines n-FET-Gate-Metalls 502, wie zum Beispiel TiAlC oder TiAl, Ti, Al, NbAlC, über der Barrierenschicht 402 dar, wobei zum Beispiel ein ALD-Prozess verwendet wird.
  • 6 stellt die resultierende Struktur im Anschluss an die Bildung einer Abdeckschicht 602 dar, die zum Beispiel ein Nitrid-Material beinhalten kann, wie beispielsweise TiN.
  • 7 stellt die resultierende Struktur im Anschluss an einen Strukturierungs- und Ätzprozess dar, der Bereiche der Barrierenschicht 402, des Gate-Metalls 502 und der Abdeckschicht 602 von dem p-FET-Bereich 110 des Gate-Stapels entfernt. Der Ätzprozess kann irgendeinen geeigneten Ätzprozess oder eine Kombination von Prozessen beinhalten, wie zum Beispiel reaktives lonenätzen, der einen Bereich der Oxidschicht 302 freilegt.
  • 8 stellt die Bildung einer Nitrid-Schicht 802 unter Verwendung zum Beispiel eines ALD-Prozesses dar, der die Nitrid-Schicht 802 auf den freigelegten Bereichen der Oxidschicht 302 und auf der Abdeckschicht 602 abscheidet. Die Nitrid-Schicht 802 kann zum Beispiel TiN oder TaN beinhalten.
  • 9 stellt die Abscheidung einer Einfangschicht 902, die zum Beispiel TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC beinhalten kann, über der Nitrid-Schicht 802 dar. Die Einfangschicht 902 und die Nitrid-Schicht 802 definieren einen schwachen Sauerstoff-Einfangstapel.
  • 10 stellt die resultierende Struktur im Anschluss an die Abscheidung einer p-FET-Austrittsarbeits(PWF, P Work Function)-Metallschicht 1002 über der Einfangschicht 902 dar. Die PWF-Schicht 1002 beinhaltet zum Beispiel ein TiN- oder ein TaN-Material, das zum Beispiel mittels eines atomaren Schichtabscheidungsprozesses gebildet werden kann.
  • 11 stellt die resultierende Struktur im Anschluss an die Abscheidung einer Gate-Elektrode 1102 über freigelegten Bereichen der PWF-Schicht 1002 dar. Die Gate-Elektrode 1102 kann zum Beispiel Wolfram beinhalten, das unter Verwendung eines vergleichsweise kühlen Füll-Abscheidungsprozesses gebildet wird, gefolgt von einem Planarisierungsprozess, wie beispielsweise einem chemisch-mechanischen Poliervorgang (CMP, Chemical Mechanical Polishing).
  • 11 stellt eine exemplarische Ausführungsform eines Gate-Stapels 1100 dar, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 beinhaltet.
  • Die 12 bis 15 stellen ein weiteres exemplarisches Verfahren zum Bilden einer alternativen Ausführungsform eines Gate-Stapels dar.
  • 12 zeigt die Bildung eines Gate-Stapels, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 aufweist. Die Herstellung des Gate-Stapels beginnt mit der Abscheidung einer Oxidschicht (einer dielektrischen Schicht) 302 auf dem Substrat oder dem Fin, auf der Oxidschicht 302 wird eine Nitrid-Schicht 802 angeordnet. Eine Schicht aus einem n-FET-Gate-Metall 502, wie zum Beispiel TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC, wird über der Nitrid-Schicht 802 abgeschieden, und eine Abdeckschicht 602, die zum Beispiel TiN beinhalten kann, wird über dem Gate-Metall 502 abgeschieden.
  • 13 stellt die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess dar, wie zum Beispiel eines reaktiven lonenätzvorgangs, der freigelegte Bereiche der Abdeckschicht 602 und des Gate-Metalls 502 von dem p-FET-Bereich 110 entfernt, um die Nitrid-Schicht 802 in dem p-FET-Bereich 110 freizulegen.
  • 14 stellt die Abscheidung einer Einfangschicht 902, die zum Beispiel TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC beinhalten kann, über der Nitrid-Schicht 802 in dem p-FET-Bereich und über der Abdeckschicht 602 in dem n-FET-Bereich 108 dar.
  • 15 stellt die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht 1002 über der Einfangschicht 902 dar. Nach der Abscheidung der PWF-Schicht 1002 wird die Gate-Elektrode 1102 über der PWF-Schicht 1002 in einer ähnlichen Weise gebildet, wie vorstehend beschrieben, und unter Verwendung eines geeigneten Planarisierungsprozesses planarisiert, wie zum Beispiel eines chemisch-mechanischen Poliervorgangs.
  • 15 stellt eine exemplarische Ausführungsform eines Gate-Stapels 1500 dar, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 beinhaltet.
  • Die 16 bis 20 stellen ein weiteres Verfahren zum Bilden eines weiteren alternativen Gate-Stapels dar.
  • 16 zeigt die Bildung eines Gate-Stapels, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 aufweist. Die Herstellung des exemplarischen Gate-Stapels beginnt mit der Abscheidung einer Oxidschicht (einer dielektrischen Schicht) 302 auf dem Substrat oder dem Fin, auf der Oxidschicht 302 wird eine Nitrid-Schicht 802 angeordnet. Über der Nitrid-Schicht 902 wird eine Einfangschicht 902 angeordnet, die zum Beispiel TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC beinhalten kann. Über der Einfangschicht 902 wird eine Abdeckschicht 602 abgeschieden, die zum Beispiel TiN beinhalten kann.
  • 17 stellt die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess dar, der freigelegte Bereiche der Abdeckschicht 602, der Einfangschicht 902 und der Nitrid-Schicht 802 von dem n-FET-Bereich 108 des Gate-Stapels entfernt, was einen Bereich der Oxidschicht 302 in dem n-FET-Bereich 108 freilegt.
  • 18 stellt die Abscheidung einer Barrierenschicht 402 dar, die über der Oxidschicht 302 in dem n-FET-Bereich 108 und der Abdeckschicht 602 in dem p-FET-Bereich 110 abgeschieden wird.
  • 19 zeigt die Abscheidung eines Gate-Metalls 502 über der Barrierenschicht 402 in dem n-FET-Bereich 108 und dem p-FET-Bereich 110.
  • 20 stellt die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht 1002 über der Gate-Metall-Schicht 502 dar. Im Anschluss an die Bildung der PWF-Schicht 1002 wird die Gate-Elektrode 1102 über der PWF-Schicht 1002 in einer ähnlichen Weise gebildet, wie vorstehend beschrieben, und wird unter Verwendung eines geeigneten Planarisierungsprozesses planarisiert, wie zum Beispiel eines chemisch-mechanischen Poliervorgangs.
  • 20 stellt eine weitere alternative Ausführungsform eines Gate-Stapels 2000 dar, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 beinhaltet.
  • Die 21 bis 24 stellen ein weiteres Verfahren zum Bilden eines weiteren alternativen Gate-Stapels dar.
  • 21 ist ähnlich wie die vorstehend beschriebene 16 und zeigt die Bildung eines Gate-Stapels, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 aufweist. Die Herstellung des exemplarischen Gate-Stapels beginnt mit der Abscheidung einer Oxidschicht (einer dielektrischen Schicht) 302 auf dem Substrat oder dem Fin, auf der Oxidschicht 302 wird eine Nitrid-Schicht 802 angeordnet. Über der Nitrid-Schicht 802 wird eine Einfangschicht 902 angeordnet, die zum Beispiel TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC beinhalten kann. Über der Einfangschicht 902 wird eine Abdeckschicht 602 abgeschieden, die zum Beispiel TiN beinhalten kann.
  • 22 stellt die resultierende Struktur im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess dar, der freigelegte Bereiche der Abdeckschicht 602 und der Einfangschicht 902 von dem n-FET-Bereich 108 des Gate-Stapels entfernt. Der Ätzprozess legt die Nitrid-Schicht 802 in dem n-FET-Bereich 108 des Gate-Stapels frei.
  • 23 stellt die resultierende Struktur im Anschluss an die Abscheidung einer Gate-Metall-Schicht 502 über der Nitrid-Schicht 802 in dem n-FET-Bereich 108 und über der Abdeckschicht 602 in dem p-FET-Bereich 110 des Gate-Stapels dar.
  • 24 stellt die resultierende Struktur im Anschluss an die Abscheidung einer PWF-Schicht 1002 über der Gate-Metall-Schicht 502 dar. Im Anschluss an die Abscheidung der PWF-Schicht 1002 wird die Gate-Elektrode 1102 über der PWF-Schicht 1002 in einer ähnlichen Weise gebildet, wie vorstehend beschrieben, und wird unter Verwendung eines geeigneten Planarisierungsprozesses planarisiert, wie zum Beispiel eines chemisch-mechanischen Poliervorgangs.
  • 24 stellt einen weiteren alternativen Gate-Stapel 2400 dar, der einen n-FET-Bereich 108 und einen p-FET-Bereich 110 beinhaltet.
  • 25 stellt eine Draufsicht auf eine Ausführungsform einer FinFET-Einheit dar. In diesem Zusammenhang sind die Fins 112 und 114 auf dem Substrat 102 angeordnet. Der Gate-Stapel 2400 ist über Kanalbereichen der Fins 112 und 114 angeordnet. Die Fins 112 und 114 beinhalten Source-/Drain-Bereiche 2502, die zum Beispiel mittels eines lonenimplantationsprozesses oder eines Prozesses für ein epitaxiales Aufwachsen gebildet werden können. Wenngleich die in 25 dargestellte Ausführungsform den Gate-Stapel 2400 beinhaltet, kann irgendeiner der Gate-Stapel 1100, 1500 oder 2000, wie vorstehend beschrieben, über den Fins 112 und 114 gebildet werden. Alternativ können die Gate-Stapel 1100, 1500, 2000 oder 2400 auf einem Halbleitersubstrat gebildet werden, um einen planaren FET zu bilden, der Source- und Drain-Bereiche aufweist, die teilweise durch das Halbleitersubstrat definiert sein können.
  • 26 stellt eine Schnittansicht entlang der Linie B-B von 25 des Gate-Stapels 2400 auf dem Fin 112 dar. 27 stellt eine Schnittansicht entlang der Linie C-C von 25 des Gate-Stapels 2400 auf dem Fin 114 dar.
  • 28 stellt ein Blockschaubild eines Verfahrens zum Bilden einer Halbleitereinheit dar, wie vorstehend in den 1 bis 11 beschrieben. Bezugnehmend auf 28 wird in Block 2802 eine erste dielektrische Schicht über einem Kanalbereich der Einheit gebildet. In Block 2804 wird eine Barrierenschicht über der ersten dielektrischen Schicht gebildet. In Block 2806 wird eine erste Gate-Metall-Schicht über der Barrierenschicht gebildet. In Block 2808 wird eine Abdeckschicht über der ersten Gate-Metall-Schicht gebildet. In Block 2810 werden Bereiche der Barrierenschicht, der ersten Gate-Metall-Schicht und der Abdeckschicht entfernt, um einen Bereich der ersten dielektrischen Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen. In Block 2812 wird eine erste Nitrid-Schicht auf freigelegten Bereichen der Abdeckschicht und der ersten dielektrischen Schicht abgeschieden. In Block 2814 wird eine Einfangschicht auf der ersten Nitrid-Schicht abgeschieden. In Block 2816 wird eine zweite Nitrid-Schicht auf der Einfangschicht abgeschieden. In Block 2818 wird ein Gate-Elektroden-Material auf der zweiten Nitrid-Schicht abgeschieden.
  • Die hierin beschriebenen Verfahren und Ausführungsformen stellen einen Gate-Stapel mit einem vergleichsweise schwachen Sauerstoff-Einfangstapel bereit, um die pVt im Gegensatz zu einer einzelnen Metallnitrid-Schicht, wie zum Beispiel TiN und TaN, zu definieren und einzustellen. Der schwache Sauerstoff-Einfangstapel kann mittels Abscheidung oder Integration gebildet werden und kann zum Beispiel eine Barrierenschicht, wie beispielsweise TiN oder TaN, und ein starkes Sauerstoff-Einfangmaterial beinhalten, wie beispielsweise TiAlC oder TiAl, Ti, Al, TiAlC, NbAlC.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung dargelegt, sollen jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt zu findenden Technologien am besten zu erläutern oder es anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (16)

  1. Verfahren zum Herstellen eines Gate-Stapels einer Halbleiter-Einheit, wobei das Verfahren aufweist: Bilden einer ersten dielektrischen Schicht über einem Kanalbereich der Einheit; Bilden einer ersten Nitrid-Schicht über der ersten dielektrischen Schicht; Bilden einer ersten Gate-Metall-Schicht über der ersten Nitrid-Schicht; Bilden einer Abdeckschicht über der ersten Gate-Metall-Schicht; Entfernen von Bereichen der Abdeckschicht und der ersten Gate-Metall-Schicht, um einen Bereich der ersten Nitrid-Schicht in einem Feldeffekttransistor-Bereich vom p-Typ (einem p-FET-Bereich) des Gate-Stapels freizulegen; Abscheiden einer Einfangschicht auf der ersten Nitrid-Schicht und der Abdeckschicht; Abscheiden einer zweiten Nitrid-Schicht auf der Einfangsschicht; und Abscheiden eines Gate-Elektroden-Materials auf der zweiten Nitrid-Schicht.
  2. Verfahren nach Anspruch 1, wobei die erste dielektrische Schicht ein Oxidmaterial beinhaltet.
  3. Verfahren nach Anspruch 1, wobei die erste Gate-Metall-Schicht TiAlC beinhaltet.
  4. Verfahren nach Anspruch 1, wobei die erste Gate-Metall-Schicht TiAl beinhaltet.
  5. Verfahren nach Anspruch 1, wobei die erste Nitrid-Schicht TiN beinhaltet.
  6. Verfahren nach Anspruch 1, wobei die erste Nitrid-Schicht TaN beinhaltet.
  7. Verfahren nach Anspruch 1, wobei die zweite Nitrid-Schicht TiN beinhaltet.
  8. Verfahren nach Anspruch 1, wobei das Gate-Elektroden-Material W beinhaltet.
  9. Verfahren nach Anspruch 1, das des Weiteren ein Bilden eines Source-/Drain-Bereichs benachbart zu dem Gate-Stapel vor dem Bilden des Gate-Stapels aufweist.
  10. Verfahren nach Anspruch 1, das des Weiteren vor dem Bilden des Gate-Stapels aufweist: Bilden eines Opfer-Gate-Stapels über dem Kanalbereich der Einheit; Bilden eines Abstandshalters entlang von Seitenwänden des Opfer-Gate-Stapels; Bilden eines Source-/Drain-Bereichs der Einheit benachbart zu dem Opfer-Gate-Stapel; Bilden einer Schicht aus einem Isolatormaterial um den Abstandshalter herum; und Entfernen des Opfer-Gate-Stapels, um den Kanalbereich der Einheit freizulegen.
  11. Halbleitereinheit, die einen Gate-Stapel aufweist, der über einem Kanalbereich der Einheit angeordnet ist, wobei der Gate-Stapel einen Feldeffekttransistor-Bereich vom n-Typ (einen n-FET-Bereich) aufweist, aufweisend: eine dielektrische Schicht, die auf einem Substrat angeordnet ist; eine erste Nitrid-Schicht, die auf der dielektrischen Schicht angeordnet ist; eine erste Gate-Metall-Schicht, die auf der ersten Nitrid-Schicht angeordnet ist; eine Abdeckschicht, die auf der ersten Gate-Metall-Schicht angeordnet ist; eine Einfangschicht, die auf der Abdeckschicht angeordnet ist; eine zweite Nitrid-Schicht, die auf der Einfangschicht angeordnet ist; und eine Gate-Elektrode, die auf der zweiten Nitrid-Schicht angeordnet ist.
  12. Einheit nach Anspruch 11, die des Weiteren einen Feldeffekttransistor-Bereich vom p-Typ (einen p-FET-Bereich) aufweist, aufweisend: die dielektrische Schicht, die auf dem Substrat angeordnet ist; die erste Nitrid-Schicht, die auf der dielektrischen Schicht angeordnet ist; die Einfangschicht, die auf der ersten Nitrid-Schicht angeordnet ist; die zweite Nitrid-Schicht, die auf der Einfangschicht angeordnet ist; und die Gate-Elektrode, die auf der zweiten Nitrid-Schicht angeordnet ist.
  13. Einheit nach Anspruch 11, wobei die erste dielektrische Schicht ein Oxidmaterial beinhaltet.
  14. Einheit nach Anspruch 11, wobei das Gate-Elektroden-Material W beinhaltet.
  15. Einheit nach Anspruch 11, die des Weiteren einen Source-/Drain-Bereich aufweist, der benachbart zu dem Gate-Stapel angeordnet ist.
  16. Einheit nach Anspruch 11, wobei der Kanalbereich der Einheit teilweise durch einen auf dem Substrat angeordneten Halbleiter-Fin definiert ist.
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