KR20220042081A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 적층되는 복수의 채널층들, 상기 복수의 채널층들을 감싸는 게이트 전극, 및 상기 게이트 전극의 양측에 배치되고, 제1 영역 및 상기 제1 영역 상에 배치되고 서로 조성이 다른 복수의 층들을 포함하는 제2 영역을 포함하는 임베디드 소스/드레인층들을 포함한다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICES AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디를 둘러싸도록 게이트를 형성하는 게이트 올 어라운드(GAA) 구조의 트랜지스터가 제안되었다.
이러한 게이트 올 어라운드 구조의 트랜지스터는 3차원의 채널을 이용하기 때문에, 트랜지스터의 스케일 다운에 유리하다. 또한, 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 게이트 전극의 길이 확장이 최소화함으로써, AC 특성이 향상된 반도체 장치를 제공하는 데에 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 공정이 단순화된 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 적층되는 복수의 채널층들, 상기 복수의 채널층들을 감싸는 게이트 전극, 및 상기 게이트 전극의 양측에 배치되고, 제1 영역 및 상기 제1 영역 상에 배치되고 서로 조성이 다른 복수의 층들을 포함하는 제2 영역을 포함하는 임베디드 소스/드레인층들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 적층되고, 제1 방향으로 연장되는 복수의 채널층들, 상기 복수의 채널층들을 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 및 상기 게이트 전극의 양측에 배치되는 임베디드 소스/드레인층들을 포함한다. 상기 복수의 채널층들 중 적어도 하나의 채널층은 인접한 채널층보다 상기 제1 방향으로 연장되는 길이가 더 긴 영역을 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 복수의 희생층들 및 복수의 반도체층들이 교대로 적층된 핀 구조체를 형성하는 단계, 상기 핀 구조체와 교차하는 더미 게이트를 형성하는 단계, 상기 핀 구조체를 이방성 건식 식각하여 상기 더미 게이트의 양측에 리세스들을 형성하는 단계, 등방성 건식 식각 공정을 이용하여 상기 리세스들을 확장하여 단계, 및 상기 복수의 반도체층들에 연결되는 소스/드레인층들을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따르면, 게이트 전극의 길이 확장을 줄임으로써, AC 성능이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 기술적 사상에 따르면, 공정이 단순화된 반도체 장치의 제조 방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다.
도 3은 도 2에 도시한 반도체 장치의 A 영역을 확대 도시한 도면이다.
도 4는 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 일부 확대도로서, 도 3에 대응되는 영역을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 7 내지 도 15는 도 1에 도시한 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 배치도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 기판 상의 돌출부(104) 및 돌출부(104)와 교차하도록 배치되는 복수의 게이트 전극들(130)을 포함할 수 있다. 돌출부(104)는 제1 방향(예를 들어, X축 방향)으로 연장될 수 있다. 복수의 게이트 전극들(130)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 복수의 게이트 전극들(130)의 양측에는 임베디드(embedded) 소스/드레인층들(107)이 배치될 수 있다. 임베디드 소스/드레인층들(107) 사이에는 상기 제1 방향으로 복수의 게이트 전극들(130)을 관통하는 복수의 채널층들(120)이 배치될 수 있다. 복수의 게이트 전극들(130)은 복수의 채널층들(120)을 감쌀 수 있다.
도 2는 도 1에 도시한 반도체 장치의 Ⅰ-Ⅰ' 방향의 단면을 도시한 단면도이다. 도 3은 도 2에 도시한 반도체 장치의 A 영역을 확대 도시한 도이다. 도 4는 도 1에 도시한 반도체 장치의 Ⅱ-Ⅱ' 방향의 단면을 도시한 단면도이다.
도 2 내지 도 4를 함께 참조하면, 본 발명의 실시예에 따른 반도체 장치(100)는, 기판(101), 분리 절연층(103), 임베디드 소스/드레인층(107), 게이트 절연층(110), 게이트 전극(130), 스페이서(140), 보호층(150) 및 층간 절연층(170)을 포함할 수 있다.
기판(101)은 반도체 기판일 수 있다. 상기 반도체 기판은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체를 포함할 수 있다. 기판(101)은 실리콘 온 인슐레이터(SOI) 기판일 수 있다.
기판(101)은 제1 방향(예를 들어, X축 방향)으로 연장되는 돌출부(104)를 포함할 수 있다. 분리 절연층(103)은 기판(101)의 돌출부(104)의 측면을 덮도록 기판(101) 상에 배치될 수 있다. 분리 절연층(103)의 상면은 돌출부(104)의 상면보다 낮을 수 있다. 돌출부(104)의 상부는 분리 절연층(103)의 상면보다 돌출될 수 있다. 돌출부(104)는 활성 영역으로 지칭될 수 있다.
돌출부(104) 상에 상기 제1 방향(예를 들어, X축 방향)으로 연장되는 채널층들(120)이 기판(101)의 상면에 수직한 제3 방향(예를 들어, Z축 방향)에서 서로 이격되어 배치될 수 있다. 게이트 전극들(130)은 돌출부(104)와 교차하는 제2 방향으로 연장될 수 있다. 게이트 전극들(130)의 양측에는 채널층들(120)에 연결되는 임베디드 소스/드레인층들(107)이 배치될 수 있다. 임베디드 소스/드레인층들(107) 사이에는 채널층들(120)이 배치될 수 있다.
채널층들(120) 중 적어도 하나의 채널층(120)은 인접한 채널층(120)보다 길이가 더 긴 부분을 포함할 수 있다. 채널층들(120) 중 최상부의 채널층(120)은 인접한 채널층(120)보다 길이가 더 긴 부분을 포함할 수 있다. 최상부의 채널층(120)의 경우, 상부의 길이가 하부의 길이보다 더 길 수 있다. 최상부의 채널층(120)은 기판(101)에 가까워질수록 상기 제1 방향(예를 들어, X축 방향)으로 연장되는 길이가 짧아질 수 있다. 최상부의 채널층(120)의 적어도 일부 영역은 게이트 전극(130)의 길이보다 길 수 있다. 최상부의 채널층(120)은 경사진 측면을 가질 수 있다. 임베디드 소스/드레인층들(107)에 인접한 최상부의 채널층(120)의 측면들은 경사진 평면일 수 있다.
이와 달리, 일 실시예에서 임베디드 소스/드레인층들(107)에 인접한 최상부의 채널층(120)의 측면들은 경사진 곡면일 수 있다(도 5 참조).
일 실시예에서, 최상부의 채널층(120)과 더불어, 채널층들(120) 중 최하부의 채널층(120)도 인접한 채널층(120)보다 길이가 더 긴 부분을 포함할 수 있다. 최하부의 채널층(120)의 경우, 최상부의 채널층(120)과 달리, 하부의 길이가 상부의 길이보다 더 길 수 있다. 최하부의 채널층(120)은 기판(101)에 가까워질수록 상기 제1 방향(예를 들어, X축 방향)으로 연장되는 길이가 길어질 수 있다. 최하부의 채널층(120)의 적어도 일부 영역은 게이트 전극(130)의 길이보다 길 수 있다. 임베디드 소스/드레인층들(107)에 인접한 최하부의 채널층(120)의 측면들은 경사진 평면 또는 경사진 곡면을 가질 수 있다.
임베디드 소스/드레인층들(107)과 복수의 채널층들(120) 사이에 계면층들(106)이 배치될 수 있다. 임베디드 소스/드레인층들(107)과 기판(101) 사이에 또는 임베디드 소스/드레인층들(107)과 돌출부(104) 사이에 계면층들(106)이 배치될 수 있다. 임베디드 소스/드레인층들(107) 각각은 라이너층(107a) 및 라이너층(107a) 상에 순차적으로 적층되고 서로 조성이 다른 제1 내지 제3 에피택셜층들(107b, 107c, 107d)을 포함할 수 있다. 계면층들(106)은 라이너층(107a)과 채널층들(120) 사이에 배치되고, 라이너층(107a)과 기판(101) 사이에 배치될 수 있다. 임베디드 소스/드레인층(107)은 제1 영역 및 제2 영역을 포함할 수 있다. 라이너층(107a)은 임베디드 소스/드레인층(107)의 제1 영역을 구성하고, 제1 에피택셜층(107b), 제2 에피택셜층(107c) 및 제3 에피택셜층은 임베디드 소스/드레인층(107)의 제2 영역을 구성할 수 있다.
라이너층(107a)은 채널층들(120)과 동일한 반도체 물질을 포함하고, 계면층들(106)은 제1 내지 제3 에피택셜층들(107b, 107c, 107d)과 동일한 반도체 물질을 포함할 수 있다. 예를 들어, 계면층들(106)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 라이너층들(107a)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 제1 내지 제3 에피택셜층들(107b, 107c, 107d)은 실리콘-게르마늄을 포함할 수 있다. 제3 에피택셜층(107d)은 제2 에피택셜층(107c)보다 게르마늄 함량이 높고, 제2 에피택셜층(107c)은 제1 에피택셜층(107b)보다 게르마늄 함량이 높을 수 있다. 즉, 제1 에피택셜층(107b)에서 제3 에피택셜층(107d)으로 갈수록 게르마늄의 함량이 증가할 수 있다. 계면층들(106)은 제1 에피택셜층들(107b)보다 게르마늄의 함량이 낮을 수 있다.
예를 들어, 계면층들(106)은 5 at% 내지 15 at% 게르마늄(Ge)을 포함하고, 제1 에피택셜층(107b)은 17 at% 내지 27 at% 게르마늄(Ge)을 포함하고, 제2 에피택셜층(107c)은 37 at% 내지 47 at% 게르마늄(Ge)을 포함하고, 제3 에피택셜층(107d)은 50 at% 내지 60 at% 게르마늄(Ge)을 포함할 수 있다.
라이너층(107a), 제1 에피택셜층(107b), 제2 에피택셜층(107c) 및 제3 에피택셜층(107d)은 예를 들어, p형 불순물들로 도핑될 수 있다. 상기 p형 불순물은 선택적 에피택셜 성장 공정 중에 인시츄로 주입되거나 후속의 이온 주입 공정에 의해 주입될 수 있다.
계면층(106)의 두께는 라이너층(107a)의 두께보다 얇게 형성될 수 있다. 제1 내지 제3 에피택셜층들(107b, 107c, 107d)의 두께는 다양하게 변형될 수 있다.
일 실시예에서, 임베디드 소스/드레인층들(107)은 라이너층(107a) 및 서로 다른 조성을 가지는 2개의 에피택셜층들을 포함할 수 있다. 일 실시예에서, 임베디드 소스/드레인층들(107)은 라이너층(107a) 및 조성이 연속적으로 변하는 에피택셜층을 포함할 수 있다.
임베디드 소스/드레인층들(107)의 상면이 최상부의 채널층(120)의 상면보다 높게 형성되는 것으로 도시되었으나, 이에 한정되지 않는다. 이와 달리 임베디드 소스/드레인층(107)의 상면이 최상부의 채널층(120)의 상면과 동일한 높이에 위치할 수도 있다. 임베디드 소스/드레인층들(107)의 상면이 볼록한 곡면으로 도시되었으나, 이에 한정되지 않는다.
게이트 전극들(130)은 임베디드 소스/드레인층들(107) 사이에 배치되고, 기판(101) 상에서 상기 제1 방향과 교차하는 제2 방향(예를 들어, Y축 방향)으로 연장될 수 있다. 게이트 전극들(130)과 임베디드 소스/드레인층들(107)은 게이트 절연층(110)에 의해 절연될 수 있다. 게이트 전극들(130)은 채널층들(120)을 감싸도록 형성될 수 있다. 게이트 절연층(110)은 게이트 전극들(130)과 채널층들(120) 사이 및 게이트 전극들(130)과 스페이서들(140) 사이에 배치될 수 있다. 게이트 전극(130)은 분리 절연층(103) 상에도 형성될 수 있다. 게이트 전극(130)과 분리 절연층(103) 사이에도 게이트 절연층(110)이 배치될 수 있다.
게이트 전극(130)의 양 측벽에는 게이트 전극(130)과 동일한 방향으로 연장되는 스페이서들(140)이 배치될 수 있다. 스페이서들(140)은 실리콘 산질화물(SiON), 실리콘 질화물(SiN), SiOC, SiOCN, SiBCN 또는 이들의 조합으로 형성될 수 있다.
게이트 전극(130) 상에는 게이트 전극을 보호하는 보호층(150)이 배치될 수 있다. 보호층(150)은 실리콘 질화물을 포함할 수 있다. 한편, 층간 절연층(170)이 임베디드 소스/드레인층들(107)을 덮을 수 있다. 층간 절연층(170)의 상면은 보호층(150)의 상면과 공면을 형성할 수 있다.
도 3을 참조하면, 게이트 절연층(110)은 복수의 층을 포함할 수 있으며, 일 실시예로, 게이트 절연층(110)은 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 제1 절연층(111) 및 제2 절연층(112)은 서로 다른 유전율을 가질 수 있으며, 제2 절연층(112)의 유전율이 제1 절연층(111)의 유전율보다 더 클 수 있다. 이 경우, 제2 절연층(112)이 제1 절연층(111)보다 게이트 전극(130)에 더 가깝게 배치될 수 있다. 즉, 제1 절연층(111)이 제2 절연층(112)보다 채널층(120)에 더 가깝게 배치될 수 있다. 한편, 상대적으로 더 높은 유전율을 갖는 제2 절연층(112)은 제1 절연층(111)보다 큰 두께를 가질 수 있다.
상대적으로 높은 유전율을 갖는 제2 절연층(112)은 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합 중 어느 하나일 수 있다.
채널층들(120) 사이에는 게이트 전극(130)에 포함되는 복수의 금속층들 모두가 배치될 수 있다. 게이트 절연층(110)에 인접하여 배리어 금속층(131)이 배치되고, 배리어 금속층(131) 상에 일함수 금속층(132)이 배치되고, 일함수 금속층(132) 상에 게이트 금속층(133)이 배치될 수 있다. 일 실시예에서, 채널층들(120) 사이의 공간이 게이트 절연층(110), 배리어 금속층(131) 및 일함수 금속층(132)만으로 채워질 수 있다.
배리어 금속층(131)은 TiN, TaN, TaSiN, TiSiN 등의 금속 질화물을 포함할 수 있다. 일함수 금속층(132)은 반도체 장치(100)의 문턱 전압을 결정할 수 있다. 일 실시예에서, 일함수 금속층(132)은 서로 적층된 복수의 금속층들을 포함할 수 있다. 예를 들어, 일함수 금속층(132)은 루테늄(Ru), 팔라듐(Pd), 플래티늄(Pt), 코발트(Co), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다. 게이트 금속층(133)은 텅스텐 등의 금속 물질로 형성될 수 있다.
도 4를 참조하면, 기판(101) 상에 채널층들(120)이 제3 방향(예를 들어, Z축 방향)으로 이격되어 배치될 수 있다. 채널층들(120) 사이에는 게이트 절연층(110) 및 게이트 전극(130)이 배치되어 채널층들(120)을 서로 분리할 수 있다. 채널층들(120)은 게이트 절연층(110) 및 게이트 전극(130)에 둘러싸일 수 있다. 채널층들(120)은 두께보다 폭이 넓은 시트(sheet) 형상을 가질 수 있다. 도 4에서 복수의 채널층들(120)의 모서리들은 각진 형상으로 도시되어 있으나, 이에 한정되지 않는다. 복수의 채널층들(120)의 모서리들은 곡률을 가질 수 있다.
이와 달리, 일 실시예에서 복수의 채널층들(120)은 원형의 단면 또는 타원형의 단면을 가지는 와이어(wire) 형상을 가질 수 있다(도 6 참조).
도 7 내지 도 14은 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법을 설명하기 위한 단면들이다. 도 7, 9, 11, 12, 13, 14 및 15는 도 1의 I-I' 절단선을 따라 절단된 단면도들이고, 도 8 및 10은 도 1의 Ⅱ-Ⅱ' 절단선을 따라 절단된 단면도들이다.
도 7을 참조하면, 기판(101) 상에 복수의 희생층들(160a)과 복수의 반도체층들(120a)이 교대로 적층될 수 있다.
기판(101) 상에 희생층(160a)이 먼저 형성되고, 희생층(160a) 상에 반도체층(120a)이 형성될 수 있다. 다시 반도체층(120a) 상에 희생층(160a)이 형성될 수 있다. 이러한 공정을 반복하여 반도체층(120a)이 최상부에 배치된 적층 구조체가 형성될 수 있다. 도 7에는 상기 적층 구조체가 3개의 희생층들(160a)과 3개의 반도체층들(120a)을 포함하는 것으로 도시되어 있으나, 이에 한정되지 않는다. 기판(101) 상에 적층되는 희생층(160a)과 반도체층(120a)의 개수는 다양하게 변형될 수 있다. 일 실시예에서, 하나의 희생층(160a)과 하나의 반도체층(120a)이 기판(101) 상에 적층될 수 있다.
복수의 반도체층들(120a)은 반도체 물질을 포함할 수 있고, 복수의 희생층들(160a)은 복수의 반도체층(120a)과 식각 선택성을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 복수의 반도체층들(120a)은 실리콘(Si)을 포함할 수 있고, 복수의 희생층들(160a)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 복수의 희생층들(160a)은 게르마늄 함량이 30 at%인 실리콘-게르마늄일 수 있다.
복수의 반도체층들(120a)과 복수의 희생층들(160a)의 두께는 실시예에 따라 다양하게 변형될 수 있다. 복수의 반도체층(120a)의 두께 및 복수의 희생층들(160a)의 두께는 수 nm 내지 수십 nm 일 수 있다. 예를 들어, 복수의 희생층(160a)의 두께는 복수의 반도체층(120a)의 두께보다 클 수 있다.
도 8을 참조하면, 기판(101) 상의 복수의 반도체층들(120a)과 복수의 희생층들(160a)의 일부를 선택적으로 제거하여 핀 구조체(FS)를 형성할 수 있다. 핀 구조체(FS)는 기판(101) 상에서 제1 방향(예를 들어 X축 방향)으로 연장될 수 있다.
복수의 반도체층(120a) 및 복수의 희생층(160a)이 적층된 기판(101) 상에 마스크 패턴을 형성하고, 이방성 식각 공정을 수행함으로써, 핀 구조체(FS)가 형성될 수 있다. 핀 구조체(FS)는 서로 교대로 적층되는 복수의 반도체층(120a)과 복수의 희생층(160a)을 포함할 수 있다. 핀 구조체(FS)를 형성하는 공정에서, 기판(101)의 일부가 제거되어, 기판(101)에 돌출부(104)가 형성될 수 있다. 기판(101)의 상기 돌출부(104)는 복수의 반도체층들(120a) 및 복수의 희생층들(160a)과 함께 핀 구조체(FS)를 구성할 수 있다. 기판(101)의 일부가 제거된 영역에는 분리 절연층(103)이 형성될 수 있다. 분리 절연층(103)은 상기 돌출부(104)의 측면을 일부 덮을 수 있다. 분리 절연층(103)의 상면은 기판(101) 상의 돌출부(104)의 상면보다 낮게 형성될 수 있다. 즉, 기판(101) 상의 돌출부(104)는 분리 절연층(103) 위로 돌출될 수 있다.
핀 구조체(FS) 및 분리 절연층(103)이 형성된 후, 상기 마스크 패턴은 제거될 수 있다.
도 9 및 도 10을 참조하면, 핀 구조체(FS)와 교차하는 더미 게이트(130a)가 형성될 수 있다. 더미 게이트들(130a)의 측벽들에 스페이서들(140) 및 희생 스페이서들(142)이 형성될 수 있다. 더미 게이트들(130a)과 핀 구조체(FS) 사이에 더미 절연층(128)이 배치될 수 있다. 더미 게이트(130a) 상에 캡핑층(135)이 더 형성될 수 있다.
*더미 게이트(130a)는 제2 방향(예를 들어 Y축 방향)으로 연장될 수 있다. 더미 절연층(128), 스페이서들(140) 및 희생 스페이서들(142)은 더미 게이트(130a)와 동일한 방향으로 연장될 수 있다. 더미 게이트(130a) 및 더미 절연층(128)은 분리 절연층(103) 상으로 돌출된 핀 구조체(FS)를 덮을 수 있다.
더미 게이트(130a)는 폴리 실리콘 등의 반도체 물질로 형성될 수 있다. 스페이서(140)는 실리콘 산질화물(SiON), 실리콘 질화물(SiN), SiOC, SiOCN, SiBCN 또는 이들의 조합으로 형성될 수 있다. 더미 절연층(128)은 실리콘 산화물로 형성될 수 있다.
도 11을 참조하면, 캡핑층(135), 더미 게이트(130a)와 스페이서(140)를 식각 마스크로 이용하고, 이방성 건식 식각 공정을 이용하여, 핀 구조체(FS)의 일부를 선택적으로 제거하여 더미 게이트들(130a)의 양측에 리세스들을 형성할 수 있다.
상기 이방성 건식 식각 공정에 의해 더미 게이트들(130a)의 아래에 복수의 채널층들(120)이 형성될 수 있다. 더불어, 복수의 채널층들(120) 사이에는 복수의 희생패턴들(160)이 형성될 수 있다.
상기 리세스들에 의해 기판(101)의 상면의 일부가 노출될 수 있다. 상기 이방성 건식 식각 공정에 의해 기판(101)의 상면의 일부가 식각될 수 있다.
도 12를 참조하면, 등방성 건식 식각 공정을 이용하여 상기 리세스들을 확장할 수 있다.
더미 게이트들(130a)의 양측에 형성된 상기 리세스들은 스페이서(140) 및 희생 스페이서(142)의 아래로 확장될 수 있다. 더불어, 상기 리세스들에 의해 노출된 기판(101)의 상면도 추가적으로 식각될 수 있다.
상기 등방성 식각 공정에 의해 복수의 채널층들(120) 중 최상부의 채널층(120)의 측면들에 경사가 형성될 수 있다. 복수의 채널층들(120) 중 최상부의 채널층(120)의 길이(예를 들어, X축 방향의 길이)는 기판(101)에 가까워질수록 짧아질 수 있다. 일 실시예에서, 상기 등방성 식각 공정에 의해 최하부의 채널층(120)의 측면들에도 경사가 형성될 수 있다. 최하부의 채널층(120)의 길이(예를 들어, X축 방향의 길이)는 기판(101)에 가까워질수록 길어질 수 있다.
도 13을 참조하면, 확장된 상기 리세스들 내에 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용하여 기판(101)의 상면으로부터 임베디드(embedded) 소스/드레인층들(107)을 형성할 수 있다.
전세정(precleaning) 공정에 의해 희생 스페이서들(142)이 제거될 수 있다. 임베디드 소스/드레인층들(107)을 형성하기 전에, 상기 리스세들 내에 계면층들(106)을 형성할 수 있다. 계면층들(106)은 수소(H2) 분위기의 베이크(bake) 공정에 의해 형성될 수 있다.
계면층들(106) 상에 임베디드 소스/드레인층들(107)을 형성할 수 있다. 계면층들(106) 상에 먼저 라이너층들(107a)을 형성할 수 있다. 라이너층들(107a) 상에 서로 조성이 다른 제1 내지 제3 에피택셜층들(107b, 107c, 107d)을 순차적으로 형성할 수 있다.
라이너층(107a), 제1 에피택셜층(107b), 제2 에피택셜층(107c) 및 제3 에피택셜층(107d)은 예를 들어, p형 불순물들로 도핑될 수 있다. 상기 p형 불순물은 선택적 에피택셜 성장 공정 중에 인시츄로 주입되거나 후속의 이온 주입 공정에 의해 주입될 수 있다.
계면층(106)의 두께는 라이너층(107a)의 두께보다 얇게 형성될 수 있다. 제1 내지 제3 에피택셜층들(107b, 107c, 107d)의 두께는 다양하게 변형될 수 있다.
도 14를 참조하면, 더미 게이트(130a) 및 더미 절연층(128)을 제거하여 제1 개구부(OPa)를 형성할 수 있다.
먼저 더미 게이트(130a)를 덮는 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170)은 스페이서(140)의 외측에 형성되어 임베디드 소스/드레인층들(107)을 덮을 수 있다.
층간 절연층(170)은 절연 물질을 도포하는 공정 및 평탄화 공정에 의해 형성될 수 있다. 상기 평탄화 공정에 의해 캡핑층(135)이 제거되고, 더미 게이트(130a)가 노출될 수 있다. 더미 게이트(130a) 및 더미 절연층(128)이 순차적으로 제거될 수 있다.
도 15를 참조하면, 복수의 희생패턴들(160)을 선택적으로 제거하여 제2 개구부(OPb)를 형성할 수 있다. 제1 개구부(OPa) 및 제2 개구부(OPb)는 개구부(OP)를 구성할 수 있다.
예를 들어, 복수의 채널층들(120)은 실리콘(Si)을 포함할 수 있으며, 복수의 희생패턴들(160)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 복수의 희생패턴들(160)을 선택적으로 제거하기 위하여 실리콘에 비해 실리콘-게르마늄의 식각률이 큰 식각액을 사용할 수 있다. 예를 들면, 과산화수소(H2O2), 불화수소산(HF) 및 초산(CH3COOH)을 포함하는 식각액, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 포함하는 식각액, 과초산(peracetic acid)을 포함하는 식각액, 또는 이들의 조합을 이용할 수 있다.
복수의 희생패턴들(160)을 제거할 때, 복수의 희생패턴들(160)에 접한 계면층들(106)의 일부가 함께 제거될 수 있다. 제2 개구부(OPb)에 의해 라이너층(107a)의 일부가 노출될 수 있다. 라이너층(107a)이 실리콘으로 이루어진 경우, 복수의 희생패턴들(160)을 제거하는 단계에서, 라이너층(107a)의 식각을 방지할 수 있다. 따라서, 후속에 형성되는 게이트 전극의 길이가 제1 방향(예를 들어, X축 방향)으로 길어지는 것을 방지할 수 있다.
다시, 도 2 내지 도 4를 참조하면, 개구부(OP) 내에 게이트 절연층(110) 및 게이트 전극(130)을 순차적으로 형성할 수 있다.
게이트 절연층(110)은 개구부(OP)에 의해 노출된 스페이서(140)의 내측면에 형성될 수 있다. 게이트 절연층(110)은 개구부(OP)에 의해 노출된 채널층들(120)의 표면 및 임베디드 소스/드레인층(107)의 일부 표면 상에 형성될 수 있다. 게이트 절연층(110)은 채널층들(120)을 둘러싸도록 형성될 수 있다. 게이트 절연층(110)은 순차적으로 적층되고, 서로 다른 유전율을 가지는 제1 절연층(111) 및 제2 절연층(112)을 포함할 수 있다. 제2 절연층(112)의 유전율이 제1 절연층(111)의 유전율보다 더 클 수 있다.
게이트 절연층(110) 상에 게이트 전극(130)을 형성할 수 있다. 게이트 전극(130)은 순차적으로 적층된 배리어 금속층(131), 일함수 금속층(132) 및 게이트 금속층(134)을 포함할 수 있다.
게이트 금속층(134) 상에는 보호층(150)이 형성될 수 있다. 보호층(150)은 실리콘 질화물로 형성될 수 있다. 보호층(150)은 게이트 전극(130)으로 산소 등이 침투하여 문턱 전압이 바뀌는 것을 방지하기 위한 목적 등으로 형성될 수 있다. 게이트 전극(130)의 일부를 제거하고 게이트 전극(130)의 일부가 제거된 영역 내에 보호층(150)을 형성할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치, 101: 기판, 103: 분리 절연층, 104: 돌출부, 106: 계면층, 107: 임베디드 소스/드레인층, 107a: 라이너층, 107b: 제1 에피택셜층, 107c: 제2 에피택셜층, 107d: 제3 에피택셜층, 110: 게이트 절연층, 120: 채널층, 130: 게이트 전극, 140: 스페이서, 142: 희생 스페이서, 150: 보호층, 160: 희생패턴, 170: 층간 절연층

Claims (20)

  1. 기판;
    상기 기판 상에 적층되는 복수의 채널층들;
    상기 복수의 채널층들을 감싸는 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되고, 제1 에피택셜층 및 상기 제1 에피택셜층 상의 제2 에피택셜층을 포함하는 소스/드레인 구조물들을 포함하고,
    상기 제2 에피택셜층은 상기 소스/드레인 구조물들 각각의 중심 영역에 배치되고,
    상기 제1 에피택셜층은 상기 제2 에피택셜층의 바닥면 및 양 측면들을 감싸고,
    상기 제2 에피택셜층의 측면들은 각각 상기 기판의 상면을 향할수록 상기 제2 에피택셜층의 폭이 감소하도록 경사진 제1 부분들을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들은,
    상기 제1 에피택셜층의 상부 부분들로부터 아래로 구부러지고, 상기 제1 부분들의 상단들과 연결되는 제2 부분들; 및
    상기 제1 부분들의 하단들로부터 구부러진 제3 부분들을 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 에피택셜층의 상기 제2 부분들 사이의 제1 폭은, 상기 제2 에피택셜층의 상기 제1 부분들과 접촉하는 상기 제1 에피택셜층의 제2 폭보다 큰 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들의 상기 제2 부분들 및 상기 제2 에피택셜층의 상면은 서로 연결되어 상기 소스/드레인 구조물들 각각의 외측면들을 향하여 각진 모양을 이루는 반도체 장치.
  5. 제2 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들의 상기 제2 부분과 접촉하는 상기 제1 에피택셜층의 일 면은 구부러진 부분을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 에피택셜층은 상기 제1 에피택셜층의 상면의 일부를 덮는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 에피택셜층의 상면은 리세스된 부분을 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층은 각각 실리콘 저마늄을 포함하고,
    상기 제2 에피택셜층의 저마늄 함량은, 상기 제1 에피택셜층의 저마늄 함량보다 큰 반도체 장치.
  9. 제1 항에 있어서,
    상기 복수의 채널층들 중 상기 기판으로부터 가장 먼 최상부 채널층은 경사진 측면을 갖는 반도체 장치.
  10. 제1 항에 있어서,
    상기 복수의 채널층들 중 상기 기판으로부터 가장 먼 최상부 채널층의 제1 방향으로 연장되는 길이는, 상기 기판을 향할수록 감소하는 반도체 장치.
  11. 기판;
    상기 기판 상에 적층되는 복수의 채널층들;
    상기 복수의 채널층들을 감싸며, 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 양 측에 배치되고, 제1 에피택셜층, 상기 제1 에피택셜층 상의 제2 에피택셜층, 및 상기 제2 에피택셜층 상의 제3 에피택셜층을 포함하는 소스/드레인 구조물들; 및
    상기 게이트 전극의 측면들 상에 배치되고, 상기 제3 에피택셜층과 접촉하는 스페이서들을 포함하고,
    상기 제1 에피택셜층은 상기 제2 에피택셜층의 바닥면 및 양 측면들을 감싸고,
    상기 소스/드레인 구조물들 중 적어도 하나는, 상기 복수의 채널층들 중 최상부 채널층의 상면보다 높은 레벨로 위로 돌출되는 볼록한 모양을 갖는 상부 부분 및 상기 상부 부분 아래의 중간 부분을 포함하고,
    상기 제1 방향에 수직한 제2 방향에서, 상기 상부 부분의 폭은 상기 중간 부분의 폭보다 작은 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 에피택셜층은 17 at% 내지 27 at% 저마늄을 포함하고,
    상기 제2 에피택셜층은 37 at% 내지 47 at% 저마늄을 포함하고,
    상기 제3 에피택셜층은 50 at% 내지 60 at% 저마늄을 포함하는 반도체 장치.
  13. 기판;
    상기 기판 상에 적층되는 복수의 채널층들;
    상기 복수의 채널층들을 감싸는 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되고, 서로 다른 조성을 갖는 제1 에피택셜층 및 제2 에피택셜층을 포함하는 소스/드레인 구조물들을 포함하고,
    상기 제2 에피택셜층은 상기 제1 에피택셜층의 상면의 일부를 덮고,
    상기 제2 에피택셜층의 측면들의 각각은,
    상기 기판의 상면에 대하여 경사를 갖는 제1 부분들;
    상기 제1 에피택셜층의 상부 부분들로부터 아래로 구부러지고, 상기 제1 부분들의 상단들과 연결되는 제2 부분들; 및
    상기 제1 부분들의 하단들로부터 구부러진 제3 부분들을 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 제2 에피택셜층의 상기 제2 부분들 사이의 제1 폭은, 상기 제2 에피택셜층의 상기 제1 부분들과 접촉하는 상기 제1 에피택셜층의 제2 폭보다 큰 반도체 장치.
  15. 제13 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들의 상기 제2 부분들 및 상기 제2 에피택셜층의 상면은 서로 연결되어 상기 소스/드레인 구조물들 각각의 외측면들을 향하여 각진 모양을 이루는 반도체 장치.
  16. 기판;
    상기 기판 상에 적층되는 복수의 채널층들;
    상기 복수의 채널층들을 감싸는 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되고, 제1 에피택셜층 및 상기 제1 에피택셜층 상의 제2 에피택셜층을 포함하는 소스/드레인 구조물들;
    상기 제2 에피택셜층은 상기 소스/드레인 구조물들 각각의 중심 영역에 배치되고,
    상기 제1 에피택셜층은 상기 제2 에피택셜층의 바닥면 및 양 측면들을 감싸고,
    상기 제2 에피택셜층의 측면들은 각각 상기 기판의 상면을 향할수록 상기 제2 에피택셜층의 폭이 감소하도록 경사진 제1 부분들 및 상기 제1 에피택셜층의 상부 부분들로부터 아래로 구부러지고, 상기 제1 에피택셜층의 상단들과 연결되는 제2 부분들을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 제2 에피택셜층의 상기 제2 부분들 사이의 제1 폭은, 상기 제2 에피택셜층의 상기 제1 부분들과 접촉하는 상기 제1 에피택셜층의 제2 폭보다 큰 반도체 장치.
  18. 제16 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들의 상기 제2 부분들 및 상기 제2 에피택셜층의 상면은 서로 연결되어 상기 소스/드레인 구조물들 각각의 외측면들을 향하여 각진 모양을 이루는 반도체 장치.
  19. 제16 항에 있어서,
    상기 제2 에피택셜층의 상기 측면들의 상기 제2 부분과 접촉하는 상기 제1 에피택셜층의 일 면은 구부러진 부분을 포함하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 제2 에피택셜층의 상면은 리세스된 부분을 포함하는 반도체 장치.
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