CN110350027A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：第一鳍型图案和第二鳍型图案，从基底突出并且彼此间隔开以在第一方向上延伸；虚设鳍型图案，从基底突出，并位于第一鳍型图案与第二鳍型图案之间；第一栅极结构，在与第一方向交叉的第二方向上延伸，位于第一鳍型图案上；第二栅极结构，在第二方向上延伸，位于第二鳍型图案上；以及盖图案，在第二方向上延伸，位于第一栅极结构和第二栅极结构上，其中，盖图案包括与虚设鳍型图案的上表面接触的分离部分，并且虚设鳍型图案和分离部分使第一栅极结构与第二栅极结构分离。

Description

半导体装置
本申请要求于2018年4月6日在韩国知识产权局提交的第10-2018-0040373号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置和制造该半导体装置的方法。更具体地，本发明构思涉及一种实现栅极切割的半导体装置和制造该半导体装置的方法。
背景技术
作为用于增大集成电路装置的密度的缩放技术之一，已经提出了在基底上形成具有鳍形状或纳米线形状的硅主体并在硅主体的表面上形成栅极的多栅晶体管。
由于这种多栅晶体管利用三维沟道，所以容易执行缩放。另外，即使未增加多栅晶体管的栅极长度，也可以改善电流控制能力。此外，可以有效地抑制沟道区域的电位受漏极电压影响的SCE(短沟道效应)。
发明内容
本发明构思的一方面提供了一种具有改善的产品可靠性的半导体装置。
本发明构思的另一方面提供了一种用于制造半导体装置的方法，所述方法能够制造具有改善的产品可靠性的半导体装置。
本发明构思的方面不限于其中阐述的那些，并且本领域技术人员从下面的描述中可以清楚地理解未提及的另外的方面。
根据本发明构思的一方面，提供了一种半导体装置，所述半导体装置包括：第一鳍型图案和第二鳍型图案，从基底突出并且彼此间隔开以在第一方向上延伸；虚设鳍型图案，从基底突出，并位于第一鳍型图案与第二鳍型图案之间；第一栅极结构，在与第一方向交叉的第二方向上延伸，位于第一鳍型图案上；第二栅极结构，在第二方向上延伸，位于第二鳍型图案上；以及盖图案，在第二方向上延伸，位于第一栅极结构和第二栅极结构上，其中，盖图案包括与虚设鳍型图案的上表面接触的分离部分，并且虚设鳍型图案和分离部分使第一栅极结构与第二栅极结构分离。
根据本发明构思的一方面，提供了一种半导体装置，所述半导体装置包括：虚设鳍型图案，从基底突出并且在第一方向上延伸；第一栅电极，在与第一方向交叉的第二方向上延伸，位于虚设鳍型图案上；第一盖图案，在第二方向上延伸并且与虚设鳍型图案接触，位于第一栅电极上；绝缘衬里，沿着第一栅电极的侧壁和第一盖图案的侧壁延伸；以及层间绝缘膜，位于绝缘衬里上，其中，第一栅电极通过虚设鳍型图案和第一盖图案而电分离，虚设鳍型图案包括在第一盖图案的两侧上形成于虚设鳍型图案中的沟槽，并且绝缘衬里还沿着沟槽的下表面和侧壁延伸。
根据本发明构思的一方面，提供了一种半导体装置，所述半导体装置包括：虚设鳍型图案，从基底突出并且在第一方向上延伸；场绝缘膜，围绕虚设鳍型图案的侧壁的一部分，位于基底上；盖图案，与虚设鳍型图案的上表面接触，位于虚设鳍型图案上；以及栅电极，在与第一方向交叉的第二方向上延伸并且通过虚设鳍型图案和盖图案而电分离，位于场绝缘膜上，其中，盖图案的下表面比虚设鳍型图案的上表面低或与虚设鳍型图案的上表面处于同一高度，并且比场绝缘膜的上表面高。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它方面及特征将变得更加明显，在附图中：
图1是根据本发明构思的技术理念的一些实施例的半导体装置的布局图。
图2是沿着图1的线A-A'截取的剖视图。
图3是沿着图1的线B-B'截取的剖视图。
图4是沿着图1的线C-C'截取的剖视图。
图5是沿着图1的线D-D'截取的剖视图。
图6是用于解释根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。
图7和图8是根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。
图9和图10是根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。
图11是根据本发明构思的技术理念的一些实施例的半导体装置的布局图。
图12是沿着图11的线E-E'截取的剖视图。
图13是沿着图11的线F-F'截取的剖视图。
图14是沿着图11的线G-G'截取的剖视图。
图15是根据本发明构思的技术理念的一些实施例的半导体装置的布局图。
图16至图46是用于解释根据本发明构思的技术理念的一些实施例的用于制造半导体装置的方法的中间步骤图。
具体实施方式
在下文中，将参照图1至图15来描述根据本发明构思的技术理念的一些实施例的半导体装置。
图1是根据本发明构思的技术理念的一些实施例的半导体装置的布局图。
图2是沿着图1的线A-A'截取的剖视图。图3是沿着图1的线B-B'截取的剖视图。图4是沿着图1的线C-C'截取的剖视图。图5是沿着图1的线D-D'截取的剖视图。
参照图1至图5，根据一些实施例的半导体装置包括基底100、第一鳍型图案F1、虚设鳍型图案DF、第二鳍型图案F2、场绝缘膜110、第一栅极介电膜122、第一栅电极124、第一盖图案130、第一源极/漏极区域140A、第二源极/漏极区域140B、绝缘衬里150和/或层间绝缘膜160。
基底100可以是例如体硅或绝缘体上硅(SOI)。基底100可以包括半导体材料。例如，基底100可以是硅基底或者可以包括例如如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。或者，基底100可以具有形成在基体基底上的外延层。为了便于解释，基底100在下面被示出为硅基底。
基底100可以包括第一区域I、分离区域CT和第二区域II。分离区域CT可以设置在第一区域I与第二区域II之间。例如，如图1中所示，第一区域I和第二区域II可以通过分离区域CT而彼此间隔开。
在一些实施例中，不同导电类型的半导体元件可以形成在第一区域I和第二区域II中。例如，PMOS晶体管可以形成在第一区域I中，NMOS晶体管可以形成在第二区域II中。然而，本公开的技术理念不限于此，相同导电类型的半导体元件可以形成在第一区域I和第二区域II中。
第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以从基底突出以在纵向方向上延伸。例如，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以分别具有短边和长边。在图1中，第一鳍型图案F1的长边、虚设鳍型图案DF的长边和第二鳍型图案F2的长边被示出为沿着第一方向X延伸。也就是说，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以分别在基底100上沿着第一方向X延伸。
第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以在基底100上彼此间隔开地延伸。例如，第一鳍型图案F1可以形成在基底100的第一区域I上。虚设鳍型图案DF可以形成在基底100的分离区域CT上。第二鳍型图案F2可以形成在基底100的第二区域II上。
第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以是基底100的部分，并且可以包括从基底100生长的外延层。结果，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以包括半导体材料。例如，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以包括作为元件半导体材料的硅或锗。第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以包括例如第IV-IV族化合物半导体或第III-V族化合物半导体的化合物半导体。
更具体地，以第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2包括第IV-IV族化合物半导体的情况为示例，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种或更多种的二元化合物或三元化合物，或者通过用第IV族元素掺杂这些元素而获得的化合物。
以第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2包括第III-V族化合物半导体的情况为示例，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以包括通过将作为第III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为第V族元素的磷(P)、砷(As)和锑(Sb)中的至少一种结合形成的二元化合物、三元化合物或四元化合物。
为了便于解释，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2将在下面被描述为硅鳍型图案。
场绝缘膜110可以形成在基底100上。此外，场绝缘膜110可以围绕第一鳍型图案F1的一部分、虚设鳍型图案DF的一部分和第二鳍型图案F2的一部分。例如，如图2中所示，场绝缘膜110可以围绕第一鳍型图案F1的侧壁的一部分、虚设鳍型图案DF的侧壁的一部分和第二鳍型图案F2的侧壁的一部分。
在图3中，场绝缘膜110的上表面被示出为与第一鳍型图案F1的一部分的上表面、虚设鳍型图案DF的一部分的上表面和第二鳍型图案F2的一部分的上表面具有相同的高度，但是本公开的技术理念不限于此。例如，在图3中，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以从场绝缘膜110向上突出。
第一栅电极124可以形成在第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2上。第一栅电极124的上表面可以比第一鳍型图案F1的上表面、虚设鳍型图案DF的上表面和第二鳍型图案F2的上表面高。
此外，第一栅电极124可以与第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案交叉。例如，第一栅电极124可以在与第一方向X交叉的第二方向Y上延伸。
第一栅电极124可以包括导电材料。例如，第一栅电极124可以包括金属层。例如，第一栅电极124可以包括Ti、Ta、W、Al、Co和其组合中的至少一种。然而，本公开的技术理念不限于此，第一栅电极124可以由硅、硅锗等而不是金属制成。
第一栅电极124被示出为单层膜，但是本公开的技术理念不限于此。例如，第一栅电极124可以通过堆叠多种导电材料来形成。例如，第一栅电极124可以包括用于调整逸出功的逸出功调整膜以及用于填充由逸出功调整膜形成的空间的填充导电膜。逸出功调整膜可以包括例如TiN、TaN、TiC、TaC、TiAlC和其组合中的至少一种。填充导电膜可以包括例如W或Al。
第一栅电极124可以例如通过置换工艺形成，但是本公开的技术理念不限于此。
第一栅极介电膜122可以置于基底100与第一栅电极124之间。例如，如图2中所示，第一栅极介电膜122可以沿着场绝缘膜110的上表面的轮廓和鳍型图案(例如，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2)的被场绝缘膜110暴露的轮廓延伸。然而，在一些实施例中，第一栅极介电膜122可以不形成在虚设鳍型图案DF的上表面上。
此外，如图5中所示，第一栅极介电膜122可以沿着绝缘衬里150的内壁延伸。然而，在一些实施例中，第一栅极介电膜122可以不沿着绝缘衬里150的内壁延伸。
第一栅极介电膜122可以包括例如氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)和具有比氧化硅(SiO2)的介电常数大的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和其组合中的至少一种。
第一盖图案130可以形成在第一栅电极124和虚设鳍型图案DF上。此外，第一盖图案130可以沿着第二方向Y纵向延伸。
在分离区域CT中，第一盖图案130的一部分向下突出，并且可以与虚设鳍型图案DF接触。例如，如图2中所示，第一盖图案130可以包括延伸部分132和分离部分134。第一盖图案130的延伸部分132可以在第一栅电极124上沿着第二方向Y延伸。第一盖图案130的延伸部分132可以形成在第一区域I、分离区域CT和第二区域II上方。第一盖图案130的分离部分134从分离区域CT的延伸部分132的下表面突出，并且可以与虚设鳍型图案DF的上表面接触。
因此，在分离区域CT中，第一栅极介电膜122和第一栅电极124可以通过虚设鳍型图案DF和第一盖图案130而分离。例如，如图2中所示，可以形成通过虚设鳍型图案DF和第一盖图案130而分离的第一栅极结构120A和第二栅极结构120B。
第一栅极结构120A可以是第一栅极介电膜122和第一栅电极124的在第一鳍型图案F1上沿着第二方向Y延伸的部分。此外，第二栅极结构120B可以是第一栅极介电膜122和第一栅电极124的在第二鳍型图案F2上沿着第二方向Y延伸的部分。虚设鳍型图案DF和分离部分134可以置于第一栅极结构120A与第二栅极结构120B之间以使第一栅极结构120A和第二栅极结构120B分离。
第一盖图案130可以包括绝缘材料。例如，第一盖图案130可以包括具有比氧化硅的介电常数低的介电常数的低介电常数材料。第一盖图案130可以包括例如氮化硅。因此，第一栅电极124可以通过虚设鳍型图案DF和第一盖图案130而电分离。也就是说，可以形成通过分离区域CT电分离的第一栅极结构120A和第二栅极结构120B。此外，在第一区域I中形成的半导体元件和在第二区域II中形成的半导体元件可以彼此分离。
在一些实施例中，第一盖图案130的分离部分134的宽度可以比虚设鳍型图案DF的宽度大。这里，“宽度”是指在第二方向Y上的宽度。例如，如图2中所示，虚设鳍型图案DF的第一宽度W1可以比分离部分134的第二宽度W2小。
在图2中，分离部分134的宽度被示出为随着其远离基底100的上表面而基本相同，但是本公开的技术理念不限于此。例如，分离部分134可以根据用于形成分离部分134的蚀刻工艺的特性而具有锥形形状。例如，与示出的构造不同，分离部分134的宽度可以随着其远离基底100的上表面而增大。
在一些实施例中，第一盖图案130可以不包括延伸部分132。例如，第一盖图案130可以仅形成在第一栅极结构120A与第二栅极结构120B之间，并且可以不沿着第一栅电极124的上表面延伸。
在一些实施例中，虚设鳍型图案DF可以包括第一沟槽T1。如图4中所示，第一沟槽T1可以在第一盖图案130的两侧上形成于虚设鳍型图案DF中。
第一源极/漏极区域140A可以在第一栅电极124的两侧上形成于第一鳍型图案F1中。也就是说，第一源极/漏极区域140A可以在第一栅极结构120A的两侧上形成于第一鳍型图案F1中。然而，第一源极/漏极区域140A可以通过绝缘衬里150与第一栅电极124绝缘。结果，第一源极/漏极区域140A可以用作包括第一栅极结构120A的晶体管的源极/漏极。
第二源极/漏极区域140B可以在第一栅电极124的两侧上形成于第二鳍型图案F2中。也就是说，第二源极/漏极区域140B可以在第二栅极结构120B的两侧上形成于第二鳍型图案F2中。然而，第二源极/漏极区域140B可以通过绝缘衬里150与第一栅电极124绝缘。因此，第二源极/漏极区域140B可以用作包括第二栅极结构120B的晶体管的源极/漏极。
在一些实施例中，第一源极/漏极区域140A和第二源极/漏极区域140B可以通过外延生长方法来形成。例如，如图5中所示，第一鳍型图案F1可以包括第二沟槽T2。第二沟槽T2可以在第一栅极结构120A的两侧上形成于第一鳍型图案F1中。此时，第一源极/漏极区域140A可以通过外延生长方法来形成以填充第二沟槽T2。
在一些实施例中，第一源极/漏极区域140A和第二源极/漏极区域140B可以是抬升的源极/漏极。例如，如图5中所示，第一源极/漏极区域140A的最上面的部分可以从第一鳍型图案F1的上表面向上突出。此外，在一些实施例中，第一源极/漏极区域140A或第二源极/漏极区域140B可以是多个栅电极共用的公共源极/漏极。
第一源极/漏极区域140A和第二源极/漏极区域140B被示出为单层膜，但是本公开的技术理念不限于此。例如，第一源极/漏极区域140A或第二源极/漏极区域140B可以由包括不同浓度的杂质的多层膜形成。
在图3中，第一源极/漏极区域140A的横截面和第二源极/漏极区域140B的横截面被示出为具有五边形形状，但是本公开的技术理念不限于此。第一源极/漏极区域140A的横截面和第二源极/漏极区域140B的横截面可以具有诸如以菱形形状或六边形形状为例的各种形状。
在将要形成的半导体元件是PMOS晶体管的情况下，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括p型杂质或用于减小或防止p型杂质的扩散的杂质。例如，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括B、In、Ga和Al中的至少一种或其组合。
此外，当将要形成的半导体元件是PMOS晶体管时，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括压应力材料。例如，当第一鳍型图案F1是硅(Si)时，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括具有比Si的晶格常数大的晶格常数的材料，例如硅锗(SiGe)。压应力材料可以将压应力施加到第一鳍型图案F1以改善沟道区域的载流子的迁移率。
另一方面，当将要形成的半导体元件是NMOS晶体管时，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括n型杂质或用于减小或防止n型杂质的扩散的杂质。例如，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括P、Sb、As和其组合中的至少一种。
另外，当将要形成的半导体元件是NMOS晶体管时，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括拉应力材料。例如，当第一鳍型图案F1是硅(Si)时，第一源极/漏极区域140A或第二源极/漏极区域140B可以包括具有比硅(Si)的晶格常数小的晶格常数的材料，例如碳化硅(SiC)。拉应力材料可以将拉应力施加到第一鳍型图案F1以改善沟道区域的载流子的迁移率。
在一些实施例中，相同导电类型的半导体元件可以形成在第一区域I和第二区域II中。例如，第一源极/漏极区域140A和第二源极/漏极区域140B可以包括相同导电类型的杂质(例如，p型杂质)。然而，本公开的技术理念不限于此，不同导电类型的半导体元件可以形成在第一区域I和第二区域II中。
绝缘衬里150可以沿着第一栅电极124的侧壁和第一盖图案130的侧壁延伸。例如，如图1和图5中所示，第一栅电极124和第一盖图案130可以形成为填充由绝缘衬里150限定的空间。在一些实施例中，第一栅极介电膜122可以置于第一栅电极124与绝缘衬里150之间。
此外，如图3和图4中所示，绝缘衬里150可以沿着虚设鳍型图案DF的上表面延伸。此外，在一些实施例中，绝缘衬里150可以沿着虚设鳍型图案DF的第一沟槽T1的下表面和侧壁延伸。也就是说，绝缘衬里150不仅可以形成在第一栅电极124和第一盖图案130上，也可以形成在虚设鳍型图案DF上。
此外，绝缘衬里150也可以形成在场绝缘膜110、第一源极/漏极区域140A和第二源极/漏极区域140B上。例如，如图3中所示，绝缘衬里150可以沿着虚设鳍型图案DF的上表面、场绝缘膜110的上表面、第一源极/漏极区域140A的外表面和第二源极/漏极区域140B的外表面延伸。
绝缘衬里150被示出为单层膜，但是本公开的技术理念不限于此，绝缘衬里150可以由多层膜形成。
在一些实施例中，绝缘衬里150的位于虚设鳍型图案DF上的第一厚度TH1可以比绝缘衬里150的位于第一源极/漏极区域140A或第二源极/漏极区域140B上的第二厚度TH2大。在一些实施例中，绝缘衬里150可以形成在虚设鳍型图案DF上，并且可以不形成在第一源极/漏极区域140A或第二源极/漏极区域140B上。
绝缘衬里150可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和其组合中的至少一种。
层间绝缘膜160可以形成在绝缘衬里150上。结果，层间绝缘膜160可以形成在基底100和场绝缘膜110上。此外，层间绝缘膜160可以围绕第一栅电极124和第一盖图案130。
此外，如图3和图4中所示，层间绝缘膜160可以形成在虚设鳍型图案DF上。在一些实施例中，层间绝缘膜160可以形成为填充其中形成有绝缘衬里150的第一沟槽T1的剩余区域。结果，虚设鳍型图案DF和层间绝缘膜160可以通过绝缘衬里150彼此间隔开。
层间绝缘膜160可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅的介电常数低的介电常数的低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如FOX(Flowable Oxide，可流动氧化物)、TOSZ(Tonen Silazane，Tonen硅氮烷)、USG(未掺杂的氧化硅玻璃)、BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、PRTEOS(等离子体增强的正硅酸四乙酯)、FSG(氟硅酸盐玻璃)、CDO(掺碳氧化硅)、干凝胶(Xerogel)、气凝胶(Aerogel)、非晶氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯(Parylene)、BCB(双苯并环丁烯)、丝绸(Silk)、聚酰亚胺、多孔聚合物材料和其组合。
图6是用于解释根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图6，在根据一些实施例的半导体装置中，分离部分134的下表面可以比虚设鳍型图案DF的上表面低或与虚设鳍型图案DF的上表面处于同一高度。
也就是说，分离部分134的下表面的高度可以比虚设鳍型图案DF的上表面的高度低或与虚设鳍型图案DF的上表面的高度相同。这里，“高度”是指距基底100的上表面的高度。例如，如图6中所示，分离部分134的下表面的第一高度H1可以比虚设鳍型图案DF的上表面的第二高度H2低。结果，分离部分134可以与虚设鳍型图案DF的上表面接触。此外，在一些实施例中，分离部分134可以围绕虚设鳍型图案的上部。
在一些实施例中，分离部分134的下表面可以比场绝缘膜110的上表面高。例如，如图6中所示，分离部分134的下表面的第一高度H1可以比虚设鳍型图案DF的上表面的第二高度H2低，并且可以比场绝缘膜110的上表面的第三高度H3高。因此，在一些实施例中，分离部分134与虚设鳍型图案DF接触，并且可以不与场绝缘膜110接触。
图7和图8是根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图7和图8，在根据一些实施例的半导体装置中，虚设鳍型图案DF可以突出超过场绝缘膜110的上表面。
例如，与图1至图5的虚设鳍型图案DF不同，根据一些实施例的虚设鳍型图案DF可以不包括第一沟槽T1。结果，绝缘衬里150不仅可以沿着虚设鳍型图案DF的上表面延伸，也可以沿着虚设鳍型图案DF的侧壁延伸。
在一些实施例中，绝缘衬里150的位于虚设鳍型图案DF上的第一厚度可以比绝缘衬里150的位于第一源极/漏极区域140A或第二源极/漏极区域140B上的第二厚度大。在一些实施例中，绝缘衬里150形成在虚设鳍型图案DF上，并且可以不形成在第一源极/漏极区域140A或第二源极/漏极区域140B上。
图9和图10是根据本发明构思的技术理念的一些实施例的半导体装置的剖视图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图9和图10，在根据一些实施例的半导体装置中，场绝缘膜110和虚设鳍型图案DF可以包括凹的上表面。
例如，场绝缘膜110的与鳍型图案(第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2)相邻的上表面可以向上凹。例如，场绝缘膜110的与虚设鳍型图案DF相邻的第一上表面S1可以具有向上凹的形状。
此外，虚设鳍型图案DF可以具有凹的上表面。例如，虚设鳍型图案DF的第二上表面S2可以具有向上凹的形状。这样的虚设鳍型图案DF的上表面的形状可以归因于用于形成图4的第一沟槽T1的蚀刻工艺的特性。例如，用于形成第一沟槽T1的蚀刻工艺可以使虚设鳍型图案DF的上表面凹。
在一些实施例中，绝缘衬里150可以沿着场绝缘膜110的包括第一上表面S1的上表面的轮廓以及虚设鳍型图案DF的包括第二上表面S2的上表面的轮廓延伸。
图11是根据本发明构思的技术理念的一些实施例的半导体装置的布局图。图12是沿着图11的线E-E'截取的剖视图。图13是沿着图11的线F-F'截取的剖视图。图14是沿着图11的线G-G'截取的剖视图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图11至图14，根据一些实施例的半导体装置还包括第二栅极介电膜322、第二栅电极324和/或第二盖图案330。
第二栅极介电膜322、第二栅电极324和第二盖图案330可以形成在第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2上。此外，第二栅电极324可以与第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2交叉。第二栅电极324可以与第一栅电极124间隔开，并且在第二方向Y上延伸。
与第一栅电极124类似，第二栅电极324可以包括导电材料。在一些实施例中，第二栅电极324可以与第一栅电极124形成在同一水平处。在本说明书中，“同一水平”是指栅电极通过同一制造工艺形成。
第二栅极介电膜322可以置于基底100与第二栅电极324之间。例如，如图14中所示，第二栅极介电膜322可以沿着场绝缘膜110的上表面的轮廓以及鳍型图案(例如，第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2)的被场绝缘膜110暴露的轮廓延伸。与第一栅极介电膜122不同，第二栅极介电膜322也可以形成在虚设鳍型图案DF的上表面上。
与第一栅极介电膜122相同，第二栅极介电膜322可以包括氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)和具有比氧化硅(SiO2)的介电常数高的介电常数的高介电常数材料中的至少一种。在一些实施例中，第二栅极介电膜322可以与第一栅极介电膜122形成在同一水平处。
第二盖图案330可以形成在第二栅电极324上。此外，第二盖图案330可以沿着第二方向Y延伸。与第一盖图案130不同，第二盖图案330可以不与虚设鳍型图案DF接触。结果，第二盖图案330可以不使第二栅电极324分离。也就是说，与第一栅电极124不同，第二栅电极324可以不通过虚设鳍型图案DF和第二盖图案330而电分离。
在图11和图13中，两个第二栅电极324被示出为在其间插置有两个第一盖图案130，但是这是为了便于解释，本公开的技术理念不限于此。与图11和图13中示出的构造不同，第一栅电极124和第二栅电极324可以以各种方式布置。
图15是根据本公开的技术理念的一些实施例的半导体装置的布局图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图15，在根据一些实施例的半导体装置中，分离区域CT的第一盖图案130的宽度可以比第一区域I或第二区域II的第一盖图案130的宽度小。
这里，“宽度”是指在第一方向X上的宽度。例如，第一盖图案130的位于虚设鳍型图案DF上的第三宽度W3可以比第一盖图案130的位于第一鳍型图案F1上的第四宽度W4小。如上述的第一盖图案130的形状可以归因于用于形成图4的第一沟槽T1的蚀刻工艺的特征。这将在后面的图24至图26的描述中描述。
在下文中，将参照图1至图5和图16至图46来描述根据本发明构思的技术理念的一些实施例的用于制造半导体装置的方法。
图16至图46是用于解释根据本发明构思的技术理念的一些实施例的用于制造半导体装置的方法的中间步骤图。为了便于解释，将简要描述或省略参照图1至图5描述的那些的重复部分。
参照图16至图19，在基底100上形成虚设栅极介电膜210和虚设栅电极220。以供参照，图17是沿着图16的线A1-A1'截取的剖视图。图18是沿着图16的线B1-B1'截取的剖视图。图19是沿着图16的线C1-C1'截取的剖视图。
基底100可以包括第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2。第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以分别从基底100突出，并且可以分别沿着第一方向X延伸。第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2可以是基底100的一部分，并且可以包括从基底100生长的外延层。
随后，在基底100上形成场绝缘膜110。
场绝缘膜110可以围绕第一鳍型图案F1的一部分、虚设鳍型图案DF的一部分和第二鳍型图案F2的一部分。
随后，在基底100上形成虚设栅极介电膜210和虚设栅电极220。
例如，在基底100上顺序地形成绝缘膜和导电膜，并且可以利用在第二方向Y上延伸的虚设盖图案230使绝缘膜和导电膜图案化。结果，可以在基底100上形成在第二方向Y上延伸的虚设栅极介电膜210和虚设栅电极220。
参照图20至图23，形成用于使虚设鳍型图案DF暴露的第一掩模图案M1。以供参照，图21是沿着图20的线A2-A2'截取的剖视图。图22是沿着图20的线B2-B2'截取的剖视图。图23是沿着图20的线C2-C2'截取的剖视图。
例如，可以形成与第一鳍型图案F1和第二鳍型图案F2叠置而不与虚设鳍型图案DF叠置的第一掩模图案M1。结果，可以使虚设鳍型图案DF暴露。此外，可以使位于虚设鳍型图案DF上的虚设栅极介电膜210、虚设栅电极220和虚设盖图案230暴露。
第一掩模图案M1可以包括但是不限于例如光致抗蚀剂。
参照图24至图26，利用虚设盖图案230和第一掩模图案M1作为蚀刻掩模来蚀刻虚设鳍型图案DF的一部分。
结果，可以在虚设鳍型图案DF的内部于虚设栅电极220的两侧上形成第一沟槽T1。在图25中，第一沟槽T1的下表面被示出为与场绝缘膜110的上表面具有相同的高度，但是本公开的技术理念不限于此。例如，在图25中，第一沟槽T1的下表面可以比场绝缘膜110的上表面高。
在形成第一沟槽T1之后，可以去除第一掩模图案M1。
在一些实施例中，可以通过蚀刻虚设鳍型图案DF的一部分的蚀刻工艺来蚀刻虚设盖图案230的一部分。例如，如图24中所示，可以蚀刻虚设盖图案230的被第一掩模图案M1暴露的部分。
在一些实施例中，可以省略蚀刻虚设鳍型图案DF的一部分的工艺。例如，虚设鳍型图案DF可以不包括第一沟槽T1。结果，可以形成图7和图8的虚设鳍型图案DF。
在一些实施例中，可以通过蚀刻虚设鳍型图案DF的一部分的蚀刻步骤来减小虚设栅电极220和虚设盖图案230的宽度。这里，“宽度”是指在第一方向X上的宽度。如随后将参照图38至图40描述的，虚设栅电极220可以被第一栅电极124置换。同样地，如随后将描述的，虚设盖图案230可以被第一盖图案130置换。因此，可以形成图15的第一栅电极124和第一鳍型图案F1。
参照图27至图29，在图24至图26的所得物上形成预绝缘衬里250。以供参照，图28是沿着图27中的线B3-B3'截取的剖视图。图29是沿着图27的线D3-D3'截取的剖视图。
预绝缘衬里250可以沿着虚设栅电极220的侧壁以及虚设盖图案230的侧壁和上表面延伸。此外，可以在场绝缘膜110、第一鳍型图案F1、虚设鳍型图案DF和第二鳍型图案F2上形成预绝缘衬里250。
预绝缘衬里250可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和其组合中的至少一种。
随后，形成用于使位于第一鳍型图案F1上的预绝缘衬里250暴露的第二掩模图案M2。
例如，可以形成与虚设鳍型图案DF和第二鳍型图案F2叠置而不与第一鳍型图案F1叠置的第二掩模图案M2。结果，可以使位于第一鳍型图案F1上的预绝缘衬里250暴露。
第二掩模图案M2可以包括但不限于例如光致抗蚀剂。
参照图30和图31，利用第二掩模图案M2作为蚀刻掩模来蚀刻第一鳍型图案F1的一部分。
结果，可以在第一鳍型图案F1中于虚设栅电极220的两侧上形成第二沟槽T2。在图30中，第二沟槽T2的下表面被示出为与场绝缘膜110的上表面具有相同的高度，但是本公开的技术理念不限于此。例如，在图30中，第二沟槽T2的下表面可以比场绝缘膜110的上表面高。
在一些实施例中，位于虚设栅电极220的侧壁和虚设盖图案230的侧壁上的预绝缘衬里250可以被用作蚀刻第一鳍型图案F1的一部分的蚀刻掩模。
随后，在第一鳍型图案F1上形成第一源极/漏极区域140A。
可以在第一鳍型图案F1中于第一栅电极124的两侧上形成第一源极/漏极区域140A。例如，可以在暴露的第一鳍型图案F1上通过外延生长方法来形成第一源极/漏极区域140A。结果，可以形成填充第二沟槽T2的第一源极/漏极区域140A。
在形成第一源极/漏极区域140A之后，可以去除第二掩模图案M2。
参照图32和图33，在第二鳍型图案F2上形成第二源极/漏极区域140B。
由于第二源极/漏极区域140B的形成与第一源极/漏极区域140A的形成基本相同，所以下面将不提供其详细描述。
此外，在一些实施例中，第二源极/漏极区域140B可以与第一源极/漏极区域140A形成在同一水平处。例如，可以利用与虚设鳍型图案DF叠置而不与第一鳍型图案F1和第二鳍型图案F2叠置的第二掩模图案M2来同时形成第一源极/漏极区域140A和第二源极/漏极区域140B。
随后，形成覆盖预绝缘衬里250、第一源极/漏极区域140A和第二源极/漏极区域140B的绝缘膜。
因此，可以形成绝缘衬里150。绝缘衬里150可以沿着第一栅电极124的侧壁和第一盖图案130的侧壁延伸。此外，绝缘衬里150可以沿着虚设鳍型图案DF的上表面延伸。此外，也可以在场绝缘膜110、第一源极/漏极区域140A和第二源极/漏极区域140B上形成绝缘衬里150。
在一些实施例中，绝缘衬里150可以与预绝缘衬里250包括基本相同的材料。
参照图34至图37，在绝缘衬里150上形成层间绝缘膜160。以供参照，图35是沿着图34的线A4-A4'截取的剖视图。图36是沿着图34的线B4-B4'截取的剖视图。图37是沿着图34的线C4-C4'截取的剖视图。
结果，可以在基底100和场绝缘膜110上形成层间绝缘膜160。另外，层间绝缘膜160可以围绕第一栅电极124和第一盖图案130。
层间绝缘膜160可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅的介电常数低的介电常数的低介电常数材料中的至少一种。
随后，执行平坦化工艺。平坦化工艺可以包括但不限于例如化学机械抛光(CMP)工艺。在一些实施例中，可以执行平坦化工艺，直到使虚设栅电极220的上表面暴露。
参照图38至图40，用第一栅极介电膜122和第一栅电极124置换虚设栅极介电膜210和虚设栅电极220。
首先，去除虚设栅极介电膜210和虚设栅电极220，并且可以顺序地形成绝缘膜和导电膜。然后，可以执行使绝缘膜和导电膜的上部凹陷的凹陷工艺。因此，可以在基底100上形成沿着第二方向Y延伸的第一栅极介电膜122和第一栅电极124。
可以执行凹陷工艺直到第一栅电极124的上表面变得比绝缘衬里150的上表面低。因此，第一栅极介电膜122和第一栅电极124可以填充被绝缘衬里150限定的空间的部分。
在一些实施例中，方法还可以包括在去除虚设栅极介电膜210和虚设栅电极220之后而在层间绝缘膜160上形成保护图案260的步骤。保护图案260可以保护层间绝缘膜160免受凹陷工艺影响。
参照图41至图43，形成用于使分离区域CT暴露的第三掩模图案M3。
例如，可以形成与第一鳍型图案F1和第二鳍型图案F2叠置而不与虚设鳍型图案DF叠置的第三掩模图案M3。结果，可以使位于虚设鳍型图案DF上的第一栅电极124暴露。
第三掩模图案M3可以包括但不限于例如光致抗蚀剂。
参照图44至图46，利用第三掩模图案M3作为蚀刻掩模来蚀刻第一栅电极124的一部分直到使虚设鳍型图案DF的上表面暴露。
结果，可以在第一栅电极124中形成用于使虚设鳍型图案DF的上表面暴露的第三沟槽T3。另外，切断第一栅电极124并且可以形成第一栅极结构120A和第二栅极结构120B。第一栅极结构120A可以在第一鳍型图案F1上沿着第二方向Y延伸，第二栅极结构120B可以在第二鳍型图案F2上沿着第二方向Y延伸。
在图44中，第三沟槽T3的下表面被示出为与虚设鳍型图案DF的上表面具有相同的高度，但是本公开的技术理念不限于此。在一些实施例中，第三沟槽T3的最下表面可以形成为比虚设鳍型图案DF的上表面低，或与虚设鳍型图案DF的上表面处于同一高度。然而，在一些实施例中，第三沟槽T3的最下表面可以形成为比场绝缘膜110的上表面高。
在图45和图46中，被第三掩模图案M3暴露的保护图案260被示出为不被蚀刻，但是本公开的技术理念不限于此。例如，可以不蚀刻保护图案260的被第三掩模图案M3暴露的部分。
在形成第三沟槽T3之后，可以去除第三掩模图案M3。
接下来，参照图1至图5，在第一栅电极124和虚设鳍型图案DF上形成第一盖图案130，并且执行平坦化工艺。
因此，可以形成沿着第二方向Y延伸的第一盖图案130。此外，第一盖图案130可以包括向下突出并与虚设鳍型图案DF接触的分离部分134。也就是说，可以形成填充图44的第三沟槽T3的分离部分134。
平坦化工艺可以包括但不限于例如化学机械抛光(CMP)工艺。在一些实施例中，可以执行平坦化工艺直到使层间绝缘层160的上表面暴露。可选择地，在一些实施例中，可以执行平坦化工艺直到使第一栅电极124的上表面暴露。结果，可以形成不包括延伸部分132的第一盖图案130。
传统地，栅极切割可以用于提供彼此分离的半导体元件。例如，可以通过形成切割虚设栅电极的结构并且通过执行用栅电极置换虚设栅电极的置换工艺来提供栅极切割。然而，随着半导体装置的更高度集成，在去除虚设栅电极的工艺期间会存在没有完全去除虚设栅电极的问题。
为了减少或防止该问题，在置换工艺之后，会形成用于切割栅电极的结构以提供栅极切割。然而，在置换工艺之后，在切割包括金属膜等的栅电极的工艺期间，会损坏除了栅电极之外的组件。
然而，在根据一些实施例的半导体装置中，利用形成在分离区域CT中的虚设鳍型图案DF可以减小或最小化栅电极被蚀刻处的深度。例如，如上参照图44至图46所述，可以蚀刻第一栅电极124以切割第一栅电极124，直到仅使虚设鳍型图案DF的上表面暴露。因此，由于可以减小或最小化对层间绝缘膜160等的损坏，所以可以提供具有改善的可靠性的半导体装置。
在具体实施方式的最后，本领域技术人员将理解，在实质上不脱离本发明构思的原理的情况下，可以对示例实施例做出许多改变和修改。因此，所公开的示例实施例仅用于一般的和描述性含义，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一鳍型图案和第二鳍型图案，从基底突出并且彼此间隔开以在第一方向上延伸；
虚设鳍型图案，从基底突出，并位于第一鳍型图案与第二鳍型图案之间；
第一栅极结构，在与第一方向交叉的第二方向上延伸，位于第一鳍型图案上；
第二栅极结构，在第二方向上延伸，位于第二鳍型图案上；以及
盖图案，在第二方向上延伸，位于第一栅极结构和第二栅极结构上，
其中，盖图案包括与虚设鳍型图案的上表面接触的分离部分，并且
虚设鳍型图案和分离部分使第一栅极结构与第二栅极结构分离。
2.根据权利要求1所述的半导体装置，其中，虚设鳍型图案包括半导体材料，并且分离部分包括绝缘材料。
3.根据权利要求1所述的半导体装置，其中，分离部分的下表面比虚设鳍型图案的上表面低或者与虚设鳍型图案的上表面处于同一高度。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：
绝缘衬里，沿着第一栅极结构的侧壁和盖图案的侧壁延伸。
5.根据权利要求4所述的半导体装置，其中，虚设鳍型图案包括位于盖图案的两侧上的沟槽，并且
绝缘衬里还沿着沟槽的下表面和侧壁延伸。
6.根据权利要求4所述的半导体装置，所述半导体装置还包括：
源极/漏极区域，位于第一鳍型图案中，并位于第一栅极结构的两侧上，
其中，绝缘衬里还沿着源极/漏极区域的外表面延伸。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一源极/漏极区域，位于第一鳍型图案中，并位于第一栅极结构的两侧上。
8.根据权利要求7所述的半导体装置，所述半导体装置还包括：
第二源极/漏极区域，位于第二鳍型图案中，并位于第二栅极结构的两侧上，
其中，第一源极/漏极区域和第二源极/漏极区域包括相同导电类型的杂质。
9.根据权利要求7所述的半导体装置，其中，第一鳍型图案包括位于第一栅极结构的两侧上的沟槽，并且
第一源极/漏极区域填充所述沟槽。
10.根据权利要求1所述的半导体装置，其中，盖图案的位于虚设鳍型图案上的宽度比盖图案的位于第一鳍型图案上的宽度小。
11.一种半导体装置，所述半导体装置包括：
虚设鳍型图案，从基底突出并且在第一方向上延伸；
第一栅电极，在与第一方向交叉的第二方向上延伸，位于虚设鳍型图案上；
第一盖图案，在第二方向上延伸并且与虚设鳍型图案接触，位于第一栅电极上；
绝缘衬里，沿着第一栅电极的侧壁和第一盖图案的侧壁延伸；以及
层间绝缘膜，位于绝缘衬里上，
其中，第一栅电极通过虚设鳍型图案和第一盖图案而电分离，
虚设鳍型图案包括位于第一盖图案的两侧上的沟槽，并且
绝缘衬里还沿着沟槽的下表面和侧壁延伸。
12.根据权利要求11所述的半导体装置，其中，第一盖图案包括：
延伸部分，在第一栅电极上沿着第二方向延伸；以及
分离部分，从延伸部分的下表面向下突出并且与虚设鳍型图案接触。
13.根据权利要求11所述的半导体装置，其中，虚设鳍型图案通过绝缘衬里与层间绝缘膜间隔开。
14.根据权利要求11所述的半导体装置，其中，层间绝缘膜填充形成有绝缘衬里的沟槽的剩余区域。
15.根据权利要求11所述的半导体装置，所述半导体装置还包括：
第二栅电极，与第一栅电极间隔开并且在第二方向上延伸，位于虚设鳍型图案上；以及
第二盖图案，位于第二栅电极上，
其中，第二栅电极不通过虚设鳍型图案和第二盖图案电分离。
16.根据权利要求11所述的半导体装置，其中，绝缘衬里包括氮化硅。
17.一种半导体装置，所述半导体装置包括：
虚设鳍型图案，从基底突出并且在第一方向上延伸；
场绝缘膜，围绕虚设鳍型图案的侧壁的一部分，位于基底上；
盖图案，与虚设鳍型图案的上表面接触，位于虚设鳍型图案上；以及
栅电极，在与第一方向交叉的第二方向上延伸并且通过虚设鳍型图案和盖图案而电分离，位于场绝缘膜上，
其中，盖图案的下表面比虚设鳍型图案的上表面低或与虚设鳍型图案的上表面处于同一高度，并且比场绝缘膜的上表面高。
18.根据权利要求17所述的半导体装置，其中，盖图案包括：
延伸部分，在栅电极上沿着第二方向延伸，以及
分离部分，从延伸部分的下表面向下突出并且与虚设鳍型图案接触。
19.根据权利要求17所述的半导体装置，其中，盖图案包括氮化硅。
20.根据权利要求17所述的半导体装置，其中，虚设鳍型图案的上表面比栅电极的上表面低。
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