CN110299321A - 包括自对准接触的半导体器件及其制造方法 - Google Patents

包括自对准接触的半导体器件及其制造方法 Download PDF

Info

Publication number
CN110299321A
CN110299321A CN201910071670.5A CN201910071670A CN110299321A CN 110299321 A CN110299321 A CN 110299321A CN 201910071670 A CN201910071670 A CN 201910071670A CN 110299321 A CN110299321 A CN 110299321A
Authority
CN
China
Prior art keywords
side wall
semiconductor devices
gate electrode
along
overlay pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910071670.5A
Other languages
English (en)
Inventor
裴根熙
康诚右
权奇相
李东锡
李相炫
李正允
全庸淏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110299321A publication Critical patent/CN110299321A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供了一种具有改进的产品可靠性的半导体器件及其制造方法。所述半导体器件包括：衬底；位于所述衬底上的栅电极；位于所述栅电极的侧壁上的第一间隔物；位于所述第一间隔物的侧壁上的导电接触，所述导电接触突出超过所述栅电极的顶表面；由所述栅电极的顶表面、所述第一间隔物的顶表面和所述导电接触的侧壁限定的沟槽；沿着所述沟槽的至少部分侧壁和所述沟槽的底表面延伸的蚀刻停止层；以及位于所述蚀刻停止层上并且填充所述沟槽的覆盖图案，其中，所述覆盖图案包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。

Description

包括自对准接触的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2018年3月22日提交的韩国专利申请No.10-2018-0033286的优先权，该申请的全部公开内容通过引用结合于本申请中。
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及包括自对准接触(SAC)的半导体器件及制造该半导体器件的方法。
背景技术
自对准接触(SAC)工艺用于形成半导体器件的接触孔。
然而，随着半导体器件的高度集成，在SAC工艺期间极有可能由于膜之间缺乏选择性而发生短路。例如，在使用SAC工艺形成用于形成晶体管的源极/漏极接触的接触孔期间，栅极与源极/漏极接触之间可能由于膜之间缺乏选择性而发生短路。
发明内容
本公开的示例性实施例提供了一种能够防止栅极与接触之间短路从而提高产品可靠性的半导体器件。
本公开的示例性实施例还提供了一种制造能够防止栅极与接触之间的短路从而提高产品可靠性的半导体器件的方法。
然而，本公开的示例性实施例不限于本文中所阐述的那些实施例。对于本公开所属领域的普通技术人员而言，通过参考下面给出的本公开的详细描述，本公开的上述和其他示例性实施例将变得更加明显。
根据本公开的某些示例性实施例，半导体器件包括：衬底；位于所述衬底上的栅电极；位于所述栅电极的侧壁上的第一间隔物；位于所述第一间隔物的侧壁上的导电接触，所述导电接触突出超过所述栅电极的顶表面；由所述栅电极的顶表面、所述第一间隔物的顶表面和所述导电接触的侧壁限定的沟槽；沿着所述沟槽的至少部分侧壁和所述沟槽的底表面延伸的蚀刻停止层；以及位于所述蚀刻停止层上并且填充所述沟槽的覆盖图案，其中，所述覆盖图案包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。
根据本公开的上述和其他示例性实施例，半导体器件包括：衬底；形成在所述衬底上并且包括沟槽的层间绝缘膜，所述沟槽具有下部和上部；填充所述沟槽的下部的栅电极；沿着所述沟槽的上部的至少第一侧壁和所述栅电极的顶表面延伸的蚀刻停止层；形成在所述蚀刻停止层上并填充所述沟槽的上部的覆盖图案；以及形成在所述栅电极的侧壁和所述覆盖图案的侧壁上的导电接触，所述导电接触穿透所述层间绝缘膜，其中，所述蚀刻停止层至少部分地沿着所述导电接触的部分侧壁延伸，并且所述覆盖图案包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。
根据本公开的前述和其他示例性实施例，半导体器件包括：衬底；位于所述衬底上的栅电极；位于所述栅电极的侧壁上的栅极间隔物；覆盖所述栅电极的顶表面和所述栅极间隔物的顶表面的覆盖图案；形成在所述衬底上并且与所述栅极间隔物和所述覆盖图案相邻的层间绝缘膜；以及穿透所述层间绝缘膜并由所述栅极间隔物的侧壁和所述覆盖图案的侧壁限定的导电接触。所述覆盖图案和所述层间绝缘膜包括基本上相同的材料；并且所述覆盖图案的与所述导电接触相邻的侧壁包括第一侧壁部分和第二侧壁部分，所述第二侧壁部分形成在所述第一侧壁部分上方，并且所述第二侧壁部分的斜率小于所述第一侧壁部分的斜率。
根据本公开的上述和其他示例性实施例，一种制造半导体器件的方法包括：在衬底上形成栅电极；形成围绕所述栅电极的层间绝缘膜；通过使所述栅电极的上部凹陷，形成由所述层间绝缘膜的侧壁和所述栅电极的顶表面限定的第一沟槽；形成填充所述第一沟槽的掩模图案，所述掩模图案包括半导体材料；在所述栅电极的侧壁和所述掩模图案的侧壁上形成穿透所述层间绝缘膜的导电接触；以及用覆盖图案替换所述掩模图案。
根据以下详细描述、附图和权利要求，其它特征和示例性实施例可以是显而易见的。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的上述和其他示例性实施例和特征将变得更加明显，其中：
图1是根据本公开的一些示例性实施例的半导体器件的截面图。
图2是根据本公开的一些示例性实施例的半导体器件的截面图。
图3是根据本公开的一些示例性实施例的半导体器件的截面图。
图4是根据本公开的一些示例性实施例的半导体器件的截面图。
图5是根据本公开的一些示例性实施例的半导体器件的截面图。
图6是根据本公开的一些示例性实施例的半导体器件的截面图。
图7是根据本公开的一些示例性实施例的半导体器件的截面图。
图8是根据本公开的一些示例性实施例的半导体器件的截面图。
图9是根据本公开的一些示例性实施例的半导体器件的截面图。
图10是根据本公开的一些示例性实施例的半导体器件的截面图。
图11是根据本公开的一些示例性实施例的半导体器件的透视图。
图12是沿图11的线A-A’截取的截面图。
图13是沿图11的线B-B’截取的截面图。
图14是根据本公开的一些示例性实施例的半导体器件的透视图。
图15是沿图14的线C-C’截取的截面图。
图16是沿图14的线D-D’截取的截面图。
图17至图28B是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。
图29至图31是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。
图32至图44是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。
具体实施方式
下面将参照图1至图16描述根据本公开的一些示例性实施例的半导体器件。
图1是根据本公开的一些示例性实施例的半导体器件的截面图。
参照图1，根据本公开的一些示例性实施例的半导体器件包括衬底100、栅极绝缘膜122、栅电极124、栅极间隔物126、蚀刻停止层130、覆盖图案140、第一层间绝缘膜150和接触160。
衬底100可以包括例如体硅(bulk silicon)或绝缘体上硅(SOI)。衬底100可以是硅衬底，或者可以包括诸如例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的另一种材料。或者，衬底100可以是其上形成有外延层的基础衬底。
第一层间绝缘膜150可以形成在衬底100上。第一层间绝缘膜150可以围绕栅电极124和覆盖图案140。例如，第一层间绝缘膜150可以包括沟槽T，并且栅电极124和覆盖图案140可以形成在沟槽T中。
第一层间绝缘膜150可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低k材料中的至少一种。低k材料可以包括例如可流动氧化物(FOX)、东燃硅氮烷(torene silazene，TOSZ)、未掺杂的硅酸盐玻璃(USG)、硼硅玻璃(borosilica glass，BSG)、磷硅玻璃(phosphosilica glass，PSG)、硼磷硅玻璃(borophosphosilica glass，BPSG)、等离子体增强的正硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(fluoride silicateglass，FSG)、掺杂碳的氧化硅(CDO)、干凝胶、气凝胶、氟化非晶碳、有机硅酸盐玻璃(OSG)、聚对二甲苯(parylene)、双苯并环丁烯(bis-benzocyclobutenes，BCB)、SiLK、聚酰亚胺、多孔聚合物材料和它们的组合中的至少一种，但是本公开不限于此。
栅极间隔物126可以形成在衬底100和第一层间绝缘膜150上。例如，栅极间隔物126可以沿着衬底100上的第一层间绝缘膜150的侧壁形成。栅极间隔物126可以限定沟槽T。
在一些示例性实施例中，栅极间隔物126的顶表面可以低于第一层间绝缘膜150的顶表面。因此，栅极间隔物126可以限定沟槽T，沟槽T包括下部TL和上部TU。例如，沟槽T的下部TL可以由衬底100的顶表面和栅极间隔物126的侧壁限定。例如，沟槽T的上部TU可以由栅电极124的顶表面、栅极绝缘膜122的顶表面、栅极间隔物126的顶表面和第一层间绝缘膜150的侧壁限定。
栅极间隔物126被示出为单层膜，但是本公开不限于此。例如，或者，栅极间隔物126可以是多层膜。
栅极间隔物126可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。
栅极绝缘膜122可以置于衬底100与栅电极124之间。栅极绝缘膜122可以形成在沟槽T的下部TL中。例如，栅极绝缘膜122可以沿着沟槽T的下部TL的轮廓延伸。因此，栅极绝缘膜122可以沿着衬底100的顶表面和栅极间隔物126的侧壁延伸。或者，栅极绝缘膜122可以沿着衬底100的顶表面延伸，但是不沿着栅极间隔物126的侧壁延伸。
栅极绝缘膜122可以包括例如氧化硅、氮氧化硅、氮化硅和介电常数高于氧化硅的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
栅电极124可以形成在栅极绝缘膜122上。栅电极124可以形成在沟槽T的下部TL中。例如，栅电极124可以填充沟槽T的下部TL的未被栅极绝缘膜122填充的部分。因此，栅极绝缘膜122可以沿着每个栅电极124的底表面和侧壁延伸。
栅电极124可以包括导电材料。例如，栅电极124可以包括金属层。例如，栅电极124可以包括Ti、Ta、W、Al、Co和它们的组合中的至少一种，但是本公开不限于此。在另一示例中，栅电极124可以由硅或硅锗形成，而不是由金属形成。
栅电极124被示出为单层膜，但是本公开不限于此。例如，可以通过堆叠多种导电材料来形成栅电极124。例如，栅电极124可以包括控制功函数的功函数控制膜以及填充由功函数控制膜形成的间隙的填充导电膜。功函数控制膜可以包括例如TiN、TaN、TiC、TaC、TiAlC和它们的组合中的至少一种。填充导电膜可以包括例如W或Al。
栅电极124可以通过例如替换工艺形成，但是本公开不限于此。
蚀刻停止层130可以形成在栅电极124上。在一些示例性实施例中，蚀刻停止层130可以形成在沟槽T的上部TU中。例如，蚀刻停止层130可以沿着沟槽T的上部TU的轮廓延伸。例如，蚀刻停止层130可以沿着栅电极124的顶表面、栅极绝缘膜122的顶表面、栅极间隔物126的顶表面和第一层间绝缘膜150的侧壁延伸。
在一些示例性实施例中，蚀刻停止层130可以至少部分地沿着接触160的侧壁延伸。例如，蚀刻停止层130的一部分可以置于覆盖图案140与接触160之间。
蚀刻停止层130可以保护栅电极124或接触160免受蚀刻。蚀刻停止层130可以包括例如氮化铝、氧化铝、氧化硅、氮化硅和它们的组合中的至少一种。
覆盖图案140可以覆盖栅电极124的顶表面和栅极间隔物126的顶表面。此外，覆盖图案140可以填充由栅电极124的顶表面、栅极间隔物126的顶表面、第一层间绝缘膜150的侧壁和接触160的侧壁限定的沟槽T(例如，沟槽T的上部TU)。
在一些示例性实施例中，覆盖图案140可以形成在蚀刻停止层130上。此外，覆盖图案140可以形成在沟槽T的上部TU中。例如，覆盖图案140可以填充上部TU的未被蚀刻停止层130填充的部分。因此，蚀刻停止层130可以至少部分地沿着每个覆盖图案140的侧壁和底表面延伸。
在一些示例性实施例中，覆盖图案140与接触160相邻的侧壁可以具有多个斜面。例如，覆盖图案140与接触160相邻的侧壁可以包括第一侧壁部分140S1和第二侧壁部分140S2，第二侧壁部分140S2设置在第一侧壁部分140S1上方，并且第二侧壁部分140S2的斜率小于第一侧壁部分140S1的斜率。这将在后面参考图24至图28A详细描述。因此，覆盖图案140可以确保栅电极124与接触160之间足够大的距离，并且因此能够减小栅电极124与接触160之间的泄漏电流。
覆盖图案140的第一侧壁部分140S1可以基本垂直于衬底100的顶表面，覆盖图案140的第二侧壁部分140S2可以相对于衬底100的顶表面倾斜。然而，本公开不限于此。例如，第一侧壁部分140S1也可以相对于衬底100的顶表面倾斜。
覆盖图案140可以包括例如低k材料。因此，覆盖图案140能够有效地减小栅电极124与接触160之间的寄生电容或泄漏电流。例如，覆盖图案140可以包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。在一些示例性实施例中，覆盖图案140可以包括与第一层间绝缘膜150基本相同的材料。
接触160可以形成在衬底100和栅极间隔物126上。接触160可以突出超过栅电极124的顶表面。因为覆盖图案140被设置在栅电极124上，所以接触160可以形成在栅极间隔物126的侧壁上和覆盖图案140的侧壁上。接触160的一部分可以形成在蚀刻停止层130上并且可以接触蚀刻停止层130，接触160的一部分可以接触栅极间隔物126。应当理解，当一个元件被称为“在另一个元件上”时，该元件可以直接在另一个元件上，或者可以存在中间元件。相比之下，当一个元件被称为“直接在另一个元件上”或“接触另一个元件”时，不存在中间元件。用于描述元件之间关系的其他词语应当以类似的方式来解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)。
接触160可以穿透第一层间绝缘膜150。例如，接触160可以穿透第一层间绝缘膜150，以沿着栅极间隔物126的侧壁和覆盖图案140的侧壁延伸。如图1所示，接触160的侧壁的形状可以遵循覆盖图案140的侧壁(例如，第一侧壁部分140S1和第二侧壁部分140S2)的形状。
接触160可以通过自对准接触(SAC)工艺形成。例如，接触160的侧壁可以由覆盖图案140的侧壁和栅极间隔物126的侧壁限定。例如，栅极间隔物126可以包括相对于第一层间绝缘膜150具有蚀刻选择性的材料。
然而，在一些示例性实施例中，覆盖图案140可以包括相对于第一层间绝缘膜150没有蚀刻选择性的材料。例如，覆盖图案140可以包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。在另一示例中，覆盖图案140可以包括与第一层间绝缘膜150基本相同的材料。
由于覆盖图案140与接触160相邻的侧壁包括第一侧壁部分140S1和第二侧壁部分140S2，因此接触160可以包括延伸部分160A和与延伸部分160A具有不同宽度的扩展部分160B。接触160的延伸部分160A可以设置在栅极间隔物126的侧壁上以及覆盖图案140的第一侧壁部分140S1上(例如，延伸部分160A与第一侧壁部分140S1之间形成有蚀刻停止层130)。接触160的扩展部分160B可以设置在覆盖图案140的第二侧壁部分140S2上。
由于覆盖图案140的第二侧壁部分140S2的斜率小于覆盖图案140的第一侧壁部分140S1的斜率，所以扩展部分160B的宽度可以大于延伸部分160A的宽度。例如，延伸部分160A的宽度可以基本一致，而与距衬底100的顶表面的距离无关。另一方面，扩展部分160B的宽度可以远离衬底100的顶表面逐渐增加。因此，扩展部分160B的顶表面的宽度W2可以大于延伸部分160A的底表面的宽度W1。
图2是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1的各个元件或特征相同的元件或特征的描述。
参照图2，蚀刻停止层130沿着覆盖图案140的第二侧壁部分140S2以及沿着栅极间隔物126的侧壁延伸得比图1的蚀刻停止层130远。例如，蚀刻停止层130可以包括第一膜132和第二膜134。
第一膜132可以沿着覆盖图案140的部分侧壁以及沿着覆盖图案140的底表面延伸。例如，第一膜132可以沿着接触160的部分侧壁、栅电极124的顶表面、栅极绝缘膜122的顶表面、栅极间隔物126的顶表面以及第一层间绝缘膜150的侧壁延伸。第一膜132也可以形成在覆盖图案140的第一侧壁部分140S1上，并且在一些实施例中不接触覆盖图案140的第一侧壁部分140S1。在图2所示的实施例中，第一膜132未形成在覆盖图案140的第二侧壁部分140S2上。
第二膜134可以沿着接触160的侧壁延伸。例如，第二膜134可以沿着栅极间隔物126的侧壁延伸并与其接触，并且可以沿着覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2延伸并与其接触。
因此，蚀刻停止层130可以沿接触160的侧壁延伸并可以与其接触，并且可以沿栅电极124的顶表面延伸并与其接触。
在一些示例性实施例中，第二膜134的一部分可以与第一膜132的一部分交叠。如图2所示，第一膜132的一部分和第二膜134的一部分可以顺序地堆叠在覆盖图案140的第一侧壁部分140S1上。
或者，第二膜134可以沿着接触160的底表面延伸。又或者，第二膜134可以不沿着覆盖图案140的第二侧壁部分140S2延伸。在一些实施例中，第一膜132可以代替第二膜134继续沿着覆盖图案140的第二侧壁部分140S2延伸并接触覆盖图案140的第二侧壁部分140S2。在其他实施例中，第一膜132和第二膜134都不沿着覆盖图案140的第二侧壁部分140S2延伸。
图3是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1和图2中任一图中的各个元件或特征相同的元件或特征的描述。
参照图3，蚀刻停止层130沿着覆盖图案140的第二侧壁部分140S2延伸得比图1的蚀刻停止层130远。例如，蚀刻停止层130可以包括第一膜132和第三膜136。
第三膜136可以沿着覆盖图案140的底表面和覆盖图案140的侧壁延伸。例如，第三膜136可以沿着覆盖图案140的底表面、沿着覆盖图案140与接触160相邻的侧壁(例如，第一侧壁部分140S1和第二侧壁部分140S2)以及沿着覆盖图案140与第一层间绝缘膜150相邻的侧壁延伸。
因此，蚀刻停止层130可以沿着接触160的部分侧壁以及沿着栅电极124的顶表面延伸。
在一些示例性实施例中，第三膜136可以形成在第一膜132上。因为第一膜132未形成在覆盖图案140的第二侧壁部分140S2上，所以接触160和第三膜136可以彼此接触。应当注意，除非上下文另有明确说明，否则本文所使用的术语“接触”指的是两个组件的直接连接(即，触碰)。
图4是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1至图3中任一图中的各个元件或特征相同的元件或特征的描述。
参照图4，蚀刻停止层130沿着覆盖图案140的第二侧壁部分140S2以及沿着栅极间隔物126的侧壁延伸得比图1的蚀刻停止层130远。例如，蚀刻停止层130可以包括第一膜132、第二膜134和第三膜136。
因此，蚀刻停止层130可以沿着接触160的侧壁以及沿着栅电极124的顶表面延伸。
在一些示例性实施例中，第一膜132的一部分可以介于第二膜134与第三膜136之间。因为第一膜132未形成在覆盖图案140的第二侧壁部分140S2上，所以第二膜134和第三膜136可以彼此接触。如图4所示，第三膜136的一部分和第二膜134的一部分可以顺序地堆叠在覆盖图案140的第二侧壁部分140S2上。
在一些示例性实施例中，第二膜134的一部分可以与第一膜132的一部分和第三膜136的一部分交叠。如图4所示，部分第三膜136、第一膜132和第二膜134可以顺序地堆叠在覆盖图案140的第一侧壁部分140S1上。
图5是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1至图4中任一图中的各个元件或特征相同的元件或特征的描述。
参照图5，与图2的蚀刻停止层130不同，蚀刻停止层130不沿着栅电极124的顶表面延伸。例如，蚀刻停止层130可以仅包括第二膜134。
因此，蚀刻停止层130可以沿着接触160的侧壁延伸。
在一些示例性实施例中，由于未形成第一膜132，所以第二膜134可以接触覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2。应当注意，尽管在本文中术语第一、第二、第三等可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。除非上下文另有说明，否则这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开，例如作为命名约定。因此，在不脱离本发明的教导的情况下，在说明书的一部分中讨论的第一元件、组件、区域、层或部分在说明书的另一部分或权利要求中可以被称为第二元件、组件、区域、层或部分。此外，在某些情况下，即使在说明书中未使用“第一”、“第二”等来描述术语，但是为了区分不同的所要求保护的元素，该术语在权利要求中仍然可以被称为“第一”或“第二”。
图6是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1至图4中任一图中的各个元件或特征相同的元件或特征的描述。
参照图6，蚀刻停止层130沿着覆盖图案140的第二侧壁部分140S2以及沿着栅极间隔物126的侧壁延伸得比图1的蚀刻停止层130远。例如，蚀刻停止层130可以包括第二膜134和第三膜136。
因此，蚀刻停止层130可以沿着接触160的侧壁以及沿着栅电极124的顶表面延伸。
在一些示例性实施例中，第二膜134的一部分可以与第三膜136的一部分交叠。如图6所示，第三膜136的一部分和第二膜134的一部分可以顺序地堆叠在覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2上。
图7是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1至图4中任一图中的各个元件或特征相同的元件或特征的描述。
参照图7，与图3的蚀刻停止层130不同，蚀刻停止层130不包括如图3所示的彼此堆叠的两个膜。相比之下，蚀刻停止层130可以仅包括单个膜，例如，第三膜136。
因此，蚀刻停止层130可以沿着栅电极124的顶表面延伸。
在一些示例性实施例中，由于未形成第一膜132，并且仅使用了一个膜而不是两个以上的堆叠的膜，所以第三膜136可以接触覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2。如以上实施例中所讨论的，在一些情况下，仅使用单个膜或层来形成蚀刻停止层130或蚀刻停止层的一部分。因此，在那些实施例中，蚀刻停止层130仅包括单个膜的部分可以具有完全均匀的厚度。类似地，对于包括彼此堆叠的两个膜的部分，这些部分也可以具有完全均匀的厚度。
当在本文中提到方位、布局、位置、形状、尺寸、数量或其他量度时，所使用的诸如“均匀”、“相同”、“相等”、“平坦的”或“共面”的术语不一定意味着完全相同的方位、布局、位置、形状、尺寸、数量或其他量度，而是旨在涵盖在例如由于制造过程而可能发生的可接受的变化内的几乎相同的方位、布局、位置、形状、尺寸、数量或其他量度。除非上下文或其他陈述另有说明，否则在本文中术语“基本上”可以用于强调这一含义。例如，被描述为“基本上相同”、“基本上相等”或“基本上平坦”的项可以是完全相同、相等或平坦，或者可以是在例如由于制造过程而可能发生的可接受的变化内的相同、相等或平坦。
图8是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1的各个元件或特征相同的元件或特征的描述。
参照图8，与图1的半导体器件不同，根据本公开的一些示例性实施例的半导体器件不包括蚀刻停止层130。
因此，接触160的侧壁接触栅极间隔物126的侧壁以及覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2。
图9是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1的各个元件或特征相同的元件或特征的描述。
参照图9，栅极间隔物126可以形成为多层膜。例如，栅极间隔物126可以包括第一间隔物126A和形成在第一间隔物126A上的第二间隔物126B。
第一间隔物126A可以形成在栅电极124的侧壁上(例如，第一间隔物126A与栅电极124的侧壁之间具有栅极绝缘膜122)。第一间隔物126A的顶表面可以低于第一层间绝缘膜150的顶表面。例如，第一间隔物126A的顶表面可以设置在与栅电极124的顶表面基本同一平面上。因此，第一间隔物126A可以限定沟槽T的下部TL。
第一间隔物126A可以包括例如氧化硅或介电常数低于氧化硅的介电常数的低k材料。因此，第一间隔物126A可以减小栅电极124与接触160之间的寄生电容。
第二间隔物126B可以沿着衬底100上的第一层间绝缘膜150的侧壁形成。例如，第二间隔物126B可以介于第一层间绝缘膜150与第一间隔物126A之间。第二间隔物126B也可以置于接触160与第一间隔物126A之间。在一些示例性实施例中，第二间隔物126B可以突出超过第一间隔物126A的顶表面。
第二间隔物126B与接触160相邻的侧壁可以限定接触160的侧壁。例如，第二间隔物126B可以包括相对于第一层间绝缘膜150具有蚀刻选择性的材料。例如，第二间隔物126B可以包括氮化硅。
在一些示例性实施例中，第二间隔物126B的侧壁可以具有多个斜面。例如，第二间隔物126B与接触160相邻的侧壁可以包括第三侧壁部分126S1和具有比第三侧壁部分126S1小的斜率的第四侧壁部分126S2。如上所述，诸如“第一”、“第二”、“第三”和“第四”之类的标签仅用作用来命名某些元件的命名约定，除非上下文表明这些术语具有额外的含义。例如，如图9所示，第二间隔物126B的第三侧壁部分126S1可以基本垂直于衬底100的顶表面，第二间隔物126B的第四侧壁部分126S2可以相对于衬底100的顶表面倾斜。然而，本公开不限于此。例如，第三侧壁部分126S1也可以相对于衬底100的顶表面倾斜(例如，以比第四侧壁部分126S2更倾斜)。
在一些示例性实施例中，覆盖图案140的第二侧壁部分140S2的斜率可以小于第二间隔物126B的第四侧壁部分126S2的斜率。这将在后面参考图29至图31进行描述。
图9将与接触160相邻的第二间隔物126B示出为具有与覆盖图案140的第一侧壁部分140S1基本相同的高度，但是本公开不限于此。例如，与接触160相邻的第二间隔物126B的高度可以小于覆盖图案140的第一侧壁部分140S1的高度。
图10是根据本公开的一些示例性实施例的半导体器件的截面图。为了方便起见，将省略或至少简化对与图1的各个元件或特征相同的元件或特征的描述。
参照图10，覆盖图案140可以包括空隙V。
空隙V可以形成在覆盖图案140中。空隙V可以例如是气隙。空隙V的介电常数可以低于覆盖图案140的材料的介电常数。因此，覆盖图案140能够减小栅电极124与接触160之间的寄生电容。
图10将空隙V示出为与覆盖图案140的第一侧壁部分140S1和第二侧壁部分140S2相邻，但是本公开不限于此。例如，空隙V可以形成在覆盖图案140中的任意位置。可以在每个覆盖图案140中形成多个空隙V。虽然仅结合
图10示出了空隙，但是类似放置的空隙可以包括在结合图1至图9所讨论的各种实施例中。因此，包括空隙并不仅限于图10。在存在空隙的这些示例中，覆盖图案填充沟槽，并且覆盖图案中包括空隙。
图11是根据本公开的一些示例性实施例的半导体器件的透视图。图12是沿图11的线A-A’截取的截面图。图13是沿图11的线B-B’截取的截面图。为了方便起见，将省略或至少简化对与图1的各个元件或特征相同的元件或特征的描述。
参照图11至图13，根据本公开的一些示例性实施例的半导体器件包括衬底100、场绝缘膜110、界面膜105、栅极绝缘膜122、栅电极124、栅极间隔物126、外延图案170、蚀刻停止层130、覆盖图案140、第一层间绝缘膜150和接触160。
衬底100可以包括鳍型图案F。鳍型图案F可以从衬底100的顶部突出并延伸。鳍型图案F可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。
鳍型图案F可以与栅电极124相交。例如，鳍型图案F可以沿第一方向延伸，栅电极124可以沿与第一方向相交的第二方向(例如，沿垂直方向)延伸。
鳍型图案F可以包括例如元素半导体材料(例如，硅或锗)。鳍型图案F还可以包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
例如，在鳍型图案F包括IV-IV族化合物半导体的情况下，鳍型图案F可以包括包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种的二元或三元化合物，或者可以包括通过用IV族元素掺杂上述二元或三元化合物而获得的化合物。例如，在鳍型图案F包括III-V族化合物半导体的情况下，鳍型图案F可以包括通过将铝(Al)、镓(Ga)和铟(In)中的至少一种与磷(P)、砷(As)和锑(Sb)中的一种进行结合而获得的二元、三元或四元化合物。假设鳍型图案F可以是包括硅的硅鳍型图案。
包括栅电极124的晶体管的沟道区可以包括鳍型图案F，但是本公开不限于此。或者，包括栅电极124的晶体管的沟道区可以包括纳米线图案、纳米片图案等。
场绝缘膜110可以形成在衬底100上。场绝缘膜110可以围绕鳍型图案F的部分侧壁。例如，鳍型图案F可以由场绝缘膜110限定。图11将鳍型图案F的侧壁示出为整体被场绝缘膜110围绕，但是本公开不限于此。
场绝缘膜110可以包括例如氧化物膜、氮化物膜、氮氧化物膜和它们的组合中的至少一种，但是本公开不限于此。
界面膜105可以介于衬底100与栅极绝缘膜122之间。界面膜105可以形成在鳍型图案F的外部上。例如，界面膜105可以沿着沟槽T的下部TL的底表面的轮廓延伸，但是本公开不限于此。在另一示例中，界面膜105可以沿着沟槽T的下部TL的底表面和侧壁的轮廓延伸。在一些示例性实施例中，可以不设置界面膜105。
界面膜105可以包括例如氧化硅。根据衬底100的类型、鳍型图案F的类型或栅极绝缘膜122的类型，界面膜105还可以包括其它材料。
外延图案170可以形成在栅电极124两侧的鳍型图案F中。然而，外延图案170可以与栅电极124绝缘。外延图案170可以用作晶体管的源极和漏极。
在一些示例性实施例中，外延图案170可以是升高的源极和升高的漏极。例如，外延图案170的最上面的部分可以突出超过鳍型图案F的顶表面。在一些示例性实施例中，外延图案170可以是在多个栅电极之间共享的共享源极和共享漏极。
外延图案170被示出为单层膜，但是本公开不限于此。例如，外延图案170可以形成为多层膜。
图11将外延图案170示出为具有五边形截面形状，但是本公开不限于此。或者，外延图案170可以具有各种截面形状，例如菱形或六角形截面形状。
在根据本公开的一些示例性实施例的半导体器件是P型金属氧化物半导体(PMOS)晶体管的情况下，外延图案170可以包括P型杂质或用于防止P型杂质扩散的杂质。例如，外延图案170可以包括B、C、In、Ga、Al和它们的组合中的至少一种。
此外，在根据本公开的一些示例性实施例的半导体器件是PMOS晶体管的情况下，外延图案170可以包括压应力材料。例如，在鳍型图案F由硅形成的情况下，外延图案170可以包括晶格常数大于硅的材料，例如硅锗。压应力材料可以向鳍型图案F施加压应力，并因此可以提高沟道区中载流子的迁移率。
另一方面，在根据本公开的一些示例性实施例的半导体器件是N型金属氧化物半导体(NMOS)晶体管的情况下，外延图案170可以包括N型杂质或用于防止N型杂质扩散的杂质。例如，外延图案170可以包括P、Sb、As和它们的组合中的至少一种。
此外，在根据本公开的一些示例性实施例的半导体器件是NMOS晶体管的情况下，外延图案170可以包括张应力材料。例如，在鳍型图案F由硅形成的情况下，外延图案170可以包括晶格常数小于硅的材料，例如SiC。张应力材料可以向鳍型图案F施加张应力，并因此可以提高沟道区中载流子的迁移率。
蚀刻停止层130可以沿着覆盖图案140的部分侧壁以及沿着覆盖图案140的底表面延伸。例如，蚀刻停止层130可以沿着接触160的部分侧壁、沿着栅电极124的顶表面、沿着栅极绝缘膜122的顶表面、沿着栅极间隔物126的顶表面以及沿着第一层间绝缘膜150的侧壁延伸。此外，蚀刻停止层130可以形成在覆盖图案140的第一侧壁部分140S1上。然而，在一个实施例中，蚀刻停止层130未形成在覆盖图案140的第二侧壁部分140S2上。
覆盖图案140可以覆盖栅电极124的顶表面和栅极间隔物126的顶表面。覆盖图案140可以填充由栅电极124的顶表面、栅极间隔物126的顶表面、第一层间绝缘膜150的侧壁和接触160的侧壁限定的沟槽T的一部分或全部。
在一些示例性实施例中，覆盖图案140可以形成在蚀刻停止层130上。覆盖图案140可以形成在沟槽T的上部TU中。
接触160可以形成在外延图案170上。接触160可以电连接到外延图案170。因此，接触160可以向外延图案170施加电压。
如图11和图12所示，接触160可以形成在栅电极124的两侧。例如，接触160可以在栅电极124两侧穿透第一层间绝缘膜150的一部分。
图14是根据本公开的一些示例性实施例的半导体器件的透视图。图15是沿图14的线C-C’截取的截面图。图16是沿图14的线D-D’截取的截面图。为了方便起见，将省略或至少简化对与图1至图4中任一图中的各个元件或特征相同的元件或特征的描述。
参照图14至图16，蚀刻停止层130沿着覆盖图案140的第二侧壁部分140S2以及沿着栅极间隔物126的侧壁延伸得比图11至图13的蚀刻停止层130远。例如，蚀刻停止层130可以包括第一膜132、第二膜134和第三膜136。
因此，蚀刻停止层130可以沿着接触160的侧壁以及沿着栅电极124的顶表面延伸。
在一些示例性实施例中，第一膜132的一部分可以介于第二膜134与第三膜136之间。因为第一膜132未形成在覆盖图案140的第二侧壁部分140S2上，所以第二膜134和第三膜136可以彼此接触。如图14至图16所示，第二膜134的一部分和第三膜136的一部分可以顺序地堆叠在覆盖图案140的第二侧壁部分140S2上。
在一些示例性实施例中，第二膜134的一部分可以与第一膜132的一部分和第三膜136的一部分交叠。如图14至图16所示，第三膜136的一部分、第一膜132的一部分和第二膜134的一部分可以顺序地堆叠在覆盖图案140的第一侧壁部分140S1上。
下面将参照图1至图3、图9、图11和图17至图44描述根据本公开的一些示例性实施例的制造半导体器件的方法。
图17至图28B是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。为了方便起见，将省略或至少简化对与图1至图3中任一图中的各个元件或特征相同的元件或特征的描述。
参照图17，在衬底100上形成伪栅极绝缘膜210和伪栅电极220。
例如，可以在衬底100上顺序地形成绝缘膜和导电膜，然后可以使用第一掩模图案230对绝缘膜和导电膜进行图案化。结果，可以在衬底100上形成伪栅极绝缘膜210和伪栅电极220。
此后，在伪栅极绝缘膜210的侧壁上和每个伪栅电极220的侧壁上形成栅极间隔物126。
例如，可以在衬底100、伪栅极绝缘膜210、伪栅电极220和第一掩模图案230的轮廓上形成间隔物膜。此后，可以从衬底100的顶表面和第一掩模图案230的顶表面去除间隔物膜。结果，栅极间隔物126可以形成在伪栅极绝缘膜210的侧壁上和每个伪栅电极220的侧壁上。
参照图18，在衬底100上形成第一层间绝缘膜150。第一层间绝缘膜150可以形成为围绕栅极间隔物126的侧壁。
例如，第一层间绝缘膜150可以形成为覆盖伪栅电极220和伪栅极绝缘膜210。此后，可以继续平坦化工艺，直到暴露伪栅电极220的顶表面。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。在一些示例性实施例中，可以通过平坦化工艺去除第一掩模图案230。
因此，第一层间绝缘膜150的顶表面、栅极间隔物126的顶表面和伪栅电极220的顶表面可以设置在基本同一平面上。
参照图19，去除伪栅极绝缘膜210和伪栅电极220。
结果，在第一层间绝缘膜150中形成第一沟槽T1。第一沟槽T1可以由栅极间隔物126的侧壁和衬底100的顶表面限定。
参照图20，在第一沟槽TL中顺序地形成栅极绝缘膜122和栅电极124。
例如，栅极绝缘膜122可以形成为沿着第一层间绝缘膜150的顶表面、栅极间隔物126的顶表面、栅极间隔物126的侧壁和衬底100的顶表面的轮廓延伸。
此后，栅电极124可以形成在栅极绝缘膜122上。栅电极124可以填充第一沟槽T1中的由栅极绝缘膜122形成的空间。
参照图21，栅极绝缘膜122的上部和栅电极124的上部是凹陷的。
栅极绝缘膜122的上部和栅电极124的上部可以凹陷到使得栅极绝缘膜122的顶表面和栅电极124的顶表面变得低于第一层间绝缘膜150的顶表面。
结果，可以在第一层间绝缘膜150中形成第二沟槽T2。第二沟槽T2可以由栅电极124的顶表面、栅极绝缘膜122的顶表面、栅极间隔物126的顶表面和第一层间绝缘膜150的侧壁限定。
结果，可以在第一层间绝缘膜150中限定包括下部TL和上部TU的沟槽T。栅极绝缘膜122和栅电极124可以填充沟槽T的下部TL。
参照图22，在栅电极124上形成蚀刻停止层130和第二掩模图案310。
例如，蚀刻停止层130和第二掩模图案310顺序地形成在图21所示的结构上。此后，可以继续平坦化工艺直到暴露出第一层间绝缘膜150的顶表面。
结果，蚀刻停止层130可以形成为沿着沟槽T的上部TU的轮廓延伸。蚀刻停止层130可以沿着栅电极124的顶表面、栅极绝缘膜122的顶表面、栅极间隔物126的顶表面和第一层间绝缘膜150的侧壁延伸。
蚀刻停止层130可以包括例如氮化铝、氧化铝、氧化硅、氮化硅和它们的组合中的至少一种。
第二掩模图案310可以形成在蚀刻停止层130上。第二掩模图案310可以填充沟槽T的上部TU的未被蚀刻停止层130填充的部分。
在一些示例性实施例中，第二掩模图案310可以包括半导体材料。例如，第二掩模图案310可以包括诸如硅或硅锗的半导体材料。在一些示例性实施例中，第二掩模图案310可以包括非晶硅或多晶硅。
在一些示例性实施例中，不形成蚀刻停止层130。
参照图23，在图22所示的结构上形成第二层间绝缘膜320。
因此，第二层间绝缘膜320可以形成为覆盖第一层间绝缘膜150的顶表面、蚀刻停止层130的顶表面和第二掩模图案310的顶表面。
第二层间绝缘膜320可以包括例如氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低k材料中的至少一种。在一些示例性实施例中，第二层间绝缘膜320可以包括与第一层间绝缘膜150基本相同的材料。
参照图24，形成穿透第一层间绝缘膜150和第二层间绝缘膜320的接触孔H。
接触孔H可以形成在栅电极124的侧壁上和第二掩模图案310的侧壁上。接触孔H可以形成为暴露衬底100的顶表面。
可以通过SAC工艺形成接触孔H。例如，接触孔H的侧壁可以由第二层间绝缘膜320的侧壁、第二掩模图案310的侧壁和栅极间隔物126的侧壁限定。在使用蚀刻停止层130的情况下，接触孔H可以进一步由蚀刻停止层130的一部分限定。当形成接触孔H时，覆盖图案140的侧壁可以包括第一倾斜表面310S。覆盖图案140的第一倾斜表面310S可以相对于衬底100的顶表面倾斜。
包括诸如硅或硅锗的半导体材料的第二掩模图案310可以具有比氧化硅或氮化硅大的抗蚀刻性。例如，相对于第一层间绝缘膜150和第二层间绝缘膜320，第二掩模图案310可以具有比氧化硅或氮化硅低的蚀刻选择性。因此，第二掩模图案310的第一倾斜表面310S可以具有平缓的斜面，并且可以在栅电极124与接触孔H之间确保足够大的距离。
参照图25A，形成填充接触孔H的接触160。这里和其他实施例中讨论的接触160可以例如由导电材料(例如，金属或掺杂有杂质的硅)形成。例如，可以通过用导电材料填充孔H来形成接触160。在各种实施例中讨论的接触160在本文中可以称为导电接触、通路接触、插塞或接触插塞。从俯视图看，接触160可以为圆形或其它双侧对称的形状，或者可以为诸如线形的细长的形状。
因此，接触160的侧壁可以由第二层间绝缘膜320的侧壁、第二掩模图案310的侧壁和栅极间隔物126的侧壁限定。在使用蚀刻停止层130的情况下，接触160的侧壁可以进一步由蚀刻停止层130的一部分限定。描述为由某些组件限定的侧壁可以基于那些组件来成形，和/或可以基于那些组件而被定位在特定位置。
参照图25B，在一些示例性实施例中，在形成接触160之前，蚀刻停止层130可以进一步形成为沿着接触孔H的侧壁延伸。
例如，如图25B所示，蚀刻停止层130可以包括第一膜132和第二膜134。
第二膜134可以形成在图24所示的结构上。此后，可以形成填充接触孔H中未被第二膜134填充的空间的接触160。第二膜134可以保护接触160免受用于去除第二掩模图案310的蚀刻工艺的影响。
在一些示例性实施例中，可以选择性地从衬底100的顶表面去除第二膜134。在一些示例性实施例中，可以从第一倾斜表面310S去除第二膜134。例如，在从衬底100的顶表面选择性地去除第二膜134的过程中，也可以从第一倾斜表面310S去除第二膜134。
参照图26，执行平坦化工艺。图26是用于说明对图25A所示的结构执行的工艺的截面图。
作为平坦化工艺的结果，可以去除第二层间绝缘膜320。可以继续平坦化工艺直到暴露出第二掩模图案310的顶表面。
参照图27，去除第二掩模图案310。结果，在第一层间绝缘膜150中形成第三沟槽T3。
例如，可以使用包括湿法蚀刻工艺或干法蚀刻工艺的蚀刻工艺去除第二掩模图案310。
在一些示例性实施例中，蚀刻停止层130可以保护栅电极124或接触160。例如，沿着接触160的部分侧壁或栅电极124的顶表面延伸的蚀刻停止层130可以保护栅电极124或接触160免受用于去除第二掩模图案310的蚀刻工艺的影响。
参照图28A，在第三沟槽T3中形成覆盖图案140。
因此，可以形成填充沟槽T的上部TU的蚀刻停止层130和覆盖图案140。
覆盖图案140可以包括例如低k材料。因此，覆盖图案140可以有效地减小栅电极124与接触160之间的寄生电容或泄漏电流。例如，覆盖图案140可以包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。在一些示例性实施例中，覆盖图案140可以包括与第一层间绝缘膜150基本相同的材料。
参照图28B，在形成覆盖图案140之前，可以在第三沟槽T3中进一步形成蚀刻停止层130。
例如，如图28B所示，蚀刻停止层130可以包括第一膜132和第三膜136。
第三膜136可以形成在图27所示的结构上。此后，可以形成填充第三沟槽T3中的未被第三膜136填充的空间的覆盖图案140。第三膜136可以保护栅电极124或接触160。
图29至图31是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。为了方便起见，将省略或至少简化对与图9和图17至图28B中任一图中的各个元件或特征相同的元件或特征的描述。
参照图29，在衬底100上形成伪栅极绝缘膜210和伪栅电极220。此后，在伪栅极绝缘膜210的侧壁和伪栅电极220的侧壁上形成包括第一间隔物126A和第二间隔物126B的栅极间隔物126。
第一间隔物126A可以形成在伪栅电极220的侧壁上。第一间隔物126A可以包括例如氧化硅或介电常数低于氧化硅的介电常数的低k材料。
第二间隔物126B可以形成在第一间隔物126A的侧壁上。第二间隔物126B可以包括例如氮化硅。
参照图30，形成蚀刻停止层130和第二掩模图案310。
蚀刻停止层130和第二掩模图案310的形成类似于图18至图22的蚀刻停止层130和第二掩模图案310的形成，因此，将省略其详细描述。
在一些示例性实施例中，在形成第二沟槽T2期间(图21)，第二间隔物126B的上部可以不凹陷。
参照图31，形成穿透第一层间绝缘膜150和第二层间绝缘膜320的接触孔H。
可以通过SAC工艺形成接触孔H。即，接触孔H的侧壁可以由第二层间绝缘膜320的侧壁、第二掩模图案310的侧壁和第二间隔物126B的侧壁限定。
当形成接触孔H时，第二掩模图案310的侧壁可以包括第一倾斜表面310S。第二间隔物126B的侧壁可以包括第二倾斜表面126S。
在一些示例性实施例中，第二掩模图案310可以包括诸如硅或硅锗的半导体材料，第二间隔物126B可以包括氮化硅。因此，相对于第一层间绝缘膜150和第二层间绝缘膜320，第二掩模图案310可以具有比第二间隔物126B低的蚀刻选择性。因此，在一些示例性实施例中，第一倾斜表面310S的斜率可以小于第二倾斜表面126S的斜率。
此后，参照图9，可以在接触孔H中形成接触160。
图32至图44是示出根据本公开的一些示例性实施例的制造半导体器件的方法的中间步骤的截面图。为了方便起见，将省略或至少简化对与图11和图17至图28B中任一图中的各个元件或特征相同的元件或特征的描述。
参照图32，在衬底100上形成伪栅极绝缘膜210和伪栅电极220。
衬底100可以包括鳍型图案F。鳍型图案F可以从衬底100的顶部突出并延伸。鳍型图案F可以是衬底100的一部分，或者可以包括从衬底100生长的外延层。
鳍型图案F可以与伪栅电极220相交。例如，鳍型图案F可以沿第一方向延伸，伪栅电极220可以沿与第一方向相交的第二方向延伸。
参照图33，在衬底100上形成外延图案170。
外延图案170可以形成在栅电极124的侧壁上。例如，外延图案170可以包括形成在鳍型图案F上的外延层。外延图案170可以是其顶表面突出超过衬底100的顶表面的升高的源极区和漏极区。
例如，可以使用将栅电极124和栅极间隔物126用作蚀刻掩模的蚀刻工艺来蚀刻鳍型图案F的一部分。此后，可以使用外延生长方法在鳍型图案F的被蚀刻的部分中形成外延图案170。
参照图34，在衬底100上形成第一层间绝缘膜150。第一层间绝缘膜150可以形成为围绕栅极间隔物126的侧壁。
参照图35，去除伪栅极绝缘膜210和伪栅电极220。结果，在第一层间绝缘膜150中形成第一沟槽T1。
参照图36，在第一沟槽T1中顺序地形成栅极绝缘膜122和栅电极124。
参照图37，栅极绝缘膜122的上部和栅电极124的上部是凹陷的。结果，可以在第一层间绝缘膜150中形成第二沟槽T2。此外，包括下部TL和上部TU的沟槽可以被限定在第一层间绝缘膜150中。
参照图38，在栅电极124上形成蚀刻停止层130和第二掩模图案310。
参照图39，在图38所示的结构上形成第二层间绝缘膜320。
参照图40，形成穿透第一层间绝缘膜150和第二层间绝缘膜320的接触孔H。接触孔H可以形成在栅电极124的侧壁上和第二掩模图案310的侧壁上。可以通过SAC工艺形成接触孔H。
参照图41，形成填充接触孔H的接触160。因此，接触160的侧壁可以由第二层间绝缘膜320的侧壁、第二掩模图案310的侧壁和栅极间隔物126的侧壁限定。
参照图42，执行平坦化工艺。可以继续平坦化工艺直到暴露出第二掩模图案310的顶表面。
参照图43，去除第二掩模图案310。结果，在第一层间绝缘膜150中形成第三沟槽T3。
参照图44，在第三沟槽T3中形成覆盖图案140。因此，可以形成填充沟槽T的上部TU的蚀刻停止层130和覆盖图案140。
各图中所示出的半导体器件可以是例如半导体芯片，其又可以包括在诸如半导体封装件的封装件中。半导体芯片可以是逻辑芯片或存储芯片。半导体器件可以包括结合图1至图16、图28A、图28B和图44描述的各种结构中的一种或更多种。
虽然已经参照本发明的示例性实施例具体示出和描述了本发明的构思，但是本领域的普通技术人员将理解的是，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。因此，希望所公开的实施例在所有方面都被认为是说明性的而非限制性的，参考所附权利要求而不是前面的描述来确定本发明的范围。

Claims (20)

1.一种半导体器件，包括：
衬底；
位于所述衬底上的栅电极；
位于所述栅电极的侧壁上的第一间隔物；
位于所述第一间隔物的侧壁上的导电接触，所述导电接触突出超过所述栅电极的顶表面；
由所述栅电极的顶表面、所述第一间隔物的顶表面和所述导电接触的侧壁限定的沟槽；
沿着所述沟槽的至少部分侧壁和所述沟槽的底表面延伸的蚀刻停止层；以及
位于所述蚀刻停止层上并且填充所述沟槽的覆盖图案，
其中，所述覆盖图案包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。
2.根据权利要求1所述的半导体器件，其中，所述覆盖图案的与所述导电接触相邻的侧壁包括第一侧壁部分和第二侧壁部分，所述第二侧壁部分形成在所述第一侧壁部分上方并且所述第二侧壁部分的斜率小于所述第一侧壁部分的斜率。
3.根据权利要求2所述的半导体器件，其中，所述蚀刻停止层包括第一膜和第二膜，所述第一膜沿着所述第一侧壁部分并且沿着所述栅电极的顶表面延伸，所述第二膜沿着所述第一侧壁部分和所述第二侧壁部分并且沿着所述第一间隔物的侧壁延伸。
4.根据权利要求3所述的半导体器件，其中，所述蚀刻停止层还包括第三膜，所述第三膜形成在所述第一膜上并沿着所述覆盖图案的底表面以及所述第一侧壁部分和所述第二侧壁部分延伸。
5.根据权利要求2所述的半导体器件，其中，所述蚀刻停止层包括第一膜和第二膜，所述第一膜沿着所述第一侧壁部分并且沿着所述栅电极的顶表面延伸，所述第二膜形成在所述第一膜上并沿着所述覆盖图案的底表面以及所述第一侧壁部分和所述第二侧壁部分延伸。
6.根据权利要求1所述的半导体器件，其中，所述蚀刻停止层包括氮化铝、氧化铝、氧化硅、氮化硅和它们的组合中的至少一种。
7.根据权利要求1所述的半导体器件，所述半导体器件还包括：
第二间隔物，所述第二间隔物位于所述第一间隔物与所述导电接触之间，并且突出超过所述第一间隔物的顶表面，
其中，所述导电接触沿着所述覆盖图案的侧壁并且沿着所述第二间隔物的侧壁延伸。
8.根据权利要求7所述的半导体器件，其中，所述覆盖图案的与所述导电接触相邻的侧壁包括第一侧壁部分和第二侧壁部分，所述第二侧壁部分形成在所述第一侧壁部分上方并且所述第二侧壁部分的斜率小于所述第一侧壁部分的斜率，
所述第二间隔物的与所述导电接触相邻的侧壁包括第三侧壁部分和第四侧壁部分，所述第四侧壁部分形成在所述第三侧壁部分上方并且所述第四侧壁部分的斜率小于所述第三侧壁部分的斜率，以及
所述第二侧壁部分的斜率小于所述第四侧壁部分的斜率。
9.根据权利要求8所述的半导体器件，其中，所述第二间隔物包括氮化硅。
10.一种半导体器件，包括：
衬底；
形成在所述衬底上并且包括沟槽的层间绝缘膜，所述沟槽具有下部和上部；
填充所述沟槽的下部的栅电极；
沿着所述沟槽的上部的至少第一侧壁并且沿着所述栅电极的顶表面延伸的蚀刻停止层；
形成在所述蚀刻停止层上并填充所述沟槽的上部的覆盖图案；以及
形成在所述栅电极的侧壁和所述覆盖图案的侧壁上的导电接触，所述导电接触穿透所述层间绝缘膜，
其中，所述蚀刻停止层至少部分地沿着所述导电接触的部分侧壁延伸，并且
所述覆盖图案包括氧化硅或介电常数低于氧化硅的介电常数的低k材料。
11.根据权利要求10所述的半导体器件，所述半导体器件还包括：
位于所述栅电极的侧壁上的栅极间隔物；
其中，所述沟槽的下部由所述衬底的顶表面和所述栅极间隔物的侧壁限定。
12.根据权利要求10所述的半导体器件，其中，所述覆盖图案的与所述导电接触相邻的侧壁包括第一侧壁部分和第二侧壁部分，所述第二侧壁部分形成在所述第一侧壁部分上方并且所述第二侧壁部分的斜率小于所述第一侧壁部分的斜率。
13.根据权利要求12所述的半导体器件，其中，所述导电接触包括延伸部分和扩展部分，所述延伸部分沿着所述覆盖图案的所述第一侧壁部分延伸，所述扩展部分形成在所述延伸部分上并且沿着所述覆盖图案的所述第二侧壁部分延伸，并且
所述扩展部分的宽度大于所述延伸部分的宽度。
14.根据权利要求12所述的半导体器件，其中，所述蚀刻停止层沿着所述沟槽的上部的与所述层间绝缘膜相邻的侧壁、沿着所述栅电极的顶表面并且沿着所述第一侧壁部分延伸。
15.根据权利要求10所述的半导体器件，其中，所述层间绝缘膜和所述覆盖图案包括相同的材料。
16.根据权利要求10所述的半导体器件，其中，所述衬底包括沿第一方向延伸的鳍型图案，并且
所述栅电极在与所述第一方向相交的第二方向上延伸。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括：
位于所述栅电极的侧壁上且位于所述鳍型图案中的外延图案，
其中，所述导电接触电连接到所述外延图案。
18.一种半导体器件，包括：
衬底；
位于所述衬底上的栅电极；
位于所述栅电极的侧壁上的栅极间隔物；
覆盖所述栅电极的顶表面和所述栅极间隔物的顶表面的覆盖图案；
形成在所述衬底上并且与所述栅极间隔物和所述覆盖图案相邻的层间绝缘膜；以及
穿透所述层间绝缘膜并由所述栅极间隔物的侧壁和所述覆盖图案的侧壁限定的导电接触，
其中，所述覆盖图案和所述层间绝缘膜包括相同的材料；并且
所述覆盖图案的与所述导电接触相邻的侧壁包括第一侧壁部分和第二侧壁部分，所述第二侧壁部分形成在所述第一侧壁部分上方，并且所述第二侧壁部分的斜率小于所述第一侧壁部分的斜率。
19.根据权利要求18所述的半导体器件，所述半导体器件还包括：
蚀刻停止层，所述蚀刻停止层沿着所述层间绝缘膜的侧壁并且沿着所述覆盖图案的底表面和所述第一侧壁部分延伸。
20.根据权利要求19所述的半导体器件，其中，所述蚀刻停止层还沿着所述覆盖图案的所述第二侧壁部分延伸。
CN201910071670.5A 2018-03-22 2019-01-25 包括自对准接触的半导体器件及其制造方法 Pending CN110299321A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0033286 2018-03-22
KR1020180033286A KR102376718B1 (ko) 2018-03-22 2018-03-22 자기 정렬 컨택을 포함하는 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
CN110299321A true CN110299321A (zh) 2019-10-01

Family

ID=67984290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910071670.5A Pending CN110299321A (zh) 2018-03-22 2019-01-25 包括自对准接触的半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US10847416B2 (zh)
KR (1) KR102376718B1 (zh)
CN (1) CN110299321A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130748A (zh) * 2019-12-31 2021-07-16 三星电子株式会社 包括存储节点电极的半导体器件及制造半导体器件的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102353251B1 (ko) * 2017-09-28 2022-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110875237B (zh) * 2018-08-29 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11211462B2 (en) * 2020-03-05 2021-12-28 International Business Machines Corporation Using selectively formed cap layers to form self-aligned contacts to source/drain regions
KR20210120718A (ko) 2020-03-27 2021-10-07 삼성전자주식회사 집적회로 소자
US11244864B2 (en) * 2020-04-21 2022-02-08 International Business Machines Corporation Reducing parasitic capacitance within semiconductor devices
US11715690B2 (en) 2020-09-24 2023-08-01 Nanya Technology Corporation Semiconductor device having a conductive contact with a tapering profile
US11942372B2 (en) * 2021-08-27 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric protection layer in middle-of-line interconnect structure manufacturing method

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140361352A1 (en) * 2013-06-06 2014-12-11 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US20150118835A1 (en) * 2013-10-25 2015-04-30 United Microelectronics Corp. Method for manufacturing semiconductor device
US20150206754A1 (en) * 2014-01-23 2015-07-23 Globalfoundries Inc. Gate contact with vertical isolation from source-drain
US20160233310A1 (en) * 2015-02-10 2016-08-11 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices Including Gate Patterns with Sidewall Spacers
CN106409766A (zh) * 2015-07-28 2017-02-15 台湾积体电路制造股份有限公司 栅极间隔件及其形成方法
CN107437565A (zh) * 2016-05-31 2017-12-05 三星电子株式会社 半导体器件以及用于制造半导体器件的方法
CN107799462A (zh) * 2016-09-06 2018-03-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100224720B1 (ko) 1996-10-31 1999-10-15 윤종용 반도체장치의 콘택홀 형성방법
KR100324015B1 (ko) 1998-04-22 2002-09-19 주식회사 하이닉스반도체 반도체소자의콘택홀제조방법
JP4776747B2 (ja) 1998-11-12 2011-09-21 株式会社ハイニックスセミコンダクター 半導体素子のコンタクト形成方法
JP2001035920A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp 半導体装置の製造方法
TW503516B (en) 1999-08-23 2002-09-21 Winbond Electronics Corp Manufacturing method of self-aligned contact opening
KR100321733B1 (ko) 1999-12-22 2002-01-26 박종섭 금속 비트라인 산화방지용 질화막을 적용한 반도체 소자제조방법
KR20010096349A (ko) 2000-04-18 2001-11-07 박종섭 자기정합 콘택을 갖는 반도체 메모리장치의 제조방법
KR100363328B1 (ko) 2001-01-11 2002-12-05 삼성전자 주식회사 콘택 패드를 갖는 반도체 소자의 제조방법
KR100541046B1 (ko) 2003-05-27 2006-01-11 삼성전자주식회사 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법
KR101062835B1 (ko) 2003-07-14 2011-09-07 주식회사 하이닉스반도체 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법
KR100843716B1 (ko) 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR101718794B1 (ko) 2010-12-16 2017-03-23 삼성전자주식회사 반도체 소자의 제조 방법
KR102295239B1 (ko) 2015-01-08 2021-09-01 삼성전자주식회사 반도체 장치의 형성방법
US9780199B2 (en) * 2015-09-23 2017-10-03 United Microelectronics Corp. Method for forming semiconductor device
KR102367948B1 (ko) * 2015-10-08 2022-02-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140361352A1 (en) * 2013-06-06 2014-12-11 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US20150118835A1 (en) * 2013-10-25 2015-04-30 United Microelectronics Corp. Method for manufacturing semiconductor device
US20150206754A1 (en) * 2014-01-23 2015-07-23 Globalfoundries Inc. Gate contact with vertical isolation from source-drain
US20160233310A1 (en) * 2015-02-10 2016-08-11 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices Including Gate Patterns with Sidewall Spacers
CN106409766A (zh) * 2015-07-28 2017-02-15 台湾积体电路制造股份有限公司 栅极间隔件及其形成方法
CN107437565A (zh) * 2016-05-31 2017-12-05 三星电子株式会社 半导体器件以及用于制造半导体器件的方法
CN107799462A (zh) * 2016-09-06 2018-03-13 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130748A (zh) * 2019-12-31 2021-07-16 三星电子株式会社 包括存储节点电极的半导体器件及制造半导体器件的方法

Also Published As

Publication number Publication date
US10847416B2 (en) 2020-11-24
KR102376718B1 (ko) 2022-03-18
KR20190111308A (ko) 2019-10-02
US20190295889A1 (en) 2019-09-26

Similar Documents

Publication Publication Date Title
US11935835B2 (en) Methods of manufacturing semiconductor devices
US11004855B2 (en) Buried metal track and methods forming same
CN110299321A (zh) 包括自对准接触的半导体器件及其制造方法
US11721581B2 (en) Semiconductor devices including contact plugs
US9543308B2 (en) Semiconductor device
TWI512988B (zh) 鰭式場效電晶體
CN110556376A (zh) 包含二维半导电性材料的纳米片场效晶体管
KR102574320B1 (ko) 핀펫을 구비하는 반도체 소자
CN108231765A (zh) 半导体器件
TW201926708A (zh) 半導體裝置
US10804403B2 (en) Method of fabricating semiconductor devices
CN110416304A (zh) 半导体装置
KR101879050B1 (ko) 반도체 디바이스 및 이를 제조하기 위한 방법
CN110350027A (zh) 半导体装置
CN107026088A (zh) 半导体器件的制造方法
KR102710409B1 (ko) 멀티게이트 디바이스를 위한 자가 정렬 금속 게이트 및 그 형성 방법
CN109962052B (zh) 包括着落垫的半导体器件
US11211293B2 (en) FinFET device and methods of forming the same
US11935952B2 (en) Semiconductor devices
CN108987276B (zh) 用于形成自对准接触物的扩大牺牲栅极覆盖物
CN110718548A (zh) 半导体器件
US20240315005A1 (en) Semiconductor devices
US12125850B2 (en) Buried metal track and methods forming same
CN118412377A (zh) 半导体器件
KR20240049893A (ko) 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination