KR101879050B1 - 반도체 디바이스 및 이를 제조하기 위한 방법 - Google Patents

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유천 린
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Abstract

반도체 디바이스는 기판 위에 배치되는 더미 핀 구조, 더미 핀 구조의 일부 위에 배치되는 더미 게이트 구조, 더미 게이트 구조가 매립되는 제1 층간 유전체 층, 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층, 그리고 전도성 재료로 형성되며 제2 층간 유전체 층에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 더미 게이트 구조와 중첩된다.

Description

반도체 디바이스 및 이를 제조하기 위한 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR FABRICATION THE SAME}
본 발명은 반도체 디바이스를 제조하기 위한 방법, 보다 구체적으로는 하부 구조(underlying structure) 상의 저항기 와이어를 위한 구조 및 제조 방법에 관한 것이다.
집적 회로(IC) 또는 LSI(large scale integration)와 같은 반도체 디바이스에 있어서, 다수의 저항기가 사용된다. 이러한 저항기의 일부는 기판에 형성되는 확산 영역에 의해 형성되고, 저항기의 일부는 하부 구조 위의 상부 층에 형성되는 전도성 층에 의해 형성된다. 반도체 디바이스의 치수가 축소됨에 따라, 이러한 저항기에 대해 보다 효율적인 레이아웃(layout)이 요구되고 있다.
본 발명의 과제는, 반도체 디바이스를 제조하기 위한 방법, 보다 구체적으로는 하부 구조 상의 저항기 와이어를 위한 구조 및 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면,
반도체 디바이스로서,
기판 위에 배치되는 더미 핀 구조(dummy fin structure);
상기 더미 핀 구조의 일부 위에 배치되는 더미 게이트 구조;
상기 더미 게이트 구조가 매립되는 제1 층간 유전체 층;
상기 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층;
전도성 재료로 형성되고 제2 층간 유전체 층에 매립되는 저항기 와이어
를 포함하고,
상기 저항기 와이어는 평면도에서 더미 게이트 구조와 중첩되는 것인 반도체 디바이스가 제공된다.
본 발명의 다른 일 실시예에 따르면,
반도체 디바이스로서,
기판 위에 배치되는 제1 더미 핀 구조(dummy fin structure);
상기 제1 더미 핀 구조의 일부 위에 배치되는 제1 더미 게이트 구조;
상기 제1 더미 게이트 구조가 매립되는 제1 층간 유전체 층;
상기 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층;
상기 제2 층간 유전체 층 위에 배치되는 제3 층간 유전체 층;
전도성 재료로 형성되고 제3 층간 유전체 층에 매립되는 저항기 와이어
를 포함하고,
상기 저항기 와이어는 평면도에서 제1 더미 핀 구조와 부분적으로 또는 완전히 중첩되는 것인 반도체 디바이스가 제공된다.
본 발명의 또 다른 일 실시예에 따르면,
반도체 디바이스를 제조하는 방법으로서,
기판 위에 제1 더미 핀 구조(dummy fin structure)를 형성하는 단계;
상기 제1 더미 핀 구조의 일부 위에 제1 더미 게이트 구조를 형성하는 단계;
상기 제1 더미 게이트 구조가 제1 층간 유전체 층에 매립되도록 제1 층간 유전체 층을 형성하는 단계;
상기 제1 층간 유전체 층 위에 제2 층간 유전체 층을 형성하는 단계;
상기 제2 층간 유전체 층 위에 제3 층간 유전체 층을 형성하는 단계
를 포함하고,
전도성 재료로 제조되는 저항기 와이어는, 저항기 와이어가 제3 층간 유전체 층에 매립되도록 형성되며,
상기 저항기 와이어는 평면도에서 제1 더미 핀 구조와 적어도 부분적으로 중첩되는 것인 방법이 제공된다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽으면 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라, 다양한 특징부는 축척대로 도시된 것이 아니며 단지 예시의 목적으로만 사용된다는 것을 강조한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도(위에서 본 도면)를 도시한 것이다. 도 1b는 도 1a의 라인 a-a’를 따른 예시적인 단면도를 도시한 것이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 2b는 도 2a의 라인 b-b’를 따른 예시적인 단면도를 도시한 것이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 3b는 도 3a의 라인 c-c’를 따른 예시적인 단면도를 도시한 것이다.
도 4a는 비교예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 4b는 도 4a의 라인 d-d’를 따른 예시적인 단면도를 도시한 것이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 5b는 비교예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 5c는 저항기의 크기에 따른 저항기 값의 변동을 나타낸 것이다.
도 6a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 과정의 다양한 단계를 도시한 것이다.
도 9b는 본 발명의 다른 실시예의 예시적인 단면도를 도시한 것이다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 과정의 다양한 단계를 도시한 것이다.
도 14는 본 발명의 다른 실시예의 예시적인 단면도를 도시한 것이다.
이하의 개시내용은 본 발명의 다양한 특징을 실시하기 위한 다수의 다양한 실시예 또는 예를 제시한다. 본 개시내용을 단순화하기 위해 구성요소 및 배치의 구체적인 실시예 또는 예가 이하에 설명되어 있다. 물론, 이러한 예는 단시 예시일 뿐이며, 한정하려는 의도가 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값으로 한정되지 않으며, 오히려 디바이스의 원하는 특성 및/또는 프로세스 조건에 따라 좌우될 수 있다. 더욱이, 후술하는 설명에서 제2 특징부 상에 또는 제2 특징부 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수도 있고, 또한 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 삽입되는 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 다양한 특징부는 단순화 및 명확성을 위해 다양한 스케일로 임의의 도시될 수 있다.
또한, 도면에 제시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명함에 있어서 설명의 편의를 위해 “아래”, “하부”, “하위”, “상위”, “상부” 등과 같이 공간적으로 상대적인 용어가 본 명세서에서 사용될 수 있다. 이러한 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 중에 또는 작동 중에 디바이스의 다양한 배향을 포괄하려는 의도이다. 장치는 (90도 회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 수식어는 이에 따라 마찬가지로 해석될 수 있다. 추가적으로, 용어 “~로 제조된”은 “포함하는” 또는 “이루어지는”을 의미할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도(위에서 본 도면)를 도시한 것이다. 도 1b는 도 1a의 라인 a-a’를 따른 예시적인 단면도를 도시한 것이다.
도 1a 및 도 1b에는, Y 방향으로 연장되는 저항기 와이어(200)가 제시되어 있다. 저항기 와이어(200)는 금속 또는 금속 질화물과 같은 전도성 재료로 제조된다. 저항기 와이어(200)는 저항기이기 때문에, 저항기 와이어(200)의 전도도는 신호를 전달하기 위한 다른 와이어에 비해 상대적으로 낮다. 저항기 와이어(200)의 저항은 일부 실시예에 있어서 약 1 Ω/□ 내지 약 1000 Ω/□ 의 범위에 속한다. 저항기 와이어(200)의 재료는 예컨대, TiN, TaN, 또는 TiSiN을 포함한다.
저항기 와이어(200)의 크기 및 두께는 저항기 와이어(200)의 목적 또는 용례에 따라 변할 수 있다.
도 1a에 도시된 바와 같이, 저항기 와이어(200)는 상부 층 금속 와이어를 통해 다른 회로 요소에 연결되는 저항기 와이어(200)를 위한 접점(또는 비아)(300)을 포함한다. 일부 실시예에 있어서, 저항기 와이어(200) 상에 단지 4개의 접점(300A, 300B, 300C 및 300D)이 마련된다. 접점(300A 및 300D)은 이들 접점 사이에 전류 흐름을 제공하는 데 사용되고 접점(300B 및 300C)은 전압 강하를 획득하기 위해 또는 전압을 측정하기 위해 사용된다.
도 1a 및 도 1b에는, X 방향으로 배치되는 2개의 저항기 와이어(200)가 도시되어 있다. 또한, 리소그래피 및 에칭과 같은 패너닝 작업에서 패턴 박진성(pattern fidelity)을 개선하기 위해 X 방향을 따라 저항기 와이어(200)의 양측에 더미 와이어 패턴(dummy wire pattern; 200D)이 배치된다.
그러나, 저항기 와이어(200)의 레이아웃은 이들 도면의 레이아웃으로 한정되지 않는다. 저항기 와이어(200)의 개수는 2개의 더미 와이어 패턴을 구비한 상태에서(그리고 이들 더미 와이어 사이에서) 1개 또는 3개 혹은 그 이상일 수 있거나, 또는 2개의 더미 와이어 패턴을 구비하지 않은 상태에서 1개 또는 3개 혹은 그 이상일 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 저항기 와이어(200) 바로 아래에는, 기판(1) 위에 더비 핀 구조(5), 더미 게이트 구조(10) 및 더미 소스/드레인(S/D) 구조(50)가 배치된다. 도 1a에 도시된 바와 같이, 저항기 와이어(200)는 평면도에서 더미 핀 구조(5) 및 더미 게이트 구조(10)와 중첩된다. 다시 말하면, 저항기 와이어(200)는 Y 방향을 따라 더미 핀 구조(5)와 정렬된다. 각각의 더미 게이트 구조(10)는 더미 게이트 유전체 층 및 더미 게이트 전극 층을 포함할 수 있다. 본 개시내용에 있어서, 더미 “요소”란 해당 “요소”가 전기적 기능을 갖지 않거나 또는 기능 회로의 일부가 아니라는 것을 의미하며, “평면도”란 기판(1)의 수직 라인(Z 방향)을 따라 위로부터 기판(1)을 향해 본 도면을 의미한다.
일 실시예에서는, 더미 핀 구조(5)의 일부 위에 복수의 더미 게이트 구조(10)가 배치된다. 복수의 더미 게이트 구조(10)는 Y 방향으로 연장되며 더미 핀 구조(5)는 X 방향으로 연장된다. 도 1a에 도시된 바와 같이, 복수의 더미 핀 구조(5)는 일 저항기 와이어(200) 아래에 배치되며, Y 방향을 따라 정렬된다. 매 저항기 와이어마다 더미 핀 구조의 개수는, 2개로 한정되지 않으며, 상기 개수는 1개 또는 3개 혹은 그 이상일 수 있다.
일 실시예에서는, 도 1a 및 도 1b에 도시된 바와 같이 일 더미 핀 구조(5) 위에 복수의 더미 게이트 구조(10)(및 이에 따른 복수의 더미 게이트 전극 층)가 배치된다. 그러나, 더미 게이트 구조의 개수는 매 더미 핀 구조마다 1개만큼 작을 수도 있고 매 더미 핀 구조마다 3개가 넘을 수도 있다. 도 1에 도시된 바와 같이, 저항기 와이어(200)는 평면도에서 총 3개의 더미 게이트 구조와 중첩된다. 일부 실시예에 있어서, 더미 게이트 구조(10)는 Y 방향으로 연장되며, 2개 이상의 더미 핀 구조(5) 위에 배치된다.
평면도에 있어서, 더미 핀 구조(5) 및 더미 게이트 구조(10)는 접점(300A 및 300D)의 쌍 그리고 접점(300B 및 300C)의 쌍 사이에 배치되고, 이에 따라 접점(300)은 더미 게이트 구조(10)와 중첩되지 않는다. 그러나, 다른 실시예에서는, 적어도 하나의 접점(300)이 더미 게이트 구조(10)와 중첩된다.
도 1b에 도시된 바와 같이, 더미 핀 구조(5)가 기판(1) 위에 배치되며, 더미 게이트 구조(10)가 더미 핀 구조(5)의 일부 위에 배치되고, 고립 절연 층(40)이 또한 기판(1) 위에 배치된다. 더미 핀 구조(5)가 부분적으로 고립 절연 층(40)에 매립된다. 또한, 제1 ILD(interlayer dielectric) 층(60)이 더미 핀 구조(5) 위에 형성된다. 더미 게이트 구조(10)는 제1 ILD 층(60)에 매립된다. 또한, 제2 ILD 층(100)이 제1 ILD 층(60) 위에 배치된다. 저항기 와이어(200)는 제2 ILD 층(100)에 매립된다. 또한, 제3 ILD 층(120)이 제2 ILD 층(100) 위에 배치된다. 접점(300)이 제2 ILD 층 및 제3 ILD 층에 형성된다. 일부 실시예에 있어서, 접점(300)은 오직 제2 ILD 층(100)에만 형성된다.
도 2a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 2b는 도 2a의 라인 b-b’를 따른 예시적인 단면도를 도시한 것이다.
도 2a 및 도 2b의 레이아웃 및 구조는, Z 방향을 따른 저항기 와이어(200)의 위치를 제외하고는 도 1a 및 도 1b의 레이아웃 및 구조와 실질적으로 동일하다. 도 2b에 도시된 바와 같이, 더미 핀 구조(5)가 기판(1) 위에 배치되고, 더미 게이트 구조(10)가 더미 핀 구조(5)의 일부 위에 배치되고, 고립 절연 층(40)이 또한 기판(1) 위에 배치된다. 더미 핀 구조(5)가 부분적으로 고립 절연 층(40)에 매립된다. 또한, 제1 ILD(interlayer dielectric) 층(60)이 더미 핀 구조(5) 위에 형성된다. 더미 게이트 구조(10)는 제1 ILD 층(60)에 매립된다. 또한, 제2 ILD 층(100)이 제1 ILD 층(60) 위에 배치된다. 또한, 제3 ILD 층(120)이 제2 ILD 층(100) 위에 배치된다. 저항기 와이어(200)는 제2 ILD 층(100)이 아니라 제3 ILD 층에 매립된다. 또한, 제4 ILD 층(130)이 제3 ILD 층(120) 위에 배치된다. 접점(300)이 제3 ILD 층 및 제4 ILD 층에 형성된다. 일부 실시예에 있어서, 접점(300)은 오직 제3 ILD 층(120)에만 형성된다.
도 1b의 구조와 비교하면, 도 2b의 구조에서는, 저항기 와이어(200)가 배치되는 ILD 층과 더미 게이트 구조가 배치되는 ILD 층 사이에 추가적인 ILD 층이 개재된다. 다른 실시예에서는, 저항기 와이어(200)가 배치되는 ILD 층과 더미 게이트 구조가 배치되는 ILD 층 사이에 1개가 넘는 추가적인 ILD 층이 개재된다.
도 3a는 본 발명의 일 실시예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 3b는 도 3a의 라인 c-c’를 따른 예시적인 단면도를 도시한 것이다.
도 3a 및 도 3b의 레이아웃 및 구조는, X 방향을 따른 저항기 와이어(200)의 위치 및 더미 게이트 구조의 개수를 제외하고는 도 2a 및 도 2b의 레이아웃 및 구조와 실질적으로 동일하다.
도 3a에 도시된 바와 같이, 저항기 와이어(200)는 평면도에서 더미 게이트 구조(5)와 중첩된다. 다시 말하면, 저항기 와이어(200)의 에지(예컨대, 우측 에지)는 더미 게이트 구조(5)의 에지(예컨대, 우측 에지)와 관련하여 X 방향으로 시프트(shift)된다. 또한, 저항기 와이어(200)는 일 더미 핀 구조 위에 배치된 더미 게이트 구조들 중 2개의 더미 게이트 구조와 중첩되며, 동일한 더미 핀 구조 위에 배치된 더미 게이트 구조들 중 하나의 더미 게이트 구조와 부분적으로 중첩되고, 동일한 더미 핀 구조 위에 배치된 더미 게이트 구조들 중 하나의 더미 게이트 구조와는 중첩되지 않는다.
시프트” 양(D1)은 0 ≤ D1 ≤ 0.5W1를 만족하며, W1은 더미 핀 구조의 X 방향으로의 폭이다. 상기 양(D1)이 0 또는 음수일 때, 저항기 와이어(200)는 평면도에서 더미 게이트 구조(5)와 완전히 중첩된다.
도 4a는 비교예에 따른 반도체 디바이스의 레이아웃 구조를 제시하는 예시적인 평면도를 도시한 것이다. 도 4b는 도 4a의 라인 d-d’를 따른 예시적인 단면도를 도시한 것이다.
비교예에 있어서, 저항기 와이어(200)는 평면도에서 더미 핀 구조(5) 및 더미 게이트 구조(10)와 중첩되지 않는다. 저항기 와이어(200)는 평면도에서 더미 핀 구조들 사이의 영역에 배치된다.
도 1a 및 도 2a의 레이아웃을 도 4a의 레이아웃과 비교하면, X 방향으로의 폭이 감소될 수 있다는 것이 명확해진다. 일 실시예에서, 도 1a 및 도 2a의 폭(X1)은 도 4a의 폭(X2)의 약 80 % 내지 90 %이다.
또한, 도 5a에 도시된 바와 같이, 저항기 와이어의 어레이에 있어서, 모든 더미 핀 구조 및 더미 게이트 구조를 저항기 와이어 아래에 배치함으로써(도 1a 및 도 1b의 레이아웃을 이용함), 어레이의 영역을 감소시키는 것이 가능하다. 일 실시예에 있어서, 도 5a의 폭(X3)은 도 4a의 레이아웃을 이용하는 도 5b의 폭(X4)의 약 80 % 내지 90 %이며, 도 5a의 폭(Y3)은 도 5b의 폭(Y4)의 약 80 % 내지 90 %이다.
도 5c는 저항기의 크기에 따른 저항기 값의 변동을 나타낸 것이다. 수평 축선은 저항기 와이어의 면적의 제곱근의 역수를 나타내며, 수직 축선은 저항 차이의 변동(σ)을 나타낸다.
도 5c에서, “비적층(non-stack)”은 도 4a 및 도 4b의 구조에 해당하며, “2-레벨 적층(2-level stack)”은 도 1a 및 도 1b의 구조에 해당하고, “3-레벨 적층”은 도 2a 및 도 2b의 구조에 해당한다.
저항기 와이어의 크기가 큰 경우, 모든 구조에서 저항의 변동은 작다. 상기 크기가 더 작아지면, 변동은 증가한다. 구체적으로, “2-레벨 적층”에 대한 변동은 다른 2가지 구조에 비해 더 크게 증가한다. 일부 실시예에 있어서, “2-레벨 적층”의 평균 변동은 “3-레벨 적층”의 평균 변동에 비해 2배 이상이다. 저항기 와이어(200)가 배치되는 ILD 층과 더미 게이트 구조가 배치되는 ILD 층 사이에 하나 이상의 ILD 층을 개재시킴으로써, 저항의 변동을 감소시키는 것, 그리고 또한 저항기 와이어 패턴의 면적을 감소시키는 것이 가능하다.
도 6a 내지 도 9a는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 과정의 다양한 단계를 도시한 것이다. 도 6a 내지 도 9a에 도시된 프로세스 이전에, 이후에, 그리고 상기 프로세스 동안에, 추가적인 작업이 제공될 수 있다는 것, 그리고 추가적인 방법 실시예에 대해 이하에 설명되는 작업 중 일부가 대체 또는 배제될 수 있다는 것을 이해할 것이다. 작업/프로세스의 순서는 상호 교환 가능할 수 있다.
도 6a는 금속 게이트 구조가 형성된 이후에 반도체 디바이스의 구조를 도시한 것이다. 도 6a는 기능 회로가 배치되는 회로 영역, 그리고 저항기 와이어, 더미 핀 구조, 및 더미 게이트 구조가 배치되는 저항기 영역을 도시한 것이다. 도 6a의 회로 영역에 있어서, 금속 게이트 구조(9’)는 채널 층, 예컨대 핀 구조(5’)의 일부 위에 형성되며, 캡 절연 층(cap insulating layer; 20’)이 금속 게이트 구조(9’) 위에 배치된다. 핀 구조(5’)는 고립 절연 층(40)으로부터 돌출된다. 금속 게이트 구조(9’)의 두께는 일부 실시예에 있어서 15 nm 내지 50 nm의 범위에 속한다. 캡 절연 층(20’)의 두께는 일부 실시예에서 약 10 nm 내지 약 30 nm의 범위에 속하며, 다른 실시예에서는 약 15 nm 내지 약 20 nm의 범위에 속한다. 측벽 스페이서(30’)가 캡 절연 층(20’) 및 금속 게이트 구조(9’)의 측벽 상에 마련된다. 일부 실시예에서 측벽 스페이서(30’)의 막 두께는 측벽 스페이서의 하부에서 약 3 nm 내지 약 15 nm의 범위에 속하며, 다른 실시예에서는 약 4 nm 내지 약 10 nm의 범위에 속한다. 금속 게이트 구조(9’), 캡 절연 층(20’) 및 측벽 스페이서(30’)의 조합은 전체적으로 게이트 구조(9’)라 불릴 수 있다. 또한, 소스/드레인(S/D) 영역(50’)은 게이트 구조에 이웃하게 형성되며, 게이트 구조들 사이의 공간은 제1 ILD 층(60)으로 충전된다. 추가적으로, WSi, CoSi, NiSi, 또는 TiSi와 같은 실리사이드 층(55’)은 S/D 영역(50’) 상에 형성된다.
마찬가지로, 저항기 영역에 있어서, 실질적으로 동일한 구조가 형성된다. 더미 금속 게이트 구조(9)는 더미 핀 구조(5)의 일부인 더미 채널 층 위에 형성되며, 더미 캡 절연 층(dummy cap insulating layer; 20)이 더미 금속 게이트 구조(9) 위에 배치된다. 더미 핀 구조(5)는 고립 절연 층(40)으로부터 돌출된다. 더미 측벽 스페이서(30)가 더미 캡 절연 층(20) 및 더미 금속 게이트 구조(9)의 측벽 상에 마련된다. 더미 금속 게이트 구조(9), 더미 캡 절연 층(20) 및 더미 측벽 스페이서(30)의 조합은 전체적으로 더미 게이트 구조(10)라 불릴 수 있다. 또한, 더미 소스/드레인(S/D) 영역(50)은 더미 게이트 구조(10)에 이웃하게 형성되며, 이들 더미 게이트 구조들 사이의 공간은 제1 ILD 층(60)으로 충전된다. 추가적으로, 더미 실리사이드 층(55)이 더미 S/D 영역(50) 상에 형성된다.
도 6b는 더미 금속 게이트 구조(10) 및 금속 게이트 구조(10’)의 확대도이다. 이하의 설명은 금속 게이트 구조(10’)에 대한 것이며, 더미 금속 게이트 구조(10)는 실질적으로 동일한 구조를 갖는다.
금속 게이트 구조(10’)는 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlC,TiAlN, TaN, NiSi, CoSi와 같은 금속 재료 또는 다른 전도성 재료로 된 하나 이상의 층(16)을 포함한다. 채널 층과 금속 게이트 사이에 배치된 게이트 유전체 층(12)은 하이-k(high-k) 금속 산화물과 같은 금속 산화물로 된 하나 이상의 층을 포함한다. 하이-k 유전체를 위해 사용되는 금속 산화물의 예는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu의 산화물 및/또는 이들의 혼합물을 포함한다.
일부 실시예에 있어서, 하나 이상의 일함수 조정 층(work function adjustment layer; 14)이 게이트 유전체 층(12)과 금속 재료(16) 사이에 개재된다. 일함수 조정 층(14)은, TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 2 이상의 재료의 다층(multilayer)과 같은 전도성 재료로 제조된다. n-채널 FET에 대해서는, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정 층으로서 사용되며, p-채널 FET에 대해서는, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정 층으로서 사용된다.
캡 절연 층(20’)은 SiN, SiCN 및 SiOCN을 비롯한 실리콘 질화물 기반의 재료와 같은 절연 재료로 된 하나 이상의 층을 포함한다. 측벽 스페이서(30’)는 캡 절연 층(20’)과 상이한 재료로 제조되며, SiN, SiON, SiCN, 및 SiOCN을 비롯한 실리콘 질화물 기반의 재료와 같은 절연 재료로 된 하나 이상의 층을 포함한다. 제1 ILD 층(60)은 실리콘 이산화물(SiO2), SiON, SiCO 또는 SiOCN과 같은 실리콘 산화물 기반의 재료 또는 다른 로우-k(low-k) 재료와 같은 절연 재료로 된 하나 이상의 층을 포함한다.
측벽 스페이서(30’)의 재료, 캡 절연 층(20’)의 재료 및 제1 ILD 층(60)의 재료는 서로 상이하며, 이에 따라 이들 층은 각각 선택적으로 에칭될 수 있다. 일 실시예에 있어서, 측벽 스페이서(30’)는 SiOCN, SiCN 또는 SiON으로 제조되며, 캡 절연 층(20’)은 SiN으로 제조되고, 제1 ILD 층(60)은 SiO2로 제조된다.
이러한 실시예에서는, 게이트 대체 프로세스에 의해 제조되는 Fin FET(fin field effect transistor)이 채용된다.
도 6c는 Fin FET 구조의 예시적인 사시도를 도시한 것이다.
우선, 핀 구조(310)가 기판(300) 위에 제조된다. 핀 구조는 채널 영역(315)으로서 상부 영역 및 하부 영역을 포함한다. 기판은 예컨대 p-타입 실리콘 기판이며, 여기서 불순물 농도는 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위에 속한다. 다른 실시예에서, 기판은 예컨대 n-타입 실리콘 기판이며, 여기서 불순물 농도는 약 1 × 1015 cm-3 내지 약 1 × 1018 cm-3의 범위에 속한다. 대안으로, 기판은 게르마늄과 같은 다른 원소 반도체; Sic 및 SiGe와 같은 IV-IV 족 화합물 반도체, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 III-V 족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 일 실시예에 있어서, 기판은 SOI(silicon-on-insulator) 기판의 실리콘 층이다.
핀 구조(310)를 형성한 이후에, 고립 절연 층(320)이 핀 구조(310) 위에 형성된다. 고립 절연 층(320)은 LPCVD(low pressure chemical vapor deposition), 플라즈마-CVD, 또는 FCVD(flowable CVD)에 의해 형성되는, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 재료로 된 하나 이상의 층을 포함한다. 고립 절연 층은 SOG(spin-on-glass), SiO, SiON, SiOCN 및/또는 불소 도핑된 실리케이트 유리(FSG)로 된 하나 이상의 층에 의해 형성될 수 있다.
핀 구조 위에 고립 절연 층(320)을 형성한 이후에, 고립 절연 층(320)의 일부를 제거하기 위해 평탄화 작업이 행해진다. 평탄화 작업은 CMP(chemical mechanical polishing) 및/또는 에치백 프로세스(etch-back process)를 포함할 수 있다. 이후, 고립 절연 층(320)은 핀 구조의 상부 영역이 노출되도록 하기 위해 추가로 제거[리세싱(recessing)]될 수 있다.
노출된 핀 구조 위에 더미 게이트 구조가 형성된다. 더미 게이트 구조는 더미 게이트 유전체 층 및 폴리 실리콘으로 제조되는 더미 게이트 전극 층을 포함한다. 절연 재료로 된 하나 이상의 층을 포함하는 측벽 스페이서(350)는 또한 더미 게이트 전극 층의 측벽 상에 형성된다. 더미 게이트 구조가 형성된 이후에, 더미 게이트 구조에 의해 덮여 있지 않은 핀 구조(310)는 고립 절연 층(320)의 상부 표면 아래에서 리세싱(recessing)된다. 이후, 에피텍셜 성장 방법을 이용함으로써, 리세싱된 핀 구조 위에 소스/드레인 영역(360)이 형성된다. 소스/드레인 영역은 채널 영역(315)에 응력을 인가하기 위해 스트레인 재료(strain materail)를 포함할 수 있다.
이후, ILD 층(370)이 더미 게이트 구조 및 소스/드레인 영역 위에 형성된다. 평탄화 작업 이후에, 게이트 공간을 형성하기 위해 더미 게이트 구조가 제거된다. 이후, 게이트 공간에서, 하이-k 유전체 층과 같은 게이트 유전체 층 및 금속 게이트 전극을 포함하는 금속 게이트 구조(330)가 형성된다. 또한, 도 6c에 도시된 핀 FET(fin FET) 구조를 획득하기 위해 캡 절연 층(340)이 금속 게이트 구조(330) 위에 형성된다. 도 6c에 있어서, 하부 구조가 보이도록 하기 위해 금속 게이트 구조(330), 캡 절연 재료(340), 측벽(330) 및 ILD 층(370) 부분이 절단되어 있다.
도 6c의 금속 게이트 구조(330), 캡 절연 층(340), 측벽(330), 소스/드레인(360) 및 ILD 층(370)은 도 6a의 금속 게이트 구조(10’)[더미 금속 게이트 구조(10)], 캡 절연 층(20’)[더미 캡 절연 층(20)], 측벽 스페이서(30’)[더미 측벽 스페이서(30)], S/D 영역(50’)[더미 S/D 영역(50)] 및 제1 ILD 층(60)에 실질적으로 대응한다.
도 7에 도시된 바와 같이, 제2 ILD 층(100A)의 하부 부분이 제1 ILD 층(60) 위에 형성된다. 일부 실시예에 있어서, 후속하는 접촉 구멍 에칭 작업에서 제1 ESL(etch stop layer)로서 기능하는 제1 절연 층(105)이 제1 ILD 층(60)과 제2 ILD 층(100A)의 하부 부분 사이에 배치된다.
제1 절연 층(105)은 SiN, SiCN 및 SiOCN과 같은 실리콘 질화물 기반의 재료로 된 하나 이상의 층을 포함한다. 제2 ILD 층(100A)은 실리콘 이산화물(SiO2), SiON, SiCO 또는 SiOCN과 같은 실리콘 산화물 기반의 재료 또는 다른 로우-k(low-k) 재료와 같은 절연 재료로 된 하나 이상의 층을 포함한다.
제2 ILD 층(100A)의 하부 부분을 형성한 이후에, 도 7에 도시된 바와 같이, 제2 ILD 층(100A)의 하위 부분 상에 저항기 와이어(200)가 형성된다. 제2 ILD 층(100A)의 하부 부분 위에 전도성 재료의 블랭킷 층(blanket layer)이 형성되며, 저항기 와이어(200)를 획득하기 위해 패터닝 작업이 행해진다. 블랭킷 층은, CVD, 스퍼터링(sputtering)을 비롯한 PVD(physical vapor deposition), 또는 다른 적절한 막 형성 방법에 의해 형성될 수 있다.
후속하여, 제2 ILD 층의 상위 부분이 제2 ILD 층의 하위 부분(100A) 위에 형성되며, 저항기 와이어(200)가 도 8에 도시된 바와 같이 제2 ILD 층(100)에 매립된다. 일부 실시예에 있어서, 회로 영역에는, 예컨대 이중 다마신 프로세스를 이용하여 도 8에 도시된 바와 같이 제1 접점 플러그(70) 및 제1 금속 배선(75)이 형성된다. 제1 접점 플러그(70) 및 제1 금속 배선(75)은 Cu, Al, Ti, Co, W 또는 Ni, 또는 이들의 합금 혹은 TiN or TaN으로 된 하나 이상의 층을 포함한다.
또한, 도 9a에 도시된 바와 같이, 제3 ILD 층(120)이 제2 ILD 층(100) 위에 형성된다. 일부 실시예에 있어서, 후속하는 접촉 구멍 에칭 작업에서 제2 ESL(etch stop layer)로서 기능하는 제2 절연 층(125)이 제2 ILD 층(100)과 제3 ILD 층(120) 사이에 배치된다. 제3 ILD 층(120) 및 제2 ESL 층(125)의 재료 또는 구성은 제2 ILD 층(100) 및 제1 ESL(105)의 재료 또는 구성과 유사하다.
제3 ILD 층(120)이 형성된 이후에, 도 9a에 도시된 바와 같이, 저항기 와이어(200)에 연결되도록 접점(300)이 형성된다.
일부 실시예에 있어서, 회로 영역에는, 예컨대 이중 다마신 프로세스 또는 단일 다마신 프로세스를 이용하여 도 9a에 도시된 바와 같이 제2 접점 플러그(80) 및 제2 금속 배선(85)이 형성된다. 제2 접점 플러그(80) 및/또는 제2 금속 배선(85)과 동시에 접점(300)이 형성될 수 있다. 제2 접점 플러그(80) 및 제2 금속 배선(85)의 재료 또는 구성은 제1 접점 플러그(70) 및 제1 금속 배선(75)의 재료 또는 구성과 유사하다.
도 9b는 배선 구조의 다른 실시예를 도시한 것이다. 도 9b에 도시된 바와 같이, 제1 금속 배선(75) 또는 제1 접점 플러그(70)와 같은 배선 레벨에 의해 접점(300)이 형성된다. 이후, 접점(300)이 또한 접촉 플러그(80’)를 통해 상위 층 배선(85’)에 연결되며, 이는 제2 금속 배선(85) 및 제2 접촉 플러그(80)와 유사하다.
도 10 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 디바이스의 순차적인 제조 과정의 다양한 단계를 도시한 것이다. 도 6a 내지 도 9a에 도시된 프로세스 이전에, 이후에, 그리고 상기 프로세스 동안에, 추가적인 작업이 제공될 수 있다는 것, 그리고 추가적인 방법 실시예에 대해 이하에 설명되는 작업 중 일부가 대체 또는 배제될 수 있다는 것을 이해할 것이다. 작업/프로세스의 순서는 상호 교환 가능할 수 있다. 또한, 이전의 실시예와 동일하거나 혹은 유사한 구조, 재료, 구성 및/또는 프로세스가 이하의 실시예에서 채용될 수 있고, 상세한 설명은 생략될 수 있다.
도 6의 구조가 형성된 이후에, 도 10에 도시된 바와 같이, 제1 ILD 층(60) 위에 제2 ILD 층(100) 및 제1 ESL(105)이 형성된다. 일부 실시예에 있어서, 회로 영역에는, 도 10에 도시된 바와 같이 제1 접점 플러그(70) 및 제1 금속 배선(75)이 형성된다.
이후, 도 11에 도시된 바와 같이, 제3 ILD 층의 하부 부분(120A)이 제2 ILD 층(100) 위에 형성된다. 일부 실시예에 있어서, 후속하는 접촉 구멍 에칭 작업에서 제2 ESL(etch stop layer)로서 기능하는 제2 절연 층(125)이 제2 ILD 층(100)과 제3 ILD 층의 하위 부분(120A) 사이에 배치된다.
제3 ILD 층의 하부 부분(120A)을 형성한 이후에, 도 11에 도시된 바와 같이, 제3 ILD 층(120A)의 하위 부분 상에 저항기 와이어(200)가 형성된다.
후속하여, 제3 ILD 층의 상위 부분이 제3 ILD 층의 하위 부분(120A) 위에 형성되며, 저항기 와이어(200)가 도 12에 도시된 바와 같이 제3 ILD 층(120)에 매립된다.
또한, 도 13에 도시된 바와 같이, 접점(300)이 제3 ILD 층(120)에 형성된다. 일부 실시예에 있어서, 회로 영역에는, 예컨대 이중 다마신 프로세스를 이용하여 도 12에 도시된 바와 같이 제2 접점 플러그(80) 및 제2 금속 배선(85)이 형성된다. 일부 실시예에 있어서, 제2 접점 플러그(80) 및/또는 제2 금속 배선(85)과 동시에 접점(300)이 형성된다.
도 14는 본 발명의 다른 실시예의 예시적인 단면도를 도시한 것이다. 도 14에 도시된 프로세스 이전에, 이후에, 그리고 상기 프로세스 동안에, 추가적인 작업이 제공될 수 있다는 것, 그리고 추가적인 방법 실시예에 대해 이하에 설명되는 작업 중 일부가 대체 또는 배제될 수 있다는 것을 이해할 것이다. 작업/프로세스의 순서는 상호 교환 가능할 수 있다. 또한, 이전의 실시예와 동일하거나 혹은 유사한 구조, 재료, 구성 및/또는 프로세스가 이하의 실시예에서 채용될 수 있고, 상세한 설명은 생략될 수 있다.
도 14에 도시된 바와 같이, 저항기 와이어(200)는 제4 ILD 층(130)에 매립된다.
도 10의 구조가 형성된 이후에, 제2 ILD 층(100) 위에 제3 ILD 층(120) 및 제2 ESL(125)이 형성된다. 제3 ILD 층(120)이 형성된 이후에, 일부 실시예에서, 회로 영역 내에, 제2 접점 플러그(80) 및 제2 금속 배선(85)이 형성된다.
후속하여, 도 11 내지 도 13과 관련하여 유사한 작업을 이용함으로써, 제4 ILD 층(130), 저항기 와이어(200), 및 접점(300)이 도 14에 도시된 바와 같이 형성된다.
또한 저항기 와이어(200)가 형성되는 ILD 층 아래에 하나 이상의 ILD 층이 형성될 때에는, 전술한 작업이 반복된다.
도 9a, 도 9b, 도 13 및 도 14에 도시된 디바이스가 추가적인 CMOS 프로세스를 거쳐 상호접속 금속 층, 유전체 층, 패시베이션 층(passivation layer) 등과 같은 다양한 특징부를 형성한다는 것을 이해할 것이다.
본 명세서에서 설명되는 다양한 실시예 또는 예는 기존의 기술에 대해 여러 가지 장점을 제공한다. 예를 들어, 본 발명에 있어서는, 더미 핀 구조 및 더미 게이트 구조 모두를 저항기 와이어 아래에 배치함으로써, 저항기 영역 및/또는 저항기 어레이의 면적을 감소시키는 것이 가능하다. 또한, 저항기 와이어가 배치되는 ILD 층과 더미 게이트 구조가 배치되는 ILD 층 사이에 하나가 넘는 추가적인 ILD 층을 개재시킴으로써, 저항 값의 변동을 감소시키는 것이 가능하다.
본 명세서에서 모든 장점이 반드시 논의되어 있는 것은 아니며, 어떠한 구체적인 장점도 모든 실시예 또는 예를 필요로 하지 않고, 다른 실시예 또는 예가 다양한 장점을 제공할 수 있다는 것을 이해할 것이다.
본 발명의 일 양태에 따르면, 반도체 디바이스는 기판 위에 배치되는 더미 핀 구조, 더미 핀 구조의 일부 위에 배치되는 더미 게이트 구조, 더미 게이트 구조가 매립되는 제1 층간 유전체 층, 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층, 그리고 전도성 재료로 형성되며 제2 층간 유전체 층에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 더미 게이트 구조와 중첩된다.
본 발명의 다른 양태에 따르면, 반도체 디바이스는 기판 위에 배치되는 제1 더미 핀 구조, 제1 더미 핀 구조의 일부 위에 배치되는 제1 더미 게이트 구조, 제1 더미 게이트 구조가 매립되는 제1 층간 유전체 층, 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층, 제2 층간 유전체 층 위에 배치되는 제3 층간 유전체 층, 그리고 전도성 재료로 형성되며 제3 층간 유전체 층에 매립되는 저항기 와이어를 포함한다. 저항기 와이어는 평면도에서 제1 더미 핀 구조와 부분적으로 또는 완전히 중첩된다.
본 발명의 또 다른 양태에 따르면, 반도체 디바이스를 제조하는 방법에 있어서, 기판 위에 제1 더미 핀 구조가 형성된다. 제1 더미 핀 구조의 일부 위에 제1 더미 게이트 구조가 형성된다. 제1 더미 게이트 구조가 제1 층간 유전체 층에 매립되도록 제1 층간 유전체 층이 형성된다. 제1 층간 유전체 층 위에 제2 층간 유전체 층이 형성된다. 제2 층간 유전체 층 위에 제3 층간 유전체 층이 형성된다. 전도성 재료로 제조되는 저항기 와이어는, 저항기 와이어가 제3 층간 유전체 층에 매립되도록 형성된다. 저항기 와이어는 평면도에서 제1 더미 핀 구조와 적어도 부분적으로 중첩된다.
이상은, 당업자가 본 발명의 양태를 더욱 양호하게 이해할 수 있도록 하기 위해 여러 가지 실시예 또는 예의 특징들을 개괄한 것이다. 당업자는, 여기에 도입된 실시예 또는 예와 동일한 목적을 구현하기 위해 및/또는 상기 실시예 또는 예와 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 구성 또는 변형하기 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 또한, 당업자는, 이러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 당업자가 본 발명의 사상 및 범위로부터 벗어나지 않으면서 본 발명에 대해 다양한 변경, 대체 및 변화를 행할 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스로서,
    기판 위에 배치되는 더미 핀 구조(dummy fin structure);
    상기 더미 핀 구조의 일부 위에 배치되는 더미 게이트 구조;
    상기 더미 게이트 구조가 매립되는 제1 층간 유전체 층;
    상기 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층;
    전도성 재료로 형성되며, 상기 제2 층간 유전체 층에 의해 상기 더미 게이트 구조로부터 분리되도록 상기 제2 층간 유전체 층에 매립되는 저항기 와이어
    를 포함하고,
    상기 저항기 와이어는 평면도에서 더미 게이트 구조와 중첩되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 층간 유전체 층과 상기 제2 층간 유전체 층 사이에 하나 이상의 추가적인 층간 유전체 층이 배치되는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 저항기 와이어의 전도성 재료는 전이 금속의 질화물을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 저항기 와이어의 전도성 재료는 TiN 및 TaN 중 적어도 하나를 포함하는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 더미 게이트 구조는, 더미 핀 구조 위에 배치되며 제1 방향으로 연장되고 제1 방향에 대해 수직한 제2 방향으로 배치되는 2개 이상의 더미 게이트 전극을 포함하며,
    상기 저항기 와이어는 제1 방향으로 연장되는 것인, 반도체 디바이스.
  6. 제5항에 있어서, 상기 저항기 와이어는 제1 방향을 따라 더미 게이트 전극보다 더 긴 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 저항기 와이어와 접촉하는 단 4개의 접점만이 마련되고,
    상기 더미 게이트 구조는 평면도에서 상기 4개의 접점 중 2개와 상기 4개의 접점 중 나머지 2개 사이에 배치되는 것인, 반도체 디바이스.
  8. 제7항에 있어서, 상기 4개의 접점은 더미 게이트 구조와 중첩되지 않는 것인, 반도체 디바이스.
  9. 반도체 디바이스로서,
    기판 위에 배치되는 제1 더미 핀 구조(dummy fin structure);
    상기 제1 더미 핀 구조의 일부 위에 배치되는 제1 더미 게이트 구조;
    상기 제1 더미 게이트 구조가 매립되는 제1 층간 유전체 층;
    상기 제1 층간 유전체 층 위에 배치되는 제2 층간 유전체 층;
    상기 제2 층간 유전체 층 위에 배치되는 제3 층간 유전체 층;
    전도성 재료로 형성되고 상기 제3 층간 유전체 층에 매립되는 저항기 와이어
    를 포함하고,
    상기 저항기 와이어는 상기 제2 및 제3 층간 유전체 층에 의해 상기 제1 더미 게이트 구조로부터 분리되며,
    상기 저항기 와이어는 평면도에서 제1 더미 핀 구조와 부분적으로 또는 완전히 중첩되는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법으로서,
    기판 위에 제1 더미 핀 구조(dummy fin structure)를 형성하는 단계;
    상기 제1 더미 핀 구조의 일부 위에 제1 더미 게이트 구조를 형성하는 단계;
    상기 제1 더미 게이트 구조가 제1 층간 유전체 층에 매립되도록 제1 층간 유전체 층을 형성하는 단계;
    상기 제1 층간 유전체 층 위에 제2 층간 유전체 층을 형성하는 단계;
    상기 제2 층간 유전체 층 위에 제3 층간 유전체 층을 형성하는 단계
    를 포함하고,
    전도성 재료로 제조되는 저항기 와이어는, 상기 제3 층간 유전체 층에 매립되어 상기 제2 및 제3 층간 유전체 층에 의해 상기 제1 더미 게이트 구조로부터 분리되도록 형성되며,
    상기 저항기 와이어는 평면도에서 제1 더미 핀 구조와 적어도 부분적으로 중첩되는 것인, 반도체 디바이스 제조 방법.
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