TWI671858B - 半導體元件及其製造方法 - Google Patents

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Abstract

本發明實施例提供一種半導體元件，包括第一鰭狀場效電晶體及接觸條(源極/汲極接觸層)。第一鰭狀場效電晶體包括第一鰭結構，往第一方向延伸，第一閘極結構，往與第一方向交叉的第二方向延伸，及第一源極/汲極結構。接觸條位於第一源極/汲極結構之上，在平面圖往與第一源極/汲極結構交叉的第二方向延伸。接觸條包括：第一部分，位於第一源極/汲極結構之上，及第二部分。第二部分未與鰭結構及源極/汲極結構重疊。在平面圖中，第二部分於第一方向之寬度小於第一部分於第一方向之寬度。

Description

半導體元件及其製造方法
本發明實施例係有關於半導體元件之製造方法，且特別有關於在源極/汲極區域上接點結構的結構及其製造方法。
當半導體元件的尺寸縮小，磊晶源極/汲極結構被廣泛的應用於製造鰭狀場效電晶體(FinFET)。此外，接觸條(源極/汲極(S/D)接觸層)形成於磊晶源極/汲極結構之上，以電性連接鰭狀場效電晶體的源極/汲極與上層金屬線路。隨元件密度增加(亦即半導體元件尺寸縮小)，鰭狀場效電晶體中鰭結構與鄰近的淺溝槽隔離(shallow trench isolation,STI)接點之間的電性分離更為困難，這可能引起鄰近的淺溝槽隔離接點與鰭結構之間的短路。
根據本發明一實施例，半導體元件包括第一鰭狀場效電晶體(FinFET)及接觸條。第一鰭狀場效電晶體，包括：第一鰭結構，往第一方向延伸，第一閘極結構，往與第一方向交叉的第二方向延伸，及第一源極/汲極(S/D)結構。接觸條，位於第一源極/汲極結構之上，在平面圖中往與第一源極/汲極 結構交叉的第二方向延伸。接觸條包括第一部分，位於第一源極/汲極結構之上，及一第二部分，第二部分未與鰭結構及源極/汲極結構重疊，在平面圖中，第二部分於第一方向之寬度小於第一部分於第一方向之寬度。
根據本發明另一實施例，半導體元件包括複數個鰭狀場效電晶體與複數個接觸條，每一個鰭狀場效電晶體包括：鰭結構往第一方向延伸，閘極結構往與第一方向交叉之第二方向延伸，及源極/汲極(S/D)結構。複數個接觸條位於該些源極/汲極結構中的第一源極/汲極結構之上，並往該第二方向延伸，複數個接觸條包括位於第一源極/汲極結構之上的第一部分，及第二部分。第二部分未與鰭結構及源極/汲極結構重疊，在平面圖中，第二部分於第一方向之寬度小於第一部分於第一方向之寬度。
根據本發明又一實施例，於製造半導體元件，包括鰭狀場效電晶體的方法中，形成閘極結構，往第一方向延伸，並沿與該第一方向交叉之第二方向排列，在相鄰的兩閘極結構間形成源極/汲極(S/D)結構，形成絕緣層於源極/汲極結構之上，形成罩幕層於絕緣層之上，罩幕層具有罩幕開口。透過該罩幕開口移除一部分的該絕緣層，以形成一開口，以導電材料填充開口，從而形成接觸條，罩幕開口往第一方向延伸，罩幕開口包括第一部分位於該源極/汲極結構之上，及第二部分。第二部分未與鰭結構及源極/汲極結構重疊，及在剖面圖中，第二部分之厚度小於第一部分之厚度。
1‧‧‧基板
2、2A、2B‧‧‧鰭結構
3‧‧‧絕緣層
4、4A、4B、4C‧‧‧閘極結構
5A、5B‧‧‧源極/汲極結構
7、7A、7B、7C‧‧‧接觸條
10‧‧‧基板
20‧‧‧鰭結構
25‧‧‧源極/汲極區域
30‧‧‧隔離絕緣層
40、40A、40B、40C、40D‧‧‧閘極結構
41‧‧‧界面介電層
42‧‧‧閘極介電層
43‧‧‧功函數調整層
44‧‧‧閘極電極
45‧‧‧金屬材料
46‧‧‧側壁間隔物
50、50A‧‧‧層間介電層
60‧‧‧覆蓋絕緣層
61‧‧‧覆層
65、65A‧‧‧開口
70、70A‧‧‧接觸條
71‧‧‧第一導電材料
211、212‧‧‧鰭結構
300‧‧‧基板
310‧‧‧鰭結構
315‧‧‧通道區域
320‧‧‧隔離絕緣層
330‧‧‧閘極結構
350‧‧‧側壁間隔物
360‧‧‧源極/汲極區域
370‧‧‧層間介電層
711、712、713、714、715、716‧‧‧接觸條
P1、P2、P3、P12、P13‧‧‧部分
TR1、TR2、TR3‧‧‧鰭狀場效電晶體
MP、MP1、MP2‧‧‧開口
X1-X1、X2-X2、X3-X3、Y1-Y1‧‧‧線
X、Y、Z‧‧‧方向
W1、W2、W3‧‧‧寬度
H1、H2‧‧‧高度
D1、D2‧‧‧深度
ED1、ED2‧‧‧蝕刻深度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖係根據本發明之一實施例繪示出鰭狀場效電晶體元件之示例性布局結構。
第2A圖繪示出沿第1圖中線X1-X1的示例性剖面圖，第2B圖繪示出沿第1圖中線X2-X2的示例性剖面圖，第2C圖繪示出沿第1圖中線Y1-Y1的示例性剖面圖。
第3圖及第4圖係根據本發明之其他實施例繪示出鰭狀場效電晶體元件之示例性布局結構。
第5A圖係根據本發明之一實施例繪示出半導體元件連續製造過程中一階段的示例性平面圖(由上俯瞰)。第5B圖繪示出沿第5A圖中線X3-X3的示例性剖面圖。第5C圖為第5B圖所繪示閘極結構的放大圖。第5D圖係根據本發明之一實施例繪示出半導體元件連續製造過程中一階段的示例性透視圖。
第6-11圖係根據本發明之一實施例繪示出半導體元件依序製造過程中不同階段的示例性剖面圖。
第12圖繪示出開口寬度與蝕刻深度的相依性。
第13-15圖係根據本發明之一實施例繪示出接觸條的設計流程。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵，以下描述具體的元件及其排列的實施 例以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明實施例，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
第1圖係根據本發明之一實施例繪示出鰭狀場效電晶體元件之示例性布局結構。第1圖為簡化的布局結構，只繪示出相關層。
如第1圖所繪示出，鰭結構2往X方向延伸並沿Y方向排列，閘極結構4往Y方向延伸，並沿X方向排列，接觸條(源極/汲極(S/D)接觸層)7往Y方向延伸，並沿X方向排列。鰭結構組成鰭狀場效電晶體的通道、源極、及汲極。在本發明實施例中，源極及汲極可通用，源極/汲極(S/D)這個用語 意味源極和汲極其中之一。
閘極結構4位於鰭結構2之通道上，包括閘極介電層及閘極電極層。在一些實施例中，側壁間隔物形成於閘極結構4的主要兩側。如第1圖所繪示，複數個閘極結構沿X方向等節距(pitch)排列。部分閘極結構為虛置(dummy)閘極結構，並不用來組成電晶體。在第1圖中，閘極結構4A可為虛置閘極結構。
在第1圖中繪示出三鰭狀場效電晶體TR1、TR2、及TR3。每個三鰭狀場效電晶體TR1、TR2、及TR3包括兩個鰭結構。在此情形下，在一鰭結構上磊晶形成的半導體層與另一鰭結構上磊晶形成的半導體層合併。一鰭狀場效電晶體包括的鰭結構數目可為一或三或更多。雖然在第1圖中，兩鰭以淺溝槽隔離接點7電性連接，本實施例並不受限於第1圖之結構。在一些實施例中，單鰭組成鰭狀場效電晶體。
源極和汲極包括包括以磊晶形成半導體層的源極/汲極結構。源極/汲極結構更包括在以磊晶形成半導體層上方形成矽化物層。接觸條7位於源極/汲極結構上，並電性連接源極/汲極結構至上方導電層(垂直連接)及/或另一源極/汲極結構(水平連接)。接觸條7位於閘極結構4之間，並位於隔離絕緣層(淺溝槽隔離)之上。
繼續參見第1圖，至少一接觸條，例如接觸條7A或7B包括至少具不同寬度的兩部分。接觸條7B包括第一部分P1位於鰭狀場效電晶體TR1源極/汲極結構之上(源極/汲極接點部分)，第二部分P2，未與鰭結構和源極/汲極結構重疊，位 於隔離絕緣層之上(淺溝槽隔離接點部分)。在平面圖中，第二部分P2於X方向的寬度小於第一部分P1於X方向的寬度。在本發明實施例中，第一部分包括於Y方向鄰近於源極/汲極結構的相鄰區域，每一相鄰區域於Y方向之長度與鰭結構之寬度相同。
接觸條7B更包括第三部分P3，位於鰭狀場效電晶體TR2源極/汲極結構之上。在平面圖中，第三部分於X方向之寬度大體上等於第一部分P1於X方向之寬度。此處大體上寬度相等意味著這兩部分被設計為具有相同寬度，這兩部分寬度的差別在本領域已知的製程變異或測量變異之內(例如幾個nm)。此外，以每一部分的中間量測寬度。
如第1圖所繪示，第二部分P2位於正對鰭狀場效電晶體TR3鰭結構(如2A)末端之區域。
第2A圖繪示出沿第1圖中線X1-X1的示例性剖面圖，第2B圖繪示出沿第1圖中線X2-X2的示例性剖面圖，第2C圖繪示出沿第1圖中線Y1-Y1的示例性剖面圖。在第2A-2C圖中，鰭結構2A及2B、閘極結構4A及4B、源極/汲極結構5(5A及5B)、及接觸條7A、7B形成於基板1之上。
如第2A及2B圖所繪示，接觸條7B的第二部分P2在上表面量測於X方向的寬度W2小於第一部分P1於X方向的寬度W1。此外，如第2C圖所繪示，第二部分P2於Z方向的厚度(或深度)D2小於第一部分P1於Z方向的厚度D1。第一部分P1的厚度D1被定義為第一部分的平均厚度，且為第一部分接觸條7B之上表面與第一部分底部絕緣層3之上表面 之間的垂直距離。第二部分P2的厚度D2被定義為第二部分的平均厚度，且為第二部分接觸條7B之上表面與第二部分底部絕緣層3之上表面之間的垂直距離。在某些實施例中，如第2A圖所繪示，接觸條7B的第二部分P2為錐形，其底部寬度W3小於頂部寬度W2。然而在其他實施例中，並未形成錐形。
當第二部分P2的厚度(深度)D2等於或大於厚度(深度)D1時，接觸條7B與鰭結構2A邊緣之間的距離減少，電性分離可能變得不足。此外，當第二部分P2的厚度(深度)D2變成遠大於厚度(深度)D1時，接觸條7B與基板1(及鰭結構2A)之間的距離(H1)減少，電性分離可能變得不足。然而，如第2A及2C圖所繪示，既然第二部分P2的厚度(深度)D2小於厚度(深度)D1，接觸條7B的底部位於鰭結構2A之上，接觸條7B與鰭結構2A及/或基板1具足夠安全的電性分離是可能的。尤其前述的結構可避免接觸條7B與鰭結構因製程變異而接觸，因此避免接觸條7B與鰭結構2A及/或基板1之間的短路，及/或抑制接觸條7B與鰭結構2A及/或基板1之間的漏電流是可能的。
在一些實施例中，寬度W1與寬度W2之間的差異約在1nm至10nm的範圍，在另一些實施例中，約在2nm至約4nm的範圍。在一些實施例中，厚度(深度)D1與厚度(深度)D2之間的差異約在3nm至30nm的範圍，在另一些實施例中，約在8nm至12nm的範圍。
根據本發明之另一些實施例，第3及第4圖繪示出鰭狀場效電晶體元件之示例性布局結構。
在第3圖中，每一接觸條7包括第一部分，位於源極/汲極結構之上，及第二部分，未與鰭結構及源極/汲極結構重疊。換句話說，在3圖中，接觸條7之寬度僅於源極/汲極結構上的區域較大(亦即第一部分)。
在第4圖中，接觸條7的寬度僅於鄰近鰭結構靠近源極/汲極結構的區域較窄(亦即第二部分)。舉例來說，接觸條713或714包括第二部分為鄰近鰭結構2靠近源極/汲極結構的區域。於X方向中，接觸條713之第二部分P12與靠近接觸條713之鰭結構211的末端的距離等於或小於第一臨界(threshold)距離S1。接觸條7位於源極/汲極結構上之寬度(亦即，第一部分寬度W1)大於第二部分P12之寬度(亦即，第二部分寬度W2)。同樣的，如第4圖所繪示，接觸條714在鰭結構212靠近接觸條714處具寬度較窄的第二部分。此外，即使接觸條7包括未與鰭結構及源極/汲極結構重疊的部分，只要接觸條與最近的鰭結構之間的距離大於第一臨界距離S1，這樣的部分寬度被設置為W1。因此，接觸條711、712、及716未包括第二部分(具較窄寬度W2)，其寬度為定值。
在一些實施例中，當鄰近鰭結構2與源極/汲極結構的區域之距離小於第一臨界距離S1時，接觸條包括第二部分。若接觸條包括此部分，接觸條僅於源極/汲極結構之上具寬度W1(第一部分的寬度)，並於其他部分具寬度W2(第二部分的寬度)。若接觸條未包括此部分，接觸條具不變的寬度W1。
第3圖與第4圖的布局結構可以混和方式使用。 此外，值得注意的是，接觸條在第二部分(窄的部分)的厚度小於接觸條在第一及第三部分(寬的部分)的厚度。
根據本發明一實施例，後續半導體鰭狀場效電晶體元件的製造過程將以第5A-11圖說明。
根據本發明一實施例，第5A圖及第5B圖繪示出後續的製造過程的一階段。第5A圖繪示出一平面(上視)圖，第5B圖繪示出沿第5A圖中線X3-X3之剖面圖。
第5A及5B圖繪示出金屬閘極結構形成後的半導體元件結構。第5A及5B圖中，金屬閘極結構40形成於通道層之上，部分鰭結構20形成於基板10之上。金屬閘極結構40包括第一至第四金屬閘極結構40A、40B、40C、及40D，往Y方向延伸，沿X方向排列。在一些實施例中，金屬閘極結構40厚度約在5nm至200nm的範圍。每一閘極結構40包括閘極介電層42、金屬閘極電極44、及位於金屬閘極電極44主要側壁上的側壁間隔物46。側壁間隔物46至少由SiN、SiON、AlO、及AlON之其一所製。在一些實施例中，側壁間隔物46底部的側壁間隔物膜層厚度約在2nm至20nm的範圍。在另一些實施例中，約在4nm至8nm的範圍。此外，源極/汲極(S/D)區域於25閘極結構旁邊形成，閘極結構之間的空間填以第一層間介電(ILD)層50。第一層間介電層50包括單層或多層絕緣材料，如SiO2、SiN、SiON、SiOCN、SiCN、或SiCO。在一實施例中，使用SiO2。在一些實施例中，矽化物層(未繪示出)形成於源極/汲極區域25之上。
第5C圖為閘極結構的放大圖。金屬閘極結構40 包括單層或多層金屬材料45，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi、及其他導電材料。閘極介電層42位於通道層與金屬閘極電極44之間，金屬閘極電極44包括單層或多層金屬氧化物，例如高介電常數(high-k)金屬氧化物。用以作為高介電常數介電質的例子包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物及/或上述之混和。在一些實施例中，界面介電層41由例如二氧化矽製成，於通道層與閘極介電層42之間形成。
在一些實施例中，單層或多層功函數調整層43插入閘極介電層42與金屬材料45之間。功函數調整層43由導電材料，例如單層的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、Tasi、或TiAlC、或兩層或更多層上述材料製成。對於n-通道場效電晶體，可使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、Tisi、及TaSi等一或多種材料用以作為功函數調整層，對於p-通道場效電晶體，可使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC、及Co等一或多種材料用以作為功函數調整層。
在此實施例中，採用閘極-替代製程製作的鰭狀場效電晶體(FinFETs)。
第5D圖繪示出鰭狀場效電晶體結構的示例性透視圖。
首先，鰭結構310製造於基板300之上。鰭結構包括底部區域及上部區域作為通道區域315。基板為例如p-型 矽基板，其雜質濃度範圍約為1×1015cm-3至1×1018cm-3。在其他實施例中，基板為n-型矽基板，其雜質濃度範圍約為1×1015cm-3至1×1018cm-3。或者，基板可包括其他元素半導體，例如鍺；化合物半導體包括IV-IV族化合物半導體如SiC及SiGe、III-V族化合物半導體如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP、或上述之組合。在一實施例中，基板為絕緣層覆矽(silicon-on-insulator,SOI)基板的矽層。
形成鰭結構310後，隔離絕緣層320形成於鰭結構310之上。隔離絕緣層320包括單層或多層的絕緣材料如氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、或氮化矽(silicon nitride)，以低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)、電漿化學氣相沉積(plasma chemical vapor deposition,plasma-CVD)、或可流動化學氣相沉積(flowable chemical vapor deposition,flowable-CVD)形成。隔離絕緣層可以單層或多層旋轉塗佈玻璃(spin-on-glass,SOG)、SiO、SiON、SiOCN、及/或摻氟矽玻璃(fluorine-doped silica glass,FSG)形成。
在形成隔離絕緣層320於鰭結構上後，執行平坦化製程以移除部分的隔離絕緣層320。平坦化製程可包括化學機械研磨(chemical mechanical polishing,CMP)及/或回蝕(etch-back)製程。接著，隔離絕緣層320被進一步移除(下凹)以致鰭結構的上部區域露出。
虛置閘極結構形成於露出的鰭結構之上。虛置閘 極結構包括以多晶矽(poly silicon)製成的虛置閘極電極層及虛置閘極介電層。側壁間隔物350包括單層或多層的絕緣材料亦形成於虛置閘極電極層的側壁上。虛置閘極結構形成後，未被虛置閘極結構覆蓋的鰭結構310被下凹(recess)至隔離絕緣層320的上表面之下。接著，源極/汲極區域360以磊晶成長方法形成於下凹的鰭結構之上。源極/汲極區域可包括應變(strain)材料以對通道區域315施加應力(stress)。
接著，層間介電層(interlayer dielectric layer,ILD)370形成於虛置閘極結構及源極/汲極區域360之上。在平坦化製程之後，虛置閘極結構被移除以製造閘極空間。接著，於閘極空間中，形成金屬閘極結構330，包括金屬閘極電極及閘極介電層如高介電常數介電層。在第5D圖中，金屬閘極結構330、側壁間隔物350、及層間介電層370的視圖被切割，以繪示底部結構。
第5D圖中的金屬閘極結構330、源極/汲極360、及層間介電層370大體上個別對應於第5A及5B圖的金屬閘極結構40、源極/汲極區域25、及第一層間介電層(ILD)50。
根據本發明一實施例，第6-11圖繪示出半導體鰭狀場效電晶體元件依序製程中的不同階段。第6、7、及9-11圖繪示出沿第5A圖中線X3-X3的示例性剖面圖，第8圖繪示出其平面圖。可理解的是，額外的過程可於第6至第11圖中製程之前、之中、及之後提供，部分下述的過程可被取代或刪除，以提供本方法額外的實施例。並非所有層或特徵均繪示於圖中，過程/製程的次序可互換。
如第6圖所繪示，金屬閘極電極44以乾及/或濕蝕刻製程下凹至側壁間隔物46的上表面之下。在一些實施例中，下凹的閘極電極44餘留高度H2約在25nm至50nm的範圍。
閘極電極44下凹後，如第6圖所繪示，形成第一絕緣材料層的覆層(blanket layer)61。第一絕緣材料包括SiC、SiON、及SiOCN等一或多種材料。
於覆層61上執行平坦化製程，如回蝕或化學機械研磨(CMP)製程，以致閘極覆蓋絕緣(gate cap insulating)層60形成於閘極電極44之上，如同第7圖所繪示。在某些實施例中，形成覆蓋絕緣層60並非必要。
如第8圖所繪示，罩幕圖案MP包括開口MP1及MP2形成於第7圖的結構之上。開口MP2的寬度小於開口MP1的寬度。在一些實施例中，開口MP2的寬度約為罩幕圖案MP1的寬度的50-90%。罩幕開口MP2對應於第1-4圖中的第二部分。罩幕圖案MP1的寬度等於或大於閘極結構之間的空間。在一些實施例中，罩幕圖案MP1的寬度可小於閘極結構之間的空間。
接著，如第9圖所繪示，以罩幕圖案MP為蝕刻罩幕乾及/或濕蝕刻第一層間介電層層50，從而形成開口65及65A。在開口65中，源極/汲極結構25從開口65的底部露出。然而，在開口65A中，既然開口65A的寬度較小，第一層間介電層層50A的蝕刻停止於第一層間介電層層50A中間。如第9圖所繪示，開口65A的底部位於鰭結構20邊緣以上。
在蝕刻，特別是乾蝕刻，十奈米數量級(order scale)的開口時，蝕刻深度對於開口寬度是敏感的。如第12圖所繪示，當開口寬度相對大(例如WD1)時，蝕刻深度並不取決於寬度，大體上獲得不變的深度ED1。然而，當寬度變小(例如WD2)時，蝕刻深度變得較小，例如ED2。
在本實施例中，使第二部分的開口MP2的寬度小於開口MP1的寬度，可於第一層間介電層層50A製造較淺的開口65A。
接著，如第10圖所繪示，形成第一導電材料71的覆層。第一導電材料71包括W、Co、Ni、或Ti等一或多種材料。在一實施例中，使用W。
於覆層71上執行平坦化製程，如回蝕製程或化學機械研磨製程，因此如第11圖所繪示，接觸條70及70A形成於源極/汲極區域25之上。如第11圖所繪示，第二部分P2接觸條70A的厚度及寬度小於第一或第三部分P1、P3接觸條70。
於前述的實施例中，使第二部分的寬度較小，開口65A的深度(接觸條70A的厚度)將被調整。在其他實施例中，以二種或多種圖案化製程(微影及蝕刻)，第二部分的深度可被調整。在此情況下，第二部分的寬度可與第一部分相同。換言之，只有第二部分接觸條的厚度(深度)小於第一及/或第三部分。
可理解的是，第11圖繪示出的元件經歷更多CMOS製程以形成不同的特徵，例如互連金屬層、介電層、鈍 化層等。
根據本發明一實施例，第13-15圖繪示出設計接觸條的流程。
於第13圖的流程圖中，初始的接觸條圖案被置於閘極圖案之間。接著，如第14圖所繪示，找出初始的接觸條圖案於x方向離任一鰭結構小於給定的距離(例如第一臨界距離(S1))的部分。於第14圖中，找出圈出的部分。接著，如第15圖所繪示，這些部分於X方向的寬度被縮減。
寬度未被縮減的部分成為第一或第三部分，視下面的結構而定。若第三部分沿Y方向的長度小於臨界值，第三部分可被第二部分取代。
在本實施例中，使接觸條的第二部分厚度較小，接觸條與鰭結構及/或基板間具足夠安全的電性分離是可能的。因此，避免接觸條與鰭結構及/或基板之間的短路，及/或抑制接觸條與鰭結構及/或基板之間的漏電流是可能的。此外，簡單的使第二部分的寬度變小，控制形成接觸條的開口深度是可能的。
應被了解的是，並非所有的優點必然在此處被討論，並不需要所有實施例或範例都具備特定優點，其他實施例或例子可能提供其他的優點。
根據本發明實施例之一方面，半導體元件包括第一鰭狀場效電晶體(FinFET)及接觸條。第一鰭狀場效電晶體，包括：第一鰭結構，往第一方向延伸，第一閘極結構，往與第一方向交叉的第二方向延伸，及第一源極/汲極(S/D)結構。接 觸條，位於第一源極/汲極結構之上，在平面圖中往與第一源極/汲極結構交叉的第二方向延伸。接觸條包括第一部分，位於第一源極/汲極結構之上，及一第二部分，第二部分未與鰭結構及源極/汲極結構重疊，在平面圖中，第二部分於第一方向之寬度小於第一部分於第一方向之寬度。
根據本發明實施例之另一方面，半導體元件包括複數個鰭狀場效電晶體與複數個接觸條，每一個鰭狀場效電晶體包括：鰭結構往第一方向延伸，閘極結構往與第一方向交叉之第二方向延伸，及源極/汲極(S/D)結構。複數個接觸條位於該些源極/汲極結構中的第一源極/汲極結構之上，並往該第二方向延伸，複數個接觸條包括位於第一源極/汲極結構之上的第一部分，及第二部分。第二部分未與鰭結構及源極/汲極結構重疊，在平面圖中，第二部分於第一方向之寬度小於第一部分於第一方向之寬度。
根據又一個本發明實施例，於製造半導體元件，包括鰭狀場效電晶體的方法中，形成閘極結構，往第一方向延伸，並沿與該第一方向交叉之第二方向排列，在相鄰的兩閘極結構間形成源極/汲極(S/D)結構，形成絕緣層於源極/汲極結構之上，形成罩幕層於絕緣層之上，罩幕層具有罩幕開口。透過該罩幕開口移除一部分的該絕緣層，以形成一開口，以導電材料填充開口，從而形成接觸條，罩幕開口往第一方向延伸，罩幕開口包括第一部分位於該源極/汲極結構之上，及第二部分。第二部分未與鰭結構及源極/汲極結構重疊，及在剖面圖中，第二部分之厚度小於第一部分之厚度。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明實施例之各面向。任何所屬技術領域中具有通常知識者，可能無困難地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與本發明實施例實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明實施例之精神和範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明實施例的精神及範圍。

Claims (13)

  1. 一種半導體元件，包括：一第一鰭狀場效電晶體(fin field effect transistor,FinFET)，包括：一第一鰭結構，往一第一方向延伸、一第一閘極結構，往與該第一方向交叉的一第二方向延伸、及一第一源極/汲極(S/D)結構；一第二鰭狀場效電晶體，包括：一第二鰭結構，往該第一方向延伸、一第二閘極結構，往該第二方向延伸、及一第二源極/汲極結構；及一接觸條(contact bar)，位於該第一源極/汲極結構之上，在平面圖中往與該第一源極/汲極結構交叉的該第二方向延伸，且該接觸條連接該第一源極/汲極結構及該第二源極/汲極結構，其中：該接觸條包括一第一部分，位於該第一源極/汲極結構之上、一第二部分，該第一部分及該第二部分位於該第一閘極結構與另一閘極結構之間、及一第三部分，位於該第二源極/汲極結構之上；該第二部分未與鰭結構及源極/汲極結構重疊；在平面圖中，該第二部分於該第一方向之寬度小於該第一部分於該第一方向之寬度，該第二部分於該第一方向之寬度小於該第三部分於該第一方向之寬度，或該第三部分之寬度等於該第一部分之寬度；及在剖面圖中，該第二部分之厚度小於該第一部分之厚度。
  2. 如申請專利範圍第1項所述之半導體元件，其中在剖面圖中，該第二部分之厚度小於該第三部分之厚度。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第二部分位於該第一部分與該第三部分之間。
  4. 如申請專利範圍第1-3中任一項所述之半導體元件，更包括：一第三鰭狀場效電晶體，包括一第三鰭結構，往該第一方向延伸、一第三閘極結構，往該第二方向延伸、及一第三源極/汲極結構，其中：該第一至第三鰭結構往該第一方向延伸，該第一至第三鰭結構沿與該第一方向交叉之該第二方向排列；及沿該第二方向，該第三鰭結構的一末端正對該第二部分。
  5. 一種半導體元件，包括：複數個鰭狀場效電晶體(FinFETs)，各自包括：一鰭結構，往一第一方向延伸、一閘極結構，往與該第一方向交叉之一第二方向延伸、及一源極/汲極(S/D)結構；及複數個接觸條，位於該複數個源極/汲極結構中的一第一源極/汲極結構之上，並往該第二方向延伸，其中：該複數個接觸條包括一第一接觸條；該第一接觸條包括一第一部分，位於該第一源極/汲極結構之上，及一第二部分；該第二部分未與鰭結構及源極/汲極結構重疊；在平面圖中，該第二部分於該第一方向之寬度小於該第一部分於該第一方向之寬度；該複數個接觸條更包括：一第二接觸條，與該第一接觸條平行；及該第二接觸條在該第一方向之寬度除了末端部分外為定值。
  6. 如申請專利範圍第5項所述之半導體元件，其中在剖面圖中該第二部分之厚度小於該第一部分之厚度。
  7. 如申請專利範圍第5項所述之半導體元件，其中該第二接觸條之寬度等於該第一部分之寬度。
  8. 如申請專利範圍第5項所述之半導體元件，其中：該複數個接觸條更包括一第二接觸條，平行於該第一接觸條；該第二接觸條包括一第三部分位於該複數個源極/汲極結構中的一第二源極/汲極結構之上，及一第四部分；該第四部分未與鰭結構及源極/汲極結構重疊；及在平面圖中，該第三部分於該第一方向之寬度等於該第四部分於該第一方向之寬度，或該第三部分之寬度等於該第一部分之寬度。
  9. 如申請專利範圍第8項所述之半導體元件，其中：於該第一方向中，該第二部分與該鰭狀場效電晶體其中一最近的鰭結構末端之間的距離等於或小於一第一距離；及於該第一方向中，該第四部分與該鰭狀場效電晶體其中一最近的鰭結構末端之間的距離大於該第一距離。
  10. 如申請專利範圍第5項所述之半導體元件，其中：該第一接觸條更包括一第三部分；該第二部分位於該第一部分與該第三部分之間；及該第三部分於該第一方向之寬度等於該第一部分於該第一方向之寬度。
  11. 如申請專利範圍第10項所述之半導體元件，其中該第三部分位於該複數個源極/汲極結構中之一第二源極/汲極結構之上，或該第三部分未與鰭結構及源極/汲極結構重疊。
  12. 如申請專利範圍第10項或第11項所述之半導體元件，其中：於該第一方向中，該第二部分與該鰭狀場效電晶體其中一最近的鰭結構末端之間的一距離等於或小於一第一距離；及於該第一方向中，該第三部分與該鰭狀場效電晶體其中一最近的鰭結構末端之間的一距離大於該第一距離。
  13. 一種半導體元件，包括鰭狀場效電晶體(FinFETs)的製造方法，該方法包括：形成複數個閘極結構，往一第一方向延伸，並沿與該第一方向交叉之一第二方向排列；在相鄰的兩閘極結構間形成複數個源極/汲極(S/D)結構；形成一絕緣層於該些源極/汲極結構之上；形成一罩幕層於該絕緣層之上，該罩幕層具有一罩幕開口；透過該罩幕開口移除一部分的該絕緣層，以形成一開口；及以一導電材料填充該開口，從而形成一接觸條，其中：該罩幕開口往該第一方向延伸；該罩幕開口包括一第一部分，位於該些源極/汲極結構其中之一上，及一第二部分；該第二部分未與鰭結構及源極/汲極結構重疊；及在剖面圖中，該第二部分之厚度小於該第一部分之厚度。
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