KR20220118094A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20220118094A
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박주훈
엄명윤
이예지
정윤영
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기생 커패시턴스(parasitic capacitance)를 저감하여 성능이 향상된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 제1 전원 영역과 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치로, 셀 영역 내에 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, 제1 전원 영역 내에, 제1 방향으로 연장되는 제1 전원 배선, 제1 활성 영역과 제2 활성 영역을 연결하는 제1 소오스/드레인 컨택, 및 제1 활성 영역과 제1 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택은 제1 활성 영역과 제2 활성 영역 사이의 중간 영역 내에 배치되는 제1 리세스부를 포함하고, 제2 소오스/드레인 컨택은 제1 전원 영역 내에 배치되는 제2 리세스부를 포함하고, 기판의 상면을 기준으로, 제1 리세스부의 최하면은 제2 리세스부의 최하면보다 높다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 소오스/드레인 컨택을 포함하는 본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여, 전자 산업에서 반도체 장치는 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지며 고집적화되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 기생 커패시턴스(parasitic capacitance)를 저감하여 성능이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 기생 커패시턴스를 저감하여 성능이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 제1 전원 영역과 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치로, 셀 영역 내에 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, 제1 전원 영역 내에, 제1 방향으로 연장되는 제1 전원 배선, 제1 활성 영역과 제2 활성 영역을 연결하는 제1 소오스/드레인 컨택, 및 제1 활성 영역과 제1 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택은 제1 활성 영역과 제2 활성 영역 사이의 중간 영역 내에 배치되는 제1 리세스부를 포함하고, 제2 소오스/드레인 컨택은 제1 전원 영역 내에 배치되는 제2 리세스부를 포함하고, 기판의 상면을 기준으로, 제1 리세스부의 최하면은 제2 리세스부의 최하면보다 높다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 나란히 연장되는 제1 셀 영역 및 제2 셀 영역과, 제1 셀 영역과 제2 셀 영역 사이의 전원 영역을 포함하는 반도체 장치로, 제1 셀 영역 내에 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 전원 영역 내에, 제1 방향으로 연장되는 전원 배선, 게이트 전극의 일측 상에, 제1 활성 영역과 접속되는 제1 소오스/드레인 컨택, 및 게이트 전극의 타측 상에, 제1 활성 영역과 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되, 제1 소오스/드레인 컨택은 제1 활성 영역과 제2 활성 영역 사이의 중간 영역 내에 배치되는 제1 리세스부를 포함하고, 제2 소오스/드레인 컨택은 전원 영역 내에 배치되는 제2 리세스부를 포함하고, 기판의 상면을 기준으로, 제1 리세스부의 최하면은 제2 리세스부의 최하면보다 높다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 제1 전원 영역과 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치로, 셀 영역 내에 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판, 제1 활성 영역 상에, 제1 방향으로 연장되는 제1 활성 패턴, 제2 활성 영역 상에, 제1 방향으로 연장되는 제2 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 기판 상에, 제1 활성 패턴, 제2 활성 패턴 및 게이트 전극을 덮는 절연막, 제1 전원 영역 내에, 제1 방향으로 연장되며 제1 전원 전압을 제공하는 제1 전원 배선, 제2 전원 영역 내에, 제1 방향으로 연장되며 제1 전원 전압과 다른 제2 전원 전압을 제공하는 제2 전원 배선, 절연막 내에, 제1 활성 패턴의 소오스/드레인 영역과 제2 활성 패턴의 소오스/드레인 영역을 연결하는 제1 소오스/드레인 컨택, 및 절연막 내에, 제1 활성 패턴의 소오스/드레인 영역과 제1 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되, 절연막은, 제1 활성 영역과 제2 활성 영역 사이에 배치되며 제1 깊이를 갖는 제1 리세스와, 제1 전원 영역 내에 배치되며 제1 깊이보다 깊은 제2 깊이를 갖는 제2 리세스를 포함하고, 제1 소오스/드레인 컨택은 제1 리세스를 채우는 제1 리세스부를 포함하고, 제2 소오스/드레인 컨택은 제2 리세스를 채우는 제2 리세스부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 제1 전원 영역과 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치의 제조 방법으로, 셀 영역 내에 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판을 제공하고, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고, 기판 상에, 게이트 전극을 덮는 절연막을 형성하고, 제1 활성 영역 및 제2 활성 영역과 중첩되는 제1 소오스/드레인 컨택 개구와, 제1 활성 영역 및 제1 전원 영역과 중첩되는 제2 소오스/드레인 컨택 개구를 포함하는 마스크 패턴을 형성하고, 제1 활성 영역과 제2 활성 영역 사이의 중간 영역과 중첩되며 제1 전원 영역과 비중첩되는 보호 패턴을 형성하고, 마스크 패턴 및 보호 패턴을 이용하여 절연막을 식각하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4는 도 1의 C-C를 따라 절단한 단면도이다.
도 5a 및 도 5b는 도 4의 S1 영역을 설명하기 위한 확대도이다.
도 6은 도 1의 D-D를 따라 절단한 단면도이다.
도 7은 도 6의 S2 영역을 설명하기 위한 확대도이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 11은 도 10의 E-E를 따라 절단한 단면도이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 13은 도 12의 F-F를 따라 절단한 단면도이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 15 내지 도 34는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 35는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 14를 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다. 도 4는 도 1의 C-C를 따라 절단한 단면도이다. 도 5a 및 도 5b는 도 4의 S1 영역을 설명하기 위한 확대도이다. 도 6은 도 1의 D-D를 따라 절단한 단면도이다. 도 7은 도 6의 S2 영역을 설명하기 위한 확대도이다.
도 1 내지 도 7을 참조하여, 몇몇 실시예에 따른 반도체 장치는 제1 전원 영역(PW1), 제2 전원 영역(PW2), 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)을 포함한다.
제1 전원 영역(PW1) 및 제2 전원 영역(PW2)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 전원 영역(PW1) 및 제2 전원 영역(PW2)은 각각 제1 방향(X)으로 연장될 수 있다. 또한, 제1 전원 영역(PW1) 및 제2 전원 영역(PW2)은 제1 방향(X)과 교차하는 제2 방향(Y)에서 서로 이격될 수 있다.
제1 셀 영역(CR1)은 제1 전원 영역(PW1)과 제2 전원 영역(PW2) 사이에 개재될 수 있다. 제2 셀 영역(CR2)은 제1 전원 영역(PW1)을 사이에 두고 제1 셀 영역(CR1)으로부터 이격될 수 있다. 즉, 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에 제1 전원 영역(PW1)이 개재될 수 있다.
몇몇 실시예에서, 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)은 제1 방향(X)을 따라 배열되는 제1 셀 분리 패턴(IB1) 및 제2 셀 분리 패턴(IB2)에 의해 정의될 수 있다. 예를 들어, 제1 셀 분리 패턴(IB1) 및 제2 셀 분리 패턴(IB2)은 제2 방향(Y)으로 나란히 연장될 수 있다. 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)은 제1 셀 분리 패턴(IB1)과 제2 셀 분리 패턴(IB2) 사이에 정의될 수 있다.
제1 전원 영역(PW1)은 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)에 제1 전원 전압을 제공할 수 있고, 제2 전원 영역(PW2)은 제1 셀 영역(CR1)에 상기 제1 전원 전압과 다른 제2 전원 전압을 제공할 수 있다. 예를 들어, 제1 전원 영역(PW1) 내에 제1 방향(X)으로 연장되는 제1 전원 배선(VDD)이 배치될 수 있고, 제2 전원 영역(PW2) 내에 제1 방향(X)으로 연장되는 제2 전원 배선(VSS)이 배치될 수 있다. 제1 전원 배선(VDD)은 드레인 전압을 제공하고, 제2 전원 배선(VSS)은 소오스 전압을 제공할 수 있다. 예시적으로, 상기 제1 전원 전압은 양(+)의 전압일 수 있고, 상기 제2 전원 전압은 그라운드(GND) 전압 또는 음(-)의 전압일 수 있다.
제1 셀 영역(CR1) 및 제2 셀 영역(CR2) 내에는 각각 반도체 소자(예를 들어, 트랜지스터)가 제공될 수 있다. 제1 셀 영역(CR1) 및 제2 셀 영역(CR2) 내에 제공되는 반도체 소자는 예를 들어, NAND 셀, NOR 셀, XOR 셀 등 다양할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 기판(100), 활성 패턴들(F1~F5), 게이트 전극들(G1~G3), 소오스/드레인 컨택들(CA11~CA22), 게이트 컨택(CB)들, 라우팅 비아(VA)들 및 라우팅 배선들(RW1, RW2)을 포함할 수 있다. 활성 패턴들(F1~F5), 게이트 전극들(G1~G3), 소오스/드레인 컨택들(CA11~CA22), 게이트 컨택(CB)들, 라우팅 비아(VA)들 및 라우팅 배선들(RW1, RW2)의 개수 및 배치 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)을 포함할 수 있다. 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 제1 셀 영역(CR1) 내에 배치될 수 있고, 제3 활성 영역(AR3)은 제2 셀 영역(CR2) 내에 배치될 수 있다. 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)은 서로 이격되어 제1 방향(X)으로 나란히 연장될 수 있다. 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 사이에는 중간 영역(MR)이 정의될 수 있다.
몇몇 실시예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 서로 다른 도전형의 반도체 소자(예를 들어, 트랜지스터)가 형성될 수 있다. 또한, 몇몇 실시예에서, 제1 활성 영역(AR1) 및 제3 활성 영역(AR3) 상에 서로 다른 도전형의 반도체 소자(예를 들어, 트랜지스터)가 형성될 수 있다. 이하에서, 제1 활성 영역(AR1)은 PFET 영역이고, 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)은 NFET 영역인 것으로 설명한다. 그러나, 이는 예시적인 것일 뿐이며, 제1 활성 영역(AR1)이 NFET 영역이고, 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)이 PFET 영역일 수도 있음은 물론이다.
몇몇 실시예에서, 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)은 기판 트렌치(DT)에 의해 정의될 수 있다. 기판 트렌치(DT)는 기판(100) 내에 형성되는 깊은 트렌치(deep trench)일 수 있다. 기판 트렌치(DT)는 제2 방향(Y)으로 연장되어 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)을 서로 분리할 수 있다.
활성 패턴들(F1~F5)은 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 활성 영역(AR1) 상에 제1 활성 패턴(F1) 및 제2 활성 패턴(F2)이 형성될 수 있고, 제2 활성 영역(AR2) 상에 제3 활성 패턴(F3) 및 제4 활성 패턴(F4)이 형성될 수 있고, 제3 활성 영역(AR3) 상에 제5 활성 패턴(F5)이 형성될 수 있다. 활성 패턴들(F1~F5)은 서로 이격되어 제1 방향(X)으로 나란히 연장될 수 있다. 몇몇 실시예에서, 활성 패턴들(F1~F5)은 각각 기판(100)의 상면으로부터 돌출되는 핀형 패턴을 포함할 수 있다.
몇몇 실시예에서, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 활성 패턴들(F1~F5)의 측면의 적어도 일부를 둘러쌀 수 있다. 예를 들어, 도 3에 도시된 것처럼, 활성 패턴들(F1~F5)의 일부는 필드 절연막(105)보다 위로 돌출될 수 있다.
몇몇 실시예에서, 필드 절연막(105)은 기판 트렌치(DT)를 채울 수 있다. 즉, 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)은 필드 절연막(105)에 의해 서로 이격될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(G1~G3)은 활성 패턴들(F1~F5) 상에 형성될 수 있다. 게이트 전극들(G1~G3)은 각각 활성 패턴들(F1~F5)과 교차할 수 있다. 예를 들어, 제1 셀 분리 패턴(IB1)과 제2 셀 분리 패턴(IB2) 사이에, 서로 이격되어 제2 방향(Y)으로 나란히 연장되는 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)이 형성될 수 있다.
몇몇 실시예에서, 게이트 전극들(G1~G3)을 절단하는 제1 게이트 절단 패턴(CT1) 및 제2 게이트 절단 패턴(CT2)이 형성될 수 있다. 제1 게이트 절단 패턴(CT1)은 제1 전원 영역(PW1) 내에서 제1 방향(X)으로 연장되어 게이트 전극들(G1~G3)을 절단할 수 있다. 제2 게이트 절단 패턴(CT2)은 제2 전원 영역(PW2) 내에서 제1 방향(X)으로 연장되어 게이트 전극들(G1~G3)을 절단할 수 있다.
제1 게이트 절단 패턴(CT1) 및 제2 게이트 절단 패턴(CT2)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(G1~G3)은 각각 게이트 도전막(130)을 포함할 수 있다. 게이트 도전막(130)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 도전막(130)은 예를 들어, 금속이 아닌 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
게이트 도전막(130)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 도전막(130)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 도전막(130)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다. 이러한 게이트 도전막(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
활성 패턴들(F1~F5)과 게이트 도전막(130) 사이에는 게이트 유전막(120)이 개재될 수 있다. 예를 들어, 게이트 유전막(120)은 게이트 도전막(130)의 측면 및 하면을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 유전막(120)은 게이트 도전막(130)의 하면을 따라서만 연장될 수도 있다.
몇몇 실시예에서, 게이트 유전막(120)의 일부는 필드 절연막(105)과 게이트 도전막(130) 사이에 개재될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 게이트 유전막(120)은 필드 절연막(105)의 상면을 따라 더 연장될 수 있다.
몇몇 실시예에서, 게이트 유전막(120)의 일부는 게이트 도전막(130)과 제1 게이트 절단 패턴(CT1) 사이 및 게이트 도전막(130)과 제2 게이트 절단 패턴(CT2) 사이에 개재될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 게이트 유전막(120)은 제1 게이트 절단 패턴(CT1)의 측면 및 제2 게이트 절단 패턴(CT2)의 측면을 따라 더 연장될 수 있다.
게이트 유전막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 스페이서(140)는 게이트 도전막(130)의 양측면을 따라 연장될 수 있다. 예를 들어, 게이트 스페이서(140)는 제2 방향(Y)으로 연장되어 활성 패턴들(F1~F5)과 교차할 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(150)은 게이트 도전막(130)의 상면을 따라 연장될 수 있다. 예를 들어, 게이트 캡핑 패턴(150)은 제2 방향(Y)으로 연장되어 게이트 도전막(130)의 상면을 덮을 수 있다.
게이트 캡핑 패턴(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 셀 분리 패턴(IB1) 상에 제1 더미 게이트 전극(DG1)이 형성될 수 있고, 제2 셀 분리 패턴(IB2) 상에 제2 더미 게이트 전극(DG2)이 형성될 수 있다. 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 게이트 전극으로서 기능하지 않는 더미 전극일 수 있다. 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 게이트 전극들(G1~G3)과 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"됨은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 각각 게이트 도전막(130), 게이트 유전막(120), 게이트 스페이서(140) 및 게이트 캡핑 패턴(150)을 포함할 수 있다.
제1 활성 영역(AR1) 상에는 제1 소오스/드레인 영역(160)이 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 게이트 도전막(130)의 양측 상의 제1 활성 패턴(F1) 및 제2 활성 패턴(F2) 내에 형성될 수 있다. 제1 소오스/드레인 영역(160)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 영역(160)은 제1 활성 패턴(F1) 및 제2 활성 패턴(F2) 내에 형성된 에피택셜층을 포함할 수 있다. 몇몇 실시예에서, 제1 활성 패턴(F1) 및 제2 활성 패턴(F2)은 제1 소오스/드레인 영역(160)을 공유할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 병합된(merged) 에피택셜층일 수 있다.
제1 활성 영역(AR1) 내에 형성되는 반도체 장치가 PFET인 경우에, 제1 소오스/드레인 영역(160)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 활성 영역(AR2) 상에는 제2 소오스/드레인 영역(260)이 형성될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 게이트 도전막(130)의 양측 상의 제3 활성 패턴(F3) 및 제4 활성 패턴(F4) 내에 형성될 수 있다. 제2 소오스/드레인 영역(260)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 영역(260)은 제3 활성 패턴(F3) 및 제4 활성 패턴(F4) 내에 형성된 에피택셜층을 포함할 수 있다. 몇몇 실시예에서, 제3 활성 패턴(F3) 및 제4 활성 패턴(F4)은 제2 소오스/드레인 영역(260)을 공유할 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 병합된(merged) 에피택셜층일 수 있다.
제2 활성 영역(AR2) 내에 형성되는 반도체 장치가 NFET인 경우에, 제2 소오스/드레인 영역(260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 활성 영역(AR3) 상에는 제3 소오스/드레인 영역(360)이 형성될 수 있다. 예를 들어, 제3 소오스/드레인 영역(360)은 게이트 도전막(130)의 양측 상의 제5 활성 패턴(F5) 내에 형성될 수 있다. 제3 소오스/드레인 영역(360)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
몇몇 실시예에서, 제3 소오스/드레인 영역(360)은 제5 활성 패턴(F5) 내에 형성된 에피택셜층을 포함할 수 있다. 몇몇 실시예에서, 제3 소오스/드레인 영역(360)은 병합된(merged) 에피택셜층일 수 있다.
제3 활성 영역(AR3) 내에 형성되는 반도체 장치가 NFET인 경우에, 제3 소오스/드레인 영역(360)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제3 소오스/드레인 영역(360)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260) 및 제3 소오스/드레인 영역(360)은 각각 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260) 및 제3 소오스/드레인 영역(360)은 각각 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
기판(100) 상에는 복수의 층간 절연막들(110, 210, 220, 230)이 형성될 수 있다. 층간 절연막들(110, 210, 220, 230)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(110) 및 제2 층간 절연막(210)은 필드 절연막(105), 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260), 제3 소오스/드레인 영역(360), 게이트 스페이서(140) 및 게이트 캡핑 패턴(150)을 덮도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(110)은 필드 절연막(105) 상에 형성되어 게이트 스페이서(140)의 측면을 덮을 수 있다. 제2 층간 절연막(210)은 제1 층간 절연막(110) 상에 형성되어 게이트 캡핑 패턴(150)의 상면을 덮을 수 있다.
소오스/드레인 컨택들(CA11~CA22)은 게이트 전극들(G1~G3)의 양측 상에 배치될 수 있다. 또한, 소오스/드레인 컨택들(CA11~CA22)은 제1 활성 영역(AR1), 제2 활성 영역(AR2) 또는 제3 활성 영역(AR3)과 접속될 수 있다. 예를 들어, 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 관통하여 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260) 또는 제3 소오스/드레인 영역(360)과 접속되는 제1 소오스/드레인 컨택(CA11), 제2 소오스/드레인 컨택(CA12), 제3 소오스/드레인 컨택(CA13), 제4 소오스/드레인 컨택(CA21) 및 제5 소오스/드레인 컨택(CA22)이 형성될 수 있다.
제1 소오스/드레인 컨택(CA11)은 게이트 전극들(G1~G3)의 적어도 일측 상에 배치될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA11)은 제1 셀 분리 패턴(IB1)과 제1 게이트 전극(G1) 사이의 제1 활성 영역(AR1) 및/또는 제2 활성 영역(AR2) 상에 형성될 수 있다. 제1 소오스/드레인 컨택(CA11)은 제1 활성 영역(AR1) 및/또는 제2 활성 영역(AR2)을 덮는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110)) 내에 형성되어 제1 활성 영역(AR1) 및/또는 제2 활성 영역(AR2)과 접속될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 컨택(CA11)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA11)은 제1 활성 영역(AR1), 중간 영역(MR) 및 제2 활성 영역(AR2)에 걸쳐 제2 방향(Y)으로 연장되어 제1 소오스/드레인 영역(160)과 제2 소오스/드레인 영역(260)을 연결할 수 있다.
제1 소오스/드레인 컨택(CA11)은 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)보다 기판(100)의 상면을 향해 아래로 리세스된 형태를 가질 수 있다. 예를 들어, 제1 소오스/드레인 컨택(CA11)은 제2 방향(Y)으로 연장되어 제1 소오스/드레인 영역(160)과 제2 소오스/드레인 영역(260)을 연결하는 제1 연장부(EP1)를 포함할 수 있다. 이 때, 도 4, 도 5a 및 도 5b에 도시된 것처럼, 제1 연장부(EP1)의 하면은 제1 소오스/드레인 영역(160)의 최상부(160T)보다 기판(100)의 상면에 인접할 수 있다.
제1 소오스/드레인 컨택(CA11)은 중간 영역(MR) 내에서 제1 연장부(EP1)보다 더 리세스되는 제1 리세스부(RP1)를 포함할 수 있다. 예를 들어, 중간 영역(MR) 내에 배치되는 절연막(예컨대, 제1 층간 절연막(110))은 제1 연장부(EP1)의 하면보다 기판(100)의 상면에 인접한 제1 리세스(110r1)를 포함할 수 있다. 제1 리세스부(RP1)는 제1 리세스(110r1)를 채울 수 있다. 즉, 제1 리세스부(RP1)는 중간 영역(MR) 내에 배치되는 제1 연장부(EP1)의 하면으로부터 돌출된 형태일 수 있다.
몇몇 실시예에서, 제1 리세스부(RP1)의 측면은 제1 소오스/드레인 영역(160)의 측면 및 제2 소오스/드레인 영역(260)의 측면과 접촉할 수 있다. 예를 들어, 제1 리세스(110r1)는 제1 소오스/드레인 영역(160)의 측면 및 제2 소오스/드레인 영역(260)의 측면을 노출시킬 수 있다. 이러한 경우에, 제1 소오스/드레인 컨택(CA11)과 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260) 간의 접촉 면적이 증대되어 전기 저항이 개선될 수 있다.
몇몇 실시예에서, 도 5a에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제1 리세스부(RP1)의 최하면은 필드 절연막(105)의 상면보다 높게 형성될 수 있다. 몇몇 실시예에서, 도 5b에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제1 리세스부(RP1)의 최하면은 필드 절연막(105)의 상면보다 낮게 형성될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 컨택(CA11)은 제1 접촉부(CP1)를 더 포함할 수 있다. 제1 접촉부(CP1)의 제1 연장부(EP1)의 상면으로부터 돌출된 형태일 수 있다. 제1 소오스/드레인 컨택(CA11)은 제1 접촉부(CP1)를 통해 후술되는 라우팅 배선들(RW1, RW2) 중 적어도 일부와 접촉할 수 있다.
제2 소오스/드레인 컨택(CA12)은 게이트 전극들(G1~G3)의 적어도 일측 상에 배치될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(CA12)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이의 제1 활성 영역(AR1) 상에 형성될 수 있다. 제2 소오스/드레인 컨택(CA12)은 제1 활성 영역(AR1)을 덮는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110)) 내에 형성되어 제1 활성 영역(AR1)과 접속될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA12)은 제1 활성 영역(AR1)과 제1 전원 배선(VDD)을 연결할 수 있다. 예를 들어, 제3 층간 절연막(220) 내에 제2 소오스/드레인 컨택(CA12)과 제1 전원 배선(VDD)을 연결하는 라우팅 비아(VA)가 형성될 수 있다. 제2 소오스/드레인 컨택(CA12)은 제1 전원 영역(PW1) 및 제1 활성 영역(AR1)에 걸쳐 제2 방향(Y)으로 연장되어 제1 소오스/드레인 영역(160)과 라우팅 비아(VA)를 연결할 수 있다.
제2 소오스/드레인 컨택(CA12)은 제1 소오스/드레인 영역(160)보다 기판(100)의 상면을 향해 아래로 리세스된 형태를 가질 수 있다. 예를 들어, 제2 소오스/드레인 컨택(CA12)은 제2 방향(Y)으로 연장되어 제1 소오스/드레인 영역(160)과 접속되는 제2 연장부(EP2)를 포함할 수 있다. 이 때, 도 6 및 도 7에 도시된 것처럼, 제2 연장부(EP2)의 하면은 제1 소오스/드레인 영역(160)의 최상부(160T)보다 기판(100)의 상면에 인접할 수 있다.
제2 소오스/드레인 컨택(CA12)은 제1 전원 영역(PW1) 내에서 제2 연장부(EP2)보다 더 리세스되는 제2 리세스부(RP2)를 포함할 수 있다. 예를 들어, 제1 전원 영역(PW1) 내에 배치되는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110))은 제2 연장부(EP2)의 하면보다 기판(100)의 상면에 인접한 제2 리세스(110r2)를 포함할 수 있다. 제2 리세스부(RP2)는 제2 리세스(110r2)를 채울 수 있다. 즉, 제2 리세스부(RP2)는 중간 영역(MR) 내에 배치되는 제2 연장부(EP2)의 하면으로부터 돌출된 형태일 수 있다.
몇몇 실시예에서, 도 7에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제2 리세스부(RP2)의 최하면은 필드 절연막(105)의 상면보다 낮게 형성될 수 있다.
제1 소오스/드레인 컨택(CA11)의 제1 리세스부(RP1)는 제2 소오스/드레인 컨택(CA12)의 제2 리세스부(RP2)보다 얕게 형성될 수 있다. 예를 들어, 도 5a, 도 5b 및 도 7에 도시된 것처럼, 제1 소오스/드레인 영역(160)의 최상부(160T)를 기준으로, 제1 리세스(110r1)가 형성되는 제1 깊이(D1)는 제2 리세스(110r2)가 형성되는 제2 깊이(D2)보다 얕을 수 있다. 이에 따라, 도 4 내지 도 7에 도시된 것처럼, 기판(100)의 상면을 기준으로, 제1 리세스부(RP1)의 최하면의 제1 높이(H1)는 제2 리세스부(RP2)의 최하면의 제2 높이(H2)보다 높을 수 있다.
예시적으로, 제1 깊이(D1)는 약 10 nm 내지 약 50 nm일 수 있고, 제2 깊이(D2)는 약 40 nm 내지 약 80 nm일 수 있다. 바람직하게는, 제1 깊이(D1)는 약 20 nm 내지 약 40 nm일 수 있고, 제2 깊이(D2)는 약 50 nm 내지 약 70 nm일 수 있다.
몇몇 실시예에서, 제2 리세스부(RP2)의 측면은 제1 소오스/드레인 영역(160)의 측면과 접촉할 수 있다. 예를 들어, 제2 리세스(110r2)는 제1 소오스/드레인 영역(160)의 측면을 노출시킬 수 있다. 이러한 경우에, 제2 소오스/드레인 컨택(CA12)과 제1 소오스/드레인 영역(160) 간의 접촉 면적이 증대되어 전기 저항이 개선될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA12)과 제1 소오스/드레인 영역(160) 간의 접촉 면적은 제1 소오스/드레인 컨택(CA11)과 제1 소오스/드레인 영역(160) 간의 접촉 면적보다 클 수 있다. 이는, 상술한 것처럼, 제2 소오스/드레인 컨택(CA12)의 제2 리세스부(RP2)가 제1 소오스/드레인 컨택(CA11)의 제1 리세스부(RP1)보다 깊게 형성됨에 기인할 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA12)은 제2 접촉부(CP2)를 더 포함할 수 있다. 제2 접촉부(CP2)의 제2 연장부(EP2)의 상면으로부터 돌출된 형태일 수 있다. 제2 소오스/드레인 컨택(CA12)은 제2 접촉부(CP2)를 통해 제1 전원 배선(VDD)과 접촉할 수 있다.
제3 소오스/드레인 컨택(CA13)은 게이트 전극들(G1~G3)의 적어도 일측 상에 배치될 수 있다. 예를 들어, 제3 소오스/드레인 컨택(CA13)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이의 제2 활성 영역(AR2) 상에 형성될 수 있다. 제3 소오스/드레인 컨택(CA13)은 제2 활성 영역(AR2)을 덮는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110)) 내에 형성되어 제2 활성 영역(AR2)과 접속될 수 있다.
몇몇 실시예에서, 제3 소오스/드레인 컨택(CA13)은 제2 활성 영역(AR2)과 제2 전원 배선(VSS)을 연결할 수 있다. 예를 들어, 제3 층간 절연막(220) 내에 제3 소오스/드레인 컨택(CA13)과 제2 전원 배선(VSS)을 연결하는 라우팅 비아(VA)가 형성될 수 있다. 제3 소오스/드레인 컨택(CA13)은 제2 전원 영역(PW2) 및 제2 활성 영역(AR2)에 걸쳐 제2 방향(Y)으로 연장되어 제2 소오스/드레인 영역(260)과 라우팅 비아(VA)를 연결할 수 있다.
제3 소오스/드레인 컨택(CA13)은 제2 소오스/드레인 영역(260)보다 기판(100)의 상면을 향해 아래로 리세스된 형태를 가질 수 있다. 제3 소오스/드레인 컨택(CA13)의 형상은 제2 소오스/드레인 컨택(CA12)의 형상과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제4 소오스/드레인 컨택(CA21)은 게이트 전극들(G1~G3)의 적어도 일측 상에 배치될 수 있다. 예를 들어, 제4 소오스/드레인 컨택(CA21)은 제1 셀 분리 패턴(IB1)과 제1 게이트 전극(G1) 사이의 제3 활성 영역(AR3) 상에 형성될 수 있다. 제4 소오스/드레인 컨택(CA21)은 제3 활성 영역(AR3)을 덮는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110)) 내에 형성되어 제3 활성 영역(AR3)과 접속될 수 있다.
제5 소오스/드레인 컨택(CA22)은 게이트 전극들(G1~G3)의 적어도 일측 상에 배치될 수 있다. 예를 들어, 제5 소오스/드레인 컨택(CA22)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이의 제3 활성 영역(AR3) 상에 형성될 수 있다. 제5 소오스/드레인 컨택(CA22)은 제3 활성 영역(AR3)을 덮는 절연막(예컨대, 필드 절연막(105) 및 제1 층간 절연막(110)) 내에 형성되어 제3 활성 영역(AR3)과 접속될 수 있다.
게이트 컨택(CB)들은 각각의 게이트 전극들(G1~G3)에 대응되도록 배치될 수 있다. 또한, 게이트 컨택(CB)들은 각각의 게이트 전극들(G1~G3)과 접속될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 각각의 게이트 컨택(CB)들은 제2 층간 절연막(210), 제1 층간 절연막(110) 및 게이트 캡핑 패턴(150)을 차례로 관통하여 게이트 도전막(130)과 접속될 수 있다.
라우팅 배선들(RW1, RW2)은 제1 셀 영역(CR1) 내에 배치될 수 있다. 라우팅 배선들(RW1, RW2)은 서로 이격되어 제1 방향(X)으로 나란히 연장될 수 있다. 몇몇 실시예에서, 라우팅 배선들(RW1, RW2)은 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)과 동일한 레벨에 배치될 수 있다. 예를 들어, 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 라우팅 배선들(RW1, RW2)은 제4 층간 절연막(230) 내에 배치될 수 있다.
게이트 컨택(CB)은 각각의 게이트 전극들(G1~G3)과 라우팅 배선들(RW1, RW2) 중 적어도 일부를 연결할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 게이트 컨택(CB)은 제2 층간 절연막(210), 제1 층간 절연막(110) 및 게이트 캡핑 패턴(150)을 관통하여 게이트 도전막(130)과 제1 라우팅 배선(RW1)을 연결할 수 있다.
제1 소오스/드레인 컨택(CA11)은 제1 활성 영역(AR1) 및/또는 제2 활성 영역(AR2)과 라우팅 배선들(RW1, RW2) 중 적어도 일부를 연결할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제3 층간 절연막(220) 내에 제1 소오스/드레인 컨택(CA11)과 제2 라우팅 배선(RW2)을 연결하는 라우팅 비아(VA)가 형성될 수 있다. 제1 소오스/드레인 컨택(CA11)은 라우팅 비아(VA)를 통해 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)과 제2 라우팅 배선(RW2)을 연결할 수 있다. 몇몇 실시예에서, 라우팅 비아(VA)는 제1 소오스/드레인 컨택(CA11)의 제1 접촉부(CP1)와 접촉할 수 있다.
몇몇 실시예에서, 소오스/드레인 컨택들(CA11~CA22), 게이트 컨택(CB)들, 라우팅 비아(VA)들 및 라우팅 배선들(RW1, RW2), 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 각각 배리어막(212, 216, 222) 및 필링막(214, 218, 224)을 포함할 수 있다.
배리어막(212, 216, 222)은 층간 절연막들(110, 210, 220, 230)과 필링막(214, 218, 224) 사이에 개재될 수 있다. 배리어막(212, 216, 222)은 필링막(214, 218, 224)의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 배리어막(212, 216, 222)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
필링막(214, 218, 224)은 배리어막(212, 216, 222)이 형성되고 남은 층간 절연막들(110, 210, 220, 230) 내의 공간을 채울 수 있다. 필링막(214, 218, 224)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
라우팅 비아(VA)들 및 라우팅 배선들(RW1, RW2), 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 듀얼 다마신(dual damascene) 공정에 의해 형성되는 것만을 도시하였으나, 이는 예시적인 것일 뿐이며, 이들은 싱글 다마신(single damascene) 공정 또는 다른 배선 공정에 의해 형성될 수도 있음은 물론이다.
반도체 장치가 점점 고집적화됨에 따라, 기생 커패시턴스(parasitic capacitance)에 의한 성능 저하가 점점 심화되고 있다. 예를 들어, 소오스/드레인 컨택과 게이트 전극 사이의 기생 커패시턴스는 반도체 장치의 교류(AC) 성능을 열화시키는 원인이 된다. 특히, 소오스/드레인 영역(또는 에피택셜층)이 형성되지 않는 영역(예컨대, 중간 영역(MR))에서 소오스/드레인 컨택은 더 리세스될 수 있으므로, 소오스/드레인 컨택과 게이트 전극 사이의 기생 커패시턴스가 더욱 심화되는 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는 그 일부가 중간 영역(MR) 내에 배치됨에도 상대적으로 얕게 형성되는 제1 소오스/드레인 컨택(CA11)을 구비할 수 있다. 구체적으로, 상술한 것처럼, 제1 소오스/드레인 컨택(CA11)은 제2 소오스/드레인 컨택(CA12)의 제2 리세스부(RP2)에 비해 상대적으로 얕게 형성되는 제1 리세스부(RP1)를 포함할 수 있다. 이를 통해, 제1 소오스/드레인 컨택(CA11)과 인접하는 게이트 전극(예컨대, 제1 게이트 전극(G1)) 사이에서 발생되는 기생 커패시턴스가 저감되어 성능이 향상된 반도체 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 제1 전원 영역(PW1, 또는 제2 전원 영역(PW2))에서 상대적으로 깊게 형성되는 제2 소오스/드레인 컨택(CA12, 또는 제3 소오스/드레인 컨택(CA13))을 구비할 수 있다. 구체적으로, 상술한 것처럼, 제2 소오스/드레인 컨택(CA12)은 제1 소오스/드레인 컨택(CA11)의 제1 리세스부(RP1)에 비해 상대적으로 깊게 형성되는 제2 리세스부(RP2)를 포함할 수 있다. 이를 통해, 전원 전압을 제공받는 제2 소오스/드레인 컨택(CA12, 또는 제3 소오스/드레인 컨택(CA13))과 제1 소오스/드레인 영역(160, 또는 제2 소오스/드레인 영역(260)) 간의 전기 저항이 개선되어 성능이 향상된 반도체 장치가 제공될 수 있다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 참고적으로, 도 8은 도 1의 A-A를 따라 절단한 다른 단면도이고, 도 9는 도 1의 B-B를 따라 절단한 다른 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 활성 패턴들(F1~F5)은 각각 복수의 와이어 패턴들(114, 116, 118)을 포함한다.
예를 들어, 활성 패턴들(F1~F5)은 각각 기판(100)의 상면 상에 차례로 적층되며, 서로 이격되는 제1 내지 제3 와이어 패턴들(114, 116, 118)을 포함할 수 있다. 예시적으로, 제1 와이어 패턴(114)은 기판(100)으로부터 제3 방향(Z)으로 이격될 수 있고, 제2 와이어 패턴(116)의 제1 와이어 패턴(114)으로부터 제3 방향(Z)으로 이격될 수 있고, 제3 와이어 패턴(118)은 제2 와이어 패턴(116)으로부터 제3 방향(Z)으로 이격될 수 있다.
제1 내지 제3 와이어 패턴들(114, 116, 118)은 각각 제1 방향(X)으로 연장될 수 있다. 또한, 제1 내지 제3 와이어 패턴들(114, 116, 118)은 각각 게이트 전극들(G1~G3)을 관통할 수 있다. 이에 따라, 도 9에 도시된 것처럼, 게이트 전극들(G1~G3)은 제1 내지 제3 와이어 패턴들(114, 116, 118)의 외주면을 둘러싸는 형태를 가질 수 있다.
도 9에서, 제1 내지 제3 와이어 패턴들(114, 116, 118)의 단면은 각각 직사각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 와이어 패턴들(114, 116, 118)의 단면은 각각 다른 다각형 또는 원형일 수도 있다. 몇몇 실시예에서, 도시된 것과 달리, 제1 내지 제3 와이어 패턴들(114, 116, 118)의 폭은 기판(100)의 상면으로부터 멀어짐에 따라 감소할 수도 있다.
몇몇 실시예에서, 활성 패턴들(F1~F5)은 각각 기판(100)의 상면으로부터 돌출되어 제1 방향(X)으로 연장되는 핀형 패턴(112)을 더 포함할 수 있다. 제1 와이어 패턴(114)은 예를 들어, 핀형 패턴(112)으로부터 제3 방향(Z)으로 이격될 수 있다.
몇몇 실시예에 따른 반도체 장치로서 핀형 패턴의 채널 영역을 포함하는 핀형 트랜지스터(FinFET) 및 와이어 패턴(나노와이어(nanowire) 또는 나노시트(nanosheet))의 채널 영역을 포함하는 트랜지스터만을 설명하였으나, 이들은 예시적인 것일 뿐이다. 다른 예로, 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), VFET(Vertical FET), CFET(Complementary FET) 또는 3차원(3D) 트랜지스터를 포함할 수도 있음은 물론이다. 또는, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 11은 도 10의 E-E를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 소오스/드레인 컨택(CA12)은 제1 활성 영역(AR1)과 제3 활성 영역(AR3)을 연결한다.
예를 들어, 제2 소오스/드레인 컨택(CA12)은 제1 활성 영역(AR1), 제1 전원 영역(PW1) 및 제3 활성 영역(AR3)에 걸쳐 제2 방향(Y)으로 연장되어 제1 소오스/드레인 영역(160)과 제3 소오스/드레인 영역(360)을 연결할 수 있다.
몇몇 실시예에서, 제2 리세스부(RP2)의 측면은 제3 소오스/드레인 영역(360)의 측면과 접촉할 수 있다. 이러한 경우에, 제2 소오스/드레인 컨택(CA12)과 제3 소오스/드레인 영역(360) 간의 접촉 면적이 증대되어 전기 저항이 개선될 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA12)과 제3 소오스/드레인 영역(360) 간의 접촉 면적은 제1 소오스/드레인 컨택(도 4의 CA11)과 제1 소오스/드레인 영역(160) 간의 접촉 면적보다 클 수 있다. 이는, 상술한 것처럼, 제2 소오스/드레인 컨택(CA12)의 제2 리세스부(RP2)가 제1 소오스/드레인 컨택(CA11)의 제1 리세스부(RP1)보다 깊게 형성됨에 기인할 수 있다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 13은 도 12의 F-F를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 소오스/드레인 컨택(CA12)의 일부는 중간 영역(MR) 내에 배치된다.
예를 들어, 제2 소오스/드레인 컨택(CA12)은 제1 전원 영역(PW1), 제1 활성 영역(AR1) 및 중간 영역(MR)에 걸쳐 제2 방향(Y)으로 연장될 수 있다. 제2 소오스/드레인 컨택(CA12)은 중간 영역(MR) 내에서 제2 연장부(EP2)보다 더 리세스되는 제3 리세스부(RP3)를 포함할 수 있다. 예를 들어, 제3 리세스부(RP3)는 중간 영역(MR) 내에 배치되는 제2 연장부(EP2)의 하면으로부터 돌출된 형태일 수 있다.
몇몇 실시예에서, 제3 리세스부(RP3)의 측면은 제1 소오스/드레인 영역(160)의 측면과 접촉할 수 있다. 이러한 경우에, 제2 소오스/드레인 컨택(CA12)과 제1 소오스/드레인 영역(160) 간의 접촉 면적이 증대되어 전기 저항이 개선될 수 있다.
제2 소오스/드레인 컨택(CA12)의 제3 리세스부(RP3)는 제2 소오스/드레인 컨택(CA12)의 제2 리세스부(RP2)보다 얕게 형성될 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제3 리세스부(RP3)의 최하면의 제3 높이(H3)는 제2 리세스부(RP2)의 최하면의 제2 높이(H2)보다 높을 수 있다. 몇몇 실시예에서, 기판(100)의 상면을 기준으로, 제3 리세스부(RP3)의 최하면의 제3 높이(H3)는 제1 리세스부(RP1)의 최하면의 제1 높이(도 4의 H1)와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 셀 영역(CR1)은 제1 활성 패턴 그룹(F11~F13) 및 제2 활성 패턴 그룹(F14~F16)을 포함하고, 제2 셀 영역(CR2)은 제3 활성 패턴 그룹(F21, F22)을 포함한다.
제1 활성 패턴 그룹(F11~F13), 제2 활성 패턴 그룹(F14~F16) 및 제3 활성 패턴 그룹(F21, F22)은 서로 이격되어 제1 방향(X)으로 나란히 연장될 수 있다.
제1 소오스/드레인 컨택(CA11)은 제1 활성 패턴 그룹(F11~F13)과 제2 활성 패턴 그룹(F14~F16)을 연결할 수 있다. 제2 소오스/드레인 컨택(CA12)은 제1 활성 패턴 그룹(F11~F13)과 제1 전원 배선(VDD)을 연결할 수 있다. 제3 소오스/드레인 컨택(CA13)은 제2 활성 패턴 그룹(F14~F16)과 제2 전원 배선(VSS)을 연결할 수 있다.
몇몇 실시예에서, 제2 소오스/드레인 컨택(CA12) 중 적어도 일부는 제1 활성 패턴 그룹(F11~F13)과 제3 활성 패턴 그룹(F21, F22)을 연결할 수 있다. 몇몇 실시예에서, 제3 소오스/드레인 컨택(CA13) 중 적어도 일부는 제2 활성 패턴 그룹(F14~F16)과 제3 활성 패턴 그룹(F21, F22)을 연결할 수 있다.
몇몇 실시예에서, 제1 활성 패턴 그룹(F11~F13) 및 제2 활성 패턴 그룹(F14~F16) 상에 서로 다른 도전형의 반도체 소자(예를 들어, 트랜지스터)가 형성될 수 있다. 또한, 몇몇 실시예에서, 제1 활성 패턴 그룹(F11~F13) 및 제3 활성 패턴 그룹(F21, F22) 상에 서로 다른 도전형의 반도체 소자(예를 들어, 트랜지스터)가 형성될 수 있다.
몇몇 실시예에서, 제1 셀 영역(CR1) 내에 제1 방향(X)을 따라 배열되는 제1 내지 제4 영역(I~IV)이 정의될 수 있다. 제1 내지 제4 영역(I~IV)에서, 제1 셀 영역(CR1)은 서로 다른 개수의 활성 패턴들을 가질 수 있다.
예시적으로, 도시된 것처럼, 제1 활성 패턴 그룹(F11~F13)은 제1 내지 제4 영역(I~IV)에 걸쳐 연장되는 제6 활성 패턴(F11)과, 제1 내지 제3 영역(I~III)에 걸쳐 연장되는 제7 활성 패턴(F12)과, 제1 영역(I) 내에 연장되는 제8 활성 패턴(F13)을 포함할 수 있다. 또한, 예시적으로, 도시된 것처럼, 제2 활성 패턴 그룹(F14~F16)은 제1 및 제2 영역(I, II)에 걸쳐 연장되는 제9 활성 패턴(F14)과, 제1 내지 제3 영역(I~III)에 걸쳐 연장되는 제10 활성 패턴(F15)과, 제1 내지 제4 영역(I~IV)에 걸쳐 연장되는 제11 활성 패턴(F16)을 포함할 수 있다.
이하에서, 도 1 내지 도 35를 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 15 내지 도 34는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 내지 도 19를 참조하면, 기판(100) 상에 활성 패턴들(F1~F5) 및 게이트 전극들(G1~G3)을 형성한다.
예를 들어, 제1 전원 영역(PW1), 제2 전원 영역(PW2), 제1 셀 영역(CR1) 및 제2 셀 영역(CR2)을 포함하는 기판(100)이 제공될 수 있다. 활성 패턴들(F1~F5)은 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 기판(100) 내에 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 제3 활성 영역(AR3)을 정의하는 기판 트렌치(DT)가 형성될 수 있다.
이어서, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 활성 패턴들(F1~F5)의 측면의 적어도 일부를 둘러싸도록 형성될 수 있다.
이어서, 활성 패턴들(F1~F5) 및 필드 절연막(105) 상에 게이트 전극들(G1~G3)이 형성될 수 있다. 게이트 전극들(G1~G3)은 각각 게이트 도전막(130), 게이트 유전막(120), 게이트 스페이서(140) 및 게이트 캡핑 패턴(150)을 포함할 수 있다. 게이트 도전막(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해 형성될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 활성 패턴들(F1~F5) 상에 제1 내지 제3 소오스/드레인 영역(160, 260, 360)이 형성될 수 있다. 제1 내지 제3 소오스/드레인 영역(160, 260, 360)은 게이트 전극들(G1~G3)의 양측의 활성 패턴들(F1~F5) 내에 형성될 수 있다.
이어서, 필드 절연막(105), 제1 내지 제3 소오스/드레인 영역(160, 260, 360) 및 게이트 전극들(G1~G3)을 덮는 제1 층간 절연막(110) 및 제2 층간 절연막(210)이 형성될 수 있다.
몇몇 실시예에서, 게이트 전극들(G1~G3)을 절단하는 제1 게이트 절단 패턴(CT1) 및 제2 게이트 절단 패턴(CT2)이 형성될 수 있다. 제1 게이트 절단 패턴(CT1) 및 제2 게이트 절단 패턴(CT2)은 예를 들어, 상기 리플레이스먼트 공정이 수행되기 전에 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 20 내지 도 22를 참조하면, 제2 층간 절연막(210) 상에 제1 마스크 패턴(510) 및 제2 마스크 패턴(520)을 형성한다.
제2 마스크 패턴(520)은 소오스/드레인 컨택 개구들(OA11~OA22)을 포함할 수 있다. 소오스/드레인 컨택 개구들(OA11~OA22)은 각각 도 1 내지 도 7의 소오스/드레인 컨택들(CA11~CA22)에 대응될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260) 또는 제3 소오스/드레인 영역(360)과 중첩되는 제1 소오스/드레인 컨택 개구(OA11), 제2 소오스/드레인 컨택 개구(OA12), 제3 소오스/드레인 컨택 개구(OA13), 제4 소오스/드레인 컨택 개구(OA21) 및 제5 소오스/드레인 컨택 개구(OA22)가 형성될 수 있다. 제2 마스크 패턴(520)은 예를 들어, 포토레지스트(photoresist)를 포함할 수 있으나 이에 제한되는 것은 아니다.
제1 마스크 패턴(510)은 제2 마스크 패턴(520)에 의해 패터닝될 수 있다. 제1 마스크 패턴(510)은 제1 내지 제3 소오스/드레인 영역(160, 260, 360)을 덮는 제1 층간 절연막(110) 및 제2 층간 절연막(210)과 식각 선택비를 가질 수 있다. 이에 따라, 제1 마스크 패턴(510)은 제1 내지 제3 소오스/드레인 영역(160, 260, 360)을 노출시키기 위해 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 식각하는 공정에서 식각 마스크로 기능할 수 있다. 제1 마스크 패턴(510)은 예를 들어, 하드마스크(hard mask)를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 23 내지 도 25를 참조하면, 제2 층간 절연막(210) 상에 보호 패턴(530)을 형성한다.
보호 패턴(530)의 적어도 일부는 중간 영역(MR) 내에 배치될 수 있다. 예를 들어, 보호 패턴(530)은 중간 영역(MR) 내에서 제1 방향(X)으로 연장될 수 있다. 이에 따라, 보호 패턴(530)의 적어도 일부는 중간 영역(MR) 내에 배치되는 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩될 수 있다. 예를 들어, 보호 패턴(530)은 중간 영역(MR) 내에 배치되는 제1 소오스/드레인 컨택 개구(OA11)의 일부와 중첩될 수 있다.
보호 패턴(530)은 제1 전원 영역(PW1) 및 제2 전원 영역(PW2) 내에 배치되지 않을 수 있다. 이에 따라, 보호 패턴(530)은 제1 전원 영역(PW1) 및 제2 전원 영역(PW2) 내에 배치되는 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩되지 않을 수 있다. 예를 들어, 보호 패턴(530)은 제1 전원 영역(PW1) 내에 배치되는 제2 소오스/드레인 컨택 개구(OA12)의 일부와 중첩되지 않을 수 있다.
보호 패턴(530)은 예를 들어, 스핀 온 하드마스크(Spin on Hardmask; SOH)를 포함할 수 있으나 이에 제한되는 것은 아니다.
도 23, 도 26 및 도 27을 참조하면, 제1 마스크 패턴(510), 제2 마스크 패턴(520) 및 보호 패턴(530)을 이용하는 제1 식각 공정을 수행한다.
상기 제1 식각 공정은 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩되는 제2 층간 절연막(210)의 일부를 식각할 수 있다. 예를 들어, 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩되는 제2 층간 절연막(210) 내에 제3 리세스(210r)가 형성될 수 있다.
보호 패턴(530)은 상기 제1 식각 공정에서 제2 층간 절연막(210)을 보호할 수 있다. 예를 들어, 도 26에 도시된 것처럼, 보호 패턴(530)과 중첩되는 제2 층간 절연막(210)의 영역은, 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩되며 보호 패턴(530)과 중첩되지 않는 제2 층간 절연막(210)의 영역과 단차(H11)를 가질 수 있다.
상기 제1 식각 공정이 수행됨에 따라, 제2 마스크 패턴(520) 및 보호 패턴(530)은 제거될 수 있다.
도 23, 도 28 및 도 29를 참조하면, 제1 내지 제3 소오스/드레인 영역(160, 260, 360)을 노출시키는 제2 식각 공정을 수행한다.
상기 제2 식각 공정은 소오스/드레인 컨택 개구들(OA11~OA22)과 중첩되는 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 식각할 수 있다. 이를 통해, 소오스/드레인 컨택 개구들(OA11~OA22)은 제1 내지 제3 소오스/드레인 영역(160, 260, 360)을 노출시킬 수 있다. 몇몇 실시예에서, 상기 제2 식각 공정은 제1 내지 제3 소오스/드레인 영역(160, 260, 360)의 일부를 식각할 수 있다.
상기 제2 식각 공정에 의해, 제1 내지 제3 소오스/드레인 영역(160, 260, 360)과 중첩되지 않는 소오스/드레인 컨택 개구들(OA11~OA22)의 영역은 제1 내지 제3 소오스/드레인 영역(160, 260, 360)보다 기판(100)의 상면을 향해 아래로 리세스된 형태를 가질 수 있다. 예를 들어, 제1 소오스/드레인 컨택 개구(OA11)는 중간 영역(MR) 내에 배치되는 제1 리세스(110r1)를 포함할 수 있고, 제2 소오스/드레인 컨택 개구(OA12)는 제1 전원 영역(PW1) 내에 배치되는 제2 리세스(110r2)를 포함할 수 있다.
상기 제2 식각 공정이 수행되기 전에, 보호 패턴(530)과 중첩되는 제2 층간 절연막(210)의 영역은 단차(H11)를 가질 수 있으므로, 제1 리세스(110r1)는 제2 리세스(110r2)보다 얕게 형성될 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 제1 리세스(110r1)의 최하면의 제1 높이(H1)는 제2 리세스(110r2)의 최하면의 제2 높이(H2)보다 높을 수 있다.
상기 제2 식각 공정은 상기 제1 식각 공정이 수행된 후에 수행될 수도 있고, 상기 제1 식각 공정과 인시츄(in-situ)로 수행될 수도 있다.
도 30 내지 도 32를 참조하면, 제1 층간 절연막(110) 및 제2 층간 절연막(210) 내에 소오스/드레인 컨택들(CA11~CA22)을 형성한다.
소오스/드레인 컨택들(CA11~CA22)은 소오스/드레인 컨택 개구들(도 23의 OA11~OA22)을 채우도록 형성될 수 있다. 이에 따라, 제1 활성 영역(AR1), 제2 활성 영역(AR2) 또는 제3 활성 영역(AR3)과 접속되는 소오스/드레인 컨택들(CA11~CA22)이 형성될 수 있다.
또한, 소오스/드레인 컨택들(CA11~CA22)은 제1 리세스(도 28의 110r1) 및 제2 리세스(도 29의 110r2)를 채우도록 형성될 수 있다. 이에 따라, 제1 리세스부(RP1)를 포함하는 제1 소오스/드레인 컨택(CA11)이 형성될 수 있고, 제2 리세스부(RP2)를 포함하는 제2 소오스/드레인 컨택(CA12)이 형성될 수 있다.
도 30, 도 33 및 도 34를 참조하면, 소오스/드레인 컨택들(CA11~CA22)의 일부를 리세스한다.
라우팅 비아(도 1의 VA)들과 중첩되는 소오스/드레인 컨택들(CA11~CA22)의 영역은 리세스되지 않을 수 있다. 즉, 라우팅 비아(도 1의 VA)들과 중첩되지 않는 소오스/드레인 컨택들(CA11~CA22)의 적어도 일부 영역은 리세스될 수 있다. 이에 따라, 제1 접촉부(CP1)를 포함하는 제1 소오스/드레인 컨택(CA11)이 형성될 수 있고, 제2 접촉부(CP2)를 포함하는 제2 소오스/드레인 컨택(CA12)이 형성될 수 있다.
이어서, 도 1 내지 도 7을 참조하면, 게이트 컨택(CB)들, 라우팅 비아(VA)들, 라우팅 배선들(RW1, RW2), 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)을 형성한다. 이에 따라, 기생 커패시턴스가 저감되어 성능이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
도 35는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 14 내지 도 34를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 35를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 보호 패턴(530)은 제1 활성 패턴 그룹(F11~F13)과 제2 활성 패턴 그룹(F14~F16) 사이에 개재된다.
보호 패턴(530)은 제1 전원 영역(PW1) 및 제2 전원 영역(PW2) 내에 배치되지 않을 수 있다. 이를 통해, 그 일부가 중간 영역(MR) 내에 배치됨에도 상대적으로 얕게 형성되는 제1 소오스/드레인 컨택(CA11)이 형성될 수 있다. 또한, 제1 전원 영역(PW1, 또는 제2 전원 영역(PW2))에서 상대적으로 깊게 형성되는 제2 소오스/드레인 컨택(CA12, 또는 제3 소오스/드레인 컨택(CA13))이 형성될 수 있다.
몇몇 실시예에서, 보호 패턴(530)은 제1 내지 제4 영역(I~IV)에서 서로 다른 폭을 가질 수 있다. 여기서, 보호 패턴(530)의 폭이란 제2 방향(Y)에서의 폭을 의미한다. 예시적으로, 도시된 것처럼, 보호 패턴(530)의 폭은 제1 영역(I)으로부터 제4 영역(IV)을 향함에 따라 증가할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 220, 230: 층간 절연막 120: 게이트 유전막
130: 게이트 도전막 140: 게이트 스페이서
150: 게이트 캡핑 패턴 160: 제1 소오스/드레인 영역
212, 216, 222: 배리어막 214, 218, 224: 필링막
260: 제2 소오스/드레인 영역 360: 제3 소오스/드레인 영역
AR1, AR2, AR3: 활성 영역 CA11~CA22: 소오스/드레인 컨택
CB: 게이트 컨택 CR1, CR2: 셀 영역
CT1, CT2: 게이트 절단 패턴 G1~G3: 게이트 전극
IB1, IB2: 셀 분리 패턴 PW1, PW2: 전원 영역
RW1, RW2: 라우팅 배선 VA: 라우팅 비아
VDD: 제1 전원 배선 VSS: 제2 전원 배선

Claims (20)

  1. 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 상기 제1 전원 영역과 상기 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치로,
    상기 셀 영역 내에 상기 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 제1 전원 영역 내에, 상기 제1 방향으로 연장되는 제1 전원 배선;
    상기 제1 활성 영역과 상기 제2 활성 영역을 연결하는 제1 소오스/드레인 컨택; 및
    상기 제1 활성 영역과 상기 제1 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 중간 영역 내에 배치되는 제1 리세스부를 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제1 전원 영역 내에 배치되는 제2 리세스부를 포함하고,
    상기 기판의 상면을 기준으로, 상기 제1 리세스부의 최하면은 상기 제2 리세스부의 최하면보다 높은 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역, 상기 중간 영역 및 상기 제2 활성 영역에 걸쳐 연장되는 제1 연장부를 더 포함하고,
    상기 제1 리세스부는 상기 제1 연장부의 하면으로부터 돌출되고,
    상기 제2 소오스/드레인 컨택은 상기 제1 전원 영역 및 상기 제1 활성 영역에 걸쳐 연장되는 제2 연장부를 더 포함하고,
    상기 제2 리세스부는 상기 제2 연장부의 하면으로부터 돌출되는 반도체 장치.
  3. 제 2항에 있어서,
    상기 셀 영역 내에, 상기 제1 방향으로 연장되는 라우팅 배선을 더 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 제1 연장부의 상면으로부터 돌출되어 상기 라우팅 배선과 접속되는 제1 접촉부를 더 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제2 연장부의 상면으로부터 돌출되어 상기 제1 전원 배선과 접속되는 제2 접촉부를 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 더 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 게이트 전극의 일측에 배치되고,
    상기 제2 소오스/드레인 컨택은 상기 게이트 전극의 타측에 배치되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 활성 영역 상에, 상기 제1 방향으로 연장되는 제1 활성 패턴과,
    상기 제2 활성 영역 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴과,
    상기 기판 상에, 상기 제1 활성 패턴의 측면 및 상기 제2 활성 패턴의 측면을 둘러싸는 필드 절연막을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 기판의 상면을 기준으로, 상기 제1 리세스부의 최하면은 상기 필드 절연막의 상면보다 높은 반도체 장치.
  7. 제 5항에 있어서,
    상기 기판의 상면을 기준으로, 상기 제2 리세스부의 최하면은 상기 필드 절연막의 상면보다 낮은 반도체 장치.
  8. 제 5항에 있어서,
    상기 기판은, 상기 제1 방향으로 연장되어 상기 제1 활성 영역과 상기 제2 활성 영역을 분리하는 기판 트렌치를 더 포함하되,
    상기 필드 절연막은 상기 기판 트렌치를 채우는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제2 전원 영역 내에, 상기 제1 방향으로 연장되는 제2 전원 배선과,
    상기 제2 활성 영역과 상기 제2 전원 배선을 연결하는 제3 소오스/드레인 컨택을 더 포함하되,
    상기 제3 소오스/드레인 컨택은 상기 제2 전원 영역 내에 배치되는 제3 리세스부를 포함하고,
    상기 기판의 상면을 기준으로, 상기 제1 리세스부의 최하면은 상기 제3 리세스부의 최하면보다 높은 반도체 장치.
  10. 제1 방향으로 나란히 연장되는 제1 셀 영역 및 제2 셀 영역과, 상기 제1 셀 영역과 상기 제2 셀 영역 사이의 전원 영역을 포함하는 반도체 장치로,
    상기 제1 셀 영역 내에 상기 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 전원 영역 내에, 상기 제1 방향으로 연장되는 전원 배선;
    상기 게이트 전극의 일측 상에, 상기 제1 활성 영역과 접속되는 제1 소오스/드레인 컨택; 및
    상기 게이트 전극의 타측 상에, 상기 제1 활성 영역과 상기 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역과 상기 제2 활성 영역 사이의 중간 영역 내에 배치되는 제1 리세스부를 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 전원 영역 내에 배치되는 제2 리세스부를 포함하고,
    상기 기판의 상면을 기준으로, 상기 제1 리세스부의 최하면은 상기 제2 리세스부의 최하면보다 높은 반도체 장치.
  11. 제 10항에 있어서,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역, 상기 중간 영역 및 상기 제2 활성 영역에 걸쳐 상기 제2 방향으로 연장되는 제1 연장부를 더 포함하고,
    상기 제1 리세스부는 상기 제1 연장부의 하면으로부터 돌출되고,
    상기 제2 소오스/드레인 컨택은 상기 전원 영역 및 상기 제1 활성 영역에 걸쳐 상기 제2 방향으로 연장되는 제2 연장부를 더 포함하고,
    상기 제2 리세스부는 상기 제2 연장부의 하면으로부터 돌출되는 반도체 장치.
  12. 제 10항에 있어서,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역과 상기 제2 활성 영역을 연결하는 반도체 장치.
  13. 제 10항에 있어서,
    상기 제1 셀 영역 내에, 상기 제1 방향으로 연장되는 라우팅 배선을 더 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 영역과 상기 라우팅 배선을 연결하는 반도체 장치.
  14. 제 10항에 있어서,
    상기 기판은, 상기 제2 셀 영역 내에 상기 제1 방향으로 연장되는 제3 활성 영역을 더 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제1 활성 영역과 상기 제3 활성 영역을 연결하는 반도체 장치.
  15. 제 10항에 있어서,
    상기 전원 영역 내에, 상기 제1 방향으로 연장되어 상기 게이트 전극을 절단하는 게이트 절단 패턴을 더 포함하는 반도체 장치.
  16. 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 상기 제1 전원 영역과 상기 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치로,
    상기 셀 영역 내에 상기 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 제1 활성 영역 상에, 상기 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제2 활성 영역 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 기판 상에, 상기 제1 활성 패턴, 상기 제2 활성 패턴 및 상기 게이트 전극을 덮는 절연막;
    상기 제1 전원 영역 내에, 상기 제1 방향으로 연장되며 제1 전원 전압을 제공하는 제1 전원 배선;
    상기 제2 전원 영역 내에, 상기 제1 방향으로 연장되며 상기 제1 전원 전압과 다른 제2 전원 전압을 제공하는 제2 전원 배선;
    상기 절연막 내에, 상기 제1 활성 패턴의 소오스/드레인 영역과 상기 제2 활성 패턴의 소오스/드레인 영역을 연결하는 제1 소오스/드레인 컨택; 및
    상기 절연막 내에, 상기 제1 활성 패턴의 소오스/드레인 영역과 상기 제1 전원 배선을 연결하는 제2 소오스/드레인 컨택을 포함하되,
    상기 절연막은, 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 배치되며 제1 깊이를 갖는 제1 리세스와, 상기 제1 전원 영역 내에 배치되며 상기 제1 깊이보다 깊은 제2 깊이를 갖는 제2 리세스를 포함하고,
    상기 제1 소오스/드레인 컨택은 상기 제1 리세스를 채우는 제1 리세스부를 포함하고,
    상기 제2 소오스/드레인 컨택은 상기 제2 리세스를 채우는 제2 리세스부를 포함하는 반도체 장치.
  17. 제 16항에 있어서,
    상기 절연막은,
    상기 기판 상에, 상기 제1 활성 패턴의 측면 및 상기 제2 활성 패턴의 측면을 둘러싸는 필드 절연막과,
    상기 필드 절연막 상에, 상기 게이트 전극, 상기 제1 활성 패턴의 소오스/드레인 영역 및 상기 제2 활성 패턴의 소오스/드레인 영역을 덮는 층간 절연막을 포함하는 반도체 장치.
  18. 제 16항에 있어서,
    상기 셀 영역 내에, 상기 제1 방향으로 연장되는 라우팅 배선을 더 포함하되,
    상기 제1 소오스/드레인 컨택은 상기 제1 활성 패턴의 소오스/드레인 영역과 상기 라우팅 배선을 연결하는 반도체 장치.
  19. 제 16항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역은 서로 다른 도전형을 갖는 반도체 장치.
  20. 제1 방향으로 나란히 연장되는 제1 전원 영역 및 제2 전원 영역과, 상기 제1 전원 영역과 상기 제2 전원 영역 사이의 셀 영역을 포함하는 반도체 장치의 제조 방법으로,
    상기 셀 영역 내에 상기 제1 방향으로 나란히 연장되는 제1 활성 영역 및 제2 활성 영역을 포함하는 기판을 제공하고,
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고,
    상기 기판 상에, 상기 게이트 전극을 덮는 절연막을 형성하고,
    상기 제1 활성 영역 및 상기 제2 활성 영역과 중첩되는 제1 소오스/드레인 컨택 개구와, 상기 제1 활성 영역 및 상기 제1 전원 영역과 중첩되는 제2 소오스/드레인 컨택 개구를 포함하는 마스크 패턴을 형성하고,
    상기 제1 활성 영역과 상기 제2 활성 영역 사이의 중간 영역과 중첩되며 상기 제1 전원 영역과 비중첩되는 보호 패턴을 형성하고,
    상기 마스크 패턴 및 상기 보호 패턴을 이용하여 상기 절연막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
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