CN114975350A - 半导体器件及其制造方法 - Google Patents

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朴柱勋
严命允
李睿智
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Abstract

一种半导体器件，包括：衬底，具有第一电源区、第二电源区以及单元区。所述单元区在所述第一电源区与所述第二电源区之间延伸。设置在所述单元区内并排延伸的第一有源区和第二有源区。设置在所述第一电源区内在第一方向上延伸的第一电源线路。设置连接所述第一有源区和所述第二有源区的第一源/漏接触部。设置连接所述第一有源区和所述第一电源线路的第二源/漏接触部。所述第一源/漏接触部包括：第一凹陷部，被设置在所述第一有源区与所述第二有源区之间的中间区内。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2021年2月18日提交的韩国专利申请No.10-2021-0021795的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体器件及其制造方法，更具体地涉及具有源/漏接触部的半导体器件及其制造方法。
背景技术
半导体器件通常由于其典型的特性(例如小型化、多功能性和/或低制造成本)而被视为电子工业中的重要因素。半导体器件可以被分为存储逻辑数据的半导体存储器件、执行逻辑数据的计算处理的半导体逻辑器件、包括存储元件和逻辑元件的混合半导体器件等。
随着电子工业的高度发展，对半导体器件的特性的要求逐渐提高。例如，对半导体器件的高可靠性、高速度和/或多功能性存在不断增长的要求。为了满足这些所需要的特性，半导体器件内部的结构在复杂度上提高并且集成度更高。
发明内容
本公开的各方面提供了一种半导体器件，在所述半导体器件中减小了寄生电容以提高器件性能。
本公开的各方面还提供了一种用于制造半导体器件的方法，在所述半导体器件中减小了寄生电容以提高器件性能。
根据本发明构思的一些方面，提供了一种半导体器件，所述半导体器件包括：在第一方向上并排延伸的第一电源区和第二电源区。还在所述第一电源区与所述第二电源区之间设置单元区。所述半导体器件还包括：衬底，所述衬底中具有第一有源区和第二有源区，所述第一有源区和所述第二有源区在所述第一方向上并排延伸并且在所述单元区内。设置第一电源线路，所述第一电源线路在所述第一电源区内在所述第一方向上延伸。设置连接所述第一有源区和所述第二有源区的第一源/漏接触部。设置连接所述第一有源区和所述第一电源线路的第二源/漏接触部。所述第一源/漏接触部可以包括：第一凹陷部，所述第一凹陷部被设置在所述第一有源区与所述第二有源区之间的中间区内。所述第二源/漏接触部可以包括：第二凹陷部，所述第二凹陷部被设置在所述第一电源区内。并且，相对于所述衬底的上表面，所述第一凹陷部的最下表面可以设置得高于所述第二凹陷部的最下表面。
根据本发明构思的一些方面，提供了一种半导体器件，所述半导体器件包括：在第一方向上并排延伸的第一单元区和第二单元区；以及在所述第一单元区与所述第二单元区之间的电源区。所述半导体器件包括：衬底，所述衬底中具有第一有源区和第二有源区，所述第一有源区和所述第二有源区在所述第一单元区内在所述第一方向上并排延伸。设置栅电极，所述栅电极在所述衬底上在与所述第一方向相交的第二方向上延伸。设置电源线路，所述电源线路在所述电源区内在所述第一方向上延伸。设置第一源/漏接触部，所述第一源/漏接触部在所述栅电极的一侧连接到所述第一有源区。设置第二源/漏接触部，所述第二源/漏接触部在所述栅电极的另一侧连接所述第一有源区和所述电源线路。所述第一源/漏接触部可以包括：在所述第一有源区与所述第二有源区之间的中间区内的第一凹陷部，并且所述第二源/漏接触部可以包括：在所述电源区内的第二凹陷部。相对于所述衬底的上表面，所述第一凹陷部的最下表面可以高于所述第二凹陷部的最下表面。
根据本发明构思的附加的方面，提供了一种半导体器件，所述半导体器件包括：在第一方向上并排延伸的第一电源区和第二电源区。在所述第一电源区与所述第二电源区之间设置单元区。所述半导体器件包括：衬底，所述衬底中具有第一有源区和第二有源区，所述第一有源区和所述第二有源区在所述单元区内在所述第一方向上并排延伸。设置第一有源图案，所述的第一有源图案在所述第一有源区上在所述第一方向上延伸。设置第二有源图案，所述的第二有源图案在所述第二有源区上在所述第一方向上延伸。设置栅电极，所述栅电极在与所述第一方向相交的第二方向上延伸并且在所述第一有源图案和所述第二有源图案上。设置绝缘膜，所述绝缘膜覆盖所述第一有源图案、所述第二有源图案和所述栅电极。设置第一电源线路，所述第一电源线路在所述第一电源区内在所述第一方向上延伸并且提供第一电源电压。设置第二电源线路，所述第二电源线路在所述第二电源区内在所述第一方向上延伸并且提供第二电源电压(与所述第一电源电压不同)。设置第一源/漏接触部，所述第一源/漏接触部在所述绝缘膜内连接所述第一有源图案的源/漏区和所述第二有源图案的源/漏区。设置第二源/漏接触部，所述第二源/漏接触部在所述绝缘膜内连接所述第一有源图案的源/漏区和所述第一电源线路。此外，所述绝缘膜可以包括：第一凹陷，所述第一凹陷在所述第一有源区和所述第二有源区之间延伸并且具有第一深度。可以设置第二凹陷，所述第二凹陷被设置在所述第一电源区中并且具有比所述第一深度深的第二深度。所述第一源/漏接触部还可以包括填充所述第一凹陷的第一凹陷部。所述第二源/漏接触部还可以包括填充所述第二凹陷的第二凹陷部。
根据本发明构思的一些方面，提供了一种用于制造半导体器件的方法，所述半导体器件包括：在第一方向上并排延伸的第一电源区和第二电源区；以及在所述第一电源区与所述第二电源区之间延伸的单元区。所述方法包括：设置衬底，所述衬底中具有第一有源区和第二有源区，所述第一有源区和所述第二有源区在所述单元区内在所述第一方向上并排延伸。所述方法还包括：在所述衬底上形成在与所述第一方向相交的第二方向上延伸的栅电极；以及在所述衬底上形成覆盖所述栅电极的绝缘膜。形成掩模图案，所述掩模图案包括：与所述第一有源区和所述第二有源区重叠的第一源/漏接触开口；以及与所述第一有源区和所述第一电源区重叠的第二源/漏接触开口。形成保护图案，所述保护图案与所述第一有源区与所述第二有源区之间的中间区重叠，并且不与所述第一电源区重叠。还将所述掩模图案和所述保护图案用作蚀刻掩模来蚀刻所述绝缘膜。
然而，本公开的方面不限于此处阐述的方面。通过参考下面给出的本公开的详细描述，本公开的上述和其他方面对于本公开所属领域的普通技术人员而言将变得更加清楚。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的以上和其他方面和特征将变得更清楚，在附图中：
图1是用于说明根据一些实施例的半导体器件的示意性布局图。
图2是沿图1的线A-A截取的截面图。
图3是沿图1的线B-B截取的截面图。
图4是沿图1的线C-C截取的截面图。
图5A和图5B是用于说明图4的中间突出区域S1的放大图。
图6是沿图1的线D-D截取的截面图。
图7是用于说明图6的突出区域S2的放大图。
图8和图9是用于说明根据一些实施例的半导体器件的截面图。
图10是用于说明根据一些实施例的半导体器件的示意性布局图。
图11是沿图10的线E-E截取的截面图。
图12是用于说明根据一些实施例的半导体器件的示意性布局图。
图13是沿图12的线F-F截取的截面图。
图14是用于说明根据一些实施例的半导体器件的示意性布局图。
图15至图34是示出根据一些实施例的用于制造半导体器件的方法的中间结构的截面图。
图35是示出根据一些实施例的制造半导体器件的方法的结构的平面图。
具体实施方式
在下文中，将参考图1至图14描述根据示例性实施例的半导体器件。
图1是用于说明根据一些实施例的半导体器件的示意性布局图。图2是沿图1的线A-A截取的截面图。图3是沿图1的线B-B截取的截面图。图4是沿图1的线C-C截取的截面图。图5A和图5B是突出图4中的区域S1的放大图。图6是沿图1的线D-D截取的截面图。图7是突出图6的区域S2的放大图。
参考图1至图7，根据一些实施例的半导体器件包括第一电源区PW1、第二电源区PW2、第一单元区CR1和第二单元区CR2。第一电源区PW1和第二电源区PW2可以彼此间隔开并且并排地延伸。例如，第一电源区PW1和第二电源区PW2中的每一个可以在第一方向X上延伸。此外，第一电源区PW1和第二电源区PW2可以在与第一方向X相交(例如成直角)的第二方向Y上彼此间隔开。
第一单元区CR1可以被插入在第一电源区PW1与第二电源区PW2之间。第二单元区CR2与第一单元区CR1可以利用插入在二者之间的第一电源区PW1而间隔开。即，第一电源区PW1可以被插入在第一单元区CR1与第二单元区CR2之间，如图1所示。
在一些实施例中，第一单元区CR1和第二单元区CR2可以被限定在沿第一方向X彼此间隔开的第一单元分离图案IB1与第二单元分离图案IB2之间。例如，第一单元分离图案IB1和第二单元分离图案IB2可以在第二方向Y上纵向地并排延伸。第一单元区CR1和第二单元区CR2可以被限定在第一单元分离图案IB1与第二单元分离图案IB2之间。
第一电源区PW1可以向第一单元区CR1和第二单元区CR2提供第一电源电压，并且第二电源区PW2可以向第一单元区CR1提供与第一电源电压不同的第二电源电压。例如，在第一方向X上延伸的第一电源线路VDD可以设置在第一电源区PW1内，并且在第一方向X上延伸的第二电源线路VSS可以设置在在第二电源区PW2内。第一电源线路VDD可以提供漏电压，并且第二电源线路VSS可以提供源电压。作为示例，第一电源电压可以是正(+)电压，并且第二电源电压可以是地GND电压或负(-)电压。
半导体元件(例如晶体管)可以设置在第一单元区CR1和第二单元区CR2中的每一个内。设置在第一单元区CR1和第二单元区CR2内的半导体元件可以不同，但不限于例如NAND单元、NOR单元和XOR单元。
根据一些实施例的半导体器件可以包括：衬底100、有源图案/鳍F1至F5、栅电极G1至G3、源/漏接触部CA11至CA22、栅接触部CB、布线通路VA、以及布线线路RW1和RW2。有源图案F1至F5、栅电极G1至G3、源/漏接触部CA11至CA22、栅接触部CB、布线通路VA以及布线线路RW1和RW2的数量、布置等仅是示例，并且不限于所示出的那些。
衬底100可以是体硅或绝缘体上硅(SOI)。相反，衬底100可以是硅衬底，或者可以包括其他半导体材料，但不限于例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
衬底100可以包括第一有源区AR1、第二有源区AR2和第三有源区AR3。第一有源区AR1和第二有源区AR2可以设置在第一单元区CR1内，并且第三有源区AR3可以设置在第二单元区CR2内。第一有源区AR1、第二有源区AR2和第三有源区AR3可以彼此间隔开并且在第一方向X上并排延伸。中间区MR可以被限定在第一有源区AR1与第二有源区AR2之间。
在一些实施例中，导电类型彼此不同的半导体元件(例如晶体管)可以形成在第一有源区AR1和第二有源区AR2上。此外，在一些实施例中，导电类型彼此不同的半导体元件(例如晶体管)可以形成在第一有源区AR1和第三有源区AR3上。在下文中，第一有源区AR1将被描述为PFET区，并且第二有源区AR2和第三有源区AR3将被描述为NFET区。然而，这仅是示例，并且理所当然地，第一有源区AR1可以是NFET区，并且第二有源区AR2和第三有源区AR3可以是PFET区。
在一些实施例中，第一有源区AR1、第二有源区AR2和第三有源区AR3可以由衬底沟槽DT限定。衬底沟槽DT可以是在衬底100内形成的深沟槽。衬底沟槽DT在第二方向Y上延伸，并且可以使第一有源区AR1、第二有源区AR2和第三有源区AR3彼此分开。
有源图案F1至F5可以形成在衬底100上。例如，第一有源图案F1和第二有源图案F2可以形成在第一有源区AR1上，第三有源图案F3和第四有源图案F4可以形成在第二有源区AR2上，并且第五有源图案F5可以形成在第三有源区AR3上。有源图案F1至F5可以彼此间隔开并且在第一方向X上并排延伸。在一些实施例中，有源图案F1至F5中的每一个可以包括：从衬底100的上表面突出的鳍型图案。
在一些实施例中，场绝缘膜105可以形成在衬底100上。场绝缘膜105可以围绕有源图案F1至F5的侧表面的至少一部分。例如，如图3所示，有源图案F1至F5的一部分可以从场绝缘膜105向上突出。
在一些实施例中，场绝缘膜105可以填充衬底沟槽DT。即，第一有源区AR1、第二有源区AR2和第三有源区AR3可以通过场绝缘膜105彼此间隔开。
场绝缘膜105可以包括但不限于氧化硅(SiO2)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)或其组合中的至少一种。
栅电极G1至G3可以形成在有源图案F1至F5上。栅电极G1至G3可以分别与有源图案F1至F5交叉。例如，彼此间隔开并且在第二方向Y上并排延伸的第一栅电极G1、第二栅电极G2和第三栅电极G3可以形成在第一单元分离图案IB1与第二单元分离图案IB2之间。
在一些实施例中，可以形成切割栅电极G1至G3的第一栅切割图案CT1和第二栅切割图案CT2。第一栅切割图案CT1可以在第一电源区PW1内在第一方向X上延伸以切割栅电极G1至G3。第二栅切割图案CT2可以在第二电源区PW2内在第一方向X上延伸以切割栅电极G1至G3。第一栅切割图案CT1和第二栅切割图案CT2中的每一个可以包括但不限于氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)或其组合中的至少一种。
栅电极G1至G3中的每一个可以包括栅导电膜130。栅导电膜130可以包括但不限于Ti、Ta、W、Al、Co及其组合中的至少一种。栅导电膜130也可以包括例如半导体(例如硅或硅锗)而不是金属。
尽管将栅导电膜130示出为单膜，然而本公开的技术思想不限于此。与所示情况不同，栅导电膜130也可以通过将多个导电材料堆叠为栅堆叠而形成。例如，栅导电膜130可以包括：调整功函数的功函数调整膜；以及填充由功函数调整膜形成的空间的填充导电膜。功函数调整膜可以包括例如TiN、TaN、TiC、TaC、TiAlC及其组合中的至少一种。填充导电膜可以包括例如W或Al。可以使用但不限于替换工艺形成栅导电膜130。
栅介电膜120可以被插入在有源图案F1至F5与栅导电膜130之间。例如，栅介电膜120可以沿栅导电膜130的侧表面和下表面延伸。然而，本公开的技术思想不限于此，并且栅介电膜120可以仅沿栅导电膜130的下表面延伸。
在一些实施例中，栅介电膜120的一部分可以被插入在场绝缘膜105与栅导电膜130之间。例如，如图3所示，栅介电膜120还可以沿场绝缘膜105的上表面延伸。在其他实施例中，栅介电膜120的一部分可以被插入在栅导电膜130与第一栅切割图案CT1之间、以及栅导电膜130与第二栅切割图案CT2之间。例如，如图3所示，栅介电膜120还可以沿第一栅切割图案CT1的侧表面和第二栅切割图案CT2的侧表面延伸。
栅介电膜120可以包括例如氧化硅、氮氧化硅、氮化硅和具有比氧化硅高的介电常数的高介电常数(高k)材料中的至少一种。高介电常数材料可以包括但不限于氧化铪。
栅间隔物140可以形成在衬底100和场绝缘膜105上。栅间隔物140可以沿栅导电膜130的两个侧表面延伸。例如，栅间隔物140可以沿第二方向Y延伸以与有源图案F1至F5交叉。
栅间隔物140可以包括但不限于氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。栅封盖图案150可以沿栅导电膜130的上表面延伸。例如，栅封盖图案150可以在第二方向Y上延伸以覆盖栅导电膜130的上表面。该栅封盖图案150可以包括但不限于氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
在一些实施例中，第一虚设栅电极DG1可以形成在第一单元分离图案IB1上，并且第二虚设栅电极DG2可以形成在第二单元分离图案IB2上。第一虚设栅电极DG1和第二虚设栅电极DG2可以是不用作栅电极的虚设电极。第一虚设栅电极DG1和第二虚设栅电极DG2可以形成在与栅电极G1至G3相同的高度处。如本文所使用的，表述“形成在相同的高度处”表示它们可以由相同的制造工艺形成。例如，第一虚设栅电极DG1和第二虚设栅电极DG2中的每一个可以包括栅导电膜130、栅介电膜120、栅间隔物140和栅封盖图案150。
第一源/漏区160可以形成在第一有源区AR1上。例如，第一源/漏区160可以在栅导电膜130的两侧形成在第一有源图案F1和第二有源图案F2内。第一源/漏区160可以通过栅间隔物140与栅导电膜130间隔开。
在一些实施例中，第一源/漏区160可以包括在第一有源图案F1和第二有源图案F2内形成的外延层。在一些实施例中，第一有源图案F1和第二有源图案F2可以共享第一源/漏区160。例如，第一源/漏区160可以是合并的外延层。
当在第一有源区AR1中形成的半导体器件是PFET时，第一源/漏区160可以包括p型杂质或用于防止p型杂质扩散的杂质。例如，第一源/漏区160可以包括B、C、In、Ga和Al或其组合中的至少一种。
第二源/漏区260可以形成在第二有源区AR2上。例如，第二源/漏区260可以在栅导电膜130的两侧形成在第三有源图案F3和第四有源图案F4内。第二源/漏区260可以通过栅间隔物140与栅导电膜130间隔开。
在一些实施例中，第二源/漏区260可以包括在第三有源图案F3和第四有源图案F4内形成的外延层。在一些实施例中，第三有源图案F3和第四有源图案F4可以共享第二源/漏区260。例如，第二源/漏区260可以是合并的外延层。
当在第二有源区AR2内形成的半导体器件是NFET时，第二源/漏区260可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第二源/漏区260可以包括P、Sb、As或其组合中的至少一种。
第三源/漏区360可以形成在第三有源区AR3上。例如，第三源/漏区360可以在栅导电膜130的两侧形成在第五有源图案F5内。第三源/漏区360可以通过栅间隔物140与栅导电膜130间隔开。
在一些实施例中，第三源/漏区360可以包括在第五有源图案F5内形成的外延层。在一些实施例中，第三源/漏区360可以是合并的外延层。
当在第三有源区AR3内形成的半导体器件是NFET时，第三源/漏区360可以包括n型杂质或用于防止n型杂质扩散的杂质。例如，第三源/漏区360可以包括P、Sb、As或其组合中的至少一种。
虽然第一源/漏区160、第二源/漏区260和第三源/漏区360中的每一个被示出为单膜，但是本公开的技术思想不限于此。例如，第一源/漏区160、第二源/漏区260和第三源/漏区360可以由各自包含具有彼此不同的浓度的杂质的多膜形成。
多个层间绝缘膜110、210、220和230可以形成在衬底100上。例如，层间绝缘膜110、210、220和230可以由以下项中的至少一种形成：氧化硅、氮氧化硅和具有比氧化硅的介电常数低的介电常数的低介电常数(低k)材料。
第一层间绝缘膜110和第二层间绝缘膜210可以形成为覆盖场绝缘膜105、第一源/漏区160、第二源/漏区260、第三源漏区360、栅间隔物140和栅封盖图案150。例如，第一层间绝缘膜110可以形成在场绝缘膜105上，以覆盖栅间隔物140的侧表面。第二层间绝缘膜210可以形成在第一层间绝缘膜110上以覆盖栅封盖图案150的上表面。
源/漏接触部CA11至CA22可以设置在栅电极G1至G3的两侧上。此外，源/漏接触部CA11至CA22可以连接到第一有源区AR1、第二有源区AR2或第三有源区AR3。例如，可以形成第一源/漏接触部CA11、第二源/漏接触部CA12、第三源/漏接触部CA13、第四源/漏接触部CA21和第五源/漏接触部CA22，它们穿透第一层间绝缘膜110和第二层间绝缘膜210并且连接到第一源/漏区160、第二源/漏区260或第三源/漏区360。
第一源/漏接触部CA11可以设置在栅电极G1至G3的至少一侧上。例如，第一源/漏接触部CA11可以在第一单元分离图案IB1与第一栅电极G1之间形成在第一有源区AR1和/或第二有源区AR2上。第一源/漏接触部CA11可以形成在覆盖第一有源区AR1和/或第二有源区AR2的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)内，并且可以连接到第一有源区AR1和/或第二有源区AR2。
在一些实施例中，第一源/漏接触部CA11可以连接第一有源区AR1和第二有源区AR2。例如，第一源/漏接触部CA11在第一有源区AR1、中间区MR和第二有源区AR2上沿第二方向Y延伸，并且可以连接第一源/漏区160和第二源/漏区260。
第一源/漏接触部CA11可以具有从第一源/漏区160和/或第二源/漏区260朝衬底100的上表面向下凹陷的形式。例如，第一源/漏接触部CA11可以包括：第一延伸部EP1，其在第二方向Y上延伸并且连接第一源/漏区160和第二源/漏区260。此时，如图4、图5A和图5B所示，第一延伸部EP1的下表面可以比第一源/漏区160的最上部160T更靠近衬底100的上表面。
第一源/漏接触部CA11可以包括：第一凹陷部RP1，其在中间区MR内从第一延伸部EP1进一步凹陷。例如，设置在中间区MR内的绝缘膜(例如第一层间绝缘膜110)可以包括：第一凹陷110r1，其比第一延伸部EP1的下表面更靠近衬底100的上表面。第一凹陷部RP1可以填充第一凹陷110r1。即，第一凹陷部RP1可以是从第一延伸部EP1的设置在中间区MR中的下表面突出的形式。
在一些实施例中，第一凹陷部RP1的侧表面可以与第一源/漏区160的侧表面和第二源/漏区260的侧表面接触。例如，第一凹陷110r1可以暴露第一源/漏区160的侧表面和第二源/漏区260的侧表面。在这种情况下，第一源/漏接触部CA11、第一源/漏区160和第二源/漏区260之间的接触面积增大，并且电阻可以提高。
在一些实施例中，如图5A所示，以衬底100的上表面为基准，第一凹陷部RP1的最下表面可以形成为高于场绝缘膜105的上表面。在一些实施例中，如图5B所示，以衬底100的上表面为基准，第一凹陷部RP1的最下表面可以形成为低于场绝缘膜105的上表面。
在一些实施例中，第一源/漏接触部CA11还可以包括第一接触部CP1。第一接触部CP1可以是从第一延伸部EP1的上表面突出的形式。第一源/漏接触部CA11可以通过第一接触部CP1与要在下面描述的布线线路RW1和RW2的至少一部分接触。
第二源/漏接触部CA12可以设置在栅电极G1至G3的至少一侧上。例如，第二源/漏接触部CA12可以在第一栅电极G1与第二栅电极G2之间形成在第一有源区AR1上。第二源/漏接触部CA12形成在覆盖第一有源区AR1的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)中，并且可以连接到第一有源区AR1。
在一些实施例中，第二源/漏接触部CA12可以连接第一有源区AR1和第一电源线路VDD。例如，连接第二源/漏接触部CA12和第一电源线路VDD的布线通路VA可以形成在第三层间绝缘膜220内。第二源/漏接触部CA12在第一电源区PW1和第一有源区AR1上沿第二方向Y延伸，并且可以连接第一源/漏区160和布线通路VA。
第二源/漏接触部CA12可以具有从第一源/漏区160朝衬底100的上表面向下凹陷的形式。例如，第二源/漏接触部CA12可以包括：第二延伸部EP2，其在第二方向Y上延伸并且连接到第一源/漏区160。此时，如图6和图7所示，第二延伸部EP2的下表面可以比第一源/漏区160的最上部160T更靠近衬底100的上表面。
第二源/漏接触部CA12可以包括：第二凹陷部RP2，其在第一电源区PW1内从第二延伸部EP2进一步凹陷。例如，设置在第一电源区PW1中的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)可以包括：第二凹陷110r2，其比第二延伸部EP2的下表面更靠近衬底100的上表面。第二凹陷部RP2可以填充第二凹陷110r2。即，第二凹陷部RP2可以是从第二延伸部EP2的设置在第一电源区PW1内的下表面突出的形式。在一些实施例中，如图7所示，以衬底100的上表面为基准，第二凹陷部RP2的最下表面被形成为低于场绝缘膜105的上表面。
第一源/漏接触部CA11的第一凹陷部RP1可以形成为比第二源/漏接触部CA12的第二凹陷部RP2浅。例如，如图5A、图5B和图7所示，以第一源/漏区160的最上部160T为基准，形成第一凹陷110r1的第一深度D1可以比形成第二凹陷110r2的第二深度D2浅。因此，如图4至图7所示，以衬底100的上表面为基准，第一凹陷部RP1的最下表面的第一高度H1可以高于第二凹陷部RP2的最下表面的第二高度H2。
例如，第一深度D1可以从约10nm至约50nm，第二深度D2可以从约40nm至约80nm。优选地，第一深度D1可以从约20nm至约40nm，第二深度D2可以从约50nm至约70nm。
在一些实施例中，第二凹陷部RP2的侧表面可以与第一源/漏区160的侧表面接触。例如，第二凹陷110r2可以暴露第一源/漏区160的侧表面。在这种情况下，第二源/漏接触部CA12与第一源/漏区160之间的接触面积可以增大以提高电阻。在其他实施例中，第二源/漏接触部CA12与第一源/漏区160之间的接触面积可以大于第一源/漏接触部CA11与第一源/漏区160之间的接触面积。如上所述，这可能是因为第二源/漏接触部CA12的第二凹陷部RP2被形成为比第一源/漏接触部CA11的第一凹陷部RP1深。
在又一些实施例中，第二源/漏接触部CA12还可以包括第二接触部CP2。第二接触部CP2可以是从第二延伸部EP2的上表面突出的形式。第二源/漏接触部CA12可以通过第二接触部CP2与第一电源线路VDD接触。
第三源/漏接触部CA13可以设置在栅电极G1至G3的至少一侧上。例如，第三源/漏接触部CA13可以在第一栅电极G1与第二栅电极G2之间形成在第二有源区AR2上。第三源/漏接触部CA13形成在覆盖第二有源区AR2的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)内，并且可以连接到第二有源区AR2。
在其他实施例中，第三源/漏接触部CA13可以将第二有源区AR2连接到第二电源线路VSS。例如，连接第三源/漏接触部CA13和第二电源线路VSS的布线通路VA可以形成在第三层间绝缘膜220内。第三源/漏接触部CA13在第二电源区PW2和第二有源区AR2上沿第二方向Y延伸，并且可以连接第二源/漏区260和布线通路VA。
第三源/漏接触部CA13可以具有从第二源/漏区260朝衬底100的上表面向下凹陷的形式。因为第三源/漏接触部CA13的形状可以与第二源/漏接触部CA12的形状类似，所以下面将不提供其详细描述。
第四源/漏接触部CA21可以设置在栅电极G1至G3的至少一侧上。例如，第四源/漏接触部CA21可以在第一单元分离图案IB1与第一栅电极G1之间形成在第三有源区AR3上。第四源/漏接触部CA21形成在覆盖第三有源区AR3的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)内，并且可以连接到第三有源区AR3。
第五源/漏接触部CA22可以设置在栅电极G1至G3的至少一侧上。例如，第五源/漏接触部CA22可以在第一栅电极G1与第二栅电极G2之间形成在第三有源区AR3上。第五源/漏接触部CA22形成在覆盖第三有源区AR3的绝缘膜(例如场绝缘膜105和第一层间绝缘膜110)内，并且可以连接到第三有源区AR3。
栅接触部CB可以被设置为与相应的栅电极G1至G3相对应。此外，栅接触部CB可以连接到栅电极G1至G3中的每一个。例如，如图3所示，每个栅接触部CB顺序地穿透第二层间绝缘膜210、第一层间绝缘膜110和栅封盖图案150，并且可以连接到栅导电膜130。
布线线路RW1和RW2可以设置在第一单元区CR1内。布线线路RW1和RW2可以彼此间隔开并且在第一方向X上并排延伸。在一些实施例中，布线线路RW1和RW2可以设置在与第一电源线路VDD和第二电源线路VSS相同的高度处。例如，第一电源线路VDD、第二电源线路VSS以及布线线路RW1和RW2可以设置在第四层间绝缘膜230内。
栅接触部CB可以将各个栅电极G1至G3中的至少一些与布线线路RW1和RW2连接。例如，如图3所示，栅接触部CB穿透第二层间绝缘膜210、第一层间绝缘膜110和栅封盖图案150，并且可以连接栅导电膜130和第一布线线路RW1。
第一源/漏接触部CA11可以将第一有源区AR1和/或第二有源区AR2与布线线路RW1和RW2的至少一部分连接。例如，如图4所示，连接第一源/漏接触部CA11和第二布线线路RW2的布线通路VA可以形成在第三层间绝缘膜220内。第一源/漏接触部CA11可以通过布线通路VA将第一源/漏区160和/或第二源/漏区260与第二布线线路RW2连接。在一些实施例中，布线通路VA可以与第一源/漏接触部CA11的第一接触部CP1接触。
在一些实施例中，源/漏接触部CA11至CA22、栅接触部CB、布线通路VA、布线线路RW1和RW2、第一电源线路VDD和第二电源线路VSS中的每一个可以包括：屏障膜212、216和222以及填充膜214、218和224。如图所示，这些屏障膜212、216和222可以被插入在层间绝缘膜110、210、220和230与填充膜214、218和224之间。屏障膜212、216和222可以包括：用于防止填充膜214、218和224扩散的金属或金属氮化物。例如，屏障膜212、216、222可以包括但不限于以下项中的至少一种：钛(Ti)、钽(Ta)、钨(W)、镍(Ni)、钴(Co)、铂(Pt)、它们的合金和氮化物。
填充膜214、218和224可以填充层间绝缘膜110、210、220和230内形成屏障膜212、216和222之后剩余的空间。填充膜214、218和224可以包括但不限于铝(Al)、铜(Cu)、钨(W)、钼(Mo)、钴(Co)及其合金中的至少一种。
虽然仅示出了布线通路VA、布线线路RW1和RW2、第一电源线路VDD和第二电源线路VSS由双镶嵌工艺形成的情况，但这仅是示例，并且它们当然可以由单镶嵌工艺或其他布线工艺形成。
随着半导体器件变得逐渐高度集成，由寄生电容引起的性能下降变得逐渐严重。例如，源/漏接触部与栅电极之间的寄生电容成为降低半导体器件的交流(AC)性能的原因。特别地，因为源/漏接触部可以在未形成源/漏区(或外延层)的区域(例如中间区MR)中进一步凹陷，所以存在源/漏接触部与栅电极之间的寄生电容变得更严重的问题。
然而，根据一些实施例的半导体器件可以包括被形成为相对浅的第一源/漏接触部CA11，即使其一部分设置在中间区MR中。具体地，如上所述，第一源/漏接触部CA11可以包括：第一凹陷部RP1，其被形成为比第二源/漏接触部CA12的第二凹陷部RP2相对较浅。因此，由于第一源/漏接触部CA11与相邻的栅电极(例如第一栅电极G1)之间所生成的寄生电容减小，所以可以提供具有改善性能的半导体器件。
此外，根据一些实施例的半导体器件可以包括：第二源/漏接触部CA12(或第三源/漏接触部CA13)，其被形成为在第一电源区PW1(或第二电源区PW2)中相对较深。具体地，如上所述，第二源/漏接触部CA12可以包括：第二凹陷部RP2，其被形成为比第一源/漏接触部CA11的第一凹陷部RP1相对较深。因此，被提供电源电压的第二源/漏接触部CA12(或第三源/漏接触部CA13)与第一源/漏区160(或第二源/漏区260)之间的电阻得以提高，并且可以提供具有改善性能的半导体器件。
图8和图9是用于说明根据一些实施例的半导体器件的截面图。作为参考，图8是沿图1的线A-A截取的另一个截面图，并且图9是沿图1的线B-B截取的另一个截面图。为了便于说明，将简要地描述或省略使用图1至图7在上面说明的内容的重复部分。
参考图8和图9，在根据一些实施例的半导体器件中，有源图案F1至F5中的每一个包括多个导线图案114、116和118。例如，有源图案F1至F5中的每一个可以包括：第一导线图案至第三导线图案114、116和118，它们顺序地堆叠在衬底100的上表面上并且彼此间隔开。作为示例，第一导线图案114可以在第三方向Z上与衬底100间隔开，第二导线图案116可以在第三方向Z上与第一导线图案114间隔开，并且第三导线图案118可以在第三方向Z上与第二导线图案116间隔开。
第一导线图案至第三导线图案114、116和118中的每一个可以在第一方向X上延伸。此外，第一导线图案至第三导线图案114、116和118中的每一个可以穿透栅电极G1至G3。因此，如图9所示，栅电极G1至G3可以具有围绕第一导线图案至第三导线图案114、116和118的外周面的形状。虽然第一导线图案至第三导线图案114、116、118的截面中的每一个在图9中被示出为矩形形状，但这仅是示例。例如，第一导线图案至第三导线图案114、116和118的截面可以被配置为例如其他形状的多边形或圆形。在一些实施例中，与所示出的情况不同，第一导线图案至第三导线图案114、116和118的宽度也可以随着它们远离衬底100的上表面而减小。
在一些实施例中，有源图案F1至F5中的每一个还可以包括：鳍型图案112，其从衬底100的上表面突出并且在第一方向X上延伸。第一导线图案114可以与例如鳍型图案112在第三方向Z上间隔开。虽然仅将包括鳍型图案的沟道区的鳍型晶体管(FinFET)和包括导线图案(纳米线或纳米片)的沟道区的晶体管描述为根据一些实施例的半导体器件，但是这些仅是示例。作为另一示例，根据一些实施例的半导体器件当然可以包括隧穿晶体管(隧穿FET)、竖直FET(VFET)、互补FET(CFET)或三维(3D)晶体管。备选地，根据一些实施例的半导体器件也可以包括双极结型晶体管、横向扩散金属氧化物半导体(LDMOS)等。
图10是用于说明根据一些实施例的半导体器件的示意性布局图。图11是沿图10的线E-E截取的截面图。为了便于说明，将简要地描述或省略使用图1至图9在上面说明的内容的重复部分。
参考图10和图11，在根据一些实施例的半导体器件中，第二源/漏接触部CA12将第一有源区AR1与第三有源区AR3连接。例如，第二源/漏接触部CA12在第一有源区AR1、第一电源区PW1和第三有源区AR3上沿第二方向Y延伸，并且可以连接第一源/漏区160和第三源/漏区360。
在一些实施例中，第二凹陷部RP2的侧表面可以与第三源/漏区360的侧表面接触。在这种情况下，第二源/漏接触部CA12与第三源/漏区360之间的接触面积可以增大以提高电阻。
在一些实施例中，第二源/漏接触部CA12与第三源/漏区360之间的接触面积可以大于第一源/漏接触部(图4的CA11)与第一源/漏区160之间的接触面积。如上所述，这是因为第二源/漏接触部CA12的第二凹陷部RP2被形成为比第一源/漏接触部CA11的第一凹陷部RP1深。
图12是用于说明根据一些实施例的半导体器件的示意性布局图。图13是沿图12的线F-F截取的截面图。为了便于说明，将简要地描述或省略使用图1至图9在上面说明的内容的重复部分。
参考图12和图13，在根据一些实施例的半导体器件中，第二源/漏接触部CA12的一部分设置在中间区MR中。例如，第二源/漏接触部CA12可以在第一电源区PW1、第一有源区AR1和中间区MR上沿第二方向Y延伸。第二源/漏接触部CA12可以包括：第三凹陷部RP3，其在中间区MR中从第二延伸部EP2进一步凹陷。例如，第三凹陷部RP3可以是从第二延伸部EP2的设置在中间区MR中的下表面突出的形式。
在一些实施例中，第三凹陷部RP3的侧表面可以与第一源/漏区160的侧表面接触。在这种情况下，第二源/漏接触部CA12与第一源/漏区160之间的接触面积可以增大以提高电阻。
第二源/漏接触部CA12的第三凹陷部RP3可以形成为比第二源/漏接触部CA12的第二凹陷部RP2浅。例如，以衬底100的上表面为基准，第三凹陷部RP3的最下表面的第三高度H3可以高于第二凹陷部RP2的最下表面的第二高度H2。在一些实施例中，以衬底100的上表面为基准，第三凹陷部RP3的最下表面的第三高度H3可以与第一凹陷部RP1的最下表面的第一高度(图4的H1)相同。如本文所使用的，术语“相同”不仅表示完全相同的情况，而且包括可能由于工艺余量等引起的微小差别。
图14是用于说明根据一些实施例的半导体器件的示意性布局图。为了便于说明，将简要地描述或省略使用图1至图13在上面说明的内容的重复部分。参考图14，在根据一些实施例的半导体器件中，第一单元区CR1包括第一有源图案组F11至F13和第二有源图案组F14至F16，并且第二单元区CR2包括第三有源图案组F21和F22。第一有源图案组F11至F13、第二有源图案组F14至F16和第三有源图案组F21和F22彼此间隔开，并且可以在第一方向X上并排延伸。
第一源/漏接触部CA11可以将第一有源图案组F11至F13与第二有源图案组F14至F16连接。第二源/漏接触部CA12可以将第一有源图案组F11至F13与第一电源线路VDD连接。第三源/漏接触部CA13可以将第二有源图案组F14至F16与第二电源线路VSS连接。
在一些实施例中，第二源/漏接触部CA12的至少一部分可以将第一有源图案组F11至F13与第三有源图案组F21和F22连接。在一些实施例中，第三源/漏接触部CA13的至少一部分可以将第二有源图案组F14至F16与第三有源图案组F21和F22连接。
在一些实施例中，导电类型彼此不同的半导体元件(例如晶体管)也可以形成在第一有源图案组F11至F13和第二有源图案组F14至F16上。此外，在一些实施例中，导电类型彼此不同的半导体元件(例如晶体管)可以形成在第一有源图案组F11至F13和第三有源图案组F21和F22上。在一些实施例中，沿第一方向X布置的第一区I至第四区IV可以被限定在第一单元区CR1内。在第一区I至第四区IV中，第一单元区CR1可以具有数量彼此不同的有源图案。
作为示例，如图所示，第一有源图案组F11至F13可以包括：在第一区I至第四区IV上延伸的第六有源图案F11；在第一区I至第三区III上延伸的第七有源图案F12；以及在第一区I内延伸的第八有源图案F13。此外，例如，如图所示，第二有源图案组F14至F16可以包括：在第一区I和第二区II上延伸的第九有源图案F14；在第一区I至第三区III上延伸的第十有源图案F15；以及在第一区I至第四区IV上延伸的第十一有源图案F16。
在下文中，将参考图1至图35描述根据示例性实施例的制造半导体器件的方法。图15至图34是用于说明根据一些实施例的用于制造半导体器件的方法的中间阶段图。为了便于说明，将简要地描述或省略使用图1至图7在上面说明的内容的重复部分。
参考图15至图19，在衬底100上形成有源图案F1至F5和栅电极G1至G3。例如，可以设置包括第一电源区PW1、第二电源区PW2、第一单元区CR1和第二单元区CR2的衬底100。可以在衬底100上形成有源图案F1至F5。在一些实施例中，可以在衬底100内形成限定第一有源区AR1、第二有源区AR2和第三有源区AR3的衬底沟槽DT。
随后，可以在衬底100上形成场绝缘膜105。场绝缘膜105可以形成为围绕有源图案F1至F5的侧表面的至少一部分。此后，可以在有源图案F1至F5以及场绝缘膜105上形成栅电极G1至G3。栅电极G1至G3可以分别包括栅导电膜130、栅介电膜120、栅间隔物140和栅封盖图案150。可以使用但不限于替换工艺形成栅导电膜130。
然后，可以在有源图案F1至F5上形成第一源/漏区至第三源/漏区160、260和360。第一源/漏区至第三源/漏区160、260和360可以在栅电极G1至G3的任一侧形成在有源图案F1至F5内。接着，可以形成覆盖场绝缘膜105、第一源/漏区至第三源/漏区160、260和360以及栅电极G1至G3的第一层间绝缘膜110和第二层间绝缘膜210。
在一些实施例中，可以形成切割栅电极G1至G3的第一栅切割图案CT1和第二栅切割图案CT2。虽然可以例如在执行替换工艺之前形成第一栅切割图案CT1和第二栅切割图案CT2，但是实施例不限于此。
参考图20至图22，在第二层间绝缘膜210上形成第一掩模图案510和第二掩模图案520。第二掩模图案520可以包括源/漏接触开口OA11至OA22。源/漏接触开口OA11至OA22中的每一个可以与图1至图7的源/漏接触部CA11至CA22相对应。例如，可以形成与第一源/漏区160、第二源/漏区260或第三源/漏区360重叠的第一源/漏接触开口OA11、第二源/漏接触开口OA12、第三源/漏接触开口OA13、第四源/漏接触开口OA21和第五源/漏接触开口OA22。第二掩模图案520可以包括但不限于光刻胶。
第一掩模图案510可以由第二掩模图案520图案化。第一掩模图案510可以对覆盖第一源/漏区至第三源/漏区160、260和360的第一层间绝缘膜110和第二层间绝缘膜210具有蚀刻选择性。因此，第一掩模图案510可以在蚀刻第一层间绝缘膜110和第二层间绝缘膜210以暴露第一源/漏区至第三源/漏区160、260和360的工艺中用作蚀刻掩模。第一掩模图案510可以包括但不限于硬掩模。
参考图23至图25，在第二层间绝缘膜210上形成保护图案530。保护图案530的至少一部分可以设置在中间区MR内。例如，保护图案530可以在中间区MR内在第一方向X上延伸。保护图案530的至少一部分可以相应地与设置在中间区MR内的源/漏接触开口OA11至OA22重叠。例如，保护图案530可以与第一源/漏接触开口OA11的设置在中间区MR内的部分重叠。
保护图案530可以不设置在第一电源区PW1和第二电源区PW2内。因此，保护图案530可以不与设置在第一电源区PW1和第二电源区PW2内的源/漏接触开口OA11至OA22重叠。例如，保护图案530可以不与第二源/漏接触开口OA12的设置在第一电源区PW1内的部分重叠。保护图案530可以包括但不限于旋涂硬掩模(SOH)。
现在参考图23、图26和图27，执行使用第一掩模图案510、第二掩模图案520和保护图案530的第一蚀刻工艺。第一蚀刻工艺可以蚀刻第二层间绝缘膜210的与源/漏接触开口OA11至OA22重叠的部分。例如，可以在与源/漏接触开口OA11至OA22重叠的第二层间绝缘膜210中形成第三凹陷210r。
保护图案530可以在第一蚀刻工艺中保护第二层间绝缘膜210。例如，如图26所示，第二层间绝缘膜210的与保护图案530重叠的区域可以具有以下阶梯H11：其具有第二层间绝缘膜210的与源/漏接触开口OA11至OA22重叠但是不与保护图案530重叠的区域。由于执行了第一蚀刻工艺，第二掩模图案520和保护图案530可以被去除。
参考图23、图28和图29，执行用于暴露第一源/漏区至第三源/漏区160、260和360的第二蚀刻工艺。第二蚀刻工艺可以蚀刻与源/漏接触开口OA11至OA22重叠的第一层间绝缘膜110和第二层间绝缘膜210。源/漏接触开口OA11至OA22可以相应地暴露第一源/漏区至第三源/漏区160、260和360。在一些实施例中，第二蚀刻工艺可以蚀刻第一源/漏区至第三源/漏区160、260和360的一部分。
通过第二蚀刻工艺，源/漏接触开口OA11至OA22的不与第一源/漏区至第三源/漏区160、260和360重叠的区域可以具有从第一源/漏区至第三源/漏区160、260和360朝衬底100的上表面向下凹陷的形式。例如，第一源/漏接触开口OA11可以包括设置在中间区MR内的第一凹陷110r1，并且第二源/漏接触开口OA12可以包括设置在第一电源区PW1内的第二凹陷110r2。
在执行第二蚀刻工艺之前，因为第二层间绝缘膜210的与保护图案530重叠的区域可以具有阶梯H11，所以第一凹陷110r1可以形成为比第二凹陷110r2浅。例如，以衬底100的上表面为基准，第一凹陷110r1的最下表面的第一高度H1可以高于第二凹陷110r2的最下表面的第二高度H2。可以在执行了第一蚀刻工艺之后执行第二蚀刻工艺，或者可以与第一蚀刻工艺一起原位执行第二蚀刻工艺。
参考图30至图32，在第一层间绝缘膜110和第二层间绝缘膜210中形成源/漏接触部CA11至CA22。源/漏接触部CA11至CA22可以形成为填充源/漏接触开口(图23的OA11至OA22)。因此，可以形成连接到第一有源区AR1、第二有源区AR2或第三有源区AR3的源/漏接触部CA11至CA22。
此外，源/漏接触部CA11至CA22可以形成为填充第一凹陷(图28的110r1)和第二凹陷(图29的110r2)。因此，可以形成包括第一凹陷部RP1的第一源/漏接触部CA11，并且可以形成包括第二凹陷部RP2的第二源/漏接触部CA12。
参考图30、图33和图34，使源/漏接触部CA11至CA22的一部分凹陷。源/漏接触部CA11至CA22的与布线通路(图1的VA)重叠的区域可以不凹陷。即，源/漏接触部CA11至CA22的不与布线通路(图1的VA)重叠的至少部分区域可以凹陷。因此，可以形成包括第一接触部CP1的第一源/漏接触部CA11，并且可以形成包括第二接触部CP2的第二源/漏接触部CA12。
接着，参考图1至图7，形成栅接触部CB、布线通路VA、布线线路RW1和RW2、第一电源线路VDD和第二电源线路VSS。因此，可以提供用于制造寄生电容减小并且性能改善的半导体器件的方法。
图35是用于说明根据一些实施例的制造半导体器件的方法的中间阶段图。为了便于说明，将简要地说明或省略上面使用图14至图34说明的内容的重复部分。参考图35，在根据一些实施例的制造半导体器件的方法中，保护图案530被插入在第一有源图案组F11至F13与第二有源图案组F14至F16之间。
保护图案530可以不设置在第一电源区PW1和第二电源区PW2内。因此，可以形成即使其一部分设置在中间区MR内也被形成为相对浅的第一源/漏接触部CA11。此外，可以在第一电源区PW1(或第二电源区PW2)中形成被形成得相对较深的第二源/漏接触部CA12(或第三源/漏接触部CA13)。
在一些实施例中，保护图案530可以在第一区I至第四区IV中具有彼此不同的宽度。此处，保护图案530的宽度表示第二方向Y上的宽度。作为示例，如图所示，保护图案530的宽度可以从第一区I向第四区IV增大。
在结束具体实施方式时，本领域技术人员将理解，可以对优选实施例进行许多变化和修改而基本不脱离本发明的原理。因此，本发明所公开的优选实施例是用于一般性和描述性意义，而不用于限制目的。

Claims (20)

1.一种半导体器件，包括：
衬底，包括第一电源区和第二电源区以及在所述第一电源区与所述第二电源区之间延伸的单元区；
第一有源区和第二有源区，在所述单元区内在第一方向上并排延伸；
第一电源线路，在所述第一电源区内在所述第一方向上延伸；
第一源/漏接触部，连接所述第一有源区和所述第二有源区；以及
第二源/漏接触部，连接所述第一有源区和所述第一电源线路，
其中，所述第一源/漏接触部包括：第一凹陷部，被设置在所述第一有源区与所述第二有源区之间的中间区内，
其中，所述第二源/漏接触部包括：第二凹陷部，被设置在所述第一电源区内，并且
其中，相对于所述衬底的上表面，所述第一凹陷部的最下表面高于所述第二凹陷部的最下表面。
2.根据权利要求1所述的半导体器件，
其中，所述第一源/漏接触部还包括：第一延伸部，在所述第一有源区、所述中间区和所述第二有源区上延伸，
其中，所述第一凹陷部从所述第一延伸部的下表面突出，
其中，所述第二源/漏接触部还包括：第二延伸部，在所述第一电源区和所述第一有源区上延伸，并且
其中，所述第二凹陷部从所述第二延伸部的下表面突出。
3.根据权利要求2所述的半导体器件，还包括：
布线线路，在所述单元区内并且在所述第一方向上延伸，
其中，所述第一源/漏接触部还包括：第一接触部，从所述第一延伸部的上表面突出并且连接到所述布线线路，并且
其中，所述第二源/漏接触部还包括：第二接触部，从所述第二延伸部的上表面突出并且连接到所述第一电源线路。
4.根据权利要求1所述的半导体器件，还包括：
栅电极，在所述衬底上在与所述第一方向相交的第二方向上延伸，并且
其中，所述第一源/漏接触部被设置在所述栅电极的一侧，并且所述第二源/漏接触部被设置在所述栅电极的另一侧。
5.根据权利要求1所述的半导体器件，还包括：
第一有源图案，在所述第一有源区上在所述第一方向上延伸；
第二有源图案，在所述第二有源区上在所述第一方向上延伸；以及
场绝缘膜，在所述衬底上围绕所述第一有源图案的侧表面和所述第二有源图案的侧表面。
6.根据权利要求5所述的半导体器件，其中，相对于所述衬底的上表面，所述第一凹陷部的最下表面高于所述场绝缘膜的上表面。
7.根据权利要求5所述的半导体器件，其中，相对于所述衬底的上表面，所述第二凹陷部的最下表面低于所述场绝缘膜的上表面。
8.根据权利要求5所述的半导体器件，其中，所述衬底还包括：在所述第一方向上延伸的衬底沟槽，所述衬底沟槽将所述第一有源区与所述第二有源区分开，并且其中，所述场绝缘膜至少部分地填充所述衬底沟槽。
9.根据权利要求1所述的半导体器件，还包括：
第二电源线路，在所述第二电源区内在所述第一方向上延伸；以及
第三源/漏接触部，连接所述第二有源区和所述第二电源线路，
其中，所述第三源/漏接触部包括被设置在所述第二电源区内的第三凹陷部，并且
其中，相对于所述衬底的上表面，所述第一凹陷部的最下表面高于所述第三凹陷部的最下表面。
10.一种半导体器件，包括：
衬底，包括在第一方向上并排延伸的第一单元区和第二单元区以及在所述第一单元区与所述第二单元区之间延伸的电源区；
第一有源区和第二有源区，在所述第一单元区内在所述第一方向上并排延伸；
栅电极，在所述衬底上在与所述第一方向相交的第二方向上延伸；
电源线路，在所述电源区内在所述第一方向上延伸；
在所述栅电极的一侧的第一源/漏接触部，连接到所述第一有源区；以及
在所述栅电极的另一侧的第二源/漏接触部，连接所述第一有源区和所述电源线路，
其中，所述第一源/漏接触部包括：第一凹陷部，被设置在所述第一有源区与所述第二有源区之间的中间区内，
其中，所述第二源/漏接触部包括在所述电源区内延伸的第二凹陷部，并且
其中，相对于所述衬底的上表面，所述第一凹陷部的最下表面高于所述第二凹陷部的最下表面。
11.根据权利要求10所述的半导体器件，
其中，所述第一源/漏接触部还包括：第一延伸部，在所述第一有源区、所述中间区和所述第二有源区上延伸，
其中，所述第一凹陷部从所述第一延伸部的下表面突出，
其中，所述第二源/漏接触部还包括：第二延伸部，在所述电源区和所述第一有源区上在所述第二方向上延伸，并且
其中，所述第二凹陷部从所述第二延伸部的下表面突出。
12.根据权利要求10所述的半导体器件，其中，所述第一源/漏接触部将所述第一有源区连接到所述第二有源区。
13.根据权利要求10所述的半导体器件，还包括：布线线路，在所述第一单元区内在所述第一方向上延伸，并且其中，所述第一源/漏接触部将所述第一有源区连接到所述布线线路。
14.根据权利要求10所述的半导体器件，其中，所述衬底还包括：第三有源区，在所述第二单元区内在所述第一方向上延伸，并且其中，所述第二源/漏接触部将所述第一有源区连接到所述第三有源区。
15.根据权利要求10所述的半导体器件，还包括：栅切割图案，在所述第一方向上延伸并且切割所述栅电极，并且在所述电源区内延伸。
16.一种半导体器件，包括：
衬底，所述衬底中具有单元区，所述单元区在沿第一方向并排延伸的第一电源区与第二电源区之间延伸，并且所述单元区包括在所述单元区中的并排位置处的第一有源区和第二有源区；
第一有源图案，在所述第一有源区上在所述第一方向上延伸；
第二有源图案，在所述第二有源区上在所述第一方向上延伸；
栅电极，在所述第一有源图案和所述第二有源图案上在与所述第一方向相交的第二方向上延伸；
绝缘膜，在所述衬底上覆盖所述第一有源图案、所述第二有源图案和所述栅电极；
第一电源线路，在所述第一电源区内在所述第一方向上延伸并且提供第一电源电压；
第二电源线路，在所述第二电源区内在所述第一方向上延伸并且提供与所述第一电源电压不同的第二电源电压；
第一源/漏接触部，在所述绝缘膜内连接所述第一有源图案的源/漏区和所述第二有源图案的源/漏区；以及
第二源/漏接触部，在所述绝缘膜内连接所述第一有源图案的源/漏区和所述第一电源线路，
其中，所述绝缘膜包括：第一凹陷，所述第一凹陷被设置在所述第一有源区与所述第二有源区之间并且具有第一深度；以及第二凹陷，所述第二凹陷被设置在所述第一电源区内并且具有比所述第一深度深的第二深度，
其中，所述第一源/漏接触部包括填充所述第一凹陷的第一凹陷部，并且
其中，所述第二源/漏接触部包括填充所述第二凹陷的第二凹陷部。
17.根据权利要求16所述的半导体器件，还包括：
场绝缘膜，在所述衬底上围绕所述第一有源图案的侧表面和所述第二有源图案的侧表面；以及
层间绝缘膜，在所述场绝缘膜上覆盖所述栅电极、所述第一有源图案的源/漏区和所述第二有源图案的源/漏区。
18.根据权利要求16所述的半导体器件，还包括：
布线线路，在所述单元区内在所述第一方向上延伸，
其中，所述第一源/漏接触部连接所述第一有源图案的源/漏区和所述布线线路。
19.根据权利要求16所述的半导体器件，其中，相对于所述第一有源图案的源/漏区的最上部，所述第一深度是20nm至40nm，并且所述第二深度是50nm至70nm。
20.根据权利要求16所述的半导体器件，其中，所述第一有源区和所述第二有源区具有不同的导电类型。
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