KR20220023512A - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

수직형 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치 제조 방법은 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계; 상기 소스 구조물을 관통하여 상기 배선에 접속되는 제1콘택플러그 및 상기 제1콘택플러그로부터 이격되어 상기 소스 구조물을 관통하는 제1희생패드를 형성하는 단계; 상기 제1희생패드, 제1콘택플러그 및 소스 구조물을 덮는 상부 구조물을 형성하는 단계; 상기 상부 구조물을 관통하여 상기 제1콘택플러그에 랜딩되는 제2콘택플러그 및 상기 제2콘택플러그로부터 이격되어 상기 상부 구조물을 관통하되 상기 제1희생패드에 랜딩되는 제2희생패드를 형성하는 단계; 및 상기 제1희생패드 및 제2희생패드를 절연성 서포터로 치환하는 단계를 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 수직형 반도체 장치에 관한 것이다.
3차원 NAND와 같은 반도체 장치에서는 높이 방향으로 연장되는 필라형 채널이 메모리층으로 덮임으로써, 복수의 메모리셀이 채널의 높이 방향을 따라 배열된 구조를 갖는다.
본 발명의 실시예는 신뢰성을 향상시킬 수 있는 수직형 반도체 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계; 상기 소스 구조물을 관통하여 상기 배선에 접속되는 제1콘택플러그 및 상기 제1콘택플러그로부터 이격되어 상기 소스 구조물을 관통하는 제1희생패드를 형성하는 단계; 상기 제1희생패드, 제1콘택플러그 및 소스 구조물을 덮는 상부 구조물을 형성하는 단계; 상기 상부 구조물을 관통하여 상기 제1콘택플러그에 랜딩되는 제2콘택플러그 및 상기 제2콘택플러그로부터 이격되어 상기 상부 구조물을 관통하되 상기 제1희생패드에 랜딩되는 제2희생패드를 형성하는 단계; 및 상기 제1희생패드 및 제2희생패드를 절연성 서포터로 치환하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계; 상기 소스 구조물을 관통하여 상기 배선에 접속되는 제1콘택플러그 및 상기 제1콘택플러그로부터 이격되어 상기 소스 구조물을 관통하는 라인형 제1희생패드를 형성하는 단계; 상기 라인형 제1희생패드, 제1콘택플러그 및 소스 구조물 상에 절연층들과 희생층들의 교번스택을 형성하는 단계; 상기 교번스택을 관통하여 상기 제1콘택플러그에 랜딩되는 제2콘택플러그 및 상기 제2콘택플러그로부터 이격되어 상기 교번스택을 관통하되 상기 라인형 제1희생패드에 랜딩되는 라인형 제2희생패드를 형성하는 단계; 상기 라인형 제1희생패드 및 라인형 제2희생패드를 절연성 서포터로 치환하는 단계; 상기 교번스택 및 상기 희생소스층을 관통하되 상기 라인형 서포터로부터 이격되는 복수의 채널구조물을 형성하는 단계; 및 상기 교번스택의 희생층들을 게이트전극들로 치환하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계; 상기 소스 구조물 상부에 복수의 절연층들과 복수의 희생층들의 교번스택을 형성하는 단계; 상기 교번스택을 제1교번스택과 제2교번스택으로 분할하는 라인형 서포터를 형성하는 단계; 및 상기 제1교번스택의 희생층들을 게이트전극들로 치환하는 단계를 포함하고, 상기 게이트전극들로 치환하는 동안에 상기 제2교번스택의 희생층들은 비-치환될 수 잇다.
본 발명의 실시예에 따른 반도체 장치는 배선을 포함하는 하부 구조물; 상기 하부 구조물 상에 위치하되, 서로 이격된 제1소스스택 및 제2소스스택을 포함하는 소스 구조물; 상기 제1소스스택 상부에 위치하되 복수의 게이트전극을 포함하는 제1교번스택; 상기 제2소스스택 상부에 위치하되 상기 게이트전극들과 동일 레벨의 복수의 게이트-레벨 절연층을 포함하는 제2교번스택; 상기 제1교번스택과 상기 제2교번스택 사이의 라인형 서포터; 및 상기 제2교번스택 및 상기 제2소스스택을 관통하여 상기 배선에 접속된 콘택구조물을 포함할 수 있다.
본 기술은 라인형 서포터에 의해 콘택플러그와 게이트전극들간의 브릿지를 방지할 수 있다.
본 기술은 교번스택의 식각 동안에 희생패드가 식각정지층 역할을 하므로 하부 구조물의 펀칭을 방지할 수 있다.
도 1a는 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1d는 도 1a의 C-C'선에 따른 단면도이다.
도 2a 및 도 2b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3 내지 도 19는 실시예에 따른 반도체 장치를 제조 방법의 일예를 설명하기 위한 도면이다.
도 20 내지 도 23은 실시예에 따른 반도체 장치를 제조 방법의 다른 예를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다. 도 1d는 도 1a의 C-C'선에 따른 단면도이다.
도 1a 내지 도 1d를 참조하면, 반도체 장치(100)는 반도체 기판(101) 상부에 배치된 하부 구조물(110)을 포함할 수 있다. 하부 구조물(110)은 트랜지스터(Tr) 및 배선들(interconnection, 102)을 포함할 수 있다. 트랜지스터(Tr)는 예를 들면 NMOSFET, PMOSFET, CMOSFET 등을 포함할 수 있다. 트랜지스터(Tr) 및 배선들(102)은 층간절연층(103)으로 덮여 있을 수 있다. 하부 구조물(110)은 메모리 장치가 구비하는 메모리 셀을 동작시키는 회로로서 기능할 수 있다. 하부 구조물(110)은 주변회로부라고 지칭할 수 있다.
하부 구조물(110) 상부에 소스 구조물(120)이 형성될 수 있다. 소스 구조물(120)은 소스 도전층들(111, 113) 및 소스 도전층들(111, 113) 사이의 소스레벨 콘택층(112)을 포함할 수 있다. 소스 구조물(120)은 제1소스스택(PP)과 제2소스스택(PO)을 포함할 수 있다. 제1소스스택(PP)은 소스 도전층들(111, 113) 및 소스레벨 콘택층(112)을 포함할 수 있다. 소스 도전층들(111, 113) 및 소스레벨 콘택층(112)은 반도체물질을 포함할 수 있다. 소스레벨 콘택층(112)은 인, 비소, 보론 등과 같은 도전성 불순물로 도핑될 수 있다. 예를 들어, 소스레벨 콘택층(112)은 인-도프드(Phosphorus-doped) 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 소스레벨 콘택층(112)은 비도전성 불순물 또는 도전성 불순물과 비도전성 불순물로 도핑될 수 있다. 예를 들어, 소스레벨 콘택층(112)은 카본이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 소스레벨 콘택층(112)은 인-도프드 폴리실리콘과 카본이 도핑된 폴리실리콘의 2층을 포함할 수 있다. 소스 도전층들(111, 113) 및 소스레벨 콘택층(112)은 폴리실리콘을 포함할 수 있다. 제2소스스택(PO)은 소스 도전층들(111, 113)을 포함할 수 있고, 소스 도전층들(111, 113) 사이의 라이너층들(112A, 112C) 및 희생소스층(112B)을 더 포함할 수 있다. 라이너층들(112A, 112C)는 절연물질을 포함할 수 있고, 희생소스층(112B)은 반도체물질을 포함할 수 있다. 예를 들어, 라이너층들(112A, 112C)는 실리콘산화물-베이스 물질을 포함할 수 있고, 희생소스층(112B)은 폴리실리콘을 포함할 수 있다. 라이너층들(112A, 112C) 중 적어도 하나의 라이너층은 SiO2, SiCO 또는 이들의 조합을 포함할 수 있다.
소스 구조물(120)을 관통하는 제1콘택플러그(114)가 형성될 수 있고, 제1콘택플러그(114)의 측벽에 스페이서(115)가 형성될 수 있다. 제1콘택플러그(114)는 제2소스스택(PO)을 관통할 수 있다. 제1콘택플러그(114)는 하부 구조물(110)의 배선들(102) 중 적어도 어느 하나에 접속될 수 있다.
소스 구조물(120) 상부에 상부 구조물(130)이 형성될 수 있다. 상부 구조물(130)은 제1교번스택(OW)과 제2교번스택(ON)을 포함할 수 있다. 제1교번스택(OW)은 절연층들(121)과 게이트전극들(122)이 수직하게 교번하여 적층될 수 있다. 제2교번스택(ON)은 절연층들(121)과 게이트-레벨 절연층들(122R)이 수직하게 교번하여 적층될 수 있다. 이웃하는 제1교번스택들(OW) 사이에 제2교번스택(ON)이 위치할 수 있다. 제1교번스택(OW)의 높이와 제2교번스택(ON)의 높이는 동일할 수 있다. 제1교번스택(OW)은 셀어레이영역(AR)에 위치할 수 있고, 제2교번스택(ON)은 콘택영역(CR)에 위치할 수 있다. 콘택영역(CR)은 게이트전극들(122)의 패드부들이 형성되는 영역을 포함할 수 있다. 콘택영역(CR)은 배선들(102)과 연결되는 제1콘택플러그(114)가 형성되는 영역을 더 포함할 수 있다.
상부 구조물(130)을 관통하는 복수의 서포터(131, 132)가 형성될 수 있다. 서포터들(131, 132)은 소스 구조물(120)의 일부까지 연장될 수 있다. 예를 들어, 서포터들(131, 132)은 소스 도전층(111, 113) 및 소스레벨 콘택층(112)을 관통할 수 있다. 서포터들(131, 132)는 필라형 서포터들(131) 및 라인형 서포터들(132)을 포함할 수 있다. 필라형 서포터들(131)은 제1교번스택(OW)을 서포팅할 수 있고, 라인형 서포터들(132)은 제2교번스택(ON)을 서포팅할 수 있다. 필라형 서포터들(131)은 제1교번스택(OW)을 관통할 수 있다. 라인형 서포터들(132)은 제1교번스택(OW)과 제2교번스택(ON) 사이에 위치할 수 있다.
필라형 서포터들(131)은 각각 하부 필라형 서포터(131L) 및 상부 필라형 서포터(131U)를 포함할 수 있다. 라인형 서포터들(132)는 하부 라인형 서포터(132L) 및 상부 라인형 서포터(132U)를 포함할 수 있다. 하부 필라형 서포터(131L) 및 하부 라인형 서포터(132L)는 소스 구조물(120)을 관통할 수 있다. 하부 필라형 서포터(131L)는 소스 구조물(120)의 제1소스스택(PP)을 관통할 수 있고, 상부 필라형 서포터(131U)는 제1교번스택(OW)을 관통할 수 있다. 하부 라인형 서포터(132L)는 소스 구조물(120)을 관통할 수 있다. 하부 필라형 서포터(131L)은 상부 필라형 서포터(131U)보다 더 큰 폭을 가질 수 있다. 하부 라인형 서포터(132L)는 상부 라인형 서포터(132U)보다 더 큰 폭을 가질 수 있다. 상부 라인형 서포터(132U)는 제1교번스택(OW)과 제2교번스택(ON) 사이에 위치할 수 있다. 소스 구조물(120)은 하부 필라형 서포터(131L)의 측벽 및 하부 라인형 서포터(132L)의 측벽을 서라운딩할 수 있다.
제2교번스택(ON)을 관통하는 제2콘택플러그(123)가 형성될 수 있다. 제2콘택플러그(123)는 제1콘택플러그(114) 상에 형성될 수 있다. 제1콘택플러그(114) 및 제2콘택플러그(123)는 동일 물질일 수 있다. 제1콘택플러그(114)는 제2콘택플러그(123)보다 더 큰 폭을 가질 수 있다.
상부 구조물(130)의 제1교번스택(OW)을 관통하는 복수의 채널구조물(140)이 형성될 수 있다. 채널구조물(140)은 메모리층(141) 및 채널층(142)을 포함할 수 있다. 메모리층(141)은 ONO 구조를 포함할 수 있다. ONO 구조는 산화물, 질화물 및 산화물의 스택을 포함할 수 있다. 메모리층(141)은 블록킹층, 전하트랩층 및 터널절연층의 스택을 포함할 수 있다. 블록킹층과 터널절연층은 산화물을 포함할 수 있고, 전하트랩층은 질화물을 포함할 수 있다. 채널층(142)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다. 채널층(142)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(142)의 외벽을 메모리층(141)이 서라운딩할 수 있다. 채널구조물(140)은 코어절연층(143)을 더 포함할 수 있다. 채널층(142)의 내부 공간은 코어절연층(143)으로 완전히 채워질 수 있다. 코어절연층(143)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 코어절연층(143)을 리세스시킨 후에 채널층(142)의 상단부에 접속되는 도전성 패드를 더 형성할 수 있다. 게이트전극들(122)은 채널구조물(140)을 서라운딩할 수 있다. 채널구조물(140)은 절연층들(121)과 게이트전극들(122)을 관통할 수 있다.
채널구조물(140)의 하부측벽은 소스 구조물(120)에 접속될 수 있다. 예를 들어, 채널구조물(140)의 채널층(142)은 소스레벨 콘택층(112)에 직접 접속될 수 있다. 채널층(142)과 소스레벨 콘택층(112)의 직접적인 접촉을 위해 메모리층(141)이 컷팅될 수 있다.
게이트전극들(122)의 끝단들은 게이트패드부들로서 계단 구조로 형성될 수 있고, 게이트전극들(122)의 끝단들에 각각 게이트콘택플러그(144)가 접속될 수 있다. 층간절연층(160)은 계단 구조를 커버링할 수 있고, 게이트콘택플러그들(144)은 층간절연층(160)을 관통하여 게이트전극들(122)의 끝단들에 접속될 수 있다. 필라형 서포터들(131)은 게이트전극들(122)의 끝단들의 계단 구조를 관통할 수 있다.
소스레벨 콘택층(112)은 소스콘택플러그(152)에 접속될 수 있다. 소스콘택플러그(152)와 제2교번스택(OW) 사이에 실링층(151)이 형성될 수 있다. 실링층(151) 및 소스콘택플러그(152)는 수직형 슬릿(150)을 채울 수 있다. 실링층(151)은 수직형 슬릿(150)의 측벽에 형성될 수 있고, 실링층(151) 상에 소스콘택플러그(152)가 형성될 수 있다.
상술한 바에 따르면 라인형 서포터들(132)에 의해 소스레벨 콘택층(112)과 제1콘택플러그(114) 간의 브릿지를 방지할 수 있다.
도 2a 및 도 2b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2a 및 도 2b는 도 1b에 도시된 제1콘택플러그(114) 및 제2콘택플러그(123)의 스택구조의 다른 실시예이다. 도 1b를 다시 참조하면, 제1콘택플러그(114)의 폭과 제2콘택플러그(123)의 폭은 서로 동일할 수 있다.
도 2a 및 도 2b를 참조하면, 제1콘택플러그(114)의 폭은 제2콘택플러그(123)의 폭보다 더 클 수 있다. 제1콘택플러그(114)의 상부면은 제2콘택플러그(123)의 하부면보다 더 큰 폭을 가질 수 있다. 제2콘택플러그(123)의 하부면은 제1콘택플러그(114)의 상부면에 직접 접촉(도면부호 'LP' 참조)될 수 있다.
도 1b 및 도 2a를 다시 참조하면, 제1콘택플러그(114)와 제2콘택플러그(123)는 각각 수직한 측벽(vertical sidewall, VS)을 가질 수 있다.
도 2b를 다시 참조하면, 제1콘택플러그(114)와 제2콘택플러그(123)는 각각 경사진 측벽(sloped sidewall, SS)을 가질 수 있다.
도 3 내지 도 19는 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 3 내지 도 19에 있어서, 하부 구조물(110) 중 반도체 기판(101), 배선들(102) 및 층간절연층(103)을 제외한 나머지 구조는 생략되어 있다. 도 3 내지 도 19에서, 도 1a 내지 도 1d에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 3에 도시된 바와 같이, 반도체 기판(101), 배선들(102) 및 층간절연층(103)을 포함하는 하부 구조물(110) 상에 소스 구조물(120)이 형성될 수 있다.
반도체 기판(101)은 실리콘 기판, 단결정 실리콘 기판, 폴리실리콘 기판, 비정질 실리콘 기판, 실리콘저마늄 기판, 단결정 실리콘저마늄 기판, 다결정 실리콘저마늄 기판, 탄소 도핑된 실리콘 기판, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(101)은 저마늄과 같은 다른 반도체 물질을 포함할 수도 있다. 반도체 기판(101)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대 GaAs과 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 도시하지 않았으나, 반도체 기판(101) 상에 게이트전극을 포함하는 트랜지스터(Tr)가 형성될 수 있다.
소스 구조물(120)은 소스 도전층들(111, 113) 사이에 희생소스층(112B)이 위치하는 다층 구조일 수 있다. 소스 구조물(120)은 복수의 라이너층(112A, 112C)을 더 포함할 수 있다. 라이너층들(112A, 112C)은 소스 도전층들(111, 113)과 희생소스층(112B) 사이에 위치할 수 있다.
소스 도전층들(111, 113) 및 희생소스층(112B)은 라이너층(112A, 112C)에 대해 식각선택비를 가질 수 있다. 소스 도전층들(111, 113) 및 희생소스층(112B)은 반도체물질을 포함할 수 있고, 라이너층(112A, 112C)은 절연물질을 포함할 수 있다. 소스 도전층들(111, 113) 및 희생소스층(112B)은 폴리실리콘을 포함할 수 있고, 라이너층(112A, 112C)은 실리콘산화물을 포함할 수 있다. 라이너층(112A, 112C)은 소스 도전층들(111, 113) 및 희생소스층(112B)보다 얇을 수 있다. 희생소스층(112B)은 소스 도전층들(111, 113)과 동일한 두께이거나 더 얇을 수 있다.
라이너층(112A, 112C)은 후속 희생소스층(112B)을 제거하는 동안에 소스 도전층들(111, 113)을 보호할 수 있다.
라이너층(112A, 112C)은 실리콘산화물-베이스 물질을 포함할 수 있다. 라이너층(112A, 112C) 중 적어도 하나의 라이너층은 SiO2, SiCO 또는 이들의 조합을 포함할 수 있다.
도 4에 도시된 바와 같이, 소스 구조물(120)에 콘택홀(114')이 형성될 수 있다. 콘택홀(114')은 소스 구조물(120)을 관통할 수 있고, 콘택홀(114')의 바닥면은 층간절연층(103)에 접촉할 수 있다.
도 5에 도시된 바와 같이, 콘택홀(114')의 측벽에 스페이서(115)가 형성될 수 있다. 스페이서(115)를 형성하기 위해 콘택홀(114') 상에 절연물질의 증착 및 식각이 수행될 수 있다. 스페이서(115)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서(115)에 의해 크기가 작아진 콘택홀(114")이 정의될 수 있다.
스페이서(115)에 자기-정렬되도록 층간절연층(103)의 일부를 식각할 수 있다. 이에 따라 콘택홀(114")의 바닥면은 배선들(102)의 표면까지 연장될 수 있다.
도 6에 도시된 바와 같이, 콘택홀(114") 및 소스 구조물(120) 상에 마스크층(116)이 형성될 수 있다. 마스크층(116)은 소스 구조물(120)에 대해 식각선택비를 가질 수 있다. 마스크층(116)은 포토레지스트, 비정질카본 등을 포함할 수 있다. 마스크층(116)의 일부분은 콘택홀(114")을 채울 수 있다. 이에 따라, 콘택홀(114")은 후속 식각 공정으로부터 블록킹될 수 있다.
마스크층(116)을 이용하여 소스 구조물(120)을 식각할 수 있다. 이에 따라, 소스 구조물(120)에 복수의 오프닝(117A, 117B)이 형성될 수 있다. 복수의 오프닝(117A, 117B)은 홀형 오프닝들(117A)과 라인형 오프닝들(117B)을 포함할 수 있다. 라인형 오프닝들(117B)은 콘택홀(114")의 양측에 위치할 수 있다. 콘택홀(114")은 라인형 오프닝들(117B) 사이에 위치할 수 있다. 홀형 오프닝들(117A)은 라인형 오프닝들(117B)로부터 이격되어 위치할 수 있다. 콘택홀들(114")과 홀형 오프닝들(117A) 사이에 라인형 오프닝들(117B)이 위치할 수 있다. 복수의 오프닝(117A, 117B)은 희생오프닝이라고 지칭할 수 있다.
도 7에 도시된 바와 같이, 마스크층(116)을 제거한 후에, 콘택홀들(114") 및 복수의 오프닝들(117A, 117B)에 도전물질을 채울 수 있다. 이에 따라, 콘택홀들(114")을 채우는 제1콘택플러그들(114)이 형성될 수 있고, 오프닝들(117A, 117B)을 채우는 희생패드들(118, 119)이 형성될 수 있다. 희생패드들(118, 119)은 필라형 희생패드들(118) 및 라인형 희생패드들(119)을 포함할 수 있다. 필라형 희생패드들(118)은 홀형 오프닝(도 6의 117A)을 채울 수 있고, 라인형 희생패드들(119)은 라인형 오프닝(도 6의 117B)을 채울 수 있다.
제1콘택플러그(114) 및 희생패드들(118, 119)은 동일 물질일 수 있다. 예를 들어, 제1콘택플러그(114) 및 희생패드들(118, 119)은 텅스텐을 포함할 수 있다. 제1콘택플러그(114)는 '텅스텐플러그'라고 지칭할 수 있고, 희생패드들(118, 119)은 '텅스텐 희생패드' 또는 '텅스텐 버퍼'라고 지칭할 수 있다. 예를 들어, 제1콘택플러그(114) 및 희생패드들(118, 119)을 형성하기 위해, 텅스텐층을 증착한 후 평탄화를 수행할 수 있다.
제1콘택플러그(114)는 소스 구조물(120)을 관통하여 배선들(102)에 전기적으로 접속될 수 있다. 희생패드들(118, 119)은 소스 구조물(120)을 관통하되, 배선들(102)과 접속되지 않을 수 있다. 희생패드들(118, 119)과 배선들(102)은 층간절연층(103)에 의해 전기적으로 분리될 수 있다. 라인형 희생패드들(119) 사이에 제1콘택플러그들(114)이 위치할 수 있다. 제1콘택플러그들(114)과 홀형 희생패드들(118) 사이에 라인형 희생패드들(119)이 형성될 수 있다.
도 8에 도시된 바와 같이, 제1콘택플러그들(114) 및 희생패드들(118, 119) 상에 상부 구조물(130)이 형성될 수 있다. 상부 구조물(130)은 절연층들(121)과 희생층들(122')이 교번하여 적층된 교번스택을 포함할 수 있다. 상부 구조물(130)의 높이는 소스 구조물(120)보다 더 클 수 있다.
절연층(121)과 희생층(122')은 서로 다른 물질일 수 있다. 절연층(121)은 희생층(122')에 대해 식각선택비를 가질 수 있다. 절연층(121)은 실리콘산화물을 포함할 수 있고, 희생층(122')은 실리콘질화물을 포함할 수 있다. 절연층(121)과 희생층(122')은 동일 두께일 수 있다. 절연층(121)과 희생층(122')은 라이너층(112A, 112C)보다 두꺼울 수 있고, 절연층(121)과 희생층(122')은 소스 도전층들(111, 113)보다 얇을 수 있다.
절연층(121)과 희생층(122')은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다. 다른 실시예에서, 절연층들(121) 중에서 최하부 절연층(121) 및 최상부 절연층(121)은 다른 절연층들(121)보다 더 두껍게 형성될 수 있다.
절연층(121)과 라이너층들(112A, 112C)은 동일 물질일 수 있다. 다른 실시예에서, 라이너층들(112A, 112C)은 절연층(121)에 대해 식각선택비를 가질 수 있다.
도 9에 도시된 바와 같이, 상부 구조물(130)에 복수의 상부 레벨 오프닝들(123', 124', 125')이 형성될 수 있다. 상부레벨오프닝들(123', 124', 125')은 상부 구조물(130)을 관통할 수 있다. 상부레벨오프닝들(123', 124', 125')은 제1상부레벨오프닝(123'), 제2상부레벨오프닝(124') 및 제3상부레벨오프닝(125')을 포함할 수 있다. 탑뷰로 볼 때, 제1상부레벨오프닝(123') 및 제2상부레벨오프닝(124')은 홀 형상일 수 있고, 제3상부레벨오프닝(125')은 라인 형상일 수 있다. 제1상부레벨오프닝(123')은 제1콘택플러그(114)의 상부 표면을 노출시킬 수 있다. 제2상부레벨오프닝(124')은 필라형 희생패드(118)의 상부 표면을 노출시킬 수 있다. 제2상부레벨오프닝(124')의 바닥면은 필라형 희생패드(118)의 상부 표면보다 작은 크기를 가질 수 있다. 필라형 희생패드(118)의 직경은 제2상부레벨오프닝(124')의 직경보다 더 클 수 있다. 제3상부레벨오프닝(125')은 라인형 희생패드(119)의 상부 표면을 노출시킬 수 있다. 제3상부레벨오프닝(125')의 바닥면은 라인형 희생패드(119)의 상부 표면보다 작은 크기를 가질 수 있다. 라인형 희생패드(119)의 폭은 제3상부레벨오프닝(125')의 폭보다 더 클 수 있다.
상부 레벨 오프닝들(123', 124', 125')을 형성하기 위해, 상부 구조물(130)의 식각이 수행될 수 있다. 상부 레벨 오프닝들(123', 124', 125')을 형성하는 동안에, 희생패드들(118, 119)은 식각정지층 역할을 할 수 있다. 따라서, 상부 레벨 오프닝들(123', 124', 125') 간의 식각로딩에 따라 초래되는 하부 구조물(110)의 손실을 방지할 수 있다. 예를 들어, 홀 형상의 제2상부레벨오프닝(124')과 라인 형상의 제3상부레벨오프닝(125')은 서로 간의 식각로딩(Etch loading)이 초래되어 제3상부레벨오프닝(125')의 깊이가 더 길게 연장될 수 있다. 비교예로서, 희생패드들(118, 119)이 생략되는 경우, 제3상부레벨오프닝(125')은 층간절연층(103)을 관통하여 배선들(102)을 노출시킬 있다. 게다가, 비교예는 배선들(102)이 노출되므로 후속 공정에서 배선들(102)이 스트립될 수 있다. 이에 반해, 실시예들은 희생패드(118, 119)가 식각정지층 역할을 하여 하부 구조물(110)의 손상을 방지할 수 있고, 후속 공정으로부터 배선들(102)을 보호할 수 있다. 제2상부레벨오프닝(124')과 제3상부레벨오프닝(125')은 희생오프닝이라고 지칭할 수 있다.
도 10에 도시된 바와 같이, 제1상부레벨오프닝(123')을 채우는 제2콘택플러그(123)가 형성될 수 있다. 제2콘택플러그(123)는 금속-베이스 물질을 포함할 수 있다. 제2콘택플러그(123)는 텅스텐을 포함할 수 있다. 예를 들어, 제2콘택플러그(123)를 형성하기 위해, 제1상부레벨오프닝(123')을 채우도록 텅스텐층을 증착한 후 CMP 등의 평탄화를 수행할 수 있다. 제2콘택플러그(123)를 형성하는 동안에, 제2상부레벨오프닝(124') 및 제3상부레벨오프닝(125')에 더미 희생패드(124, 125)가 형성될 수 있다. 더미 희생패드(124, 125)는 텅스텐을 포함할 수 있다. 더미 희생패드(124)는 필라 형상일 수 있고, 더미 희생패드(125)는 라인 형상일 수 있다. 더미 희생패드(124, 125)는 더미 콘택플러그라고 지칭할 수 있다. 더미 희생패드(124, 124)는 희생패드들(118, 119)의 상면에 랜딩될 수 있다. 다른 실시예에서, 희생패드들(118, 119)은 제1희생패드라고 지칭할 수 있고, 더미 희생패드(124, 125)는 제2희생패드라고 지칭할 수 있다. 더미 희생패드(124, 124) 및 희생패드들(118, 119)은 금속패드일 수 있다.
도 11에 도시된 바와 같이, 더미 희생패드(124, 125)를 선택적으로 제거할 수 있다. 제2콘택플러그(123) 상에 마스크층(126)을 형성한 후에 더미 희생패드(124, 125)를 제거할 수 있다. 더미 희생패드(124, 125)를 제거하는 동안에, 제2콘택플러그(123)는 마스크층(126)에 의해 보호될 수 있다.
더미 희생패드(124, 125)를 제거한 후에, 희생패드들(118, 119)을 제거할 수 있다. 이에 따라, 상부 구조물(130)에 복수의 서포트오프닝(124", 125")이 형성될 수 있다. 서포트오프닝(124", 125")은 홀형 서포트오프닝(124")과 라인형 서포트오프닝(125")을 포함할 수 있다. 홀형 서포트오프닝(124")은 더미 희생패드(124)와 필라형 희생패드(118)가 제거된 공간일 수 있다. 라인형 서포트오프닝(125")은 더미 희생패드(125) 및 라인형 희생패드(119)가 제거된 공간일 수 있다. 홀형 서포트오프닝(124")과 라인형 서포트오프닝(125")은 상부 구조물(130) 및 소스 구조물(120)을 관통할 수 있다. 홀형 서포트오프닝(124")과 라인형 서포트오프닝(125")은 하부 구조물(110)로부터 수직하게 배향될 수 있다.
홀형 서포트오프닝(124")은 소스 구조물(120)을 관통하는 제1부분(V1)과 상부 구조물(130)을 관통하는 제2부분(V2)을 포함할 수 있다. 제1부분(V1) 상에 제2부분(V2)이 위치할 수 있다. 제1부분(V1)과 제2부분(V2)은 수직하게 연결될 수 있다. 제1부분(V1)의 폭(또는 직경)은 제2부분(V2)의 폭(또는 직경)보다 더 클 수 있다. 탑뷰로 볼 때, 제1부분(V1)과 제2부분(V2)은 홀 형상일 수 있다.
라인형 서포트오프닝(125")은 소스 구조물(120)을 관통하는 제3부분(V3)과 상부 구조물(130)을 관통하는 제4부분(V4)을 포함할 수 있다. 제3부분(V3) 상에 제4부분(V4)이 위치할 수 있다. 제3부분(V3)과 제4부분(V4)은 수직하게 연결될 수 있다. 제3부분(V3)의 폭은 제4부분(V4)의 폭보다 더 클 수 있다. 탑뷰로 볼 때, 제3부분(V3) 및 제4부분(V4)은 라인 형상일 수 있다.
도 12에 도시된 바와 같이, 복수의 서포터(131, 132)가 형성될 수 있다. 서포터들(131, 132)를 형성하기 위해, 서포터오프닝들(도 11의 124", 125")을 채우는 절연물질의 증착 및 식각이 수행될 수 있다. 서포터들(131, 132)은 실리콘산화물을 포함할 수 있다.
복수의 서포터(131, 132)는 필라형 서포터(131) 및 라인형 서포터(132)를 포함할 수 있다. 필라형 서포터(131)은 홀형 서포트오프닝(도 11의 124")을 채울 수 있고, 라인형 서포터(132)는 라인형 서포트오프닝(도 11의 125")을 채울 수 있다.
필라형 서포터(131)와 라인형 서포터(132)는 서로 다른 모양을 가질 수 있다. 필라형 서포터(131)는 홀형 서포트 오프닝(도 11의 124")의 제1부분(V1)와 제2부분(V2)을 채울 수 있다. 라인형 서포터(132)는 라인형 서포트 오프닝(도 11의 125")의 제3부분(V3) 및 제4부분(V4)을 채울 수 있다.
필라형 서포터(131) 및 라인형 서포터(132)는 실리콘산화물 서포터라고 지칭할 수 있다. 다른 실시예에서, 필라형 서포터(131) 및 라인형 서포터(132)는 희생층들(122')에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 필라형 서포터(131) 및 라인형 서포터(132)는 SiO2, SiCO, SiCN, SiBN 또는 SiBCN을 포함할 수 있다.
도 7 내지 도 12를 참조한 바와 같이, 희생패드들(118, 119) 및 더미 희생패드(124, 125)은 서포터들(131, 132)로 치환(Replacement)될 수 있다.
도 13에 도시된 바와 같이, 수직형 오프닝(133)이 형성될 수 있다. 수직형 오프닝(133)을 형성하기 위해, 상부 구조물(130)의 식각과 소스 구조물(120)의 식각이 순차적으로 수행될 수 있다. 수직형 오프닝(133)은 셀어레이영역(AR)에 형성될 수 있고, 콘택영역(CR)에는 형성되지 않을 수 있다. 도시하지 않았으나, 수직형 오프닝(133)을 형성하기 위한 식각 동안에, 콘택영역(CR)은 마스크층에 의해 보호될될 수 있다.
수직형 오프닝(133)은 하부 구조물(110)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(133)은 상부 구조물(130)을 완전히 관통할 수 있고, 소스 구조물(120)을 부분적으로 리세스시킬 수 있다. 예를 들어, 수직형 오프닝(133)의 저면 아래에 소스 도전층(111)이 부분적으로 식각될 수 있다. 다른 실시예에서, 수직형 오프닝(114)은 '수직형 리세스, 관통홀, 수직홀 또는 채널홀'이라고 지칭할 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(133)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다.
도 14에 도시된 바와 같이, 수직형 오프닝(133) 내에 채널구조물(140)이 형성될 수 있다. 채널구조물(140)은 수직형 오프닝(133)을 채우는 필라 형상(Pillar shape)일 수 있다.
채널구조물(140)은, 메모리층(141) 및 채널층(142)을 포함할 수 있다. 메모리층(141)은 ONO 구조를 포함할 수 있다. ONO 구조는 산화물, 질화물 및 산화물의 스택을 포함할 수 있다. 메모리층(141)은 블록킹층, 전하트랩층 및 터널절연층의 스택을 포함할 수 있다. 블록킹층과 터널절연층은 산화물을 포함할 수 있고, 전하트랩층은 질화물을 포함할 수 있다. 채널층(142)은 폴리실리콘층을 포함할 수 있다. 다른 실시예에서, 블록킹층은 고유전물질을 포함할 수 있고, 고유전물질은 알루미늄산화물 또는 하프늄산화물을 포함할 수 있다.
채널층(142)은 내부공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(142)의 외벽을 메모리층(141)이 서라운딩할 수 있다.
채널구조물(140)은 코어절연층(143)을 더 포함할 수 있다. 채널층(142)의 내부 공간은 코어절연층(143)으로 완전히 채워질 수 있다. 코어절연층(143)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다. 도시하지 않았으나, 코어절연층(143)을 리세스시킨 후에 채널층(142)의 상단부에 접속되는 도전성 패드를 더 형성할 수 있다.
도 15에 도시된 바와 같이, 수직형 슬릿(150)이 형성될 수 있다. 수직형 슬릿(150)은 채널구조물(140)로부터 이격되어 형성될 수 있다. 수직형 슬릿(150)는 상부 구조물(130)을 식각하여 형성될 수 있고, 수직형 슬릿(150)은 소스 구조물(120)의 일부까지 하향 연장될 수 있다. 수직형 슬릿(150)의 저면은 소스 도전층(113)과 라이너층(112C)을 관통할 수 있다. 수직형 슬릿(150)를 형성하기 위한 식각 공정은, 희생소스층(112B) 위에서 정지할 수 있다. 다른 실시예에서, 수직형 슬릿(150)를 형성하는 동안에 희생소스층(112B)의 상부 표면이 일부 리세스될 수 있다. 수직형 슬릿(150)는 슬릿 또는 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 수직형 슬릿(150)는 어느 한 방향으로 연장되는 라인 형상일 수 있다. 수직형 슬릿(150)는 하부 구조물(110)의 표면에 대해 수직하는 고종횡비를 가질 수 있다.
다음으로, 소스레벨 오프닝(112')이 형성될 수 있다. 소스레벨 오프닝(112')을 형성하기 위해 희생소스층(112B)을 선택적으로 제거할 수 있다.
소스레벨 오프닝(112')은 서포터들(131, 132)의 외벽을 부분적으로 노출시킬 수 있다. 소스레벨 오프닝(112')은 소스 도전층들(111, 113) 사이에 위치할 수 있다. 소스레벨 오프닝(112')은 제1콘택플러그(114)를 노출시키지 않을 수 있다. 제1콘택플러그(114)는 스페이서(115)에 의해 소스레벨 오프닝(112')으로부터 보호될 수 있다.
소스레벨 오프닝(112')의 일부는 채널구조물(140)의 하부 측벽을 노출시킬 수 있다. 소스레벨 오프닝(112')는 채널구조물(140)의 하부 측벽을 에워싸는 고리 형상(annular-shape)일 수 있다. 소스레벨 오프닝(112')은 소스 레벨 에어갭(source-level aig gap)이라고 지칭할 수 있다.
다음으로, 라이너층들(112A, 112C)을 선택적으로 제거할 수 있다. 라이너층(112A, 112C)을 제거하는 동안에, 채널구조물(140)의 일부분들이 제거될 수 있다. 예를 들어, 메모리층(141)의 일부분이 제거되어 채널층(142)의 일부분이 노출될 수 있다. 소스레벨 오프닝(112')과 채널층(142)은 직접 접촉할 수 있다.
도 16에 도시된 바와 같이, 소스레벨 오프닝(112')을 채우는 소스레벨 콘택층(112)이 형성될 수 있다. 소스레벨 콘택층(112)은 도전물질을 포함할 수 있다. 소스레벨 콘택층(112)은 폴리실리콘을 포함할 수 있다. 소스레벨 콘택층(112)은 인, 비소, 보론 등과 같은 도전성 불순물로 도핑될 수 있다. 예를 들어, 소스레벨 콘택층(112)은 인-도프드(Phosphorus-doped) 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 소스레벨 콘택층(112)은 비도전성 불순물 또는 도전성 불순물과 비도전성 불순물로 도핑될 수 있다. 예를 들어, 소스레벨 콘택층(112)은 카본이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 소스레벨 콘택층(112)은 인-도프드 폴리실리콘과 카본이 도핑된 폴리실리콘의 2층을 포함할 수 있다. 제1콘택플러그(114)와 소스레벨 콘택층(112)은 스페이서(115)에 의해 절연될 수 있다. 소스레벨 콘택층(112)과 소스 도전층들(111, 113)은 서로 접촉될 수 있다. 소스레벨 콘택층(112)과 소스 도전층들(111, 113)은 소스레벨층이라고 지칭할 수 있다.
도 17에 도시된 바와 같이, 상부 구조물(130)의 희생층들(122')을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(121) 사이에 수평형 리세스들(122")이 형성될 수 있다. 수평형 리세스들(122")은 수평형 에어갭이라고 지칭할 수 있다. 수평형 리세스들(122")과 절연층들(121)은 예비 스택(OR)을 구성할 수 있다. 예비 스택(OR)은 절연층들(121)과 수평형 리세스들(122")이 교번하여 적층될 수 있다. 희생층(122')이 실리콘질화물을 포함하는 경우, 희생층(122')은 인산(H3PO4)을 포함하는 케미컬에 의해 제거될 수 있다.
제2콘택플러그(123)는 제1상부스택(ON)에 의해 서포팅될 수 있다. 제1상부스택(ON)은 절연층들(121)과 희생층들(122')이 교번하여 적층될 수 있다. 수평형 리세스들(122")을 형성하기 위한 식각 공정 동안에 라인형 서포터들(132)에 의해 희생층들(122')의 일부분이 제거되지 않을 수 있다. 잔류하는 희생층들(122')의 일부분은 게이트-레벨 절연층(122R)이라고 약칭할 수 있다. 라인형 서포터들(132) 사이에 게이트-레벨 절연층들(122R)이 잔류할 수 있고, 게이트-레벨 절연층들(122R)과 절연층들(121)은 제1상부스택(ON)을 구성할 수 있다. 게이트-레벨 절연층들(122R)이 실리콘질화물을 포함하고, 절연층들(121)이 실리콘산화물을 포함하는 경우, 제1상부스택(ON)은 실리콘산화물들과 실리콘질화물들이 교번하여 적층된 교번스택일 수 있다. 제1상부스택(ON)은 라인형 서포터들(132)에 의해 서포팅될 수 있다. 라인형 서포터들(132)은 제1상부스택(ON) 및 소스 구조물(120)을 관통하는 형상일 수 있다.
도 18에 도시된 바와 같이, 게이트전극들(122)이 형성될 수 있다. 게이트전극들(122)은 예비 스택(OR)의 수평형 리세스들(122")을 각각 채울 수 있다. 절연층들(121)과 게이트전극들(122)은 제2상부스택(OW)을 구성할 수 있다. 제2상부스택(OW)은 절연층들(121)과 게이트전극들(122)이 교번하여 적층될 수 있다. 제2상부스택(OW)은 필라형 서포터들(131)에 의해 서포팅될 수 있다. 필라형 서포터들(131)은 제2상부스택(OW) 및 소스 구조물(120)을 관통하는 형상일 수 있다. 이웃하는 제2상부스택(OW) 사이에 제1상부스택(ON)이 위치할 수 있다.
게이트전극들(122)은 저저항물질을 포함할 수 있다. 게이트전극들(122)은 금속-베이스 물질일 수 있다. 게이트전극들(122)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들면, 금속은 니켈, 코발트, 플래티늄, 타타늄, 탄탈륨 또는 텅스텐을 포함할 수 있다, 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 플래티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다. 게이트전극들(122)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
도 17 및 도 18을 참조한 바와 같이, 희생층들(122')은 게이트전극들(122)로 치환될 수 있다.
도 19에 도시된 바와 같이, 수직형 슬릿(150)의 측벽을 실링할 수 있다. 수직형 슬릿(150)의 측벽은 실링층(151)에 의해 실링될 수 있다. 실링층(151)은 게이트전극들(122)의 끝단을 실링할 수 있다. 실링층(151)은 절연층들(121)의 측면을 실링할 수 있다. 실링층(151)은 소스 도전층(113)의 측면을 실링할 수 있다. 실링층(151)은 실리콘산화물-베이스 물질을 포함할 수 있다. 실링층(151)은 저유전율 물질을 포함할 수 있다. 다른 실시예에서, 실링층(151)은 후속 공정들로부터 습식식각 내성을 갖는 물질을 포함할 수도 있다. 실링층(151)은 SiCN, SiBCN, SiBN 또는 이들의 조합을 포함할 수 있다.
다음으로, 수직형 슬릿(150) 내에 소스콘택플러그(152)가 형성될 수 있다. 소스콘택플러그(152)는 수직형 슬릿(150)을 채울 수 있다. 소스콘택플러그(152)는 실리콘함유물질과 금속함유물질의 스택을 포함할 수 있고, 실리콘함유물질과 금속함유물질 사이의 배리어물질을 더 포함할 수 있다. 실리콘함유물질은 폴리실리콘을 포함할 수 있고, 금속함유물질은 텅스텐을 포함할 수 있다. 배리어물질은 티타늄질화물을 포함할 수 있다. 다른 실시예에서, 소스콘택플러그(152)는 텅스텐 단독으로 형성될 수 있다.
도 20 내지 도 23은 실시예에 따른 반도체 장치를 제조하는 방법의 다른 예를 설명하기 위한 도면이다. 도 20 내지 도 23은 실시예에 따른 반도체 장치를 제조하는 방법은 도 3 내지 도 19에 도시된 제조 방법과 유사할 수 있다. 도 20 내지 도 23에 있어서, 도 3 내지 도 19에서와 동일한 참조 부호는 동일 요소를 나타내며, 이하 이들에 대한 상세한 설명을 생략한다.
도 3 내지 도 6에서 참조한 바와 같이, 마스크층(116)을 이용한 식각 공정에 의해, 소스 구조물(120)에 복수의 오프닝(117A, 117B)이 형성될 수 있다. 복수의 오프닝(117A, 117B)은 홀형 오프닝들(117A)과 라인형 오프닝들(117B)을 포함할 수 있다. 라인형 오프닝들(117B)은 콘택홀(114")의 양측에 위치할 수 있다. 콘택홀(114")은 라인형 오프닝들(117B) 사이에 위치할 수 있다. 홀형 오프닝들(117A)은 라인형 오프닝들(117B)로부터 이격되어 위치할 수 있다. 콘택홀들(114")과 홀형 오프닝들(117A) 사이에 라인형 오프닝들(117B)이 위치할 수 있다.
마스크층(116)을 제거한 후에, 도 20에 도시된 바와 같이, 마스크층(116')을 이용한 소스구조물(20)의 식각에 의해 프리-슬릿 오프닝(Pre-slit opening, 117C)을 형성할 수 있다. 프리-슬릿 오프닝(117C)은 라인 형상일 수 있다. 마스크층(116')은 복수의 오프닝(117A, 117B)을 블록킹할 수 있다.
다른 실시예에서, 복수의 오프닝(117A, 117B)을 형성하는 동안에 프리-슬릿 오프닝(117C)이 동시에 형성될 수 있고, 이 경우 마스크층(116)을 식각마스크로 이용할 수 있다.
도 21에 도시된 바와 같이, 마스크층(116')을 제거한 후에, 프리-슬릿 오프닝(117C)을 채우는 추가 희생 희생패드(PSL)를 형성할 수 있다. 콘택홀들(114")을 채우는 제1콘택플러그들(114)이 형성될 수 있고, 오프닝들(117A, 117B)을 채우는 희생패드들(118, 119)이 형성될 수 있다. 희생패드들(118, 119)은 필라형 희생패드들(118) 및 라인형 희생패드들(119)을 포함할 수 있다. 필라형 희생패드들(118)은 홀형 오프닝(도 20의 117A)을 채울 수 있고, 라인형 희생패드들(119)은 라인형 오프닝(도 20의 117B)을 채울 수 있다. 추가 희생패드(PSL), 제1콘택플러그들(114), 필라형 희생패드들(118) 및 라인형 희생패드들(119)은 동일 물질일 수 있다. 추가 희생패드(PSL), 제1콘택플러그들(114), 필라형 희생패드들(118) 및 라인형 희생패드들(119)은 동시에 형성될 수 있다. 예를 들어, 프리-슬릿 오프닝(117C), 콘택홀(114"), 라인형 오프닝들(117B) 및 홀형 오프닝들(117A)을 채우는 텅스텐층을 증착한 후, 텅스텐층의 평탄화를 수행할 수 있다. 추가 희생패드(PSL), 필라형 희생패드들(118) 및 라인형 희생패드들(119)은 '텅스텐 희생패드' 또는 '텅스텐 버퍼'라고 지칭할 수 있다.
이후, 도 8 내지 14에서 참조한 바와 같은 일련의 공정이 수행될 수 있다.
다음으로, 도 22에 도시된 바와 같이, 수직형 슬릿(150)을 형성할 수 있다. 수직형 슬릿(150)을 형성하는 식각 동안에 추가 희생패드(PSL)는 식각정지층 역할을 할 수 있다. 수직형 슬릿(150)을 형성하기 위한 상부구조물(130)의 식각 공정은 고종횡비 식각(High aspect ratio etch)으로서, 상부구조물(130)의 식각은 추가 희생패드(PSL)에서 정지할 수 있다.
이와 같이, 추가 희생패드(PSL)를 형성함에 따라 소스 도전층(113)의 두께를 얇게할 수 있다.
도 23에 도시된 바와 같이, 추가 희생패드(PSL)를 제거할 수 있다.
다음으로, 도 15에서 참조한 바와 같이, 희생소스층(112B)을 제거하여 소스레벨 오프닝(112')을 형성할 수 있다.
다음으로, 도 16 내지 도 19에서 참조한 바와 같은 일련의 공정이 수행될 수 있다.
도 20 내지 도 23을 참조한 바와 같이, 반도체 장치 제조 방법은 배선(102)을 포함하는 하부 구조물 상부에 희생소스층을 포함하는 소스 구조물(120)을 형성하는 단계, 소스 구조물(120)을 관통하여 배선(120)에 접속되는 제1콘택플러그(114) 및 상기 제1콘택플러그(114)로부터 이격되어 소스 구조물(120)의 일부를 관통하는 추가 희생패드(PSL)를 형성하는 단계, 추가 희생패드(PSL) 및 소스구조물(120) 상에 절연층들(121)과 희생층들(122')의 교번스택을 형성하는 단계, 교번스택을 관통하여 제1콘택플러그(114)에 랜딩되는 제2콘택플러그(123)를 형성하는 단계, 교번스택 및 소스구조물을 관통하되 상기 제2콘택플러그로부터 이격되는 복수의 채널구조물(140)을 형성하는 단계, 추가 희생패드(PSL)에서 정지하도록 교번스택을 식각하여 수직형 슬릿(150)을 형성하는 단계, 추가 희생패드(PSL)를 제거하는 단계, 및 소스구조물(120)의 희생소스층(112B)을 선택적으로 제거하여 소스레벨 오프닝(112')을 형성하는 단계를 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 배선
103 : 층간절연층 111, 113 : 소스 도전층
112 : 소스레벨콘택층 114 : 제1콘택플러그
118, 119 : 희생패드 120 : 소스 구조물
121 : 절연층 122 : 게이트전극
122R : 잔류 희생층 123 : 제2콘택플러그
130 : 상부 구조물 131 : 필라형 서포터
132 : 라인형 서포터 140 : 채널 구조물
141 : 메모리층 142 : 채널층
143 : 코어절연층 144 : 게이트콘택플러그
150 : 수직형 슬릿 151 : 스페이서
152 : 소스콘택플러그

Claims (34)

  1. 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계;
    상기 소스 구조물을 관통하여 상기 배선에 접속되는 제1콘택플러그 및 상기 제1콘택플러그로부터 이격되어 상기 소스 구조물을 관통하는 제1희생패드를 형성하는 단계;
    상기 제1희생패드, 제1콘택플러그 및 소스 구조물을 덮는 상부 구조물을 형성하는 단계;
    상기 상부 구조물을 관통하여 상기 제1콘택플러그에 랜딩되는 제2콘택플러그 및 상기 제2콘택플러그로부터 이격되어 상기 상부 구조물을 관통하되 상기 제1희생패드에 랜딩되는 제2희생패드를 형성하는 단계; 및
    상기 제1희생패드 및 제2희생패드를 절연성 서포터로 치환하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1희생패드는 상기 제2희생패드보다 더 큰 폭을 갖는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1희생패드 및 제2희생패드는 상기 상부 구조물에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 상부 구조물은 실리콘산화물들과 실리콘질화물의 교번 스택을 포함하고, 상기 제1희생패드는 상기 실리콘산화물들 및 실리콘질화물들에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1콘택플러그 및 제1희생패드는 텅스텐을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 소스 구조물을 관통하여 상기 배선의 상면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 소스 구조물을 관통하는 희생오프닝을 형성하는 단계를 더 포함하되,
    상기 제1콘택플러그는 상기 콘택홀을 갭필하고, 상기 제1희생패드는 상기 희생오프닝을 갭필하는
    반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 배선의 상면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 소스 구조물을 식각하여 서로 이격되는 라인형 오프닝 및 홀형 오프닝을 형성하는 단계를 더 포함하되,
    상기 제1콘택플러그는 상기 콘택홀을 갭필하고, 상기 제1희생패드는 상기 라인형 오프닝을 채우는 라인형 희생패드 및 상기 홀형 오프닝을 채우는 필라형 희생패드를 포함하는 반도체 장치 제조 방법.
  8. 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계;
    상기 소스 구조물을 관통하여 상기 배선에 접속되는 제1콘택플러그 및 상기 제1콘택플러그로부터 이격되어 상기 소스 구조물을 관통하는 라인형 제1희생패드를 형성하는 단계;
    상기 라인형 제1희생패드, 제1콘택플러그 및 소스 구조물 상에 절연층들과 희생층들의 교번스택을 형성하는 단계;
    상기 교번스택을 관통하여 상기 제1콘택플러그에 랜딩되는 제2콘택플러그 및 상기 제2콘택플러그로부터 이격되어 상기 교번스택을 관통하되 상기 라인형 제1희생패드에 랜딩되는 라인형 제2희생패드를 형성하는 단계;
    상기 라인형 제1희생패드 및 라인형 제2희생패드를 절연성 서포터로 치환하는 단계;
    상기 교번스택 및 상기 희생소스층을 관통하되 상기 라인형 서포터로부터 이격되는 복수의 채널구조물을 형성하는 단계; 및
    상기 교번스택의 희생층들을 게이트전극들로 치환하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 교번스택은 셀어레이영역과 콘택영역을 포함하되, 상기 채널구조물은 상기 셀어레이영역을 관통하고, 상기 라인형 서포터는 상기 셀어레이영역과 콘택영역 사이를 관통하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 콘택영역은 상기 교번스택의 셀어레이영역으로부터 연장된 계단 구조를 더 포함하되,
    상기 계단 구조를 관통하는 복수의 필라형 서포터를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 제8항에 있어서,
    상기 라인형 서포터는 절연물질을 포함하는 반도체 장치 제조 방법.
  12. 제8항에 있어서,
    상기 라인형 제1 및 제2희생패드는 상기 절연층들 및 희생층들에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  13. 제8항에 있어서,
    상기 라인형 제1 및 제2희생패드는 텅스텐을 포함하는 반도체 장치 제조 방법.
  14. 제8항에 있어서,
    상기 복수의 채널구조물을 형성하는 단계 이후에,
    상기 교번스택을 식각하여 상기 희생소스층을 노출시키는 슬릿을 형성하는 단계;
    상기 소스 구조물 내에 수평하게 연장되는 소스레벨 리세스를 형성하기 위해, 상기 슬릿을 통해 상기 희생소스층을 선택적으로 제거하는 단계; 및
    상기 희생소스층을 소스레벨 콘택층으로 치환하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  15. 배선을 포함하는 하부 구조물 상부에 소스 구조물을 형성하는 단계;
    상기 소스 구조물 상부에 복수의 절연층들과 복수의 희생층들의 교번스택을 형성하는 단계;
    상기 교번스택을 제1교번스택과 제2교번스택으로 분할하는 라인형 서포터를 형성하는 단계; 및
    상기 제1교번스택의 희생층들을 게이트전극들로 치환하는 단계를 포함하고,
    상기 게이트전극들로 치환하는 동안에 상기 제2교번스택의 희생층들은 비-치환되는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 라인형 서포터를 형성하는 단계와 동시에
    상기 제1교번스택을 관통하는 복수의 필라형 서포터를 형성하는 단계를 더 포함하되,
    상기 필라형 서포터들은 상기 게이트전극들에 의해 서라운딩되는 반도체 장치 제조 방법.
  17. 제15항에 있어서,
    상기 교번스택을 형성하는 단계 이전에,
    상기 소스 구조물을 관통하는 라인형 식각정지 금속패드를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 라인형 서포터를 형성하는 단계는,
    상기 제1교번스택과 제2교번스택으로 분할하기 위해 상기 교번스택을 관통하되 상기 라인형 식각정지 금속패드에 랜딩되는 라인형 금속패드를 형성하는 단계; 및
    상기 라인형 서포터를 형성하기 위해 상기 라인형 금속패드 및 라인형 식각정지 금속패드를 절연물질로 치환하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제15항에 있어서,
    상기 제2교번스택을 관통하여 상기 배선에 접속되는 콘택플러그를 형성하는 단계를 더 포함하되, 상기 콘택플러그는 상기 라인형 서포터로부터 이격되고 상기 게이트전극들은 상기 라인형 서포터에 직접 접촉하는 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 콘택플러그를 형성하는 단계는,
    상기 소스 구조물을 관통하여 상기 배선에 직접 접촉하는 제1콘택플러그를 형성하는 단계; 및
    상기 제2교번스택을 관통하여 상기 제1콘택플러그의 상면에 랜딩되는 제2콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  21. 배선을 포함하는 하부 구조물;
    상기 하부 구조물 상에 위치하되, 서로 이격된 제1소스스택 및 제2소스스택을 포함하는 소스 구조물;
    상기 제1소스스택 상부에 위치하되 복수의 게이트전극을 포함하는 제1교번스택;
    상기 제2소스스택 상부에 위치하되 상기 게이트전극들과 동일 레벨의 복수의 게이트-레벨 절연층을 포함하는 제2교번스택;
    상기 제1교번스택과 상기 제2교번스택 사이의 라인형 서포터; 및
    상기 제2교번스택 및 상기 제2소스스택을 관통하여 상기 배선에 접속된 콘택구조물
    을 포함하는 반도체 장치.
  22. 제21항에 있어서,
    상기 라인형 서포터로부터 이격되어 상기 제1교번스택 및 제1소스스택을 관통하는 복수의 필라형 서포터를 더 포함하는
    반도체 장치.
  23. 제22항에 있어서,
    상기 라인형 서포터 및 필라형 서포터는 절연물질을 포함하는 반도체 장치.
  24. 제22항에 있어서,
    상기 라인형 서포터 및 필라형 서포터는 절연물질을 포함하는 반도체 장치.
  25. 제21항에 있어서,
    상기 라인형 서포터는 상기 제1소스스택과 제2소스스택 사이에 위치하도록 확장되는 반도체 장치.
  26. 제21항에 있어서,
    상기 게이트-레벨 절연층들과 상기 게이트전극들은 상기 소스 구조물로부터 동일한 레벨에 배치되는
    반도체 장치.
  27. 제21항에 있어서,
    상기 게이트-레벨 절연층들과 상기 게이트전극들은 서로 다른 물질을 포함하는
    반도체 장치.
  28. 제21항에 있어서,
    상기 게이트-레벨 절연층들은 실리콘질화물을 포함하고, 상기 게이트전극들은 도전물질을 포함하는
    반도체 장치.
  29. 제21항에 있어서,
    상기 제1교번스택은 복수의 제1절연층을 더 포함하고, 상기 제2교번스택은 상기 제1절연층들과 동일 레벨의 복수의 제2절연층을 더 포함하되,
    상기 게이트전극들과 상기 제1절연층들은 교번하여 적층되고, 상기 게이트-레벨 절연층들과 상기 제2절연층들은 교번하여 적층되는
    반도체 장치.
  30. 제29항에 있어서,
    상기 제1절연층들과 상기 제2절연층들은 실리콘산화물을 포함하고, 상기 게이트-레벨 절연층들은 실리콘질화물을 포함하는 반도체 장치.
  31. 제21항에 있어서,
    상기 제1소스스택은 제1반도체층들의 스택을 포함하고, 상기 제2소스스택은 제2반도체층들과 절연성 라이너층들이 교번하여 적층된 교번스택을 포함하는 반도체 장치.
  32. 제31항에 있어서,
    상기 제1반도체층들과 제2반도체층들은 폴리실리콘층을 포함하고, 상기 절연성 라이너층들은 실리콘산화물을 포함하는 반도체 장치.
  33. 제21항에 있어서,
    상기 콘택구조물은,
    상기 제2소스스택을 관통하는 제1콘택플러그;
    상기 제1콘택플러그의 측벽을 서라운딩하는 스페이서; 및
    상기 제2교번스택을 관통하여 상기 제1콘택플러그의 상면에 랜딩되는 제2콘택플러그를 포함하되,
    상기 제1콘택플러그는 상기 제2콘택플러그보다 더 큰 폭을 갖는
    반도체 장치.
  34. 제31항에 있어서,
    상기 제1교번스택을 관통하되, 채널층 및 상기 채널층을 서라운딩하는 메모리층을 포함하는 채널 구조물을 더 포함하고,
    상기 제1소스스택의 일부분은 상기 채널층에 직접 접촉하는 반도체 장치.


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