CN114551387A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN114551387A
CN114551387A CN202111331262.2A CN202111331262A CN114551387A CN 114551387 A CN114551387 A CN 114551387A CN 202111331262 A CN202111331262 A CN 202111331262A CN 114551387 A CN114551387 A CN 114551387A
Authority
CN
China
Prior art keywords
pattern
active
semiconductor device
channel
channel pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111331262.2A
Other languages
English (en)
Inventor
宋昇珉
权兑勇
马在亨
李南玹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114551387A publication Critical patent/CN114551387A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

可以提供一种半导体器件，该半导体器件包括：衬底，包括在第一方向上延伸的划分区域；在衬底上的第一和第二有源图案，并且划分区域插设在其间，第一和第二有源图案在垂直于第一方向的第二方向上彼此间隔开；栅电极，在第一方向上延伸并与第一和第二有源图案交叉；在第一有源图案上的第一沟道图案；以及在第二有源图案上的第二沟道图案。在第一方向上，第一有源图案的最小宽度可以小于第二有源图案的最小宽度。第一沟道图案的与划分区域相邻的端部可以包括在第一方向上延伸的突出部分，并且该突出部分在平面图中可以具有三角形形状。

Description

半导体器件
技术领域
本公开涉及半导体器件，和/或尤其涉及包括场效应晶体管的半导体器件。
背景技术
半导体器件包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的集成电路。为了满足对具有小图案尺寸和减小的设计规则的半导体器件的日益增长的需求，MOS-FET正在被积极地缩小尺寸。MOS-FET的缩小尺寸可导致半导体器件的工作性能的恶化。正在进行各种研究，以克服与半导体器件的缩小尺寸相关的技术限制，并实现高性能半导体器件。
发明内容
本发明构思的示例实施方式提供了一种具有改善的电特性的半导体器件。
根据本发明构思的示例实施方式，半导体器件可以包括：衬底，包括在第一方向上延伸的划分区域；在衬底上的第一有源图案和第二有源图案，并且划分区域插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案和第二有源图案交叉；在第一有源图案上的至少一个第一沟道图案；以及在第二有源图案上的至少一个第二沟道图案。第一有源图案在第一方向上的最小宽度可以小于第二有源图案在第一方向上的最小宽度。当在平面图中观察时，第一沟道图案的与划分区域相邻的端部可以包括在第一方向上延伸的突出部分，并且突出部分可以具有三角形形状。
根据本发明构思的示例实施方式，半导体器件可以包括：在第一方向上延伸的划分区域；在衬底上的第一有源图案和第二有源图案，并且划分区域插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案或第二有源图案交叉；在第一有源图案上的至少一个第一沟道图案；以及在第二有源图案上的至少一个第二沟道图案。划分区域可以由沟槽限定。第一沟道图案的与沟槽的内侧表面垂直对齐的侧表面在第一方向上的第一宽度可以大于第一沟道图案在第一方向上的最小宽度。第一宽度可以小于第二沟道图案在第一方向上的最小宽度。
根据本发明构思的示例实施方式，半导体器件可以包括：在衬底上并在第一方向上延伸的器件隔离层；在衬底上的第一有源图案和第二有源图案，并且器件隔离层插设在其间，第一有源图案和第二有源图案在第二方向上彼此间隔开，第二方向垂直于第一方向；栅电极，在第一方向上延伸并与第一有源图案和第二有源图案交叉；在栅电极的侧表面上的栅极间隔物；在第一有源图案上的第一沟道图案；在第二有源图案上的第二沟道图案；以及彼此间隔开的源极/漏极图案，并且栅电极插设在其间。第一有源图案在第一方向上的最小宽度可以小于第二有源图案在第一方向上的最小宽度。第一沟道图案的与器件隔离层相邻的端部可以包括在第一方向上延伸的突出部分。当在平面图中观察时，突出部分可以具有三角形形状，并且第二沟道图案的与器件隔离层相邻的部分可以具有正方形或矩形形状。
附图说明
图1是示出根据本发明构思的示例实施方式的半导体器件的平面图。
图2A、图2B、图2C和图2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。
图3A、图3B、图3C和图3D是沿着图2A的线I-I'截取的俯视图。
图5A、图5B、图5C、图5D、图7、图9、图11、图14和图16是示出根据本发明构思的示例实施方式的制造半导体器件的方法的平面图。
图4、图6、图8A、图10A、图12A、图13A、图15A和图17A是沿着图1的线A-A'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
图10B、图12B、图13B、图15B和图17B是沿着图1的线B-B'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
图8B、图10C、图13C、图15C和图17C是沿着图1的线C-C'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
图8C、图10D、图13D、图15D和图17D是沿着图1的线D-D'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施方式，其中示出了一些示例实施方式。
当术语“大约”或“基本上”在本说明书中结合数值使用时，意图是相关数值包括所述数值周围的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是被修改为“大约”还是“基本上”，应该理解的是，这些数值和形状应该被解释为包括围绕所述数值或形状的制造或操作公差(例如，±10％)。
图1是示出根据本发明构思的示例实施方式的半导体器件的平面图。图2A、图2B、图2C和图2D是分别沿图1的线A-A'、B-B'、C-C'和D-D'截取的截面图。图3A、图3B、图3C和图3D是沿着图2A的线I-I'截取的俯视图。
参考图1和图2A至图2D，可以提供衬底100。衬底100可以包括半导体衬底，该半导体衬底由硅(Si)、锗(Ge)或硅锗(SiGe)或化合物半导体衬底中的一种形成，或包括硅(Si)、锗(Ge)或硅锗(SiGe)或化合物半导体衬底中的一种。例如，衬底100可以是硅晶片。衬底100可以包括第一单元区PR和第二单元区NR。第一单元区PR和第二单元区NR可以由形成在衬底100的上部中的第二沟槽TR2限定。换句话说，第二沟槽TR2可以位于第一单元区PR和第二单元区NR之间。第一单元区PR和第二单元区NR可以在平行于衬底100的顶表面的第一方向D1上彼此间隔开，并且第二沟槽TR2插设在其间。
在示例实施方式中，第一单元区PR和第二单元区NR中的每个可以是逻辑单元，并且构成逻辑电路的逻辑晶体管可以提供在逻辑单元上。作为示例，第一单元区PR可以是其上提供有PMOS场效应晶体管的区域，第二单元区NR可以是其上提供有NMOS场效应晶体管的区域。
第一有源区AR1和第二有源区AR2可以由第一沟槽TR1限定，第一沟槽TR1形成在衬底100的上部中。第一有源区AR1和第二有源区AR2可以分别提供在第一单元区PR和第二单元区NR上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源区AR1和第二有源区AR2可以在第二方向D2上延伸。第二方向D2可以平行于衬底100的顶表面，并且可以垂直于第一方向D1。第一有源区AR1和第二有源区AR2可以是衬底100的在第三方向D3上突出的部分。第三方向D3可以垂直于衬底100的顶表面。
衬底100可以包括在第一方向D1上延伸的划分区域DR。划分区域DR可以位于逻辑单元之间的边界上。第三沟槽TR3可以形成在划分区域DR上。逻辑单元可以通过第三沟槽TR3彼此分离。
第一有源区AR1可以包括第一有源图案AP1和第二有源图案AP2。第二有源区AR2可以包括第三有源图案AP3和第四有源图案AP4。第一有源图案AP1和第二有源图案AP2可以由第三沟槽TR3限定。此外，第三有源图案AP3和第四有源图案AP4可以由第三沟槽TR3限定。换句话说，第三沟槽TR3可以位于第一有源图案AP1和第二有源图案AP2之间以及第三有源图案AP3和第四有源图案AP4之间。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上彼此间隔开并且第三沟槽TR3插设在其间，第三有源图案AP3和第四有源图案AP4可以在第二方向D2上彼此间隔开并且第三沟槽TR3插设在其间。
第一有源图案AP1在第一方向D1上的宽度可以小于第二有源图案AP2在第一方向D1上的宽度。例如，在划分区域DR上并且在第一方向D1上测量的第一有源区AR1的宽度可以在第二方向D2上逐渐增加。第三有源图案AP3在第一方向D1上的宽度可以小于第四有源图案AP4在第一方向D1上的宽度。例如，在划分区域DR上并且在第一方向D1上测量的第二有源区AR2的宽度可以在第二方向D2上逐渐增加。
器件隔离层ST可以填充第一至第三沟槽TR1、TR2和TR3。器件隔离层ST可以包括硅氧化物层。第一和第二有源区AR1和AR2的上部可以在器件隔离层ST之上垂直突出(例如，见图2C)。换句话说，器件隔离层ST可以不覆盖第一和第二有源区AR1和AR2的上部。器件隔离层ST可以覆盖第一和第二有源区AR1和AR2的下侧表面。
多个第一沟道层CH1可以提供在第一有源区AR1上。第一沟道层CH1可以包括第一沟道图案CP1和第二沟道图案CP2。第一沟道图案CP1可以提供在第一有源图案AP1上，第二沟道图案CP2可以提供在第二有源图案AP2上。
第一有源图案AP1可以具有由第三沟槽TR3限定的第一侧表面SW1，第一沟道图案CP1可以具有由第三沟槽TR3限定的第二侧表面SW2。第一侧表面SW1和第二侧表面SW2可以彼此垂直对齐。第二有源图案AP2可以具有由第三沟槽TR3限定的第三侧表面SW3，第二沟道图案CP2可以具有由第三沟槽TR3限定的第四侧表面SW4。第三侧表面SW3和第四侧表面SW4可以彼此垂直对齐。
多个第二沟道层CH2可以提供在第二有源区AR2上。第二沟道层CH2可以包括第三沟道图案CP3和第四沟道图案CP4。第三沟道图案CP3可以提供在第三有源图案AP3上，第四沟道图案CP4可以提供在第四有源图案AP4上。例如，沟道图案CH1至CH4可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种。在示例实施方式中，第一和第二沟道层CH1和CH2可以由硅(Si)形成，或包括硅(Si)。
多个第一凹陷RS1可以形成在第一有源区AR1的上部中。第一源极/漏极图案SD1可以分别提供在第一凹陷RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区域。第一沟道层CH1可以插设在一对第一源极/漏极图案SD1之间。换句话说，第一沟道层CH1可以将该对第一源极/漏极图案SD1彼此连接。例如，第一沟道图案CP1可以插设在第一有源图案AP1上提供的该对第一源极/漏极图案SD1之间。第二沟道图案CP2可以插设在第二有源图案AP2上提供的该对第一源极/漏极图案SD1之间。
多个第二凹陷RS2可以形成在第二有源区AR2的上部中。第二源极/漏极图案SD2可以分别提供在第二凹陷RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区域。第二沟道层CH2可以插设在一对第二源极/漏极图案SD2之间。换句话说，第二沟道层CH2可以将该对第二源极/漏极图案SD2彼此连接。例如，第三沟道图案CP3可以插设在第三有源图案AP3上提供的该对第二源极/漏极图案SD2之间。第四沟道图案CP4可以插设在第四有源图案AP4上提供的该对第二源极/漏极图案SD2之间。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。在示例实施方式中，第一和第二源极/漏极图案SD1和SD2可以具有分别位于与第一和第二沟道层CH1和CH2中最上面的沟道层的顶表面基本相同的水平上的顶表面。在本说明书中，术语“水平”将用于表示从衬底100的底表面测量的垂直位置。然而，本发明构思不限于该示例，并且第一和第二源极/漏极图案SD1和SD2的顶表面可以高于第一和第二沟道层CH1和CH2中最上面的沟道层的顶表面。
第一源极/漏极图案SD1可以由其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，SiGe)形成，或包括该半导体材料。在这种情况下，该对第一源极/漏极图案SD1可以在其间的第一沟道层CH1上施加压缩应力。第二源极/漏极图案SD2可以由与衬底100相同的半导体材料(例如，Si)形成，或包括该半导体材料。
栅电极GE可以提供为与第一有源区AR1和第二有源区AR2交叉，并在第一方向D1上延伸。栅电极GE可以在第二方向D2上彼此间隔开。栅电极GE可以垂直重叠第一沟道层CH1和第二沟道层CH2。栅电极GE可以提供在第一和第二沟道层CH1和CH2中的每个的顶表面、底表面和侧表面上。栅电极GE可以填充第一沟道层CH1之间和第二沟道层CH2之间的空间。换句话说，根据本发明构思的示例实施方式的逻辑晶体管可以是三维场效应晶体管，其中栅电极GE被提供为三维地围绕第一沟道层CH1和第二沟道层CH2。
栅电极GE可以包括虚设栅电极GEd。虚设栅电极GEd可以邻近划分区域DR设置。虚设栅电极GEd的部分可以延伸到提供在第一沟道层CH1之间和第二沟道层CH2之间并且邻近划分区域DR的区域中。虚设栅电极GEd的另一部分可以朝向填充第三沟槽TR3的器件隔离层ST向下延伸。作为示例，栅电极GE可以由导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或包括导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。
一对栅极间隔物GS可以设置在每个栅电极GE的相反的侧表面上。栅极间隔物GS可以沿着栅电极GE延伸或在第一方向D1上延伸。栅极间隔物GS可以具有高于栅电极GE的顶表面的顶表面。栅极间隔物GS的顶表面可以与第一层间绝缘层110的顶表面共面，这将在下面描述。
划分区域DR上的栅极间隔物GS可以从栅极覆盖图案GP(将在下面描述)的侧表面朝向填充第三沟槽TR3的器件隔离层ST向下延伸。栅极间隔物GS可以由SiCN、SiCON、和SiN中的至少一种形成，或包括SiCN、SiCON、和SiN中的至少一种。在一示例实施方式中，栅极间隔物GS可以具有包括至少两层的多层结构，其中每层由SiCN、SiCON、或SiN制成。
栅极覆盖图案GP可以提供在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE延伸或者在第一方向D1上延伸。栅极覆盖图案GP可以由相对于第一和第二层间绝缘层110和120具有蚀刻选择性的材料形成，或包括该材料，这将在下面描述。例如，栅极覆盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极绝缘层GI可以插设在栅电极GE和第一沟道层CH1之间以及在栅电极GE和第二沟道层CH2之间。栅极绝缘层GI可以被提供为覆盖第一和第二沟道层CH1和CH2中的每个的顶表面、底表面和相反的侧表面。栅极绝缘层GI也可以覆盖位于栅电极GE下方的器件隔离层ST的顶表面。
栅极绝缘层GI可以覆盖器件隔离层ST的顶表面的位于虚设栅电极GEd下方并在划分区域DR上的部分。划分区域DR上的栅极绝缘层GI可以覆盖第一和第二沟道层CH1和CH2中的每个的侧表面，该侧表面与划分区域DR相邻地定位。
例如，栅极绝缘层GI可以包括硅氧化物层、硅氮氧化物层和/或高k电介质层。例如，高k电介质层可以由其介电常数比硅氧化物层高的高k电介质材料形成，或包括该高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
内部间隔物IS可以插设在第二源极/漏极图案SD2和栅极绝缘层GI之间。每个内部间隔物IS可以将栅极绝缘层GI与第二源极/漏极图案SD2分开。内部间隔物IS可以与第二源极/漏极图案SD2直接接触。作为示例，内部间隔物IS可以由硅氮化物形成，或包括硅氮化物。
第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一和第二源极/漏极图案SD1和SD2。第一层间绝缘层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面的顶表面。
划分区域DR上的第一层间绝缘层110可以朝向填充第三沟槽TR3的器件隔离层ST向下延伸。换句话说，第一层间绝缘层110可以具有与器件隔离层ST的顶表面接触的底表面。
第二层间绝缘层120可以形成在第一层间绝缘层110上以覆盖栅极覆盖图案GP。作为示例，第一和第二层间绝缘层110和120可以由硅氧化物形成，或包括硅氧化物。
可以提供有源接触AC以穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。例如，一对有源接触AC可以分别提供在栅电极GE的两侧。当在平面图中观察时，有源接触AC可以是在第一方向D1上延伸的条形图案。
有源接触AC可以是自对准的接触。换句话说，可以使用栅极覆盖图案GP和栅极间隔物GS以自对准方式形成有源接触AC。例如，有源接触AC可以覆盖栅极间隔物GS的侧表面的至少一部分。虽然未示出，但是有源接触AC可以覆盖栅极覆盖图案GP的顶表面的一部分。
硅化物图案SC可以分别插设在有源接触AC和第一源极/漏极图案SD1之间以及有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到源极/漏极图案SD1和SD2。硅化物图案SC可以由金属硅化物材料(例如，钛硅化物、钽硅化物、钨硅化物、镍硅化物或钴硅化物)中的至少一种形成，或包括所述金属硅化物材料中的至少一种。
可以提供栅极接触GC以穿透第二层间绝缘层120和栅极覆盖图案GP并电连接到栅电极GE。栅极接触GC可以提供在第一和第二单元区PR和NR之间的器件隔离层ST上。例如，栅极接触GC可以是在第二方向D2上延伸的条形图案。
有源接触AC和栅极接触GC中的每个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以由铝、铜、钨、钼和钴中的至少一种金属形成，或包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧表面和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴和铂中的至少一种形成，或包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括钛氮化物层(TiN)、钽氮化物层(TaN)、钨氮化物层(WN)、镍氮化物层(NiN)、钴氮化物层(CoN)和铂氮化物层(PtN)中的至少一种。
第三层间绝缘层130可以提供在第二层间绝缘层120上。第一互连线M1、第一通路V1和第二通路V2可以提供在第三层间绝缘层130中。第一通路V1和第二通路V2可以提供在第一互连线M1下方。第一互连线M1可以在第二方向D2上延伸。第一互连线M1可以布置在第一方向D1或第二方向D2上。每个第一通路V1可以提供在第一互连线M1之一和有源接触AC之一之间，以将它们彼此电连接。每个第二通路V2可以提供在第一互连线M1之一和栅极接触GC之一之间，以将它们彼此电连接。
第一互连线M1以及第一通路V1或第二通路V2可以彼此连接，从而形成单个导电结构。在示例实施方式中，第一互连线M1以及第一通路V1或第二通路V2可以通过相同的工艺一起形成。作为示例，第一互连线M1以及第一通路V1或第二通路V2可以是通过双镶嵌工艺形成的单个导电结构。尽管未示出，但是可以进一步在第三层间绝缘层130上提供多个堆叠的金属层。
将参考图3A、图3B、图3C和图3D更详细地描述第一和第二沟道图案CP1和CP2的平面结构。例如，图3A、图3B、图3C和图3D示出了根据一些示例实施方式的半导体器件的部分，其将分别参考图5A、图5B、图5C和图5D进行描述。
参考图3A，当在平面图中观察时，与划分区域DR相邻的每个第一沟道图案CP1的端部可以包括突出部分P。突出部分P的至少一部分可以与第一源极/漏极图案SD1接触。突出部分P可以从每个第一沟道图案CP1的侧表面在第一方向D1上延伸。当在平面图中观察时，突出部分P可以具有直角三角形形状或等边三角形形状。因此，第一沟道图案CP1的除突出部分P之外的部分可以具有矩形形状或正方形形状。因此，第一沟道图案CP1可以具有梯形形状。
因此，第一沟道图案CP1的侧表面在第一方向D1上的第一宽度W1可以大于第一沟道图案CP1在第一方向D1上的最小宽度W2，第一沟道图案CP1的所述侧表面与第三沟槽TR3的内侧表面共面(或者替代地，与第三沟槽TR3的内侧表面平齐或者垂直对齐)，或者与划分区域DR的侧表面接触。第一沟道图案CP1的最小宽度W2可以小于第二沟道图案CP2在第一方向D1上的最小宽度W3。第一沟道图案CP1的第一宽度W1可以小于第二沟道图案CP2的最小宽度W3。换句话说，突出部分P在第一方向D1上的宽度可以在第二方向D2上增加。例如，突出部分P可以具有斜边，该斜边相对于与第一沟道图案CP1交叉的第一源极/漏极图案SD1的一侧以钝角(例如，90°或更大)倾斜。
当在平面图中观察时，与划分区域DR相邻的第二沟道图案CP2可以具有正方形或矩形形状。尽管未示出，每个第三沟道图案CP3的邻近划分区域DR的端部可以包括突出部分P，该突出部分P具有与第一沟道图案CP1的突出部分P基本相同的平面结构。
参考图3B，当在平面图中观察时，每个第一沟道图案CP1的与划分区域DR相邻的端部可以包括突出部分P。突出部分P可以与第一源极/漏极图案SD1间隔开。除了突出部分P与第一源极/漏极图案SD1间隔开之外，图3B的突出部分P可以具有与图3A基本相同的结构。
参考图3C，当在平面图中观察时，每个第一沟道图案CP1的与划分区域DR相邻的端部可以包括在与第一方向D1相反的方向上延伸的突出部分P。突出部分P可以与第一源极/漏极图案SD1间隔开。除了上述特征之外，突出部分P可以具有与图3A基本相同的结构。
参考图3D，当在平面图中观察时，与划分区域DR相邻的每个第一沟道图案CP1可以包括在第一方向D1上彼此相反的一对突出部分P。至少一个突出部分P可以与第一源极/漏极图案SD1间隔开。然而，与图3D所示的不同，至少一个突出部分P可以与第一源极/漏极图案SD1接触。除了上述特征之外，突出部分P可以具有与参考图3A描述的基本相同的结构。
根据本发明构思的示例实施方式，与划分区域DR相邻并且具有比第二沟道图案CP2更小的宽度的第一沟道图案CP1可以包括提供在其端部处的突出部分P，并且因此，可以减轻或防止在第一和第二源极/漏极图案SD1和SD2与相邻于划分区域DR的栅电极GE之间发生短路故障。因此，可以提高半导体器件的性能和电特性。
图5A、图5B、图5C、图5D、图7、图9、图11、图14和图16是示出根据本发明构思的示例实施方式的制造半导体器件的方法的平面图。图4、图6、图8A、图10A、图12A、图13A、图15A和图17A是沿着图1的线A-A'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图10B、图12B、图13B、图15B和图17B是沿着图1的线B-B'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图8B、图10C、图13C、图15C和图17C是沿着图1的线C-C'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。图8C、图10D、图13D、图15D和图17D是沿着图1的线D-D'截取的截面图，以示出根据本发明构思的示例实施方式的制造半导体器件的方法。
参考图4，可以提供包括第一和第二单元区PR和NR的衬底100。牺牲层SAL和有源层ACL可以交替地和重复地堆叠在衬底100上。牺牲层SAL可以由硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种形成，或包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一种，有源层ACL可以由选自硅(Si)、锗(Ge)或硅锗(SiGe)并且不同于牺牲层SAL的一种形成，或包括选自硅(Si)、锗(Ge)或硅锗(SiGe)并且不同于牺牲层SAL的一种。例如，牺牲层SAL可以由硅锗(SiGe)形成或包括硅锗(SiGe)，有源层ACL可以由硅(Si)形成或包括硅(Si)。虽然图4示出了重复堆叠三个有源层ACL的示例，但是本发明构思不限于该示例。
参考图5A、图5B、图5C、图5D和图6，可以在衬底100上执行第一图案化工艺，以形成限定第一和第二有源区AR1和AR2的第一沟槽TR1。作为第一图案化工艺的结果，第一和第二有源区AR1和AR2中的每个可以包括交替堆叠在其上部中的牺牲层SAL和有源层ACL。
可以在衬底100上执行第二图案化工艺，以形成限定第一和第二单元区PR和NR的第二沟槽TR2。第二沟槽TR2可以形成为比第一沟槽TR1更深。
可以在衬底100上执行第三图案化工艺，以形成第三沟槽TR3，第三沟槽TR3将第一有源区AR1分成第一有源图案AP1和第二有源图案AP2并将第二有源区AR2分成第三有源图案AP3和第四有源图案AP4。第三沟槽TR3可以在第一方向D1上延伸，并且可以形成在限定逻辑单元之间的边界的划分区域DR上。第一有源图案AP1在第一方向D1上的宽度可以小于第二有源图案AP2在第一方向D1上的宽度。例如，在划分区域DR上并且在第一方向D1上测量的第一有源区AR1的宽度可以在第二方向D2上逐渐增加。第三有源图案AP3在第一方向D1上的宽度可以小于第四有源图案AP4在第一方向D1上的宽度。例如，在划分区域DR上并且在第一方向D1上测量的第二有源区AR2的宽度可以在第二方向D2上逐渐增加。
器件隔离层ST可以形成在衬底100上，以填充第一至第三沟槽TR1、TR2和TR3。例如，器件隔离层ST的形成可以包括在衬底100上形成绝缘层，并且使绝缘层凹陷以暴露牺牲层SAL。因此，第一和第二有源区AR1和AR2中的每个的上部可以在垂直方向上突出到器件隔离层ST之上。器件隔离层ST可以由绝缘材料(例如，硅氧化物)中的至少一种形成，或包括该绝缘材料中的至少一种。在下文中，为了简洁起见，将基于图5A的示例实施方式描述制造方法的后续步骤。然而，下面将要描述的步骤可以以相同的方式应用于图5B、图5C和图5D的示例实施方式。
参考图7、图8A、图8B和图8C，牺牲图案PP可以形成在衬底100上，以与第一和第二有源区AR1和AR2交叉。牺牲图案PP可以形成为具有在第一方向D1上延伸的线形或条形。例如，牺牲图案PP的形成可以包括在衬底100上形成牺牲层，在牺牲层上形成掩模图案MP，以及使用掩模图案MP作为蚀刻掩模来图案化牺牲层。牺牲层可以由多晶硅形成或包括多晶硅。掩模图案MP可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
划分区域DR上的一些牺牲图案PP可以朝向填充第三沟槽TR3的器件隔离层ST向下延伸。换句话说，一些牺牲图案PP可以覆盖由第三沟槽TR3暴露的牺牲层SAL的侧表面和有源层ACL的侧表面。划分区域DR上的一些牺牲图案PP可以覆盖填充第三沟槽TR3的器件隔离层ST的顶表面的一部分。
栅极间隔物GS可以形成在每个牺牲图案PP的相反的侧表面上。栅极间隔物GS的形成可以包括在衬底100上共形地形成栅极间隔物层并且各向异性地蚀刻栅极间隔物层。栅极间隔物层可以由SiCN、SiCON和SiN中的至少一种形成或包括SiCN、SiCON和SiN中的至少一种。在一些示例实施方式中，栅极间隔物层可以是多层结构，包括SiCN、SiCON和SiN中的至少两种。
划分区域DR上的栅极间隔物GS可以沿着牺牲图案PP的与划分区域DR相邻的侧表面朝向填充第三沟槽TR3的器件隔离层ST向下延伸。划分区域DR上的栅极间隔物GS可以覆盖填充第三沟槽TR3的器件隔离层ST的顶表面的一部分。
参考图9、图10A、图10B、图10C和图10D，第一凹陷RS1可以形成在第一有源区AR1的上部中。例如，第一凹陷RS1可以通过使用掩模图案MP和栅极间隔物GS作为蚀刻掩模蚀刻第一有源区AR1的上部来形成。第一凹陷RS1可以形成在牺牲图案PP之间。第二凹陷RS2可以形成在第二有源区AR2的上部中。第二凹陷RS2可以通过使用掩模图案MP和栅极间隔物GS作为蚀刻掩模蚀刻第二有源区AR2的上部来形成。第二凹陷RS2可以形成在牺牲图案PP之间。
参考图11、图12A和图12B，可以去除第二单元区NR上的牺牲层SAL的部分，然后可以形成内部间隔物IS。例如，内部间隔物IS的形成可以包括共形地形成绝缘层以填充通过去除第二单元区NR上的牺牲层SAL的部分以及各向同性地蚀刻绝缘层的部分而形成的区域。在示例实施方式中，绝缘层可以包括硅氮化物层。
第一源极/漏极图案SD1可以分别形成在第一凹陷RS1中。第一源极/漏极图案SD1的形成可以包括使用第一凹陷RS1的内表面作为籽晶层来执行选择性外延工艺。例如，选择性外延工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。
作为示例，第一源极/漏极图案SD1可以由其晶格常数大于衬底100的半导体材料的晶格常数的半导体材料(例如，SiGe)形成。第一源极/漏极图案SD1可以在选择性外延工艺期间或之后掺有p型杂质。
第二源极/漏极图案SD2可以分别形成在第二凹陷RS2中。第二源极/漏极图案SD2的形成可以包括使用第二凹陷RS2的内表面作为籽晶层来执行选择性外延工艺。作为示例，第二源极/漏极图案SD2可以由与衬底100相同的半导体材料(例如，Si)形成，或包括与衬底100相同的半导体材料(例如，Si)。第二源极/漏极图案SD2可以在选择性外延工艺期间或之后掺有n型杂质。
参考图13A、图13B、图13C和图13D，第一层间绝缘层110可以形成为覆盖第一和第二源极/漏极图案SD1和SD2、掩模图案MP和栅极间隔物GS。作为示例，第一层间绝缘层110可以包括硅氧化物层。形成在划分区域DR上的第一层间绝缘层110可以朝向填充第三沟槽TR3的器件隔离层ST向下延伸。换句话说，形成在划分区域DR上的第一层间绝缘层110可以覆盖填充第三沟槽TR3的器件隔离层ST的顶表面的一部分。
第一层间绝缘层110可以被平坦化，直到牺牲图案PP的顶表面被暴露。对第一层间绝缘层110的平坦化工艺可以使用回蚀或化学机械抛光(CMP)工艺来执行。在平坦化工艺期间，可以去除所有的掩模图案MP。结果，第一层间绝缘层110可以具有与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面的顶表面。
参考图14、图15A、图15B、图15C和图15D，可以选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可以在栅极间隔物GS中的相邻栅极间隔物之间形成第一空白空间ET1。第一空白空间ET1可以暴露第一和第二沟道层CH1和CH2以及牺牲层SAL。划分区域DR上的第一空白空间ET1可以暴露填充第三沟槽TR3的器件隔离层ST的顶表面的一部分。此外，划分区域DR上的第一空白空间ET1可以暴露通过第三沟槽TR3暴露的第一和第二沟道层CH1和CH2的侧表面以及牺牲层SAL的侧表面。
可以选择性地去除通过第一空白空间ET1暴露的牺牲层SAL。例如，可以执行蚀刻工艺来选择性地蚀刻牺牲层SAL，并且在这种情况下，可以仅去除牺牲层SAL，而不去除第一和第二沟道层CH1和CH2。
参考图16、图17A、图17B、图17C和图17D，因为牺牲层SAL被选择性地去除，所以第一和第二沟道层CH1和CH2可以分别留在第一和第二有源区AR1和AR2上。通过去除牺牲层SAL形成的区域将被称为第二空白空间ET2。第二空白空间ET2可以被限定在第一沟道层CH1之间和在第二沟道层CH2之间。
返回参考图1和图2A至图2D，栅极绝缘层GI可以共形地形成在第一和第二空白空间ET1和ET2中。栅极绝缘层GI可以形成为覆盖器件隔离层ST的顶表面的位于划分区域DR上并且在虚设栅电极GEd下方的部分。划分区域DR上的栅极绝缘层GI可以形成为覆盖第一和第二沟道层CH1和CH2中的每个的与划分区域DR相邻的侧表面。例如，栅极绝缘层GI可以包括硅氧化物层、硅氮氧化物层和/或高k电介质层。作为示例，高k电介质层可以由其介电常数比硅氧化物层高的高k电介质材料形成，或包括所述高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸锌铅中的至少一种。
栅电极GE可以形成在栅极绝缘层GI上。栅电极GE可以形成为填充第一空白空间ET1和第二空白空间ET2。作为示例，栅电极GE可以由导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种形成，或包括导电金属氮化物(例如，钛氮化物或钽氮化物)和金属材料(例如，钛、钽、钨、铜或铝)中的至少一种。栅电极GE可以包括虚设栅电极GEd。虚设栅电极GEd可以邻近划分区域DR形成。虚设栅电极GEd可以包括延伸到在第一沟道层CH1之间和第二沟道层CH2之间提供并且邻近划分区域DR的区域中的部分。虚设栅电极GEd可以进一步包括向下延伸到填充第三沟槽TR3的器件隔离层ST的其他部分。
栅极覆盖图案GP可以形成在栅电极GE上。栅极覆盖图案GP可以由SiON、SiCN、SiCON和SiN中的至少一种形成，或包括SiON、SiCN、SiCON和SiN中的至少一种。
第二层间绝缘层120可以形成在第一层间绝缘层110上。第二层间绝缘层120可以包括硅氧化物层。有源接触AC可以形成为穿透第二层间绝缘层120和第一层间绝缘层110，并且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以形成为穿透第二层间绝缘层120和栅极覆盖图案GP，并且电连接到栅电极GE。
第三层间绝缘层130可以形成在有源接触AC和栅极接触GC上。第一互连线M1可以形成在第三层间绝缘层130中。
在根据本发明构思的示例实施方式的半导体器件中，邻近划分区域定位并具有相对小的宽度的至少一个沟道图案可以包括具有突出部分的端部。因此，可以减轻或防止在源极/漏极图案与相邻于划分区域的栅电极之间发生短路故障，从而提高半导体器件的性能和电特性。
虽然已经具体示出和描述了本发明构思的一些示例实施方式，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行变化。
本申请要求于2020年11月25日在韩国知识产权局提交的第10-2020-0160177号韩国专利申请的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：
衬底，包括在第一方向上延伸的划分区域；
在所述衬底上的第一有源图案和第二有源图案，并且所述划分区域插设在其间，所述第一有源图案和所述第二有源图案在第二方向上彼此间隔开，所述第二方向垂直于所述第一方向；
栅电极，在所述第一方向上延伸并与所述第一有源图案和所述第二有源图案交叉；
在所述第一有源图案上的至少一个第一沟道图案；以及
在所述第二有源图案上的至少一个第二沟道图案，
其中所述第一有源图案在所述第一方向上的最小宽度小于所述第二有源图案在所述第一方向上的最小宽度，
所述第一沟道图案的与所述划分区域相邻的端部包括在所述第一方向上延伸的突出部分，以及
当在平面图中观察时，所述突出部分具有三角形形状。
2.根据权利要求1所述的半导体器件，其中当在平面图中观察时，所述第二沟道图案的与所述划分区域相邻的部分具有正方形或矩形形状。
3.根据权利要求1所述的半导体器件，其中
所述衬底包括限定所述划分区域的沟槽，
所述第一沟道图案的侧表面与所述沟槽的内侧表面垂直对齐，并且在所述第一方向上具有第一宽度，
所述第一宽度大于所述第一沟道图案的最小宽度，以及
所述第一宽度小于所述第二沟道图案的最小宽度。
4.根据权利要求1所述的半导体器件，其中所述突出部分在所述第一方向上的宽度在所述第二方向上逐渐增加。
5.根据权利要求1所述的半导体器件，其中所述第一沟道图案的与所述划分区域相邻的所述端部还包括在与所述第一方向相反的方向上延伸的另一突出部分。
6.根据权利要求1所述的半导体器件，其中所述栅电极围绕所述第一沟道图案和所述第二沟道图案中的每个的顶表面、底表面和相反的侧表面。
7.根据权利要求1所述的半导体器件，还包括：
器件隔离层，在所述衬底上并填充限定所述划分区域的沟槽；以及
在所述栅电极的侧表面上的栅极间隔物，
其中与所述划分区域相邻的所述栅电极和所述栅极间隔物包括朝向所述器件隔离层向下延伸的部分。
8.根据权利要求1所述的半导体器件，还包括：
彼此间隔开的源极/漏极图案，并且所述栅电极插设在其间；
分别联接到所述源极/漏极图案的有源接触；
联接到所述栅电极的栅极接触；以及
包括互连线的第一金属层，所述互连线电连接到所述有源接触和所述栅极接触。
9.一种半导体器件，包括：
在第一方向上延伸的划分区域；
在衬底上的第一有源图案和第二有源图案，并且所述划分区域插设在其间，所述第一有源图案和所述第二有源图案在第二方向上彼此间隔开，所述第二方向垂直于所述第一方向；
栅电极，在所述第一方向上延伸并与所述第一有源图案或所述第二有源图案交叉；
在所述第一有源图案上的至少一个第一沟道图案；以及
在所述第二有源图案上的至少一个第二沟道图案，
其中所述划分区域由沟槽限定，
所述第一沟道图案的与所述沟槽的内侧表面垂直对齐的侧表面在所述第一方向上的第一宽度大于所述第一沟道图案在所述第一方向上的最小宽度，以及
所述第一宽度小于所述第二沟道图案在所述第一方向上的最小宽度。
10.根据权利要求9所述的半导体器件，其中所述第一有源图案在所述第一方向上的最小宽度小于所述第二有源图案在所述第一方向上的最小宽度。
11.根据权利要求9所述的半导体器件，其中
所述第一有源图案具有由所述沟槽限定的第一侧表面，
所述第一沟道图案具有由所述沟槽限定的第二侧表面，以及
所述第一侧表面和所述第二侧表面彼此垂直对齐。
12.根据权利要求9所述的半导体器件，其中
所述第二有源图案具有由所述沟槽限定的第三侧表面，
所述第二沟道图案具有由所述沟槽限定的第四侧表面，以及
所述第三侧表面和所述第四侧表面彼此垂直对齐。
13.根据权利要求9所述的半导体器件，其中所述栅电极围绕所述第一沟道图案和所述第二沟道图案中的每个的顶表面、底表面和相反的侧表面。
14.根据权利要求9所述的半导体器件，其中
所述第一沟道图案的与所述划分区域相邻的端部包括在所述第一方向上延伸的突出部分，以及
当在平面图中观察时，所述突出部分具有三角形形状，并且所述第二沟道图案的与所述划分区域相邻的部分具有正方形或矩形形状。
15.根据权利要求9所述的半导体器件，还包括：
在所述衬底上并填充所述沟槽的器件隔离层；以及
在所述栅电极的侧表面上的栅极间隔物，
其中与所述划分区域相邻的所述栅极间隔物具有与所述器件隔离层的顶表面共面的底表面。
16.根据权利要求9所述的半导体器件，还包括：
在所述栅电极的侧表面上的栅极间隔物；以及
栅极绝缘层，插设在所述栅电极和所述至少一个第一沟道图案之间以及在所述栅电极和所述至少一个第二沟道图案之间。
17.一种半导体器件，包括：
在衬底上并在第一方向上延伸的器件隔离层；
在所述衬底上的第一有源图案和第二有源图案，并且所述器件隔离层插设在其间，所述第一有源图案和所述第二有源图案在第二方向上彼此间隔开，所述第二方向垂直于所述第一方向；
栅电极，在所述第一方向上延伸并与所述第一有源图案和所述第二有源图案交叉；
在所述栅电极的侧表面上的栅极间隔物；
在所述第一有源图案上的第一沟道图案；
在所述第二有源图案上的第二沟道图案；以及
彼此间隔开的源极/漏极图案，并且所述栅电极插设在其间，
其中所述第一有源图案在所述第一方向上的最小宽度小于所述第二有源图案在所述第一方向上的最小宽度，
所述第一沟道图案的与所述器件隔离层相邻的端部包括在所述第一方向上延伸的突出部分，以及
当在平面图中观察时，所述突出部分具有三角形形状，并且所述第二沟道图案的与所述器件隔离层相邻的部分具有正方形或矩形形状。
18.根据权利要求17所述的半导体器件，还包括：
分别联接到所述源极/漏极图案的有源接触；
分别联接到所述栅电极的栅极接触；以及
包括互连线的第一金属层，所述互连线电连接到所述有源接触或所述栅极接触。
19.根据权利要求17所述的半导体器件，其中
所述衬底包括限定所述器件隔离层的沟槽，
所述第一沟道图案的侧表面在所述第一方向上具有第一宽度，并且与所述沟槽的内侧表面垂直对齐，
所述第一宽度大于所述第一沟道图案在所述第一方向上的最小宽度，并且
所述第一宽度小于所述第二沟道图案在所述第一方向上的最小宽度。
20.根据权利要求19所述的半导体器件，其中
所述第一有源图案具有由所述沟槽限定的第一侧表面，
所述第一沟道图案具有由所述沟槽限定的第二侧表面，以及
所述第一侧表面和所述第二侧表面彼此垂直对齐。
CN202111331262.2A 2020-11-25 2021-11-11 半导体器件 Pending CN114551387A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0160177 2020-11-25
KR1020200160177A KR20220072941A (ko) 2020-11-25 2020-11-25 반도체 소자

Publications (1)

Publication Number Publication Date
CN114551387A true CN114551387A (zh) 2022-05-27

Family

ID=81657639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111331262.2A Pending CN114551387A (zh) 2020-11-25 2021-11-11 半导体器件

Country Status (3)

Country Link
US (2) US11799036B2 (zh)
KR (1) KR20220072941A (zh)
CN (1) CN114551387A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220072941A (ko) * 2020-11-25 2022-06-03 삼성전자주식회사 반도체 소자

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
US8901659B2 (en) 2012-02-09 2014-12-02 International Business Machines Corporation Tapered nanowire structure with reduced off current
KR102033579B1 (ko) 2013-01-25 2019-10-17 삼성전자주식회사 나노 와이어 채널 구조의 반도체 소자 및 그 제조 방법
US9502518B2 (en) 2014-06-23 2016-11-22 Stmicroelectronics, Inc. Multi-channel gate-all-around FET
KR102413610B1 (ko) 2016-03-02 2022-06-24 삼성전자주식회사 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법
US10541318B2 (en) 2017-04-28 2020-01-21 International Business Machines Corporation Prevention of extension narrowing in nanosheet field effect transistors
KR102568057B1 (ko) * 2018-06-14 2023-08-17 삼성전자주식회사 반도체 장치
US11276691B2 (en) 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
CN110970421A (zh) 2018-09-28 2020-04-07 芯恩（青岛）集成电路有限公司 全包围栅梯度掺杂纳米片互补反相器结构及其制造方法
KR20200040164A (ko) 2018-10-08 2020-04-17 삼성전자주식회사 반도체 장치
US11482522B2 (en) * 2018-10-08 2022-10-25 Samsung Electronics Co., Ltd. Semiconductor devices including a narrow active pattern
KR20220072941A (ko) * 2020-11-25 2022-06-03 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US20220165887A1 (en) 2022-05-26
US11799036B2 (en) 2023-10-24
US20240030355A1 (en) 2024-01-25
KR20220072941A (ko) 2022-06-03

Similar Documents

Publication Publication Date Title
US12027596B2 (en) Semiconductor device with source/drain pattern including buffer layer
CN110875305A (zh) 半导体器件
US11469228B2 (en) Semiconductor device
US11658075B2 (en) Semiconductor device
US20240203872A1 (en) Semiconductor device
US20240030355A1 (en) Semiconductor device
US20220020691A1 (en) Semiconductor device
CN114388502A (zh) 半导体装置
CN112687731A (zh) 半导体器件
US20230268412A1 (en) Semiconductor device and method of fabricating the same
US11888028B2 (en) Semiconductor device having a liner layer and method of fabricating the same
US20210391433A1 (en) Semiconductor device
US11469298B2 (en) Semiconductor device and method of fabricating the same
CN115810630A (zh) 半导体装置
CN114551444A (zh) 半导体器件
CN109244139B (zh) 半导体装置及其制造方法
US20230139574A1 (en) Semiconductor device including a field effect transistor and a method of fabricating the semiconductor device
EP4345874A2 (en) Three-dimensional semiconductor device and method of fabricating the same
EP4372794A1 (en) Semiconductor device and method of fabricating the same
KR20230126617A (ko) 반도체 소자 및 그의 제조 방법
KR20220161623A (ko) 반도체 소자
CN116646355A (zh) 半导体装置
KR20220056904A (ko) 반도체 소자의 제조방법
CN118198065A (zh) 半导体器件
KR20220150490A (ko) 반도체 소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination