TWI637513B - 半導體裝置及其製造方法 - Google Patents

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鍾怡萱
謝仲朋
楊忠傑
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Abstract

半導體裝置包含設置於基底上的虛設鰭狀結構，設置於一部分虛設鰭狀結構上的虛設閘極結構，虛設閘極結構嵌入於其中的第一層間介電層，設置於第一層間介電層上的第二層間介電層，以及由導電材料形成且嵌入於第二層間介電層的電阻導線。在平面圖中，電阻導線與虛設閘極結構重疊。

Description

半導體裝置及其製造方法
本揭示是關於半導體裝置的製造方法，特別是有關於裝置上部包含電阻導線的結構及其製造方法。
在半導體裝置，例如積體電路(integrated circuit，IC)或大型積體電路(large scale integration，LSI)中，使用了許多電阻。一些電阻係由形成於基底中的擴散區製成，一些電阻係由形成於結構上層的導電層製成。隨著半導體裝置尺寸的縮小，需要更有效率的電阻佈局。
根據本揭示的一個觀點，半導體裝置包含設置於基底上的虛設鰭狀結構，設置於一部分虛設鰭狀結構上的虛設閘極結構，設置於第一層間介電層上的第二層間介電層，以及由導電材料形成且嵌入於第二層間介電層的電阻導線。在平面圖中，電阻導線與虛設閘極結構重疊。
根據本揭示的另一觀點，半導體裝置包含設置於基底上的第一虛設鰭狀結構，設置於一部分第一虛設鰭狀結構上的第一虛設閘極結構，第一虛設閘極結構嵌入於其中的第一層間介電層，設置於第一層間介電層上的第二層間介電層，設置於第二層間介電層上的第三層間介電層，以及由導電材料形 成且嵌入於第三層間介電層的電阻導線。在平面圖中，電阻導線與第一虛設鰭狀結構部分或完全重疊。
根據本揭示的另一觀點，在半導體裝置的製造方法中，在基底上形成第一虛設鰭狀結構，在一部分第一虛設鰭狀結構上形成第一虛設閘極結構，形成第一層間介電層，使得第一虛設閘極結構嵌入於第一層間介電層，在第一層間介電層上形成第二層間介電層，在第二層間介電層上形成第三層間介電層，由導電材料形成電阻導線，使得電阻導線嵌入於第三層間介電層。在平面圖中，電阻導線與第一虛設鰭狀結構至少部分重疊。
1、301‧‧‧基底
5‧‧‧虛設鰭狀結構
5’、310‧‧‧鰭狀結構
9‧‧‧虛設金屬閘極結構
9’、330‧‧‧金屬閘極結構
10‧‧‧虛設閘極結構
10’‧‧‧閘極結構
12‧‧‧閘極介電層
14‧‧‧功函數調整層
16‧‧‧金屬材料層
20‧‧‧虛設絕緣蓋層
20’、340‧‧‧絕緣蓋層
30‧‧‧虛設側壁間隙物
30’、350‧‧‧側壁間隙物
40、320‧‧‧隔離絕緣層
50‧‧‧虛設源/汲極區
50’、360‧‧‧源/汲極區
55‧‧‧虛設矽化物層
55’‧‧‧矽化物層
60‧‧‧第一層間介電層
70‧‧‧第一接觸插塞
75‧‧‧第一金屬佈線
80‧‧‧第二接觸插塞
80’‧‧‧接觸插塞
85‧‧‧第二金屬佈線
85’‧‧‧上層佈線
100‧‧‧第二層間介電層
100A‧‧‧第二層間介電層的下部
105‧‧‧第一絕緣層
120‧‧‧第三層間介電層
120A‧‧‧第三層間介電層的下部
125‧‧‧第二絕緣層
130‧‧‧第四層間介電層
200‧‧‧電阻導線
200D‧‧‧虛設導線圖案
300、300A、300B、300C、300D‧‧‧接觸
315‧‧‧通道區
370‧‧‧層間介電層
D1‧‧‧位移量
W1、X1、X2、X3、X4、Y3、Y4‧‧‧寬度
藉由以下的詳述配合所附圖式，可以更加理解本揭示的內容。需強調的是，根據工業上的標準慣例，許多特徵部件並未按照比例繪製且僅用於闡述目的。事實上，為了能清楚地討論，不同特徵部件的尺寸可能被增加或減少。
第1A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖(自上方觀看)；第1B圖顯示沿第1A圖之a-a’線的剖面示意圖；第2A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖；第2B圖顯示沿第2A圖之b-b’線的剖面示意圖；第3A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖；第3B圖顯示沿第3A圖之c-c’線的剖面示意圖； 第4A圖是根據一比較例，顯示半導體裝置之佈局結構的平面示意圖；第4B圖顯示沿第4A圖之d-d’線的剖面示意圖；第5A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖；第5B圖是根據一比較例，顯示半導體裝置之佈局結構的平面示意圖；第5C圖是根據電阻的尺寸，顯示電阻值的變化；第6A、7、8和9A圖是根據本揭示一實施例，顯示半導體裝置之連續製程中不同階段的示意圖；第6B圖是半導體裝置之閘極結構的放大示意圖；第6C圖顯示鰭式場效電晶體結構之透視示意圖；第9B圖是根據本揭示另一實施例，顯示半導體裝置的剖面示意圖；第10-13圖是根據本揭示一實施例，顯示半導體裝置之連續製程中不同階段的剖面示意圖；第14圖是根據本揭示另一實施例，顯示半導體裝置的剖面示意圖。
以下揭示提供了很多不同的實施例或範例，用於實施發明之不同特徵部件。組件和配置的具體實施例或範例描述如下，以簡化本揭示。當然，這些僅僅是範例，並非用以限定本揭示。舉例而言，元件的尺寸並不限於揭示的範圍或數值，可能視製程狀況及/或裝置欲達成的特性而定。此外，敘 述中若提及第一特徵部件形成於第二特徵部件之上，可能包含第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於第一和第二特徵部件之間，使得它們不直接接觸的實施例。為了簡化和清楚，許多特徵部件可能依照不同的比例繪示。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的字詞，可用於此，以簡化描述一元件或特徵部件與其他元件或特徵部件之間，如圖所示之關係的陳述。此空間上相關的措辭意欲包含使用中的裝置或操作除圖式描繪之方向外的不同方向。儀器可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述符號可同樣依此解讀。另外，「由......製成」可具有「包括」或「由......組成」的含意。
第1A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖(自上方觀看)。第1B圖顯示沿第1A圖之a-a’線的剖面示意圖。
第1A和1B圖提供了在Y方向上延伸的電阻導線200。電阻導線200是由導電材料製成，例如金屬或金屬氮化物。由於電阻導線200是電阻，電阻導線200的導電率與傳輸訊號的其他導線相比較低。一些實施例中，電阻導線200的電阻率在約1歐姆/單位面積(Ω/□)至約1000歐姆/單位面積(Ω/□)的範圍內。電阻導線200的材料包含例如為TiN、TaN或TiSiN。
電阻導線200的尺寸和厚度可依據其用途或目的 而改變。
如第1A圖所示，電阻導線200包含讓電阻導線200藉由上層金屬導線連接至其他電路元件的接觸(或導孔)300。一些實施例中，僅於電阻導線200上提供四個接觸300A、300B、300C和300D。接觸300A和300D係用於提供電流於其之間，且接觸300B和300C係用於測量電壓或獲得壓降(voltage drop)。
第1A和1B圖中，顯示在X方向上排列的兩電阻導線200。再者，在電阻導線200的兩側沿著X方向設置虛設導線圖案200D，以在圖案化的操作(例如微影和蝕刻)中改善圖案的保真度(fidelity)。
然而，電阻導線200的佈局並不限於這些圖式。電阻導線200的數量可少至一條或多至三條以上，可搭配(且位於其間)或不搭配兩虛設導線圖案200D。
如第1A和1B圖所示，在基底1之上和電阻導線200的下方設置虛設鰭狀結構5、一些虛設閘極結構10和一些虛設源/汲極(S/D)結構(又稱為虛設源/汲極區)50。如第1A圖所示，在平面圖中，電阻導線200與虛設鰭狀結構5和一些虛設閘極結構10重疊。換言之，電阻導線200沿著Y方向與虛設鰭狀結構5對齊。每一個虛設閘極結構10可包含虛設閘極介電層和虛設閘極電極層。在本揭示中，虛設「元件」意謂此「元件」沒有電的功能或並非功能電路的部分，而「平面圖」代表沿著基底1的垂直線(Z方向)自上方朝向基底1的視圖。
一實施例中，在一部分的虛設鰭狀結構5上設置多個虛設閘極結構10。這些虛設閘極結構10在Y方向上延伸，且 虛設鰭狀結構5在X方向上延伸。如第1A圖所示，在一電阻導線200下設置多個沿Y方向對齊的虛設鰭狀結構5。每個電阻導線200的虛設鰭狀結構5的數量並不限於兩個，可為一個或三個以上。
一實施例中，如第1A和1B圖所示，在一虛設鰭狀結構5上設置複數個虛設閘極結構10(如此便有複數個虛設閘極電極層)。然而，每個虛設鰭狀結構5之虛設閘極結構10的數量可少至僅有一個或多至三個以上。如第1A圖所示，在平面圖中，電阻導線200與全部三個虛設閘極結構10重疊。一些實施例中，一些虛設閘極結構10在Y方向上延伸，且設置於二個以上的虛設鰭狀結構5上。
在平面圖中，在一對接觸300A和300D與另一對接觸300B和300C之間設置虛設鰭狀結構5和一些虛設閘極結構10，如此，這些接觸300並未與這些虛設閘極結構10重疊。然而在其他實施例中，這些接觸300中的至少一個與這些虛設閘極結構10重疊。
如第1B圖所示，在基底1上設置虛設鰭狀結構5，在部分的虛設鰭狀結構5上設置一些虛設閘極結構10，且在基底1上也設置隔離絕緣層40，在隔離絕緣層40內嵌入部分的虛設鰭狀結構5。接著，在虛設鰭狀結構5上形成第一層間介電層(inter-layer dielectric，ILD)60，於第一層間介電層60內嵌入虛設閘極結構10，再於第一層間介電層60上設置第二層間介電層100，於第二層間介電層100內嵌入電阻導線200，再於第二層間介電層100上設置第三層間介電層120。在第二層間介電層 100和第三層間介電層120內形成接觸300。一些實施例中，接觸300僅形成於第二層間介電層100內。
第2A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖。第2B圖顯示沿第2A圖之b-b’線的剖面示意圖。
除了沿Z方向上的電阻導線200的位置外，第2A和第2B圖的佈局和結構與第1A和第1B圖大體上相同。如第2B圖所示，於基底1上設置虛設鰭狀結構5，在部分的虛設鰭狀結構5上設置一些虛設閘極結構10，且在基底1上也設置隔離絕緣層40。在隔離絕緣層40內嵌入部分的虛設鰭狀結構5。接著，在虛設鰭狀結構5上形成第一層間介電層60，這些虛設閘極結構10係嵌入於第一層間介電層60。接續前述，在第一層間介電層60上設置第二層間介電層100，在第二層間介電層100上設置第三層間介電層120。電阻導線200係嵌入於第三層間介電層120內，而非嵌入於第二層間介電層100內。再於第三層間介電層120上設置第四層間介電層130。在第三層間介電層120和第四層間介電層130內形成接觸300。一些實施例中，接觸300僅形成於第三層間介電層120內。
相較於第1B圖的結構，第2B圖的結構在設置電阻導線200於其內的層間介電層和設置這些虛設閘極結構10於其內的層間介電層之間，插入額外的層間介電層。在其他的實施例中，在設置電阻導線200於其內的層間介電層和設置這些虛設閘極結構10於其內的層間介電層之間，插入一層以上額外的層間介電層。
第3A圖是根據本揭示一實施例，顯示半導體裝置之佈局結構的平面示意圖，第3B圖顯示沿第3A圖之c-c’線的剖面示意圖。
除了沿X方向上的電阻導線200的位置，以及虛設閘極結構的數量以外，第3A和第3B圖的佈局和結構與第2A和第2B圖大體上相同。
如第3A圖所示，在平面圖中，電阻導線200與虛設鰭狀結構5部分重疊。換言之，電阻導線200的邊緣(例如右側邊緣)相較於虛設鰭狀結構5的邊緣(例如右側邊緣)在X方向上位移，進一步而言，電阻導線200與設置在一個虛設鰭狀結構5上的兩個虛設閘極結構10重疊，與設置在同一個虛設鰭狀結構5上的一個虛設閘極結構10部分重疊，且與設置在同一個虛設鰭狀結構5上的一個虛設閘極結構10不重疊。
上述之位移量D1是在0≦D1≦0.5W1的範圍內，其中W1是虛設鰭狀結構5在X方向上的寬度。當D1的值小於或等於0時，在平面圖中，電阻導線200與虛設鰭狀結構5完全重疊。
第4A圖是根據一比較例，顯示半導體裝置之佈局結構的平面示意圖。第4B圖顯示沿第4A圖之d-d’線的剖面示意圖。
在比較例中，平面圖中的電阻導線200與虛設鰭狀結構5和虛設閘極結構10不重疊。平面圖中的電阻導線200係設置於一些虛設鰭狀結構5之間的區域內。
將第1A和2A圖的佈局與第4A圖相比，可清楚地發現X方向上的寬度減少。一實施例中，第1A和2A圖的寬度X1 約為第4A圖的寬度X2的80%至90%。
再者，如第5A圖所示，在電阻導線的陣列中，藉由在電阻導線200下放置所有的虛設鰭狀結構5和虛設閘極結構10(利用第1A和1B圖的佈局)，可減少電阻導線陣列的面積。一實施例中，第5A圖的寬度X3是第5B圖(利用第4A圖之佈局)的寬度X4的約80%至90%，且第5A圖的寬度Y3是第5B圖的寬度Y4的約80%至90%。
第5C圖是根據電阻的尺寸，顯示電阻值的變化。水平軸顯示電阻導線之面積的平方根倒數，而垂直軸則顯示電阻率的變異數σ(%)。
在第5C圖中，「不堆疊」對應於第4A和4B圖之結構，「二層堆疊」對應於第1A和1B圖之結構，而「三層堆疊」則對應於第2A和2B圖之結構。
當電阻導線的尺寸很大時，各種結構中的電阻率的變異數皆很小，當電阻導線的尺寸變小時，電阻率的變異數增加。特別的是，「二層堆疊」的變異數與另外兩種結構相比增加較多。一些實施例中，「二層堆疊」的平均變異數為「三層堆疊」的兩倍以上。藉由在設置電阻導線200於其內的層間介電層和設置這些虛設閘極結構10於其內的層間介電層之間，插入一層以上額外的層間介電層，可降低電阻率的變異數和電阻導線圖案的面積。
第6A-9A圖是根據本揭示一實施例，顯示半導體裝置之連續製程中不同階段的示意圖。可理解的是，在第6A-9A圖所顯示的製程前、中、後可增加額外的操作，且以下敘述的 一些操作可為了方法的其他實施例被取代或刪除。操作/製程的順序可互相置換。
第6A圖顯示在金屬閘極結構形成後之半導體裝置結構。第6A圖顯示設置功能電路的電路區，以及設置電阻導線、虛設鰭狀結構和虛設閘極結構的電阻區。在第6A圖之電路區中，在通道層(例如一部分的鰭狀結構5’)上形成金屬閘極結構9’，且在金屬閘極結構9’上設置絕緣蓋層20’。鰭狀結構5’自隔離絕緣層40突出。一些實施例中，金屬閘極結構9’的厚度在約15奈米至約50奈米的範圍內。一些實施例中，絕緣蓋層20’的厚度在約10奈米至約30奈米的範圍內，且其他實施例中在約15奈米至約20奈米的範圍內。側壁間隙物30’係提供於金屬閘極結構9’和絕緣蓋層20’的側壁上。一些實施例中，側壁間隙物30’底部的膜厚在約3奈米至約15奈米的範圍內，且其他實施例中在約4奈米至約10奈米的範圍內。金屬閘極結構9’、絕緣蓋層20’和側壁間隙物30’的組合可統稱為閘極結構10’。再者，形成鄰接於一些閘極結構10’的一些源/汲極(S/D)區50’，且於這些閘極結構10’之間的空間填入第一層間介電層60。此外，在這些源/汲極區50’上形成例如WSi、CoSi、NiSi或TiSi的矽化物層55’。
同樣地，在電阻區形成大體上相同的結構。在虛設通道層(其為一部分的虛設鰭狀結構5)上形成虛設金屬閘極結構9，且在虛設金屬閘極結構9上設置虛設絕緣蓋層20。虛設鰭狀結構5自隔離絕緣層40突出。虛設側壁間隙物30係提供於虛設金屬閘極結構9和虛設絕緣蓋層20的側壁上。虛設金屬閘 極結構9、虛設絕緣蓋層20和虛設側壁間隙物30的組合可統稱為虛設閘極結構10。接著，形成鄰接於一些虛設閘極結構10的一些虛設源/汲極區50，且於這些虛設閘極結構10之間的空間填入第一層間介電層60。此外，在這些虛設源/汲極區50上形成虛設矽化物層55。
第6B圖是半導體裝置之閘極結構10’的放大示意圖。以下的描述適用於大體上具有相同結構的閘極結構10’和虛設閘極結構10。
閘極結構10’中的金屬閘極結構9’包含一或多層的金屬材料層16，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlC、TiAlN、TaN、NiSi、CoSi，或其他導電材料。在通道層和金屬材料層16之間設置包含一或多層金屬氧化物(例如高介電常數(high-k)之金屬氧化物)的閘極介電層12。高介電常數之金屬氧化物可例如為Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或前述之組合的氧化物。
一些實施例中，在閘極介電層12和金屬材料層16之間插入一或多層功函數調整層14。功函數調整層14係由例如為TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC之單層或這些材料的二種以上之多層的導電材料製成。對於N型通道的場效電晶體，功函數調整層14可使用一或多種之TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi，對於P型通道的場效電晶體，功函數調整層14可使用一或多種之TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co。
絕緣蓋層20’包含一或多層的絕緣材料，例如包含SiN、SiCN和SiOCN之以氮化矽為主的材料。側壁間隙物30’係由與絕緣蓋層20’不同之材料製成，且包含一或多層的絕緣材料，例如包含SiN、SiON、SiCN和SiOCN之以氮化矽為主的材料。第一層間介電層60包含一或多層的絕緣材料，例如為SiO2、SiON、SiCO、SiOCN或其他低介電常數(low-k)之以氧化矽為主的材料。
側壁間隙物30’、絕緣蓋層20’和第一層間介電層60之材料彼此不同，使得這些層中的每一層可被選擇性地蝕刻。一實施例中，側壁間隙物30’由SiOCN、SiCN或SiON製成，絕緣蓋層20’由SiN製成，而第一層間介電層60則由SiO2製成。
一些實施例中，採用置換閘極的製程來製造鰭式場效電晶體(Fin FETs)。
第6C圖顯示鰭式場效電晶體結構之透視示意圖。
首先，於基底301上形成鰭狀結構310。鰭狀結構310包含底部和作為通道區315的頂部。舉例而言，基底301為雜質濃度在約1x1015cm-3到約1x1018cm-3範圍內的P型矽基底。在其他實施例中，基底301為雜質濃度在約1x1015cm-3到約1x1018cm-3範圍內的N型矽基底。或者，基底301可包括另一元素半導體，例如鍺(Ge)；或包括化合物半導體，包含IV-IV族化合物半導體，例如SiC和SiGe，III-V族化合物半導體，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。在一實施例中，基底301為矽於絕緣體上(silicon-on insulator，SOI) 基底的矽層。
形成鰭狀結構310後，在鰭狀結構310上形成隔離絕緣層320。隔離絕緣層320包含一或多層由低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、電漿化學氣相沉積(plasma-CVD)或流動式化學氣相沉積(flowable CVD)形成的絕緣材料，例如氧化矽、氮氧化矽或氮化矽。隔離絕緣層320可藉由一或多層旋塗式玻璃(spin-on-glass，SOG)、SiO、SiON、SiOCN及/或摻氟矽玻璃(fluoride-doped silicate glass，FSG)形成。
在鰭狀結構310上形成隔離絕緣層320後，實施平坦化製程以移除部分的隔離絕緣層320。平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)及/或回蝕(etch-back)製程。接著，再進一步地移除(凹陷)隔離絕緣層320，以暴露出鰭狀結構310的上部。
在暴露的鰭狀結構310上形成虛設閘極結構。虛設閘極結構包含多晶矽製成的虛設閘極電極層，以及虛設閘極介電層。側壁間隙物350包含一或多層形成於虛設閘極電極層之側壁的絕緣材料。在形成虛設閘極結構後，將未被虛設閘極結構覆蓋的鰭狀結構310凹陷至低於隔離絕緣層320的上表面。接著，使用磊晶成長製程在凹陷的鰭狀結構310上形成源/汲極區360。源/汲極區360可包含應變材料，以施加應力於通道區315。
接續前述，在虛設閘極結構和源/汲極區360上形成層間介電層370。實施平坦化製程後，移除虛設閘極結構以形成閘極空間。接著，在閘極空間內形成包含金屬閘極電極和閘 極介電層(例如高介電常數(high-k)之介電層)的金屬閘極結構330。再者，在金屬閘極結構330上形成絕緣蓋層340，以獲得如第6C圖所示之鰭式場效電晶體結構。在第6C圖中，為了顯示底層的結構，未繪示出部分的金屬閘極結構330、絕緣蓋層340、側壁間隙物350和層間介電層370。
第6C圖中的金屬閘極結構330、絕緣蓋層340、側壁間隙物350、源/汲極區360和層間介電層370大體上對應於第6A圖中的金屬閘極結構9’(虛設金屬閘極結構9)、絕緣蓋層20’(虛設絕緣蓋層20)、側壁間隙物30’(虛設側壁間隙物30)、源/汲極區50’(虛設源/汲極區50)和第一層間介電層60。
如第7圖所示，在第一層間介電層60上形成第二層間介電層的下部100A。一些實施例中，在第一層間介電層60和第二層間介電層的下部100A之間，設置在隨後的接觸孔蝕刻製程中作為第一蝕刻停止層(etch-stop layer，ESL)的第一絕緣層105。
第一絕緣層105包含一或多層以氮化矽為主的材料，例如SiN、SiCN或SiOCN。第二層間介電層的下部100A包含一或多層絕緣材料，例如SiO2、SiON、SiCO或SiOCN這些以氧化矽為主的材料，或其他低介電常數的材料。
如第7圖所示，形成第二層間介電層的下部100A之後，在第二層間介電層的下部100A上形成電阻導線200。在第二層間介電層的下部100A上形成導電材料之披覆層(blanket layer)，並實施圖案化製程以獲得電阻導線200。披覆層可由化學氣相沉積(CVD)、包含濺鍍(sputtering)的物理氣相沉積 (physical vapor deposition，PVD)或其他合適的膜成形方法形成。
接續前述，如第8圖所示，在第二層間介電層的下部100A上形成第二層間介電層的上部，且電阻導線200係嵌入於第二層間介電層100內。一些實施例中，如第8圖所示，在電路區內藉由例如為雙鑲嵌(dual damascene)製程形成第一接觸插塞70和第一金屬佈線75。第一接觸插塞70和第一金屬佈線75包含一或多層之Cu、Al、Ti、Co、W、Ni或前述之合金、TiN或TaN。
再者，如第9A圖所示，在第二層間介電層100上形成第三層間介電層120。一些實施例中，在第二層間介電層100和第三層間介電層120之間，設置在隨後的接觸孔蝕刻製程中作為第二蝕刻停止層(ESL)的第二絕緣層125。第三層間介電層120和第二絕緣層125的材料或配置相似於第二層間介電層100和第一絕緣層105的材料或配置。
如第9A圖所示，形成第三層間介電層120後，形成連接於電阻導線200的接觸300。
一些實施例中，如第9A圖所示，在電路區內藉由例如為雙或單鑲嵌製程形成第二接觸插塞80和第二金屬佈線85。接觸300可與第二接觸插塞80及/或第二金屬佈線85同時形成。第二接觸插塞80和第二金屬佈線85的材料或配置相似於第一接觸插塞70和第一金屬佈線75的材料或配置。
第9B圖顯示另一實施例之佈線結構。如第9B圖所示，在與第一金屬佈線75或第一接觸插塞70相同之佈線水平面 形成接觸300。再將接觸300藉由接觸插塞80’進一步連接至上層佈線85’，此部分相似於第二金屬佈線85和第二接觸插塞80。
第10-13圖是根據本揭示之另一實施例，顯示半導體裝置之連續製程中的不同階段。可理解的是，在第10-13圖所顯示的製程前、中、後可增加額外的操作，且以下敘述的一些操作可為了方法的其他實施例被取代或刪除。操作/製程的順序可互相置換。再者，前述實施例之相同或相似的結構、材料、配置及/或製程可適用於接下來要陳述的實施例，且詳細的說明可被省略。
如第10圖所示，在第6A圖之結構形成後，在第一層間介電層60上形成第二層間介電層100和第一絕緣層105。一些實施例中，如第10圖所示，在電路區內形成第一接觸插塞70和第一金屬佈線75。
接著，如第11圖所示，在第二層間介電層100上形成第三層間介電層的下部120A。一些實施例中，在第二層間介電層100和第三層間介電層的下部120A之間，設置在隨後的接觸孔蝕刻製程中作為第二蝕刻停止層(ESL)的第二絕緣層125。
如第11圖所示，在第三層間介電層的下部120A形成後，在第三層間介電層的下部120A上形成電阻導線200。
接續前述，如第12圖所示，在第三層間介電層的下部120A上形成第三層間介電層的上部，且電阻導線200係嵌入於第三層間介電層120內。
再者，如第13圖所示，在第三層間介電層120內形成接觸300。一些實施例中，如第13圖所示，在電路區內藉由 例如雙鑲嵌製程形成第二接觸插塞80和第二金屬佈線85。一些實施例中，接觸300可與第二接觸插塞80及/或第二金屬佈線85同時形成。
第14圖顯示本揭示另一實施例之半導體裝置的剖面示意圖。可理解的是，在第14圖所顯示的製程前、中、後可增加額外的操作，且以下敘述的一些操作可為了方法的其他實施例被取代或刪除。操作/製程的順序可互相置換。再者，前述實施例之相同或相似的結構、材料、配置及/或製程可適用於接下來要陳述的實施例，且詳細的說明可被省略。
如第14圖所示，在第四層間介電層130內嵌入電阻導線200。
在第10圖之結構形成後，在第二層間介電層100上形成第三層間介電層120和第二絕緣層125。一些實施例中，在第三層間介電層120形成後，在電路區內形成第二接觸插塞80和第二金屬佈線85。
接續前述，如第14圖所示，使用與第11-13圖相似之製程形成第四層間介電層130、電阻導線200和接觸300。
當電阻導線200所在的層間介電層下有一或更多的層間介電層形成時，重複前述的製程。
可以理解的是，第9A、9B、13和14圖所示之裝置可進一步經歷互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)的製程，以形成例如為互連金屬層、介電層、鈍化層……等不同的特徵部件。
在此所陳述的不同實施例或範例對於已存在的技 術提供了一些優勢。舉例而言，在本揭示中，藉由在電阻導線下放置全部的虛設鰭狀結構和虛設閘極結構，可降低電阻及/或電阻陣列之面積。此外，藉由在設置電阻導線於其中的層間介電層和設置虛設閘極結構於其中的層間介電層之間插入一層以上附加的層間介電層，可降低電阻值的變化。
可理解的是，在此並未討論到所有的優勢，並非所有的實施例和範例都需要特別的優勢，且其他實施例或範例可能提供不同的優勢。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭示的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本揭示為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭示的精神與範圍，且他們能在不違背本揭示之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims (15)

  1. 一種半導體裝置，包括：一虛設鰭狀結構，設置於一基底上；一虛設閘極結構，設置於一部分的該虛設鰭狀結構上；一第一層間介電層，該虛設閘極結構嵌入於其中；一第二層間介電層，設置於該第一層間介電層上；以及一電阻導線，由導電材料形成，且嵌入於該第二層間介電層；其中在平面圖中，該電阻導線與該虛設閘極結構重疊。
  2. 如申請專利範圍第1項所述之半導體裝置，其中一或多個附加的層間介電層設置於該第一層間介電層和該第二層間介電層之間。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該電阻導線的導電材料包含一過渡金屬之氮化物。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該電阻導線的導電材料包含氮化鈦(TiN)及氮化鉭(TaN)的其中至少一者。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該虛設閘極結構包含設置於該虛設鰭狀結構上的二或多個虛設閘極電極，該些虛設閘極電極沿著一第一方向延伸，且沿著垂直於該第一方向之一第二方向排列，以及該電阻導線沿著該第一方向延伸，且該電阻導線在沿著該第一方向上較該些虛設閘極電極長。
  6. 如申請專利範圍第1項所述之半導體裝置，其中接觸於該電阻導線的只有四個接觸，且在平面圖中，該虛設閘極結構設置於該四個接觸中的兩個接觸和該四個接觸中剩餘的兩個接觸之間，該四個接觸與該虛設閘極結構不重疊。
  7. 一種半導體裝置，包括：一第一虛設鰭狀結構，設置於一基底上；一第一虛設閘極結構，設置於一部分的該第一虛設鰭狀結構上；一第一層間介電層，該第一虛設閘極結構嵌入於其中；一第二層間介電層，設置於該第一層間介電層上；一第三層間介電層，設置於該第二層間介電層上；以及一電阻導線，由導電材料形成，且嵌入於該第三層間介電層；其中在平面圖中，該電阻導線與該第一虛設鰭狀結構部分或完全重疊。
  8. 如申請專利範圍第7項所述之半導體裝置，更包括下列至少一者：一第一絕緣層，設置於該第一層間介電層和該第二層間介電層之間，該第一絕緣層係由與該第一層間介電層和該第二層間介電層不同之材料製成，且該第一絕緣層較該第一層間介電層和該第二層間介電層薄；以及一第二絕緣層，設置於該第二層間介電層和該第三層間介電層之間，該第二絕緣層係由與該第二層間介電層和該第三層間介電層不同之材料製成，且該第二絕緣層較該第二層間介電層和該第三層間介電層薄。
  9. 如申請專利範圍第7項所述之半導體裝置，其中該第一虛設閘極結構包含設置於該第一虛設鰭狀結構上的二或多個第一虛設閘極電極，該些第一虛設閘極電極沿著一第一方向延伸，且沿著垂直於該第一方向之一第二方向排列，以及該電阻導線沿著該第一方向延伸，且該第一虛設鰭狀結構沿著該第二方向延伸。
  10. 如申請專利範圍第9項所述之半導體裝置，其中在平面圖中，該些第一虛設閘極電極的其中至少一個與該電阻導線重疊。
  11. 如申請專利範圍第9項所述之半導體裝置，其中在平面圖中，該些第一虛設閘極電極的其中至少一個與該電阻導線不重疊。
  12. 如申請專利範圍第9項所述之半導體裝置，更包括：一第二虛設鰭狀結構，設置於該基底上；以及一第二虛設閘極結構，設置於一部分的該第二虛設鰭狀結構上；其中該第一虛設鰭狀結構和該第二虛設鰭狀結構沿著該第一方向對齊，且在平面圖中，該電阻導線與該第二虛設鰭狀結構部分或完全重疊。
  13. 一種半導體裝置的製造方法，包括：在一基底上形成一第一虛設鰭狀結構；在一部分的該第一虛設鰭狀結構上形成一第一虛設閘極結構；形成一第一層間介電層，使得該第一虛設閘極結構嵌入於該第一層間介電層；在該第一層間介電層上形成一第二層間介電層；以及在該第二層間介電層上形成一第三層間介電層；其中形成由一導電材料製成的一電阻導線使得該電阻導線嵌入於該第三層間介電層，且在平面圖中，該電阻導線與該第一虛設鰭狀結構至少部分重疊。
  14. 如申請專利範圍第13項所述之半導體裝置的製造方法，其中該電阻導線和該第三層間介電層由下列方式形成：在該第二層間介電層上形成該第三層間介電層的一下部分；在該第三層間介電層的該下部分上或內形成該電阻導線；以及在該第三層間介電層的該下部分和該電阻導線上形成該第三層間介電層的一上部分。
  15. 如申請專利範圍第13項所述之半導體裝置的製造方法，更包括於該第二層間介電層和該第三層間介電層之間形成一或多個附加的層間介電層。
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