TWI538143B - 薄膜電阻結構 - Google Patents

Description

薄膜電阻結構

本發明係關於一種薄膜電阻，尤指一種與金屬閘極(metal gate)製程整合之薄膜電阻。

現今半導體產業中，金氧半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistors，MOSFET)多是利用多晶矽(polysilicon)材料來製作閘極(gate)。然而，多晶矽材料仍具有許多缺點：與大多數金屬材料相比，多晶矽閘極具有較高的電阻值，因此多晶矽閘極的傳導速率低於金屬導線。而為了彌補此一缺點，多晶矽閘極需要經過矽化金屬處理，以同時降低接觸電阻及接面寄生電阻(Parasitic Resistance，R_p)，並提升其操作速率至可接受的範圍。

值得注意的是，傳統上用來形成閘極的多晶矽材料在混合模式積體電路元件(mixed-mode integrated circuit devices)中亦常被用以製作其他的被動電路元件，如電容、薄膜電阻等。且可藉由調整多晶矽沈積製程的溫度、壓力，以及調整多晶矽薄膜本身之厚度、面積與摻雜值濃度等，來控制多晶矽薄膜電阻之電阻值。

然而，隨著以金屬閘極取代傳統多晶矽閘極之半導體製程趨勢，以往由多晶矽材料整合製作的被動元件，亦可為金屬材料所取代。而與主動元件經歷的半導體製程技術相同，被動元件如薄膜電阻等亦是結合金屬層、介電層之薄膜形成方法與微影、蝕刻等方法所形成。可想而知，這使得金屬閘極，尤其是閘極後製(gate-last)製程與其相關元件之整合技術與製程控制係更形複雜。因此如何在此一複雜而嚴苛的製程環境中，在不再增加製程複雜度與成本之前提下，成功地整合金屬閘極與薄膜電阻之製作，實係一值得關注之問題。

因此，本發明係提供一種成功整合薄膜電阻以及具有金屬閘極之電晶體的製作方法。

根據本發明的一較佳實施例，提供一種薄膜電阻結構，包含有一基底，一覆蓋於該基底之上的平坦之底層間介電層，複數個位於該底層間介電層之中的第一接觸，且各該第一接觸之一頂面切齊該底層間介電層之一頂面；一位於該底層間介電層之上的平坦之頂層間介電層；複數個位於該頂層間介電層之中的第二接觸，且各該第二接觸之一頂面切齊該頂層間介電層之一頂面；以及一薄膜電阻，位於該底層間介電層與該頂層間介電層之間。

根據本發明的另一較佳實施例，提供一種薄膜電阻結構，包含有一基底，一覆蓋於該基底之上的平坦之底層間介電層；複數個位於該底層間介電層之中的第一接觸，且各該第一接觸之一頂面切齊該底層間介電層之一頂面；一位於於該底層間介電層之上的平坦之頂層間介電層；複數個位於該頂層間介電層之中的第二接觸，且各該第二接觸之一頂面切齊該頂層間介電層之一頂面；一薄膜電阻，位於該底層間介電層與該頂層間介電層之間；以及至少一支撐結構，位於該薄膜電阻下方之該底層間介電層中。

綜上所述，本發明提供一種薄膜電阻結構，比起傳統使用多晶矽作為電阻的結構，製程更為簡單快速。且本發明薄膜電阻結構位在兩層平坦的層間介電層之間，此結構可廣泛的與現行的金屬閘極(metal gate)製程、高介電常數優先閘極後製製程(high-k first gate last process)或高介電常數後製閘極後製製程(high-k last gate last process)整合，而不需額外繁複步驟。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第5圖，第1圖至第5圖繪示了本發明之第一較佳實施例之薄膜電阻結構製作方法示意圖，為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。如第1圖所示，首先提供一基底100，基底上規劃有一半導體元件區102與一電阻區104，隨後於基底100內形成複數個提供電性絕緣不同區域的淺溝隔離(shallow trench isolation,STI) 106位在半導體元件區102以及電阻區104中。其中，基底100可以是各種半導體基底，例如是矽基底(silicon substrate)、磊晶矽基底(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽基底(silicon carbide substrate)或矽覆絕緣(silicon-on-insulator,SOI)基底等。

然後於半導體元件區102中形成一多晶矽閘極(圖未示)當作虛置閘極，並在完成輕摻雜汲極(LDD)、間隙壁(spacer)、源極/汲極、介電層沉積等製程之後，繼之以閘極取代(gate replacement)與接觸插塞等製程，用來將多晶矽閘極置換成金屬閘極，並同時利用一化學機械研磨等之平坦化製程而於基底100上全面性形成一平坦之底層間介電層110於基底100之上。然後再於半導體元件區102內的底層間介電層110之中形成複數個第一接觸130。至此，如第2圖所示，本實施例之半導體元件區102內包含至少一金屬閘極結構112，且金屬閘極結構112之一頂面與底層間介電層110之頂面切齊，而各第一接觸130之一頂面亦切齊底層間介電層110之頂面，且各第一接觸130形狀並不限定，其可包含柱狀接觸(pole contact)或條狀接觸(slot contact)等。

金屬閘極結構112至少包含一高介電常數介電層116以及至少一金屬材料層118。其中，高介電常數介電層116係設置於基底100與金屬材料層118之間，其可選自氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO₃,BST)所組成之群組。而金屬材料層118則可視其為N型金氧半導體(NMOS)閘極結構或為P型金氧半導體(PMOS)閘極結構而定來做調整，其可具有相對應之底阻障層、功函數金屬層、頂阻障層與主導電層等。再者，本發明的第一接觸130亦可伴隨閘極取代(gate replacement)製程一起形成，因此，第一接觸130可具有和金屬閘極結構112相同的功函數金屬材料與導電材料，例如鋁(aluminum,Al)、鎢(tungsten,W)、銅(copper,Cu)、鋁化鈦(titanium aluminide,TiAl)、鈦(titanium,Ti)、氮化鈦(titanium nitride,TiN)、鉭(tantalum,Ta)、氮化鉭(Tantalum nitride,TaN)或氧化鋁鈦(titanium aluminum oxide,TiAlO)等。此外，金屬閘極結構112的兩側形成有複數個以氮化矽或氧化矽等材質所組成之單層或多層複合結構的側壁子120，以及複數個摻雜區114於金屬閘極結構112之至少一側的基底100中，摻雜區114包括習知的LDD區域(輕摻雜汲極)與源/汲極區域，而且摻雜區114中可另包括一磊晶層，例如鍺化矽磊晶層或碳化矽磊晶層，且摻雜區114表面上方尚可形成一金屬矽化物層(圖未示)，但不以此為限。另外，基底100以及底層間介電層110之間另可包含一接觸蝕刻停止層(contact etch stop layer,CESL) 122。

值得注意的是，本較佳實施例雖以高介電常數後製閘極後製(high-k last gate last)製程為例做說明，但本發明亦可應用在高介電常數優先閘極後製製程(high-k first gate last process)或閘極優先(gate first)製程或多晶矽閘極製程中，且該等製程皆為習知該項技藝者與通常知識者所熟知，在此不多加贅述。

而後，如第3圖所示，依序全面性形成一第二停止層132、薄膜電阻材料層(圖未示)以及保護材料層(圖未示)於底層間介電層110之上，接著利用微影與蝕刻製程來同時蝕刻保護材料層與薄膜電阻材料層，以於電阻區104的第二停止層132表面形成一堆疊的薄膜電阻層134以及保護層136。由於保護材料層與薄膜電阻材料層係同時被圖案化，因此保護層136與薄膜電阻層134的面積相等，且保護層136的側壁與薄膜電阻層134的側壁切齊。此外，第二停止層132可使用一摻雜氮之碳化介電層(nitrogen doped carbide,NDC)，以在進行此蝕刻步驟時達到保護下方元件的目的。薄膜電阻層134可選用阻障材料例如氮化鈦或氮化鉭等材料製作。保護層136則可用氮化矽製作，用以保護下方薄膜電阻層134受水氣與氧氣影響。

之後如第4圖所示，形成一平坦的頂層間介電層140於底層間介電層110之上，並且覆蓋保護層136表面，然後在半導體元件區102以及電阻區104分別形成複數個第二接觸150於頂層間介電層140之中。值得注意的是，位於電阻區104各第二接觸150可穿透保護層136以及薄膜電阻層134，而接觸到第二停止層132的一表面；而位於半導體元件區102的各第二接觸150則係皆穿透停止層132而接觸到金屬閘極結構112的頂端或第一接觸130的頂端而與之電性連接，且各第二接觸150之一頂面切齊頂層間介電層140之一頂面。此時薄膜電阻層134位在底層間介電層110以及頂層間介電層140之間。而底層間介電層110與頂層間介電層140可為例如一氧化矽層，以共同構成一層間介電層144。

之後，如第5圖所示，本實施例在完成頂層間介電層140與第二接觸150後，可於整個層間介電層144上方再形成所需之金屬內連線層(interconnection)，例如包含至少一金屬層間介電層159，且金屬層間介電層159中更包含有以銅(copper,Cu)、鋁(aluminum,Al)等製成的至少一金屬線路162，例如第1金屬層(M1)、第2金屬層(M2)、第3金屬層(M3)...第n金屬層(Mn)，以及在金屬層間的至少一介層插塞(via plug)164用以電連接本發明的薄膜電阻結構與各式半導體元件，作為元件傳送或接收訊號的途徑。值得注意的是，由於本發明的薄膜電阻層134係位於底層間介電層110與頂層間介電層140之間，亦即設置於層間介電層144中，故相較於習知技術，則可視為第0金屬層(M0)。

下文將針對本發明之薄膜電阻結構及其製作方法的不同實施樣態進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。

如第6圖所示，並同時參考本發明之第一較佳實施例，首先提供一基底100，基底100上定義有一半導體元件區102與一電阻區104，且基底100內形成有複數個提供電性絕緣不同區域的淺溝隔離106位在半導體元件區102以及電阻區104中。接著於基底100上全面性形成一平坦之底層間介電層110於基底之上，並於底層間介電層110中形成複數個金屬閘極結構112/113與複數個第一接觸130/131。

然後如第7圖所示，依序形成一第二停止層132、薄膜電阻材料層(圖未示)以及保護材料層(圖未示)於於底層間介電層110之上，然後利用微影與蝕刻製程來同時蝕刻保護材料層與薄膜電阻材料層，以於電阻區104的第二停止層132表面形成一堆疊的薄膜電阻層134以及保護層136。之後，形成一頂層間介電層140於第二停止層132上方，並覆蓋薄膜電阻層134以及保護層136，接著於頂層間介電層140之中，再形成複數個第二接觸150於頂層間介電層140之中。在完成頂層間介電層140與第二接觸150之後，可於頂層間介電層140上方再形成所需之金屬內連線層(interconnection)，例如包含至少一金屬層間介電層159，且金屬層間介電層159包含有至少一金屬線路162以及至少一介層插塞(via plug)164，用以電連接本發明的薄膜電阻結構與各式半導體元件，作為元件傳送或接收訊號的途徑。由於第7圖所示之實施步驟細節與使用之材料大致與本發明第一較佳實施例相同，故在此不再贅述。

值得注意的是，本實施例與本發明第一較佳實施例不同之處在於，各金屬閘極結構112與各第一接觸130不僅位於半導體元件區102的底層間介電層110之中，也可同時位於電阻區104的底層間介電層110之中。其中，位於電阻區104的支撐金屬閘極結構113或支撐第一接觸131在本實施例中係作為一支撐結構160使用，也就是說本實施例的支撐結構160係指位在電阻區104的支撐金屬閘極結構113或支撐第一接觸131。且該金屬閘極結構113或第一接觸131可為與其他元件電性隔離的虛置結構(floating structure)。而支撐結構160分布在薄膜電阻層134正下方，以有效發揮支撐柱的功能，避免下方的底層間介電層110面積過大而使得在進行閘極取代(gate replacement)與接觸插塞等製程時，該化學機械研磨等之平坦化製程，會對電阻區104的底層間介電層110造成窪陷(dishing)作用，進而導致第二停止層132以及薄膜電阻層134亦受到窪陷(dishing)現象所影響。由於支撐結構160係與金屬閘極結構113或第一接觸131同時製作，故不會增加額外的步驟使成本增加。

另外值得注意的一點，支撐結構160係為位於薄膜電阻層134下方支撐物的總稱，故支撐結構包括金屬閘極結構113、第一接觸131甚至是完成金屬閘極結構113之前所形成的虛置閘極(dummy gate)皆可作為支撐結構使用。而且，支撐結構160之一頂端實質接觸第二停止層132或該第二接觸150，而支撐結構160之一底端則可接觸基底100、淺溝隔離106或是摻雜區114，實際情況可依製程需求調整。如第8圖與第9圖所示，第8圖繪示了本發明第二較佳實施例之支撐結構的三種實施態樣，特指以金屬閘極結構112當作支撐結構160時，可位於基底100上三種不同部位的實施態樣。第8圖中的金屬閘極113為虛置結構，也就是在製作時並非原先預定設置的電路，也未與其他元件電連接，使得該金屬閘極結構113獨立存在於該薄膜電阻結構中，作為支撐結構使用也不會受到其他元件的影響。第9圖則繪示了本發明第二較佳實施例的另三種實施態樣，特指以第一接觸130當作支撐結構160時，可位於基底100上三種不同部位的實施態樣。同樣地，此處的第一接觸131與第8圖中的金屬閘極結構113相同，係與其他元件電性隔離的虛置結構。此外，也可如第7圖所示，以金屬閘極結構112與第一接觸130同時存在當作支撐結構160。皆可達到本實施例防止薄膜電阻層134窪陷的目的。

另外，本發明中支撐結構160與薄膜電阻層134的配置，可如第10圖所示，第10圖繪示本發明第二實施例位於電阻區104的上視示意圖。每一支撐結購160皆沿一第一方向彼此平行排列(例如為X軸)，薄膜電阻層134位於支撐結構160上，沿一第二方向延伸(例如為Y軸)，第二接觸150位於部分薄膜電阻層上方，且金屬線路162位於各第二接觸150上且與之電連接。值得注意的是，第一方向與第二方向並不限定於X軸與Y軸，也可以為任意不同的方向，但較佳為彼此之間互相垂直，可達到較好的支撐效果。

綜上所述，本發明提供一種薄膜電阻結構，且該薄膜電阻結構位在兩層平坦的層間介電層之間，此結構可廣泛的與現行的高介電常數金屬閘極製程(high-k metal gate process)結合，而不需額外繁複步驟。此外，在本發明的其他實施例中，更提出了複數個支撐結構位在該薄膜電阻結構下方，以防止窪陷現象產生。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

102．．．半導體元件區

104．．．電阻區

106．．．淺溝隔離

110．．．底層間介電層

112．．．金屬閘極結構

113．．．金屬閘極結構

114．．．摻雜區

116．．．高介電常數介電層

118．．．金屬材料層

120．．．側壁子

122．．．接觸蝕刻停止層

130．．．第一接觸

131．．．第一接觸

132．．．第二停止層

134．．．薄膜電阻層

136．．．保護層

140．．．頂層間介電層

144．．．層間介電層

150．．．第二接觸

159．．．金屬層間介電層

160．．．支撐結構

162．．．金屬線路

164．．．介層插塞

M1．．．第1金屬層

M2．．．第2金屬層

M3．．．第3金屬層

第1圖至第5圖繪示了本發明第一較佳實施例的流程步驟示意圖。

第6圖至第7圖繪示了本發明第二較佳實施例的流程步驟示意圖。

第8圖繪示了本發明第二較佳實施例的三種實施態樣。

第9圖繪示了本發明第二較佳實施例的另三種實施態樣。

第10圖繪示了本發明第二較佳實施例的上視示意圖。

100．．．基底

102．．．半導體元件區

104．．．電阻區

106．．．淺溝隔離

110．．．底層間介電層

112．．．金屬閘極結構

113．．．金屬閘極結構

114．．．摻雜區

116．．．高介電常數介電層

118．．．金屬材料層

130．．．第一接觸

131．．．第一接觸

132．．．第二停止層

134．．．薄膜電阻層

136．．．保護層

140．．．頂層間介電層

144．．．層間介電層

150．．．第二接觸

159．．．金屬層間介電層

160．．．支撐結構

162．．．金屬線路

164．．．介層插塞

M1．．．第1金屬層

M2．．．第2金屬層

M3．．．第3金屬層

Claims (16)

1. 一種薄膜電阻結構，包含有：一基底；一平坦之底層間介電層，覆蓋於該基底之上；複數個第一接觸，位於該底層間介電層之中，且各該第一接觸之一頂面切齊該底層間介電層之一頂面；一平坦之頂層間介電層，位於該底層間介電層之上；複數個第二接觸，位於該頂層間介電層之中，且各該第二接觸之一頂面切齊該頂層間介電層之一頂面；以及一薄膜電阻，位於該底層間介電層與該頂層間介電層之間，其中至少一該第二接觸穿過該薄膜電阻。
2. 如申請專利範圍第1項所述之薄膜電阻結構，其中更包含一停止層位於該底層間介電層與該頂層間介電層之間，且該薄膜電阻設置於該停止層表面。
3. 如申請專利範圍第2項所述之薄膜電阻結構，其中穿過該薄膜電阻的至少一該第二接觸接觸該停止層之表面。
4. 如申請專利範圍第1項所述之薄膜電阻結構，其中更包含一保護層位於該薄膜電阻之上，該保護層之面積與該薄膜電阻之面積相等且該保護層的各側壁切齊該薄膜電阻的各側壁。
5. 如申請專利範圍第1項所述之薄膜電阻結構，其中該基底更包含一半導體元件區與一電阻區，且該薄膜電阻位於該電阻區內。
6. 如申請專利範圍第5項所述之薄膜電阻結構，其中該基底中更包含至少一淺溝隔離(STI)位於該電阻區內。
7. 如申請專利範圍第5項所述之薄膜電阻結構，其中該半導體元件區另包含有至少一金屬閘極結構與至少一該第一接觸。
8. 如申請專利範圍第7項所述之薄膜電阻結構，其中該金屬閘極結構之一頂面切齊該底層間介電層之該頂面。
9. 如申請專利範圍第1項所述之薄膜電阻結構，另包含有至少一金屬層間介電層設置於該頂層間介電層之上，且該金屬層間介電層中包含有至少一金屬線路與至少一介層插塞(via plug)。
10. 如申請專利範圍第1項所述之薄膜電阻結構，其中該第一接觸包含條狀接觸(slot contact)。
11. 一種薄膜電阻結構，包含有：一基底；一平坦之底層間介電層，覆蓋於該基底之上；複數個第一接觸，位於該底層間介電層之中，且各該第一接觸之一頂面切齊該底層間介電層之一頂面；一平坦之頂層間介電層，位於於該底層間介電層之上；複數個第二接觸，位於該頂層間介電層之中，且各該第二接觸之一頂面切齊該頂層間介電層之一頂面；一薄膜電阻，位於該底層間介電層與該頂層間介電層之間，其中至少一該第二接觸穿過該薄膜電阻；以及至少一支撐結構，位於該薄膜電阻下方之該底層間介電層中。
12. 如申請專利範圍第11項所述之薄膜電阻結構，其中該基底更包含一半導體元件區與一電阻區，且該薄膜電阻位於該電阻區內。
13. 如申請專利範圍第12項所述之薄膜電阻結構，其中該基底中更包含至少一淺溝隔離(STI)位於該電阻區內，且該支撐結構設置於該淺溝隔離上。
14. 如申請專利範圍第11項所述之薄膜電阻結構，其中該支撐結構包含金屬閘極結構或該第一接觸。
15. 如申請專利範圍第11項所述之薄膜電阻結構，其中該支撐結構沿一第一方向延伸，該薄膜電阻沿一第二方向延伸，且該第一方向與該第二方向不同。
16. 如申請專利範圍第11項所述之薄膜電阻結構，其中該第一方向與該第二方向互相垂直。