CN117790547A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其形成方法，其中该半导体结构包含一基底，基底上定义有一半导体元件区以及一电阻区，至少一栅极结构，位于半导体元件区内，至少一虚设栅极结构，位于电阻区内，一介电层位于基底上，并且覆盖栅极结构以及虚设栅极结构，一停止层，位于电阻区内，并且位于虚设栅极结构正上方，以及一薄膜电阻层，位于电阻区内，并且位于停止层的正上方。
Description
技术领域
本发明涉及一种半导体结构，尤其是涉及一种与金属栅极(metal gate)制作工艺整合的薄膜电阻，具有较高的良率。
背景技术
现今半导体产业中，金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistors，MOSFET)多是利用多晶硅(polysilicon)材料来制作栅极(gate)。然而，多晶硅材料仍具有许多缺点:与大多数金属材料相比，多晶硅栅极具有较高的电阻值，因此多晶硅栅极的传导速率低于金属导线。而为了弥补此一缺点，多晶硅栅极需要经过硅化金属处理，以同时降低接触电阻及接面寄生电阻(Parasitic Resistance，Rp)，并提升其操作速率至可接受的范围。
随着以金属栅极取代传统多晶硅栅极的半导体制作工艺趋势，以往由多晶硅材料整合制作的被动元件，也可为金属材料所取代。而与主动元件经历的半导体制作工艺技术相同，被动元件如薄膜电阻等亦是结合金属层、介电层的薄膜形成方法与光刻、蚀刻等方法所形成。
发明内容
本发明提供一种半导体结构，包含一基底，基底上定义有一半导体元件区以及一电阻区，至少一栅极结构，位于半导体元件区内，至少一虚设栅极结构，位于电阻区内，一介电层位于基底上，并且覆盖栅极结构以及虚设栅极结构，一停止层，位于电阻区内，并且位于虚设栅极结构正上方，以及一薄膜电阻层，位于电阻区内，并且位于停止层的正上方。
本发明另提供一种半导体结构的形成方法，包含提供一基底，基底上定义有一半导体元件区以及一电阻区，形成至少一栅极结构，位于半导体元件区内，形成至少一虚设栅极结构，位于电阻区内，形成一介电层位于基底上，并且覆盖栅极结构以及虚设栅极结构，形成一停止层，位于电阻区内，并且位于虚设栅极结构正上方，以及形成一薄膜电阻层，位于电阻区内，并且位于停止层的正上方。
本实施例的特征在于，在薄膜电阻层的下方包含有第一停止层以及第二停止层，两层的停止层可以进一步防止接触结构穿透而接触到下方的虚设栅极结构。其中第一停止层与第二停止层的材质不同，因此可以避免形成接触结构时，蚀刻步骤穿透过薄膜电阻层的情况。换句话说，即使接触结构穿过了薄膜电阻层，也有极高机率会停止在第二停止层之中，而不会直接向下接触到虚设栅极结构。如此一来，可提高半导体元件的良率。
附图说明
图1至图5为本发明的第一优选实施例的薄膜电阻结构制作方法示意图；
图6为本发明的第二优选实施例的薄膜电阻结构的结构示意图。
主要元件符号说明
100:基底
102:半导体元件区
104:电阻区
106:浅沟隔离
110:底层间介电层
111:金属层
114:掺杂区
116:高介电常数介电层
118:金属材料层
120:间隙壁
122:接触蚀刻停止层
132:第一停止层
133:第二停止层
134:薄膜电阻层
136:保护层
140:顶层间介电层
159:金属层间介电层
162:金属线路
164:介层插塞
M1:第1金属层
M2:第2金属层
M3:第3金属层
G:金属栅极结构
CT1:第一接触
CT2:第一接触
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1至图5，图1至图5绘示了本发明的第一优选实施例的薄膜电阻结构制作方法示意图，为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。如图1所示，首先提供一基底100，基底上规划有一半导体元件区102与一电阻区104，随后于基底100内形成多个提供电性绝缘不同区域的浅沟隔离(shallow trench isolation,STI)106位在半导体元件区102以及电阻区104中。其中，基底100可以是各种半导体基底，例如是硅基底(silicon substrate)、外延硅基底(epitaxialsilicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等。
然后于半导体元件区102中形成一多晶硅栅极(图未示)当作虚置栅极，并在完成轻掺杂漏极(LDD)、间隙壁(spacer)、源极/漏极、介电层沉积等制作工艺之后，继之以栅极取代(gate replacement)与接触插塞等制作工艺，用来将多晶硅栅极置换成金属栅极，并同时利用一化学机械研磨等的平坦化制作工艺，在基底100上全面性形成一平坦的底层间介电层110于基底100之上，底层间介电层110例如为一氧化硅层，但不限于此。然后再于半导体元件区102内的底层间介电层110之中形成多个第一接触CT1。
至此，如图2所示，本实施例的半导体元件区102内包含至少一金属栅极结构G，且金属栅极结构G的一顶面与底层间介电层110的顶面切齐，而各第一接触CT1的一顶面也切齐底层间介电层110的顶面，且各第一接触CT1形状并不限定，其可包含柱状接触(polecontact)或条状接触(slot contact)等。
金属栅极结构G至少包含一高介电常数介电层116以及至少一金属材料层118。其中，高介电常数介电层116是设置于基底100与金属材料层118之间，其可选自氧化铪(hafnium oxide,HfO2)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al2O3)、氧化镧(lanthanum oxide,La2O3)、氧化钽(tantalum oxide,Ta2O5)、氧化钇(yttrium oxide,Y2O3)、氧化锆(zirconium oxide,ZrO2)、钛酸锶(strontium titanate oxide,SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide,HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)所组成的组。而金属材料层118则可视其为N型金属氧化物半导体(NMOS)栅极结构或为P型金属氧化物半导体(PMOS)栅极结构而定来做调整，其可具有相对应的底阻障层、功函数金属层、顶阻障层与主导电层等。
本发明的第一接触CT1也可伴随栅极取代(gate replacement)制作工艺一起形成，因此，第一接触CT1可具有和金属栅极结构G相同的功函数金属材料与导电材料，例如铝(aluminum,Al)、钨(tungsten,W)、铜(copper,Cu)、铝化钛(titanium aluminide,TiAl)、钛(titanium,Ti)、氮化钛(titanium nitride,TiN)、钽(tantalum,Ta)、氮化钽(Tantalumnitride,TaN)或氧化铝钛(titanium aluminum oxide,TiAlO)等。
此外，金属栅极结构G的两侧形成有多个以氮化硅或氧化硅等材质所组成的单层或多层复合结构的间隙壁120，以及多个掺杂区114于金属栅极结构G的至少一侧的基底100中，掺杂区114包括现有的LDD区域(轻掺杂漏极)与源/漏极区域，而且掺杂区114中可另包括一外延层，例如锗化硅外延层或碳化硅外延层，且掺杂区114表面上方尚可形成一金属硅化物层(图未示)，但不以此为限。另外，基底100以及底层间介电层110之间还可包含一接触蚀刻停止层(contact etch stop layer,CESL)122。
值得注意的是，本优选实施例虽以高介电常数后制栅极后制(high-k last gatelast)制作工艺为例做说明，但本发明也可应用在高介电常数优先栅极后制制作工艺(high-k first gate last process)或栅极优先(gate first)制作工艺或多晶硅栅极制作工艺中，且该等制作工艺都为现有该项技术人员与通常知识者所熟知，在此不多加赘述。
除了上述形成在半导体元件区102内的金属栅极结构G以外，本发明在电阻区104中形成有至少一虚设栅极结构DG，其中虚设栅极结构DG具有类似于金属栅极结构G的结构，例如同样包含有高介电常数介电层116、金属材料层118、间隙壁120与接触蚀刻停止层122等材料层。而虚设栅极结构DG与金属栅极结构G差异在于，由于虚设栅极结构DG形成于电阻区104内，例如可形成于浅沟隔离106上，因此虚设栅极结构DG通常并不与其他电子元件电连接。而此处形成虚设栅极结构DG的目的在于提升栅极结构形成时的图案均匀性，避免不同的区域(半导体元件区102与电阻区104)内的图案密度差异较大而影响元件形成的品质。
而后，如图3所示，依序全面性形成一第一停止层132、一第二停止材料层(图未示)、一薄膜电阻材料层(图未示)以及保护材料层(图未示)于底层间介电层110之上，接着利用光刻与蚀刻制作工艺来同时蚀刻保护材料层与薄膜电阻材料层，以于电阻区104的第一停止层132表面形成一堆叠的第二停止层133、薄膜电阻层134以及保护层136。由于第二停止层133、保护材料层与薄膜电阻材料层是同时被图案化，因此第二停止层133、保护层136与薄膜电阻层134的面积相等，且上述三者的侧壁彼此互相切齐。此外，第一停止层132可使用一氧化层，以在进行此蚀刻步骤时达到保护下方元件的目的。第二停止层133可选用例如氮化硅层，薄膜电阻层134可选用阻障材料例如氮化钛或氮化钽等材料制作。保护层136则可用氮化硅制作，用以保护下方薄膜电阻层134受水气与氧气影响。
之后如图4所示，形成一平坦的顶层间介电层140于底层间介电层110之上，并且覆盖保护层136表面，其中顶层间介电层140的材质例如为氧化硅，但不限于此。然后在半导体元件区102以及电阻区104分别形成多个第二接触CT2于顶层间介电层140之中。值得注意的是，位于电阻区104各第二接触CT2可穿透保护层136，而接触到薄膜电阻层134。或是在一些情况下由于薄膜电阻层134的厚度较薄，故第二接触CT2可能也穿透过薄膜电阻层134，而深入一部分的第二停止层133之中。位于半导体元件区102的各第二接触CT2则是都穿透第一停止层132而接触到金属栅极结构G的顶端或第一接触CT1的顶端而与之电连接，且各第二接触CT2的一顶面切齐顶层间介电层140的一顶面。
之后，如图5所示，本实施例在完成顶层间介电层140与第二接触CT2后，可于顶层间介电层140上方再形成所需的金属内连线层(interconnection)，例如包含至少一金属层间介电层159，且金属层间介电层159中还包含有以铜(copper,Cu)、铝(aluminum,Al)等制成的至少一金属线路162，例如第1金属层(M1)、第2金属层(M2)、第3金属层(M3)…第n金属层(Mn)，以及在金属层间的至少一介层插塞(via plug)164用以电连接本发明的薄膜电阻结构与各式半导体元件，作为元件传送或接收信号的途径。值得注意的是，由于本发明的薄膜电阻层134位于底层间介电层110与顶层间介电层140之间，亦即设置于第1金属层(M1)下方，则可视为第0金属层(M0)。
在现有的薄膜电阻结构中，其下方可能不含有停止层、或是仅包含有单层的停止层。且在形成接触结构时，由于薄膜电阻层的厚度通常较薄，接触结构可能会穿透过薄膜电阻材料层，甚至可能会碰触到下方的其他元件(如虚设栅极结构等)，如此影响薄膜电阻结构的品质。本实施例的特征在于，在薄膜电阻层134的下方包含有第一停止层132以及第二停止层133，两层的停止层可以进一步防止第二接触CT2穿透而接触到下方的虚设栅极结构DG。其中第一停止层132(材质例如为氧化硅)与第二停止层133(材质例如为氮化硅)的材质不同，因此可以避免形成接触结构时，蚀刻步骤穿透过薄膜电阻层134的情况。换句话说，即使第二接触CT2穿过了薄膜电阻层134，也有极高机率会停止在第二停止层133之中(如图4所示)，而不会直接向下接触到虚设栅极结构DG。如此一来，可提高半导体元件的良率。
下文将针对本发明的薄膜电阻结构及其制作方法的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
上述于电阻区104内形成虚设栅极结构DG时，虚设栅极结构DG并未连接其他元件。但是在一些实施例中，虚设栅极结构DG有可能会连接到其他元件。如图6所示，图6绘示了本发明的第二优选实施例的薄膜电阻结构的结构示意图。在本实施例中，由于虚设栅极结构DG与第一接触CT1同时形成，也就是先形成凹槽之后同时填入导电材料，然后再以平坦化步骤等方式移除多余的导电材料并且分隔开虚设栅极结构DG与第一接触CT1。但若平坦化步骤的时间不足，或是因为平坦化步骤时因为空间面积较大产生凹陷(dishing)效应，则可能会导致底层间介电层110上方仍有部分的金属层111残留，且残留的金属层111会连接虚设栅极结构DG与第一接触CT1，此外金属层111位于第二接触CT2的正下方。也就是说，本实施例的虚设栅极结构DG与第一接触CT1电连接。在此情况下，则更需要注重在电阻区104内的第二接触CT2下方的第一停止层132以及第二停止层133，因为若是第二接触CT2穿透过薄膜电阻层134而碰触到虚设栅极结构DG，也会连带电连接到第一接触CT1，如此可能会造成元件的短路。故本实施例中同样形成双层的停止层(第一停止层132以及第二停止层133)，避免第二接触CT2穿过薄膜电阻层134而碰触到虚设栅极结构DG的情况。
综合以上说明书与附图，本发明提供一种半导体结构，包含一基底100，基底上定义有一半导体元件区102以及一电阻区104，至少一栅极结构G，位于半导体元件区102内，至少一虚设栅极结构DG，位于电阻区104内，一介电层(底层间介电层110)位于基底100上，并且覆盖栅极结构G以及虚设栅极结构DG，一停止层(第二停止层133)，位于电阻区104内，并且位于虚设栅极结构DG正上方，以及一薄膜电阻层134，位于电阻区104内，并且位于停止层133的正上方。
在本发明的其中一些实施例中，其中还包含有一源/漏极区域114位于栅极结构G两侧，且还包含有多个接触结构(第一接触CT1与第二接触CT2)，分别电连接薄膜电阻层134、栅极结构G以及源/漏极区域114，其中与源/漏极区域114电连接的接触结构定义为一源/漏极接触(即第一接触CT1)，与薄膜电阻层134电连接的接触结构定义为一电阻接触(即第二接触CT2)。
在本发明的其中一些实施例中，其中虚设栅极结构DG的材质包含有金属。
在本发明的其中一些实施例中，其中还包含有一残留金属层111位于介电层110上，且残留金属层111电连接虚设栅极结构DG以及源/漏极接触CT1，另外至少部分金属层111位于第二接触CT2的正下方。
在本发明的其中一些实施例中，其中介电层110的材质与停止层133的材质不同。
在本发明的其中一些实施例中，其中薄膜电阻层134包含有一氮化钛层，停止层133包含有一氮化硅层，介电层110包含一氧化硅层。
在本发明的其中一些实施例中，其中电阻接触(第二接触CT2)穿透过薄膜电阻层134，并且深入部分停止层133内。
在本发明的其中一些实施例中，其中还包含有一浅沟隔离结构106位于基底100中，其中虚设栅极结构DG位于浅沟隔离结构106上。
在本发明的其中一些实施例中，其中停止层133的一面积与薄膜电阻层134的一面积相等，且停止层133的一侧边与薄膜电阻层134的一侧边切齐。
在本发明的其中一些实施例中，其中还包含有另一停止层(第一停止层132)，位于停止层133与该介电层110之间，且第一停止层132的面积大于第二停止层133的面积。
本发明另提供一种半导体结构的形成方法，包含提供一基底100，基底100上定义有一半导体元件区102以及一电阻区104，形成至少一栅极结构G，位于半导体元件区102内，形成至少一虚设栅极结构DG，位于电阻区104内，形成一介电层110位于基底100上，并且覆盖栅极结构G以及虚设栅极结构DG，形成一停止层133，位于电阻区104内，并且位于虚设栅极结构DG正上方，以及形成一薄膜电阻层134，位于电阻区104内，并且位于停止层133的正上方。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种半导体结构，包含:
基底，该基底上定义有半导体元件区以及电阻区；
至少一栅极结构，位于该半导体元件区内；
至少一虚设栅极结构，位于该电阻区内；
介电层，位于该基底上，并且覆盖该栅极结构以及该虚设栅极结构；
停止层，位于该电阻区内，并且位于该虚设栅极结构正上方；以及
薄膜电阻层，位于该电阻区内，并且位于该停止层的正上方。
2.如权利要求1所述的半导体结构，其中还包含有源/漏极区域位于该栅极结构两侧，且还包含有多个接触结构，分别电连接该薄膜电阻层、该栅极结构以及该源/漏极区域，其中与该源/漏极区域电连接的该接触结构定义为源/漏极接触，与该薄膜电阻层电连接的该接触结构定义为电阻接触。
3.如权利要求2所述的半导体结构，其中该虚设栅极结构的材质包含有金属。
4.如权利要求3所述的半导体结构，其中该还包含有残留金属层位于该介电层上，且该残留金属层电连接该虚设栅极结构以及该源/漏极接触，此外部分该残留金属层位于该电阻接触的正下方。
5.如权利要求2所述的半导体结构，其中该介电层的材质与该停止层的材质不同。
6.如权利要求5所述的半导体结构，其中该薄膜电阻层包含有氮化钛层，该停止层包含有氮化硅层，该介电层包含氧化硅层。
7.如权利要求6所述的半导体结构，其中该电阻接触穿透过该薄膜电阻层，并且深入部分该停止层内。
8.如权利要求1所述的半导体结构，其中还包含有浅沟隔离结构位于该基底中，其中该虚设栅极结构位于该浅沟隔离结构上。
9.如权利要求1所述的半导体结构，其中该停止层的面积与该薄膜电阻层的面积相等，且该停止层的侧边与该薄膜电阻层的侧边切齐。
10.如权利要求1所述的半导体结构，其中还包含有另一停止层，位于该停止层与该介电层之间，且该另一停止层的面积大于该停止层的面积。
11.一种半导体结构的形成方法，包含:
提供基底，该基底上定义有半导体元件区以及电阻区；
形成至少一栅极结构，位于该半导体元件区内；
形成至少一虚设栅极结构，位于该电阻区内；
形成介电层位于该基底上，并且覆盖该栅极结构以及该虚设栅极结构；
形成停止层，位于该电阻区内，并且位于该虚设栅极结构正上方；以及
形成薄膜电阻层，位于该电阻区内，并且位于该停止层的正上方。
12.如权利要求11所述的形成方法，其中还包含有形成源/漏极区域位于该栅极结构两侧，且还包含有形成多个接触结构，分别电连接该薄膜电阻层、该栅极结构以及该源/漏极区域，其中与该源/漏极区域电连接的该接触结构定义为源/漏极接触，与该薄膜电阻层电连接的该接触结构定义为电阻接触。
13.如权利要求12所述的形成方法，其中该虚设栅极结构的材质包含有金属。
14.如权利要求13所述的形成方法，其中该还包含有形成残留金属层位于该介电层上，且该残留金属层电连接该虚设栅极结构以及该源/漏极接触。
15.如权利要求12所述的形成方法，其中该介电层的材质与该停止层的材质不同。
16.如权利要求15所述的形成方法，其中该薄膜电阻层包含有氮化钛层，该停止层包含有氮化硅层，该介电层包含氧化硅层。
17.如权利要求16所述的形成方法，其中该电阻接触穿透过该薄膜电阻层中的该氮化钛层，并且深入部分该停止层内。
18.如权利要求11所述的形成方法，其中还包含有浅沟隔离结构位于该基底中，其中该虚设栅极结构位于该浅沟隔离结构上。
19.如权利要求11所述的形成方法，其中该停止层的面积与该薄膜电阻层的面积相等，且该停止层的侧边与该薄膜电阻层的侧边切齐。
20.如权利要求11所述的形成方法，其中还包含有另一停止层，位于该停止层与该介电层之间，且该另一停止层的面积大于该停止层的面积。
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