CN103325844B - 薄膜电阻结构 - Google Patents

Abstract

本发明公开一种薄膜电阻结构，其包含有一基底，一覆盖于该基底之上平坦的底层间介电层，多个第一接触，位于该底层间介电层之中，且各该第一接触的一顶面切齐该底层间介电层的一顶面，一平坦的顶层间介电层，位于该底层间介电层之上，多个第二接触，位于该顶层间介电层之中，且各该第二接触的一顶面切齐该顶层间介电层的一顶面，以及一薄膜电阻，位于该底层间介电层与该顶层间介电层之间。

Description

薄膜电阻结构

技术领域

本发明涉及一种薄膜电阻，尤其是涉及一种与金属栅极(metal gate)制作工艺整合的薄膜电阻。

背景技术

现今半导体产业中，金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistors，MOSFET)多是利用多晶硅(polysilicon)材料来制作栅极(gate)。然而，多晶硅材料仍具有许多缺点：与大多数金属材料相比，多晶硅栅极具有较高的电阻值，因此多晶硅栅极的传导速率低于金属导线。而为了弥补此一缺点，多晶硅栅极需要经过硅化金属处理，以同时降低接触电阻及接面寄生电阻(Parasitic Resistance，R_p)，并提升其操作速率至可接受的范围。

值得注意的是，传统上用来形成栅极的多晶硅材料在混合模式集成电路元件(mixed-mode integrated circuit devices)中也常被用以制作其他的无源电路元件，如电容、薄膜电阻等。且可通过调整多晶硅沉积制作工艺的温度、压力，以及调整多晶硅薄膜本身的厚度、面积与掺杂值浓度等，来控制多晶硅薄膜电阻的电阻值。

然而，随着以金属栅极取代传统多晶硅栅极的半导体制作工艺趋势，以往由多晶硅材料整合制作的无源元件，也可为金属材料所取代。而与主动元件经历的半导体制作工艺技术相同，无源元件如薄膜电阻等也是结合金属层、介电层的薄膜形成方法与光刻、蚀刻等方法所形成。可想而知，这使得金属栅极，尤其是栅极后制(gate-last)制作工艺与其相关元件的整合技术与制作工艺控制为更复杂。因此如何在此一复杂而严苛的制作工艺环境中，在不再增加制作工艺复杂度与成本的前提下，成功地整合金属栅极与薄膜电阻的制作，实质上是一值得关注的问题。

发明内容

因此，本发明的目的在于提供一种成功整合薄膜电阻以及具有金属栅极的晶体管的制作方法。

为达上述目的，根据本发明的一较佳实施例，提供一种薄膜电阻结构，包含有一基底，一覆盖于该基底之上的平坦的底层间介电层，多个位于该底层间介电层之中的第一接触，且各该第一接触的一顶面切齐该底层间介电层的一顶面；一位于该底层间介电层之上的平坦的顶层间介电层；多个位于该顶层间介电层之中的第二接触，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；以及一薄膜电阻，位于该底层间介电层与该顶层间介电层之间。

根据本发明的另一较佳实施例，提供一种薄膜电阻结构，包含有一基底，一覆盖于该基底之上的平坦的底层间介电层；多个位于该底层间介电层之中的第一接触，且各该第一接触的一顶面切齐该底层间介电层的一顶面；一位于于该底层间介电层之上的平坦的顶层间介电层；多个位于该顶层间介电层之中的第二接触，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；一薄膜电阻，位于该底层间介电层与该顶层间介电层之间；以及至少一支撑结构，位于该薄膜电阻下方的该底层间介电层中。

综上所述，本发明提供一种薄膜电阻结构，比起传统使用多晶硅作为电阻的结构，制作工艺更为简单快速。且本发明薄膜电阻结构位于两层平坦的层间介电层之间，此结构可广泛的与现行的金属栅极(metal gate)制作工艺、高介电常数优先栅极后制制作工艺(high-k first gate last process)或高介电常数后制栅极后制制作工艺(high-k lastgate last process)整合，而不需额外繁复步骤。

附图说明

图1至图5为本发明第一较佳实施例的流程步骤示意图；

图6至图7为本发明第二较佳实施例的流程步骤示意图；

图8为本发明第二较佳实施例的三种实施态样示意图；

图9为本发明第二较佳实施例的另三种实施态样示意图；

图10为本发明第二较佳实施例的上视示意图。

主要元件符号说明

100：基底

102：半导体元件区

104：电阻区

106：浅沟隔离

110：底层间介电层

112：金属栅极结构

113：金属栅极结构

114：掺杂区

116：高介电常数介电层

118：金属材料层

120：间隙壁

122：接触蚀刻停止层

130：第一接触

131：第一接触

132：第二停止层

134：薄膜电阻层

136：保护层

140：顶层间介电层

144：层间介电层

150：第二接触

159：金属层间介电层

160：支撑结构

162：金属线路

164：介层插塞

M1：第1金属层

M2：第2金属层

M3：第3金属层

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图5，图1至图5绘示了本发明的第一较佳实施例的薄膜电阻结构制作方法示意图，为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。如图1所示，首先提供一基底100，基底上规划有一半导体元件区102与一电阻区104，随后于基底100内形成多个提供电性绝缘不同区域的浅沟隔离(shallow trench isolation,STI)106位于半导体元件区102以及电阻区104中。其中，基底100可以是各种半导体基底，例如是硅基底(silicon substrate)、外延硅基底(epitaxialsilicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等。

然后在半导体元件区102中形成一多晶硅栅极(图未示)当作虚置栅极，并在完成轻掺杂漏极(LDD)、间隙壁(spacer)、源极/漏极、介电层沉积等制作工艺之后，继之以栅极取代(gate replacement)与接触插塞等制作工艺，用来将多晶硅栅极置换成金属栅极，并同时利用一化学机械研磨等的平坦化制作工艺而于基底100上全面性形成一平坦的底层间介电层110于基底100之上。然后再于半导体元件区102内的底层间介电层110之中形成多个第一接触130。至此，如图2所示，本实施例的半导体元件区102内包含至少一金属栅极结构112，且金属栅极结构112的一顶面与底层间介电层110的顶面切齐，而各第一接触130的一顶面也切齐底层间介电层110的顶面，且各第一接触130形状并不限定，其可包含柱状接触(pole contact)或条状接触(slot contact)等。

金属栅极结构112至少包含一高介电常数介电层116以及至少一金属材料层118。其中，高介电常数介电层116设置于基底100与金属材料层118之间，其可选自氧化铪(hafnium oxide,HfO₂)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al₂O₃)、氧化镧(lanthanum oxide,La₂O₃)、氧化钽(tantalum oxide,Ta₂O₅)、氧化钇(yttrium oxide,Y₂O₃)、氧化锆(zirconium oxide,ZrO₂)、钛酸锶(strontium titanate oxide,SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide,HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(leadzirconate titanate,PbZrxTi1-xO₃,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO₃,BST)所组成的群组。而金属材料层118则可视其为N型金属氧化物半导体(NMOS)栅极结构或为P型金属氧化物半导体(PMOS)栅极结构而定来做调整，其可具有相对应的底阻障层、功函数金属层、顶阻障层与主导电层等。再者，本发明的第一接触130也可伴随栅极取代(gate replacement)制作工艺一起形成，因此，第一接触130可具有和金属栅极结构112相同的功函数金属材料与导电材料，例如铝(aluminum,Al)、钨(tungsten,W)、铜(copper,Cu)、铝化钛(titanium aluminide,TiAl)、钛(titanium,Ti)、氮化钛(titaniumnitride,TiN)、钽(tantalum,Ta)、氮化钽(Tantalum nitride,TaN)或氧化铝钛(titaniumaluminum oxide,TiAlO)等。此外，金属栅极结构112的两侧形成有多个以氮化硅或氧化硅等材质所组成的单层或多层复合结构的间隙壁120，以及多个掺杂区114于金属栅极结构112的至少一侧的基底100中，掺杂区114包括现有的LDD区域(轻掺杂漏极)与源/漏极区域，而且掺杂区114中可另包括一外延层，例如锗化硅外延层或碳化硅外延层，且掺杂区114表面上方尚可形成一金属硅化物层(图未示)，但不以此为限。另外，基底100以及底层间介电层110之间另可包含一接触蚀刻停止层(contact etch stop layer,CESL)122。

值得注意的是，本较佳实施例虽以高介电常数后制栅极后制(high-k last gatelast)制作工艺为例做说明，但本发明也可应用在高介电常数优先栅极后制制作工艺(high-k first gate last process)或栅极优先(gate first)制作工艺或多晶硅栅极制作工艺中，且该等制作工艺皆为现有该项技术者与通常知识者所熟知，在此不多加赘述。

而后，如图3所示，依序全面性形成一第二停止层132、薄膜电阻材料层(图未示)以及保护材料层(图未示)于底层间介电层110之上，接着利用光刻与蚀刻制作工艺来同时蚀刻保护材料层与薄膜电阻材料层，以于电阻区104的第二停止层132表面形成一堆叠的薄膜电阻层134以及保护层136。由于保护材料层与薄膜电阻材料层同时被图案化，因此保护层136与薄膜电阻层134的面积相等，且保护层136的侧壁与薄膜电阻层134的侧壁切齐。此外，第二停止层132可使用一掺杂氮的碳化介电层(nitrogen doped carbide,NDC)，以在进行此蚀刻步骤时达到保护下方元件的目的。薄膜电阻层134可选用阻障材料例如氮化钛或氮化钽等材料制作。保护层136则可用氮化硅制作，用以保护下方薄膜电阻层134受水气与氧气影响。

之后如图4所示，形成一平坦的顶层间介电层140于底层间介电层110之上，并且覆盖保护层136表面，然后在半导体元件区102以及电阻区104分别形成多个第二接触150于顶层间介电层140之中。值得注意的是，位于电阻区104各第二接触150可穿透保护层136以及薄膜电阻层134，而接触到第二停止层132的一表面；而位于半导体元件区102的各第二接触150则皆穿透停止层132而接触到金属栅极结构112的顶端或第一接触130的顶端而与之电连接，且各第二接触150的一顶面切齐顶层间介电层140的一顶面。此时薄膜电阻层134位于底层间介电层110以及顶层间介电层140之间。而底层间介电层110与顶层间介电层140可为例如一氧化硅层，以共同构成一层间介电层144。

之后，如图5所示，本实施例在完成顶层间介电层140与第二接触150后，可于整个层间介电层144上方再形成所需的金属内连线层(interconnection)，例如包含至少一金属层间介电层159，且金属层间介电层159中更包含有以铜(copper,Cu)、铝(aluminum,Al)等制成的至少一金属线路162，例如第1金属层(M1)、第2金属层(M2)、第3金属层(M3)…第n金属层(Mn)，以及在金属层间的至少一介层插塞(via plug)164用以电连接本发明的薄膜电阻结构与各式半导体元件，作为元件传送或接收信号的途径。值得注意的是，由于本发明的薄膜电阻层134位于底层间介电层110与顶层间介电层140之间，亦即设置于层间介电层144中，故相比较于现有技术，则可视为第0金属层(M0)。

下文将针对本发明的薄膜电阻结构及其制作方法的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。

如图6所示，并同时参考本发明的第一较佳实施例，首先提供一基底100，基底100上定义有一半导体元件区102与一电阻区104，且基底100内形成有多个提供电性绝缘不同区域的浅沟隔离106位于半导体元件区102以及电阻区104中。接着于基底100上全面性形成一平坦的底层间介电层110于基底之上，并于底层间介电层110中形成多个金属栅极结构112/113与多个第一接触130/131。

然后如图7所示，依序形成一第二停止层132、薄膜电阻材料层(图未示)以及保护材料层(图未示)在于底层间介电层110之上，然后利用光刻与蚀刻制作工艺来同时蚀刻保护材料层与薄膜电阻材料层，以于电阻区104的第二停止层132表面形成一堆叠的薄膜电阻层134以及保护层136。之后，形成一顶层间介电层140于第二停止层132上方，并覆盖薄膜电阻层134以及保护层136，接着于顶层间介电层140之中，再形成多个第二接触150于顶层间介电层140之中。在完成顶层间介电层140与第二接触150之后，可在顶层间介电层140上方再形成所需的金属内连线层(interconnection)，例如包含至少一金属层间介电层159，且金属层间介电层159包含有至少一金属线路162以及至少一介层插塞(via plug)164，用以电连接本发明的薄膜电阻结构与各式半导体元件，作为元件传送或接收信号的途径。由于图7所示的实施步骤细节与使用的材料大致与本发明第一较佳实施例相同，故在此不再赘述。

值得注意的是，本实施例与本发明第一较佳实施例不同之处在于，各金属栅极结构112与各第一接触130不仅位于半导体元件区102的底层间介电层110之中，也可同时位于电阻区104的底层间介电层110之中。其中，位于电阻区104的支撑金属栅极结构113或支撑第一接触131在本实施例中作为一支撑结构160使用，也就是说本实施例的支撑结构160指位在电阻区104的支撑金属栅极结构113或支撑第一接触131。且该金属栅极结构113或第一接触131可为与其他元件电性隔离的虚置结构(floating structure)。而支撑结构160分布在薄膜电阻层134正下方，以有效发挥支撑柱的功能，避免下方的底层间介电层110面积过大而使得在进行栅极取代(gate replacement)与接触插塞等制作工艺时，该化学机械研磨等的平坦化制作工艺，会对电阻区104的底层间介电层110造成洼陷(dishing)作用，进而导致第二停止层132以及薄膜电阻层134也受到洼陷(dishing)现象所影响。由于支撑结构160与金属栅极结构113或第一接触131同时制作，故不会增加额外的步骤使成本增加。

另外值得注意的一点，支撑结构160为位于薄膜电阻层134下方支撑物的总称，故支撑结构包括金属栅极结构113、第一接触131甚至是完成金属栅极结构113之前所形成的虚置栅极(dummy gate)皆可作为支撑结构使用。而且，支撑结构160的一顶端实质接触第二停止层132或该第二接触150，而支撑结构160的一底端则可接触基底100、浅沟隔离106或是掺杂区114，实际情况可依制作工艺需求调整。如图8与图9所示，图8绘示了本发明第二较佳实施例的支撑结构的三种实施态样，特指以金属栅极结构112当作支撑结构160时，可位于基底100上三种不同部位的实施态样。图8中的金属栅极113为虚置结构，也就是在制作时并非原先预定设置的电路，也未与其他元件电连接，使得该金属栅极结构113独立存在于该薄膜电阻结构中，作为支撑结构使用也不会受到其他元件的影响。图9则绘示了本发明第二较佳实施例的另三种实施态样，特指以第一接触130当作支撑结构160时，可位于基底100上三种不同部位的实施态样。同样地，此处的第一接触131与图8中的金属栅极结构113相同，与其他元件电性隔离的虚置结构。此外，也可如图7所示，以金属栅极结构112与第一接触130同时存在当作支撑结构160。皆可达到本实施例防止薄膜电阻层134洼陷的目的。

另外，本发明中支撑结构160与薄膜电阻层134的配置，可如图10所示，图10绘示本发明第二实施例位于电阻区104的上视示意图。每一支撑结构160皆沿一第一方向彼此平行排列(例如为X轴)，薄膜电阻层134位于支撑结构160上，沿一第二方向延伸(例如为Y轴)，第二接触150位于部分薄膜电阻层上方，且金属线路162位于各第二接触150上且与之电连接。值得注意的是，第一方向与第二方向并不限定于X轴与Y轴，也可以为任意不同的方向，但较佳为彼此之间互相垂直，可达到较好的支撑效果。

综上所述，本发明提供一种薄膜电阻结构，且该薄膜电阻结构位于两层平坦的层间介电层之间，此结构可广泛的与现行的高介电常数金属栅极制作工艺(high-k metalgate process)结合，而不需额外繁复步骤。此外，在本发明的其他实施例中，还提出了多个支撑结构位于该薄膜电阻结构下方，以防止洼陷现象产生。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (14)

1.一种薄膜电阻结构，包含有:

基底；

平坦的底层间介电层，覆盖于该基底之上；

多个第一接触，位于该底层间介电层之中，且各该第一接触的一顶面切齐该底层间介电层的一顶面；

第二停止层，位于该底层间介电层之上且与该底层间介电层直接接触；

平坦的顶层间介电层，位于该第二停止层之上；

多个第二接触，位于该顶层间介电层之中，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；以及

薄膜电阻，位于该第二停止层与该顶层间介电层之间，其中至少一该第二接触穿透该薄膜电阻及该第二停止层，且切齐于该第二停止层的底面。

2.如权利要求1所述的薄膜电阻结构，其中还包含保护层，位于该薄膜电阻之上，该保护层的面积与该薄膜电阻的面积相等且该保护层的各侧壁切齐该薄膜电阻的各侧壁。

3.如权利要求1所述的薄膜电阻结构，其中该基底还包含半导体元件区与电阻区，且该薄膜电阻位于该电阻区内。

4.如权利要求3所述的薄膜电阻结构，其中该基底中还包含至少一浅沟隔离(STI)位于该电阻区内。

5.如权利要求3所述的薄膜电阻结构，其中该半导体元件区另包含有至少一金属栅极结构与至少一该第一接触。

6.如权利要求5所述的薄膜电阻结构，其中该金属栅极结构的一顶面切齐该底层间介电层的该顶面。

7.如权利要求1所述的薄膜电阻结构，另包含有至少一金属层间介电层设置于该顶层间介电层之上，且该金属层间介电层中包含有至少一金属线路与至少一介层插塞(viaplug)。

8.如权利要求1所述的薄膜电阻结构，其中该第一接触包含条状接触(slot contact)。

9.一种薄膜电阻结构，包含有:

基底；

平坦的底层间介电层，覆盖于该基底之上；

多个第一接触，位于该底层间介电层之中，且各该第一接触的一顶面切齐该底层间介电层的一顶面；

第二停止层，位于该底层间介电层之上且与该底层间介电层直接接触；

平坦的顶层间介电层，位于该第二停止层之上；

多个第二接触，位于该顶层间介电层之中，且各该第二接触的一顶面切齐该顶层间介电层的一顶面；

薄膜电阻，位于该第二停止层与该顶层间介电层之间，其中至少一该第二接触穿过该薄膜电阻及该第二停止层而电连接该第一接触；以及

至少一支撑结构，位于该薄膜电阻下方的该底层间介电层中。

10.如权利要求9所述的薄膜电阻结构，其中该基底还包含半导体元件区与电阻区，且该薄膜电阻位于该电阻区内。

11.如权利要求10所述的薄膜电阻结构，其中该基底中还包含至少一浅沟隔离(STI)位于该电阻区内，且该支撑结构设置于该浅沟隔离上。

12.如权利要求9所述的薄膜电阻结构，其中该支撑结构包含金属栅极结构或该第一接触。

13.如权利要求9所述的薄膜电阻结构，其中该支撑结构沿一第一方向延伸，该薄膜电阻沿一第二方向延伸，且该第一方向与该第二方向不同。

14.如权利要求13所述的薄膜电阻结构，其中该第一方向与该第二方向互相垂直。