CN103000582A

CN103000582A - 电阻及其制作方法

Info

Publication number: CN103000582A
Application number: CN2011102718592A
Authority: CN
Inventors: 杨杰甯; 徐世杰; 林俊贤; 王尧展; 白启宏; 曾纪升
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-09-14
Filing date: 2011-09-14
Publication date: 2013-03-27
Anticipated expiration: 2031-09-14
Also published as: CN103000582B

Abstract

本发明公开一种电阻以及具有金属栅极的晶体管与电阻的制作方法，该制作方法首先提供基底，且该基底上定义有晶体管区与电阻区。接下来，在该晶体管区与该电阻区内分别形成晶体管与电阻，且该晶体管具有虚置栅极。随后，移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成第一沟槽与二个第二沟槽，并于该第一沟槽与这些第二沟槽内分别形成至少一高介电常数栅极介电层。之后，在该第一沟槽与这些第二沟槽中分别形成金属栅极与金属结构。

Description

电阻及其制作方法

技术领域

本发明涉及一种电阻及其制作方法，尤其涉及一种与具有金属栅极(metal gate)的晶体管整合的电阻及其制作方法。

背景技术

在半导体产业中，为了提升晶体管的操作效率，现已有利用金属作为晶体管控制栅极的方式。金属栅极具有低的电阻与无耗层效应等优点，可以改善传统栅极使用高电阻的多晶硅材料所造成的操作效能不佳等缺点。金属栅极可概分为前栅极(gate first)工艺与后栅极(gate last)工艺，其中后栅极工艺又因符合金属材料的热预算，以及可提供较宽的材料选择等原因，逐渐地取代了前栅极工艺。

另外，在集成电路中，常需要加入电阻等其它电路元件的设置，来做稳压或滤噪声等功能。而电阻其主体一般来说是利用多晶硅、掺杂区或金属氧化物来制作。

由于集成电路工艺的高复杂度以及各式元件产品的高精密性，因此在追求良率的不断提升时，除了尝试改良工艺技术之外，对工艺整合的需求亦是相当重要的一环，以减少工艺步骤并同时提升生产效率。因此，业界仍然需要一种可成功整合电阻以及具有金属栅极的晶体管的制作方法。

发明内容

因此，本发明提供一种整合电阻以及具有金属栅极的晶体管的制作方法。

本发明提供一种具有金属栅极的晶体管与电阻的制作方法，该制作方法首先提供基底，且该基底上定义有晶体管区与电阻区。接下来，在该晶体管区与该电阻区内分别形成晶体管与电阻，该晶体管具有虚置栅极(dummygate)。随后，移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成一个第一沟槽与二个第二沟槽，并于该第一沟槽与这些第二沟槽内分别形成至少一高介电常数栅极介电层。之后，在该第一沟槽与这些第二沟槽中分别形成金属栅极与金属结构。

本发明另提供一种电阻，该电阻包括有基底、设置于该基底上的多晶硅部分、以及二金属部分，这些金属部分分别设置于该多晶硅部分的两端，且这些金属部分的底部分别包括U型高介电常数材料层。

根据本发明所提供的具有金属栅极的晶体管与电阻的整合制作方法，可在不增加工艺复杂度的前提下整合电阻以及具有金属栅极的晶体管。此外，由于电阻具有金属部分，因此在后续进行接触插塞的制作时，可因与接触插塞接触的材料变少而增加接触插塞的材料选择，以及提升工艺容忍度(process window)。更重要的是，电阻本身因具有热稳定性高的金属部分，故可更提升电阻的稳定性以及电性表现。

附图说明

图1至图8为本发明所提供的一种具有金属栅极的晶体管与电阻的制作方法的优选实施例的示意图。

附图标记说明

100 基底 102 晶体管区

104 电阻区 106 浅沟隔离

107 介电层 108 多晶硅层

110 图案化硬掩模 112 虚置栅极

114 电阻 120 轻掺杂漏极

122、124 间隙壁 126 源极/漏极

128 金属硅化物 130 晶体管

140 接触洞蚀刻停止层142 内层介电层

144 图案化硬掩模 146 第一沟槽

148 第二沟槽 150 高介电常数栅极介电层

152 功函数金属层 154 阻挡层

156 填充金属层 162 金属栅极

164 金属部分 170 介电层

172 第一接触插塞 174 第二接触插塞

具体实施方式

请参阅图1至图8，图1至图8为本发明所提供的一种具有金属栅极的晶体管与电阻的制作方法的优选实施例的示意图。如图1所示，本优选实施例首先提供基底100，基底100上定义有晶体管区102与电阻区104；基底100内则形成有多个用以提供电性隔离的浅沟绝缘(shallow trench isolation，STI)106。且如图1所示，电阻区104内包括STI 106，用以作为电阻元件的设置场所。接下来，于基底100上依序形成介电层107、多晶硅层108以及图案化硬掩模110，图案化硬掩模110用以定义晶体管元件的栅极位置以及电阻元件的形成位置。其中，形成于基底100与多晶硅层108之间的介电层107可包括一般介电材料，如氧化硅。

请参阅图2。随后进行蚀刻工艺，利用图案化硬掩模110作为蚀刻掩模，以蚀刻多晶硅层108与介电层107，而于晶体管区102以及电阻区104内分别形成虚置栅极112与电阻114。接下来，于虚置栅极112两侧的基底100内分别形成轻掺杂漏极(lightly-doped drain，LDD)120，而在形成LDD 120之后，于虚置栅极112与电阻114的侧壁上分别形成间隙壁122、124。随后，再于虚置栅极112两侧，尤其是间隙壁122两侧的基底100内形成源极/漏极126，以完成晶体管130的制作，该晶体管130具有虚置栅极112。另外，更可在晶体管130的源极/漏极126表面分别形成金属硅化物128。而在完成晶体管130与电阻114的制作后，于基底100上依序形成覆盖晶体管130与电阻114的接触洞蚀刻停止层(contact etch stop layer，CESL)140与内层介电(inter-layer dielectric，ILD)层142。上述元件的制作步骤以及材料选择，半导体业界中为提供应力作用以改善电性表现而实施选择性外延生长(selectiveepitaxial growth，SEG)方法形成的源极/漏极126等皆为本领域一般技术人员所熟知，故于此皆不再赘述。

请参阅图3。在形成CESL 140与ILD层142后，通过平坦化工艺移除部分的CESL 140、ILD层142以及部分图案化硬掩模110，随后还可利用一道蚀刻工艺，例如干蚀刻工艺完全移除图案化硬掩模110，以暴露出晶体管130的虚置栅极112以及电阻114。随后，于基底100上形成另一图案化硬掩模144，其覆盖部分电阻114，而暴露出电阻114的两端。在形成图案化硬掩模144之后，利用适合的蚀刻工艺移除晶体管130的虚置栅极112以及暴露出的电阻114，而于晶体管130内形成第一沟槽146，同时于电阻114的两端分别形成第二沟槽148。值得注意的是，本优选实施例为后栅极工艺以及后栅极介电层(high-k last)工艺整合，因此在移除晶体管130的虚置栅极112以及部分电阻114时，介电层107是用以保护其下的基底100，并于移除晶体管130的虚置栅极112以及部分电阻114后，暴露于第一沟槽146与第二沟槽148的底部。

请参阅图4。在形成第一沟槽146与第二沟槽148之后，暴露于第一沟槽146与第二沟槽148底部的介电层107可作为介面层(interfacial layer)。随后移除图案化硬掩模144，并于基底100上依序形成高介电常数(highdielectric constant，以下简称为high-k)栅极介电层150与底部阻障层(bottombarrier layer)(图未示)。High-k栅极介电层150可以是金属氧化物层，例如稀土金属氧化物层。High-k栅极介电层150可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttriumoxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontium titanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafniumzirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)与钛酸钡锶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所组成的群组。而底部阻障层则可包括氮化钛(titanium nitride，TiN)，但不限于此。另外，在形成high-k栅极介电层150与底部阻障层之后，可于底部阻障层上形成蚀刻停止层(图未示)，其可包括氮化钽(tantalum nitride，TaN)，但亦不限于此。

请继续参阅图4。接下来进行化学气相沉积(chemical vapor deposition，CVD)工艺或物理气相沉积(physical vapor deposition，PVD)工艺，在第一沟槽146与第二沟槽148内形成功函数金属层152。依据晶体管130的导电型态，功函数金属层152可为具有p型导电型式的p型功函数金属层，或者具有n型导电型式的n型功函数金属层。此外，功函数金属层152可为单层结构或复合层结构。

请仍然参阅图4。接下来于基底100上形成阻挡层154，其可包括光致抗蚀剂材料，但不限于此。阻挡层154形成于第一沟槽146与第二沟槽148内，更重要的是，阻挡层154的高度低于第一沟槽146与第二沟槽148的深度。换句话说，阻挡层154的表面低于第一沟槽146与第二沟槽148的开口。

请参阅图5。随后，进行蚀刻工艺，利用合适的蚀刻剂移除未被阻挡层154覆盖的功函数金属层152与high-k栅极介电层150。如图5所示，在蚀刻工艺之后，high-k栅极介电层150与功函数金属层152包括U型形状，且U型high-k栅极介电层150与U型功函数金属层152的最高部分低于第一沟槽146与第二沟槽148的开口。换句话说，high-k栅极介电层150与功函数金属层152仅存留于第一沟槽146与第二沟槽148内，尤其是第一沟槽146与第二沟槽148的底部与侧壁。通过此蚀刻工艺，使得high-k栅极介电层150未完全覆盖第二沟槽148，故可提供后续形成的金属层完整的传导途径，此外，在形成high-k栅极介电层150与功函数金属层152时于第一沟槽146开口形成的悬突部(overhang)(图未示)可通过上述的蚀刻工艺移除，故可增加后续金属膜层的填入能力。

请参阅图6。接下来，移除第一沟槽146与第二沟槽148内的阻挡层154，并于第一沟槽146与第二沟槽148内的功函数金属层152上形成填充金属层156。此外功函数金属层152与填充金属层156之间优选可设置顶部阻障层(图未示)，顶部阻障层可包括TiN，但不限于此。填充金属层156用以填满第一沟槽146与第二沟槽148，并可选择具有优良填充能力与较低阻值的金属或金属氧化物，例如铝(aluminum，Al)、铝化钛(titanium aluminide，TiAl)或氧化铝钛(titanium aluminum oxide，TiAlO)，但不限于此。

请参阅图7。最后，进行平坦化工艺，例如CMP工艺，用以移除多余的填充金属层156，完成金属栅极162的制作，而于晶体管区102内形成具有金属栅极162的晶体管130。更重要的是，在完成金属栅极162制作的同时，于电阻区104的第二沟槽148内分别形成金属结构164，而于电阻区104内形成具有一个多晶硅部分108与二个金属部分164的电阻114。且如图7所示，电阻114的金属部分164分别设置于多晶硅部分108的两端，且其底部形成有最高部分低于金属部分164表面的U型功函数金属层152与U型high-k栅极介电层150。此外，本实施例亦可再选择性去除ILD层142与CESL140等，然后重新形成CESL与介电层，以有效提升晶体管的电性表现。由于上述CMP工艺等步骤为该技术领域中普通技术人员所知，故于此不再赘述。

请参阅图8。接下来于基底上形成介电层170，优选为复合膜层，并于介电层170内形成多个第一接触插塞172、二个第二接触插塞174，第一接触插塞172电性连接晶体管140的金属栅极162以及源极/漏极126；而第二接触插塞174则电性连接电阻114的两金属部分164。值得注意的是，由于本优选实施例中，电阻114两端的金属部分164具有与金属栅极162相同复合金属膜层，因此在制作接触插塞时，接触插塞仅需与两种材料接触：金属栅极162与金属部分164以及金属硅化物128(形成于源极/漏极126表面)。相较于已知技术中，接触插塞必需与金属材料(例如金属栅极)、多晶硅材料(例如多晶硅电阻)以及金属硅化物(形成于晶体管的源极/漏极表面)等不同的三种材料接触，而限制了接触插塞的材料选择之不足，本优选实施例可通过减少与接触插塞接触的材料种类简化接触插塞的材料限制，即增加接触插塞的材料选择以及工艺容忍度(process window)。另外，由于电阻114两端与第二接触插塞174接触者为金属部分164，因此第二接触插塞174与金属部分164之间的表面电阻(surface resistance，Rs)被降低，电阻114本身的稳定度(stability)可再提升。同时，由于金属部分164的设置，更可再提升电阻114的热稳定度(thermal stability)。

根据本发明所提供的具有金属栅极的晶体管与电阻的整合制作方法，可在不增加工艺复杂度的前提下整合电阻以及具有金属栅极的晶体管。此外，由于电阻具有金属部分，因此在后续进行接触插塞的制作时，可因与接触插塞接触的材料变少而增加接触插塞的材料选择，以及提升工艺容忍度。更重要的是，电阻本身因具有热稳定性高的金属部分，故可更提升电阻的稳定性以及电性表现。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种具有金属栅极的晶体管与电阻的制作方法，包括：

提供基底，该基底上定义有晶体管区与电阻区；

于该晶体管区与该电阻区内分别形成晶体管与电阻，且该晶体管具有虚置栅极；

移除该虚置栅极与部分该电阻，以分别于该晶体管与该电阻内形成一个第一沟槽与二个第二沟槽；

于该第一沟槽与该多个第二沟槽内分别形成至少一高介电常数栅极介电层；以及

于该第一沟槽与该多个第二沟槽中分别形成金属栅极与金属结构。

2.如权利要求1所述的制作方法，其中该虚置栅极与该电阻包括多晶硅。

3.如权利要求1所述的制作方法，其中该多个第二沟槽分别形成于该电阻的两端。

4.如权利要求1所述的制作方法，还包括：

于该第一沟槽与该多个第二沟槽内的该高介电常数栅极介电层上形成功函数金属层；

于该第一沟槽与该多个第二沟槽内形成阻挡层；以及

进行蚀刻工艺，用以移除未被该阻挡层覆盖的该功函数金属层与该高介电常数栅极介电层。

5.如权利要求4所述的制作方法，其中该阻挡层的高度低于该第一沟槽与该多个第二沟槽的深度。

6.如权利要求4所述的制作方法，其中该高介电常数栅极介电层与该功函数金属层包括U型形状。

7.如权利要求6所述的制作方法，其中该高介电常数栅极介电层与该功函数金属层的最高部分低于该多个第二沟槽的开口。

8.如权利要求4所述的制作方法，还包括于该第一沟槽与该多个第二沟槽中形成填充金属层的步骤，进行于该蚀刻工艺之后。

9.如权利要求1所述的制作方法，还包括于该基底上形成一个第一接触插塞与二个第二接触插塞的步骤，该第一接触插塞电性连接该金属栅极，而该多个第二接触插塞分别电性连接该多个金属结构。

10.一种电阻，包括：

基底；

多晶硅部分，设置于该基底上；以及

二个金属部分，分别设置于该多晶硅部分的两端，该多个金属部分的底部分别包括U型高介电常数材料层。

11.如权利要求10所述的电阻，其中该U型高介电常数材料层的最高部分低于该金属部分的表面。

12.如权利要求10所述的电阻，其中该金属部分包括复合膜层结构。

13.如权利要求12所述的电阻，其中该金属部分还包括功函数金属层与填充金属层。

14.如权利要求13所述的电阻，其中该功函数金属层包括U型功函数金属层。

15.如权利要求14所述的电阻，其中该U型功函数金属层的最高部分低于该金属部分的表面。