CN101552229A - 半导体元件及其制作方法 - Google Patents

Abstract

本发明披露了一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件及其制作方法。根据该方法，首先提供一基底，且该基底上定义有一晶体管区以及一电阻区。然后形成一多晶硅层于该基底上并覆盖该晶体管区及该电阻区。接着去除电阻区的部分多晶硅层，并图案化该多晶硅层，使该电阻区的该多晶硅层表面与该晶体管区的该多晶硅层表面之间具有一高低差。随后形成至少一个多晶硅栅极在晶体管区以及一多晶硅电阻在电阻区，并将多晶硅栅极转换成金属栅极晶体管。

Description

半导体元件及其制作方法

技术领域

本发明披露一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件及其制作方法，尤指一种可降低多晶硅电阻结构高度，并使多晶硅电阻顶部低于金属栅极晶体管顶部的方法。

背景技术

在半导体产业中，由于多晶硅材料具有抗热性质，因此在制作典型金属氧化物半导体(MOS)晶体管时通常会使用多晶硅材料来制作晶体管的栅极电极，使其源极与漏极区域得以在高温下一起进行退火。其次，由于多晶硅能够阻挡以离子注入所掺杂的原子进入沟道区域，因此在栅极图案化之后能容易地形成自对准的源极与漏极区域。

然而，多晶硅栅极仍有许多缺点。首先，与大多数金属材料相比，多晶硅栅极是以高电阻值的半导体材料所形成。这造成多晶硅栅极以比金属栅极低的速率在操作。为了弥补高电阻与其相应的较低操作速率，多晶硅材料通常需要大量的昂贵的硅化金属处理，使其操作速率可提升至可接受的范围。

其次，多晶硅栅极容易产生空乏效应(depletion effect)。严格来说，目前多晶硅的掺杂浓度只能达到约2×20²⁰/cm³到约3×10²⁰/cm³的范围。在栅极材料中的掺杂浓度需要至少达到5×10²¹/cm³的条件下，由于掺杂浓度上的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的界面上就容易产生空乏区。此空乏效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。故目前便有新的栅极材料被研制生产，例如利用功函数(work function)金属来取代传统的多晶硅栅极。

双功函数金属栅极一方面需要与NMOS元件搭配，另一方面则需与PMOS元件搭配，因此使得相关元件的集成技术以及工艺控制更形复杂，且各材料的厚度与成分控制要求亦更形严苛。在这个严苛的工艺环境下，如何在制作双功函数金属栅极时又同时集成其他例如电容或电阻等无源元件的工艺，而同时达到降低成本与完成具有竞争力产品的作法即为现今一重要课题。

发明内容

因此本发明的主要目的为提供一种制作出具有金属栅极晶体管与多晶硅电阻结构的半导体元件的方法。

根据本发明的优选实施例，本发明所披露制作具有金属栅极晶体管与多晶硅电阻结构的半导体元件的方法主要是先提供一基底，且基底上定义有一晶体管区以及一电阻区。然后形成一多晶硅层于基底上并覆盖晶体管区及电阻区。接着去除电阻区的部分多晶硅层，并图案化多晶硅层，使电阻区的多晶硅层表面低于晶体管区的多晶硅层表面而形成一高低差。

本发明另披露一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件，其包含有一基底，且基底上定义有一晶体管区以及一电阻区；一晶体管设于该晶体管区，且该晶体管包含有一金属栅极结构；以及一多晶硅电阻设于该电阻区，且该多晶硅电阻的高度低于该金属栅极结构的高度。

本发明又披露另一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件，其包含有一基底，该基底上定义有一晶体管区以及一电阻区；一晶体管设于该晶体管区，该晶体管包含有一截头金属栅极结构(truncated metalgate)；以及设于该电阻区的一多晶硅电阻结构，且该多晶硅电阻结构的顶部与该截头金属栅极结构的顶部齐平。

附图说明

图1至图14为本发明优选实施例制作一具有金属栅极晶体管与多晶硅电阻结构的半导体元件的示意图。

图15为本发明另一实施例具有金属栅极晶体管与多晶硅电阻的结构示意图。

附图标记说明

12    基底                    14    NMOS晶体管区

16    PMOS晶体管区            18    电阻区

22    浅沟隔离结构            24    栅极绝缘层

26    多晶硅层                  28    图案化光致抗蚀剂层

30    掩模层                    32    多晶硅栅极

34    多晶硅电阻                36    轻掺杂漏极

38    轻掺杂漏极                40    氧化硅层

42    氮化硅层                  44    硅锗层

50    间隙壁                    52    源极/漏极区域

54    源极/漏极区域             56    硅化金属层

58    氧化硅层                  60    氮化硅层

62    层间介电层                64    开口

66    氧化层                    68    高介电常数介电层

70    N型金属层                 72    P型金属层

74    截头金属栅极结构          76    NMOS晶体管

78    PMOS晶体管                80    截头金属栅极

82    截头间隙壁                84    金属栅极结构

86    多晶硅电阻

具体实施方式

请参照图1至图14，图1至图14为本发明优选实施例制作一具有金属栅极晶体管与多晶硅电阻结构的半导体元件的示意图。如图1所示，首先提供一基底12，例如一硅基底或一绝缘层上覆硅(silicon-on-insulator；SOI)基底等。然后在基底12中定义至少一晶体管区以及一电阻区18，并形成多个隔离晶体管区与电阻区18的浅沟隔离(STI)结构22。在本实施例中，晶体管区包含有一NMOS晶体管区14以及一PMOS晶体管区16。

然后在基底12表面形成一由氧化物所构成的栅极绝缘层24，并接着在栅极绝缘层24上形成一厚度约1000埃的多晶硅层26。在本实施例中，多晶硅层26可由未掺杂(undoped)的多晶硅材料或由具有N⁺掺杂剂的多晶硅材料所构成，此皆属本发明所涵盖的范围。

接着如图2所示，在多晶硅层26上形成一图案化光致抗蚀剂层28，并利用图案化光致抗蚀剂层28当作掩模进行一蚀刻工艺，以去除电阻区18的部分多晶硅层26。根据本发明的优选实施例，用来去除多晶硅层26的步骤由干蚀刻工艺所完成，且去除的多晶硅层26厚度约为200埃。但不局限于此，本发明又可采用其他蚀刻方式(例如湿蚀刻)来去除部分的多晶硅层26，且去除的多晶硅层26厚度皆可依照工艺的需求来调整，此均属本发明所涵盖的范围。

然后如图3所示，去除图案化光致抗蚀剂层28，并在多晶硅层26上覆盖一掩模层30。

如图4所示，形成另一图案化光致抗蚀剂层(图未示)在掩模层30上，并利用图案化光致抗蚀剂层当作掩模进行另一蚀刻工艺，以在NMOS晶体管区14以及PMOS晶体管16区各形成一多晶硅栅极32，并同时在电阻区18形成一多晶硅电阻34。根据本发明的优选实施例，在NMOS晶体管区14以及PMOS晶体管区16所形成的多晶硅栅极32的沟道长度约为300埃。另外需注意的是，由于电阻区18的部分多晶硅层26在前一步骤中已被去除，因此所形成的多晶硅电阻34高度便会低于各多晶硅栅极32的高度，而产生一个高低差。

其次，本发明在形成多晶硅栅极32与多晶硅电阻34时，可选择以单一蚀刻工艺或两段式的蚀刻工艺来制作出这两个结构。举例来说，本发明可先在掩模层30上形成一图案化光致抗蚀剂层(图未示)，然后利用此图案化光致抗蚀剂层当作掩模同时去除部分的掩模层30与多晶硅层26。此作法可在一个步骤中就同时制作出所需的多晶硅栅极32与多晶硅电阻34图案。除此之外，本发明又可选择先在掩模层30上形成一图案化光致抗蚀剂层(图未示)，利用图案化光致抗蚀剂层当作掩模去除部分的掩模层30。然后去除该图案化光致抗蚀剂层，利用剩余的掩模层30当作掩模来蚀刻未被掩模层30所覆盖的部分多晶硅层26，以形成所需的多晶硅栅极32与多晶硅电阻34。此两种方式皆属本发明所涵盖的范围。

如图5所示，然后在NMOS晶体管区14及PMOS晶体管区16各进行一浅掺杂工艺，以形成所需的轻掺杂漏极。举例来说，本发明可先在NMOS晶体管区14以外的区域覆盖一图案化光致抗蚀剂层(图未示)，然后利用该图案化光致抗蚀剂层当作掩模进行一离子注入，将N型掺杂剂注入NMOS晶体管区14的多晶硅栅极32周围的基底12中，以在NMOS晶体管区14形成一轻掺杂漏极36。接着去除上述的图案化光致抗蚀剂层，覆盖另一图案化光致抗蚀剂层在PMOS晶体管区16以外的区域，并利用该图案化光致抗蚀剂层当作掩模进行另一离子注入，将P型掺杂剂注入PMOS晶体管区16的多晶硅栅极32周围的基底12中，以在PMOS晶体管区16形成一轻掺杂漏极38。

随后进行第一阶段的间隙壁工艺，例如先依序沉积一氧化硅层40及一氮化硅层42于NMOS晶体管区14与PMOS晶体管区16的多晶硅栅极32的周围侧壁及电阻区18的多晶硅电阻34的周围侧壁，以形成一间隙壁50。

然后可选择性进行一选择性外延成长(selective epitaxial growth，SEG)工艺，以在NMOS晶体管区14或PMOS晶体管区16的基底12中形成应变硅(strained Si)。例如可先在PMOS晶体管区16的多晶硅栅极32周围的基底12中形成二凹槽，再利用选择性外延成长工艺实质上(substantially)填满此二凹槽而形成硅锗层44。此硅锗层44可对PMOS晶体管区16的沟道区域施加一压应变(compressive strain)，进而提升PMOS晶体管的空穴迁移率。

如图6所示，随后在NMOS晶体管区14及PMOS晶体管区16各进行一重掺杂离子注入工艺，以形成所需的源极/漏极区域。如同上述形成轻掺杂漏极的作法，本发明可先覆盖一图案化光致抗蚀剂层(图未示)于NMOS晶体管区14以外的区域，然后利用该图案化光致抗蚀剂层当作掩模进行一离子注入工艺，将N型掺杂剂注入间隙壁50周围的基底12中，以在NMOS晶体管区14形成一源极/漏极区域52。接着去除上述的图案化光致抗蚀剂层，覆盖另一图案化光致抗蚀剂层于PMOS晶体管区16以外的区域，并利用该图案化光致抗蚀剂层当作掩模进行另一离子注入，将P型掺杂剂注入PMOS晶体管区16间隙壁50周围的基底12中，以形成另一源极/漏极区域54。

然后在形成源极/漏极区域52、54后，进行一个自对准硅化金属(self-aligned silicide，Salicide)工艺，例如一由钴、钛、镍、铂、钯或钼所构成的金属层(图未示)先形成于基底12表面并覆盖间隙壁50，并进行一快速升温退火工艺，利用高温使金属层在间隙壁50周围的基底12表面反应为一硅化金属层56。最后再去除未反应的金属层。

如图7所示，依序形成一氧化硅层58以及一氮化硅层60于间隙壁50与基底12表面。在本实施例中，氧化硅层58的厚度约为50埃而氮化硅层60的厚度则约为100埃。

如图8所示，一由氧化物所构成的层间介电层(interlayer dielectric)62形成于氮化硅层60上并覆盖NMOS晶体管区14、PMOS晶体管区16以及电阻区18。然后进行一化学机械抛光(chemical mechanical polishing，CMP)工艺或一干蚀刻工艺，以去除部分的层间介电层62。

根据本发明优选实施例，本发明在进行化学机械抛光工艺时，可选择用不同区域的掩模层30当作阻挡层来使化学机械抛光工艺直接停至高度A、直接停至高度B、或先停至高度A再研磨停至高度B。举例来说，本发明可在研磨时利用NMOS晶体管区14及PMOS晶体管区16的掩模层30当作一阻挡层，仅去除部分的层间介电层62并使研磨工艺停在晶体管区14、16的掩模层30上(例如高度A)，然后在晶体管区14、16进行金属栅极工艺(metalgate process)，此为第一种实施方式。

依据本发明另一实施方式，本发明又可在研磨工艺停至高度A后利用电阻区18的掩模层30当作另一阻挡层，去除部分层间介电层62以及部分NMOS晶体管区14及PMOS晶体管16区的部分多晶硅栅极32与间隙壁50，并使研磨工艺停在电阻区18的掩模层30上(例如至高度B)，此为第二种实施方式。

除此之外，依据本发明第三种实施方式，本发明又可在研磨时直接利用电阻区18的掩模层30当作一阻挡层，亦即在去除部分层间介电层62时，直接停至高度B，以同时去除NMOS晶体管区14以及PMOS晶体管16区的部分多晶硅栅极32与部分间隙壁50，使研磨工艺停在电阻区18的掩模层30上(例如高度B)。如图9所示，在化学机械抛光进行至上述的高度B并去除晶体管区的部分多晶硅栅极32与部分间隙壁50后，再利用一图案化光致抗蚀剂层(图未示)当作掩模来进行一蚀刻工艺，去除NMOS晶体管区14以及PMOS晶体管区16中的多晶硅栅极32并在各晶体管区形成一开口64。

如图10所示，先在各开口64中形成一氧化层66，然后依序覆盖一由高介电常数绝缘材料所构成的高介电常数介电层68与一N型金属层70在氧化层66及层间介电层62表面。

如图11所示，形成一图案化光致抗蚀剂层(图未示)在PMOS晶体管区16以外的区域，并利用该图案化光致抗蚀剂层当作掩模进行一蚀刻工艺，去除覆盖在PMOS晶体管区16的N型金属层70。

如图12所示，沉积一P型金属层72，在NMOS晶体管区14以及电阻区18的N型金属层70表面并同时实质上填满各开口64。

如图13所示，利用电阻区18的掩模层30当作一阻挡层来进行另一化学机械抛光工艺，去除部分覆盖在NMOS晶体管区14以及PMOS晶体管区16的P型金属层72、N型金属层70、高介电常数介电层68以及间隙壁50顶部。

最后，如图14所示，去除氮化硅层60以及氧化硅层58，以在NMOS晶体管区14以及PMOS晶体管区16分别形成一个具有截头金属栅极结构(truncated metal gate)74的NMOS晶体管76及PMOS晶体管78。其中，各截头金属栅极结构74都包含一截头金属栅极80以及一截头间隙壁82。此外，在经过先前的化学机械抛光工艺后，截头间隙壁82的顶部会与截头金属栅极80的顶部实质上齐平，且多晶硅电阻34的顶部又会同时与各截头金属栅极结构74的顶部实质上齐平。

根据本发明的另一实施例，如图15所示，本发明又可在图8将研磨工艺停在高度A后，便直接进行一个金属栅极工艺，而形成另一种具有金属栅极结构与多晶硅电阻的半导体元件。举例来说，本实施例可在研磨工艺停至高度A后，先将NMOS晶体管区14以及PMOS晶体管区16的掩模层30与多晶硅栅极32去除，然后再以上述形成金属栅极的方式填入所需的高介电常数介电层与N型金属层与P型金属层，以形成另一种具有金属栅极结构84与多晶硅电阻86的结构。如图中所示，由于NMOS晶体管区14与PMOS晶体管区16的金属栅极结构84并未在化学机械抛光工艺时被去除，因此所形成的多晶硅电阻86高度便会低于金属栅极结构84的高度。

综上所述，本发明主要在形成多晶硅层于基底表面后先利用一个蚀刻工艺来去除电阻区的部分多晶硅层，使电阻区的多晶硅层表面低于周围晶体管区的多晶硅层表面而产生一高低差。接着再形成一掩模层在多晶硅层表面。由于电阻区的多晶硅层在蚀刻工艺后已经低于晶体管区的多晶硅层，之后所形成的多晶硅电阻高度便会低于晶体管区的晶体管的高度。本发明便可在后续进行化学机械抛光时直接利用电阻区的掩模层来当作一个阻挡层，使研磨工艺停止在多晶硅电阻表面，然后再进行所需的金属栅极工艺。如此一来，便可同时制作出具有所需的金属栅极晶体管与多晶硅电阻的半导体元件。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种制作具有金属栅极晶体管与多晶硅电阻结构的半导体元件的方法，包含有下列步骤：

提供一基底，该基底上定义有一晶体管区以及一电阻区；

形成一多晶硅层于该基底上并覆盖该晶体管区及该电阻区；

去除该电阻区的部分该多晶硅层；

图案化该多晶硅层，并使该电阻区的该多晶硅层表面与该晶体管区的该多晶硅层表面之间具有一高低差

形成至少一个多晶硅栅极于该晶体管区以及一多晶硅电阻于该电阻区；以及

将该多晶硅栅极转换成金属栅极晶体管。

2.如权利要求1所述的方法，其中形成至少一个多晶硅栅极于该晶体管区以及一多晶硅电阻于该电阻区的方法包含：

形成一掩模层于该多晶硅层表面；

图案化该掩模层以及该多晶硅层，以形成一第一多晶硅栅极与一第二多晶硅栅极于该晶体管区以及该多晶硅电阻于该电阻区；

形成一轻掺杂漏极于该第一多晶硅栅极与该第二多晶硅栅极周围的该基底中；

分别形成一间隙壁于该第一多晶硅栅极、该第二多晶硅栅极以及该多晶硅电阻的侧壁；

形成一源极/漏极区域于该晶体管区的各该间隙壁基部的该基底中；

进行一硅化金属工艺，以于该晶体管区的源极/漏极区域基底表面形成一硅化金属层；

形成一层间介电层于该氮化硅层上；以及

进行一第一移除工艺，以去除部分的该层间介电层并暴露出该掩模层。

3.如权利要求2所述的方法，其中将该多晶硅栅极转换成金属栅极晶体管的步骤中包含：

去除该第一多晶硅栅极与该第二多晶硅栅极，以于该层间介电层中分别形成一第一开口以及一第二开口；

将一第一金属层填入于该第一开口与该第二开口中并覆盖该层间介电层表面；

去除该第二开口中的该第一金属层；

填满该第一开口与该第二开口予一第二金属层；以及

进行一第二移除工艺，去除部分该第一金属层与该第二金属层，以于该晶体管区形成一第一金属栅极晶体管以及一第二金属栅极晶体管。

4.如权利要求2所述的方法，其中该第一金属栅极晶体管为一NMOS晶体管；该第二金属栅极晶体管为一PMOS晶体管。

5.如权利要求4所述的方法，其中该方法于形成该间隙壁前另包含形成一硅锗层于该PMOS晶体管的该栅极周围的该基底中。

6.如权利要求2所述的方法，其中该第一移除工艺至该晶体管区的该掩模层表面。

7.如权利要求2所述的方法，其中该第一移除工艺为一化学机械抛光工艺或是一蚀刻工艺，直至该电阻区的该掩模层表面。

8.如权利要求7所述的方法，其中该第一移除工艺包含：

一层间介电层移除步骤，以去除部分该层间介电层，直至该晶体管区的该掩模层表面；以及

一多晶硅栅极移除步骤，其利用该电阻区的该掩模层作为一阻挡层，去除该晶体管区的部分该第一多晶硅栅极、部分该第二多晶硅栅极以及部分该间隙壁，直至该电阻区的该掩模层表面。

9.如权利要求8所述的方法，其中该层间介电层移除步骤为一蚀刻工艺或是一化学机械抛光工艺；以及

该多晶硅栅极移除步骤，为一蚀刻工艺或是一化学机械抛光工艺。

10.一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件，包含：

一基底，该基底上定义有一晶体管区以及一电阻区；

一晶体管，设于该晶体管区，该晶体管包含有至少一金属栅极结构；以及

一多晶硅电阻结构，设于该电阻区，且该多晶硅电阻结构的高度低于该金属栅极结构的高度。

11.如权利要求10所述的半导体元件，其中该金属栅极结构还包含：

一金属栅极，设于该晶体管区；以及

一第一间隙壁，设于该金属栅极的周围侧壁。

12.如权利要求10所述的半导体元件，其中该晶体管为NMOS晶体管或是PMOS晶体管。

13.如权利要求12所述的半导体元件，还包含设于该PMOS晶体管的该金属栅极结构周围的该基底中的一硅锗层。

14.如权利要求10所述的半导体元件，还包含设于该金属栅极结构周围的该基底中的一硅化金属层。

15.如权利要求10所述的半导体元件，还包含覆盖于该晶体管与该多晶硅电阻结构上的一层间介电层。

16.如权利要求10所述的半导体元件，其中该多晶硅电阻结构还包含：

一多晶硅电阻，设于该电阻区；以及

一第二间隙壁，设于该多晶硅电阻的周围侧壁。

17.一种具有金属栅极晶体管与多晶硅电阻结构的半导体元件，包含：

一基底，该基底上定义有一晶体管区以及一电阻区；

一晶体管，设于该晶体管区，该晶体管包含有至少一截头金属栅极结构；以及

一多晶硅电阻结构，设于该电阻区，且该多晶硅电阻结构的顶部与该截头金属栅极结构的顶部齐平。

18.如权利要求17所述的半导体元件，其中该截头金属栅极结构还包含：

一截头金属栅极；以及

一截头间隙壁，设于该截头金属栅极侧壁，该截头间隙壁的顶部与该截头金属栅极的顶部齐平。

19.如权利要求17所述的半导体元件，其中该多晶硅电阻结构还包含：

一多晶硅电阻，设于该电阻区；以及

一间隙壁，设于该多晶硅电阻的侧壁。

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