KR20210015543A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조 방법이 제공된다. 이 반도체 소자는, 기판 상에 제 1 방향으로 서로 이격되는 제 1 게이트 패턴과 제 2 게이트 패턴, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 각각 상기 제 1 방향으로 연장되고; 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하되, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 분리 패턴; 상기 제 2 방향으로 상기 제 1 게이트 패턴과 이격되며 상기 제 1 방향으로 연장되는 제 3 게이트 패턴; 및 상기 제 1 게이트 패턴과 상기 제 3 게이트 패턴 사이에 개재되는 층간절연막을 포함하며, 상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하며, 상기 분리 패턴의 하부면은 요철구조를 가진다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 의해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 과제는 수율을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자는 기판 상에 제 1 방향으로 서로 이격되는 제 1 게이트 패턴과 제 2 게이트 패턴, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 각각 상기 제 1 방향으로 연장되고; 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하되, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 분리 패턴; 상기 제 2 방향으로 상기 제 1 게이트 패턴과 이격되며 상기 제 1 방향으로 연장되는 제 3 게이트 패턴; 및 상기 제 1 게이트 패턴과 상기 제 3 게이트 패턴 사이에 개재되는 층간절연막을 포함하며, 상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하며, 상기 분리 패턴의 하부면은 요철구조를 가진다.
본 발명의 일 양태에 따른 반도체 소자는, 기판으로부터 돌출되며 서로 이격된 제 1 활성 핀과 제 2 활성 핀; 상기 기판의 상부면을 덮으며 상기 제 1 활성 핀 및 상기 제 2 활성 핀들의 측벽과 상부면들을 노출시키는 소자분리막; 상기 제 1 활성 핀의 상부면과 측면을 덮는 제 1 게이트 패턴; 제 1 방향으로 상기 제 1 게이트 패턴과 이격되며 상기 제 2 활성 핀의 상부면과 측면을 덮는 제 2 게이트 패턴; 상기 제 1 게이트 패턴의 측면을 덮는 제 1 층간절연막; 및 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이의 상기 소자분리막 상에 위치하며 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하는 제 1 분리 패턴을 포함하되, 상기 제 1 분리 패턴은 상기 제 1 층간절연막과 다른 물질을 포함하며, 상기 제 1 분리 패턴은, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 위치하는 제 1 분리부; 및 상기 제 1 분리부로부터 상기 제 1 게이트 패턴의 일 측벽 밖으로 연장되는 제 1 부분을 포함하는 반도체 소자.을 포함한다.
본 발명의 다른 양태에 따른 반도체 소자는, 기판 상에 제 1 방향으로 서로 이격되는 제 1 게이트 패턴과 제 2 게이트 패턴; 상기 제 1 게이트 패턴의 측벽과 접하는 제 1 층간절연막; 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하는 분리 패턴; 상기 제 1 게이트 패턴에 인접한 제 1 소오스/드레인 패턴; 상기 제 2 게이트 패턴에 인접한 제 2 소오스/드레인 패턴; 및 상기 제 1 소오스/드레인 패턴 및 상기 제 2 소오스/드레인 패턴의 상부면들과 직접 접하는 콘택 플러그를 포함하되, 상기 분리 패턴은 상기 제 1 층간절연막과 다른 물질을 포함하며, 상기 콘택 플러그의 하부면은 요철 구조를 가진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 소자의 제조 방법은, 제 1 방향으로 연장되는 분리 마스크 개구부 영역, 및 상기 분리 마스크 개구부 영역과 교차하는 콘택 영역을 포함하는 기판을 준비하는 단계, 상기 분리 마스크 개구부 영역은 분리 영역, 및 상기 콘택 영역과 중첩되는 중첩 영역을 포함하고; 상기 기판 상에 상기 콘택 영역 옆에서 상기 분리 영역을 가로지르는 예비 게이트 패턴을 형성하는 단계; 상기 콘택 영역 상에 위치하며 상기 예비 게이트 패턴의 측벽을 덮는 층간절연막을 형성하는 단계; 상기 분리 영역에서 상기 예비 게이트 패턴을 제거하고, 상기 층간절연막의 일부를 식각하여 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 동시에 상기 분리 마스크 개구부 영역에서 분리 트렌치를 형성는 단계; 상기 분리 트렌치를 채우는 분리 패턴을 형성하는 단계, 상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하고; 상기 중첩 영역에서 상기 분리 패턴의 적어도 일부를 매립 절연 패턴으로 대체시키는 단계; 상기 콘택 영역의 상기 층간절연막과 상기 중첩 영역의 상기 매립 절연 패턴을 제거하여 콘택홀을 형성하는 단계; 및 상기 콘택홀 안에 콘택 플러그를 형성하는 단계를 포함한다.
본 발명의 일 양태에 따른 반도체 소자의 제조 방법은, 제 1 방향으로 연장되는 분리 마스크 개구부 영역, 및 상기 분리 마스크 개구부 영역과 교차하는 콘택 영역을 포함하는 기판을 준비하는 단계, 상기 분리 마스크 개구부 영역은 분리 영역, 및 상기 콘택 영역과 중첩되는 중첩 영역을 포함하고; 상기 기판 상에 상기 콘택 영역 옆에서 상기 분리 영역을 가로지르는 예비 게이트 패턴을 형성하는 단계; 상기 콘택 영역 상에 위치하며 상기 예비 게이트 패턴의 측벽을 덮는 층간절연막을 형성하는 단계; 상기 분리 영역에서 상기 예비 게이트 패턴을 제거하고, 상기 층간절연막의 일부를 식각하여 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 동시에 상기 분리 마스크 개구부 영역에서 분리 트렌치를 형성는 단계; 상기 분리 영역 상에서 상기 분리 트렌치 안에 희생 패턴을 형성하는 단계; 상기 중첩 영역 상에서 상기 분리 트렌치 안에 매립 절연 패턴을 형성하는 단계; 및 상기 희생 패턴을 분리 패턴으로 교체하는 단계를 포함하되, 상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함한다.
본 발명의 개념에 따른 반도체 소자는 신뢰성이 향상될 수 있다.
본 발명의 개념에 따른 반도체 소자의 제조 방법은 중첩 영역에서 분리 패턴을 미리 제거하고 층간절연막들과 유사한 물질로 매립 절연 패턴을 형성하므로, 콘택 연결 실패와 같은 공정 불량을 방지할 수 있다. 이로써 수율을 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 1c는 본 발명의 실시예들에 따라 도 1a를 D-D’선을 따라 자른 단면도를 나타낸다.
도 2a 내지 도 8a는 도 1a의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 8b는 도 1b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 9b는 본 발명의 실시예들에 따라 도 9a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 10은 본 발명의 실시예들에 따라 도 9a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 11a 내지 도 11e는 도 9b 또는 도 10의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 12b는 본 발명의 실시예들에 따라 도 12a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 13b는 본 발명의 실시예들에 따라 도 13a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 14는 본 발명의 실시예들에 따라 도 13a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 15a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 15b는 본 발명의 실시예들에 따라 도 15a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 16a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 17은 본 발명의 실시예들에 따라 도 16a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 18a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 18b는 본 발명의 실시예들에 따라 도 18a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 19a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 19b는 본 발명의 실시예들에 따라 도 19a를 A-A’선, B-B’선 및 C-C’선을 따라 자른 단면도를 나타낸다.
도 20은 본 발명의 실시예들에 따라 도 9a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다. 도 1c는 본 발명의 실시예들에 따라 도 1a를 D-D'선을 따라 자른 단면도를 나타낸다. 도 1a은 에스램(SRAM) 소자의 일부분 또는 로직 영역/주변회로 영역의 일부분에 해당할 수 있다.
도 1a 내지 도 1c를 참조하면, 기판(1)이 제공된다. 상기 기판(1)은 예를 들면 실리콘 단결정 웨이퍼 기판이거나 SOI(Silicon on Insulator) 기판일 수 있다. 상기 기판(1)은 분리 마스크 개구부 영역(SMR)과 콘택 영역(CR1, CR2)을 포함할 수 있다. 평면적 관점에서 상기 분리 마스크 개구부 영역(SMR)은 제 1 방향(X)으로 연장되는 바(bar) 형태일 수 있다. 상기 콘택 영역(CR1, CR2)은 서로 이격된 제 1 콘택 영역(CR1)과 제 2 콘택 영역(CR2)을 포함할 수 있다. 평면적 관점에서 상기 콘택 영역(CR1, CR2)은 상기 제 1 방향(X)과 교차하는 제 2 방향(Y)으로 연장되는 바(bar) 형태일 수 있다. 평면적으로 상기 분리 마스크 개구부 영역(SMR)은 상기 콘택 영역(CR1, CR2)과 중첩될 수 있다. 상기 분리 마스크 개구부 영역(SMR)과 상기 제 1 콘택 영역(CR1)이 중첩되는 영역을 제 1 중첩 영역(OR1)이라 명명할 수 있다. 상기 분리 마스크 개구부 영역(SMR)과 상기 제 2 콘택 영역(CR2)이 중첩되는 영역을 제 2 중첩 영역(OR2)이라 명명할 수 있다.
계속해서 상기 기판(1)의 상부면으로부터 제 1 활성 핀(AF1)과 제 2 활성 핀(AF2)이 돌출될 수 있다. 평면적 관점에서 상기 제 1 활성 핀(AF1)과 상기 제 2 활성 핀(AF2)은 각각 상기 제 1 방향(X)으로 연장되는 라인 형태일 수 있으며 상기 제 2 방향(Y)으로 서로 이격될 수 있다. 소자분리막(3)은 상기 기판(1)의 상부면과 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 하부 측면을 덮을 수 있다. 상기 소자분리막(3)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 소자분리막(3)의 상부면은 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들보다 낮을 수 있다.
게이트 패턴들(GP0~GP5)은 상기 활성 핀들(AF1, AF2)을 가로지를 수 있다. 서로 이격된 제 0 게이트 패턴(GP0)과 제 5 게이트 패턴(GP5)은 각각 상기 제 1 및 제 2 활성 핀들(AF1, AF2)을 모두 가로지를 수 있다. 제 1 게이트 패턴(GP1)과 제 2 게이트 패턴(GP2)은 상기 제 0 게이트 패턴(GP0)과 상기 제 5 게이트 패턴(GP5) 사이에 위치하되, 상기 제 2 방향(Y)으로 서로 이격될 수 있다. 상기 제1 게이트 패턴(GP1)과 상기 제 5 게이트 패턴(GP5) 사이에는 제 3 게이트 패턴(GP3)이 배치될 수 있다. 상기 제 2 게이트 패턴(GP2)과 상기 제 5 게이트 패턴(GP5) 사이에는 제 4 게이트 패턴(GP4)이 배치될 수 있다. 상기 제 3 게이트 패턴(GP3)은 상기 제 4 게이트 패턴(GP4)은 제 2 방향(Y)으로 서로 이격될 수 있다. 상기 제 1 게이트 패턴(GP1)과 상기 제 3 게이트 패턴(GP3)은 각각 상기 제 1 활성 핀(AF1)을 가로지를 수 있다. 상기 제 2 게이트 패턴(GP2)과 상기 제 4 게이트 패턴(GP4)은 각각 상기 제 2 활성 핀(AF2)을 가로지를 수 있다.
상기 게이트 패턴들(GP0~GP5)은 각각 게이트 절연막(GO), 게이트 전극(MG) 및 게이트 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 절연막(GO)은 실리콘 산화막 및 상기 실리콘 산화막보다 고유전율을 가지는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막, 알루미늄 산화막과 같은 금속산화막을 포함할 수 있다. 상기 게이트 전극(MG)은 불순물이 도핑된 폴리실리콘막, 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화막 및 텅스텐, 구리 및 알루미늄과 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)은 실리콘 질화막을 포함할 수 있다.
상기 제 1 게이트 패턴(GP1)과 상기 제 2 게이트 패턴(GP2) 사이 그리고 상기 제 3 게이트 패턴(GP3)과 상기 제 4 게이트 패턴(GP4) 사이에는 분리 패턴(SP)이 개재될 수 있다. 상기 분리 패턴(SP)은 상기 분리 마스크 개구부 영역(SMR) 상에 위치할 수 있다. 상기 분리 패턴(SP)은 이웃하는 상기 제 1 활성 핀(AF1)과 상기 제 2 활성 핀(AF2) 사이에서 상기 소자분리막(3) 상에 위치할 수 있다. 상기 분리 패턴(SP)은 상기 소자분리막(3)과 접할 수 있다. 상기 분리 패턴(SP)의 상부면은 상기 게이트 패턴들(GP0~GP5)의 상부면들과 같은 높이에 위치할 수 있다.
상기 분리 패턴(SP)은 제 1 돌출부(P1), 제 1 분리부(S1), 제 2 돌출부(P2), 제 2 분리부(S2) 및 제 3 돌출부(P3)를 포함할 수 있다. 상기 제 1 분리부(S1)는 상기 제 1 게이트 패턴(GP1)과 상기 제 2 게이트 패턴(GP2) 사이에 위치하며 이들과 직접 접할 수 있다. 상기 제 2 분리부(S2)는 상기 제 3 게이트 패턴(GP3)과 상기 제 4 게이트 패턴(GP4) 사이에 위치하며 이들과 직접 접할 수 있다. 상기 제 1 분리부(S1)는 상기 기판(1)의 제 1 분리 영역(SR1) 상에 위치할 수 있다. 상기 제 2 분리부(S2)는 상기 기판(1)의 제 2 분리 영역(SR2) 상에 위치할 수 있다.
상기 제 1 돌출부(P1)는 상기 제 1 분리부(S1)과 연결되며 상기 제 1 중첩 영역(OR1)으로 돌출된다. 상기 제 2 돌출부(P2)는 상기 제 1 분리부(S1)와 상기 제 2 분리부(S2) 사이에서 이들을 연결할 수 있다. 상기 제 3 돌출부(P3)는 상기 제 2 분리부(S2)와 연결되며 상기 제 2 중첩 영역(OR2)으로 연결된다. 상기 제 1 돌출부(P1)는 상기 기판(1)의 상기 제 1 중첩 영역(OR1) 상에 위치할 수 있다. 상기 제 3 돌출부(P3)는 상기 기판(1)의 상기 제 2 중첩 영역(OR2) 상에 위치할 수 있다. 상기 제 2 돌출부(P2)는 상기 기판에서 상기 제 1 분리 영역(SR1)과 상기 제 2 분리 영역(SR2) 사이의 중간 영역(MR) 상에 위치할 수 있다. 상기 분리 마스크 개구부 영역(SMR)은 상기 제 1 및 제 2 중첩 영역들(OR1, OR2), 상기 제 1 및 제 2 분리 영역들(SR1, SR2) 및 상기 중간 영역(MR)을 포함할 수 있다.
상기 제 1 분리부(S1), 상기 제 2 돌출부(P2) 및 상기 제 2 분리부(S2)의 상부면들은 서로 같은 높이에 위치할 수 있다. 상기 제 1 및 제 3 돌출부들(P1, P3)의 상부면들은 상기 제 1 분리부(S1), 상기 제 2 돌출부(P2) 및 상기 제 2 분리부(S2)의 상부면들 보다 낮을 수 있다. 상기 제 1 분리부(S1)과 상기 제 2 분리부(S2)의 하부면들은 서로 같은 높이에 위치할 수 있다. 상기 제 1 내지 제 3 돌출부들(P1, P2, P3)의 하부면들은 서로 같은 높이에 위치할 수 있다. 상기 제 1 내지 제 3 돌출부들(P1, P2, P3)의 하부면들은 상기 제 1 분리부(S1) 및 상기 제 2 분리부(S2)의 하부면들 보다 높을 수 있다.
상기 게이트 패턴들(GP0~GP5)의 측벽들은 스페이서(SC)로 덮일 수 있다. 상기 스페이서(SC)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 게이트 패턴들(GP0~GP5) 옆에 활성 핀들(AF1, AF2) 상에는 소오스/드레인 패턴들(SD1, SD2)이 배치될 수 있다. 제 1 소오스/드레인 패턴들(SD1)은 제 1 활성 핀(AF1) 상에 배치되고, 제 2 소오스/드레인 패턴들(SD2)은 제 2 활성 핀(AF2) 상에 배치될 수 있다.
상기 게이트 패턴들(GP0~GP5) 사이의 공간들은 제 1 층간절연막(IL1)으로 채워질 수 있다. 상기 제 1 층간절연막(IL1)은 상기 게이트 캐핑 패턴(CAP)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 1 층간절연막(IL1)은 상기 소오스/드레인 패턴들(SD1, SD2)도 덮을 수 있다. 상기 게이트 패턴들(GP0~GP5), 상기 분리 패턴(SP) 및 상기 제 1 층간절연막(IL1)은 제 2 층간절연막(IL2)로 덮일 수 있다. 상기 제 2 층간절연막(IL2)은 상기 게이트 캐핑 패턴(CAP)과 식각 선택비를 가지는 물질로 예를 들면 실리콘 산화막으로 형성될 수 잇다.
상기 제 1 콘택 영역(CR1) 상에서 제 1 콘택 플러그(CT1)는 상기 제 2 층간절연막(IL2) 및 제 1 층간절연막(IL1)을 관통하여 상기 제 1 소오스/드레인 패턴들(SD1) 중 하나 그리고 제 2 소오스/드레인 패턴들(SD2) 중 하나와 동시에 접할 수 있다. 상기 제 2 콘택 영역(CR2) 상에서 제 2 콘택 플러그(CT2)는 상기 제 2 층간절연막(IL2) 및 제 1 층간절연막(IL1)을 관통하여 상기 제 1 소오스/드레인 패턴들(SD1) 중 다른 하나 그리고 제 2 소오스/드레인 패턴들(SD2) 중 다른 하나와 동시에 접할 수 있다. 상기 제 1 콘택 플러그(CT1)의 상부 측면과 상기 제 2 층간절연막(IL2) 사이에는 매립 절연 패턴(FL)이 개재될 수 있다. 상기 매립 절연 패턴(FL)은 예를 들면 실리콘 산화막을 포함할 수 있다.
상기 분리 패턴(SP)의 상기 제 1 돌출부(P1)는 상기 제 1 콘택 플러그(CT1)의 하부면과 접할 수 있다. 상기 분리 패턴(SP)의 상기 제 3 돌출부(P3)는 상기 제 2 콘택 플러그(CT2)의 하부면과 접할 수 있다. 상기 제 1 돌출부(P1)의 일 측벽은 이에 인접한 상기 제 1 콘택 플러그(CT1)의 일 측벽과 이격될 수 있다. 상기 제 3 돌출부(P3)의 일 측벽은 이에 인접한 상기 제 2 콘택 플러그(CT2)의 일 측벽과 이격될 수 있다.
상기 분리 패턴(SP)의 하부면(SPS)은 요철구조를 가질 수 있다. 상기 분리 패턴(SP)의 하부면(SPS)은 상기 제 1 게이트 패턴(GP1)과 상기 제 2 게이트 패턴(GP2) 사이에서 상기 제 2 층간절연막(IL2)의 하부면으로부터 제 1 깊이(DP1)를 가질 수 있다. 상기 분리 패턴(SP)의 하부면(SPS)은 상기 제 1 콘택 플러그(CT1) 아래에서 상기 제 2 층간절연막(IL2)의 하부면으로부터 제 2 깊이(DP2)를 가질 수 있다. 상기 제 1 깊이(DP1)는 상기 제 2 깊이(DP2)보다 깊을 수 있다. 상기 제 1 돌출부(P1), 상기 제 2 돌출부(P2) 및 상기 제 3 돌출부(P3)은 각각 제 1 부분(P1), 제 2 부분(P2) 및 제 3 부분(P3)으로 명명될 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 분리 영역들(SR1, SR2)에서 게이트 브릿지가 없으며 중첩 영역(OR1, OR2)에서 콘택 연결 실패가 발생하지 않아 신뢰성이 향상될 수 있다. 상기 게이트 패턴들(GP0~GP5), 상기 활성 핀들(AF1, AF2), 상기 소오스/드레인 패턴들(SD1, SD3)은 복수개의 핀 전계 효과 트랜지스터들을 구성할 수 있다.
도 2a 내지 도 8a는 도 1a의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b 내지 도 8b는 도 1b의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 2b 내지 도 8b는 각각 도 2a 내지 도 8a를 A-A' 선, B-B'선 및 C-C'선으로 자른 단면도들을 나타낸다.
도 2a 및 도 2b를 참조하면, 기판(1)을 준비한다. 상기 기판(1)은 예를 들면 실리콘 단결정 웨이퍼 기판이거나 SOI(Silicon on Insulator) 기판일 수 있다. 상기 기판(1)은 분리 마스크 개구부 영역(SMR)과 제 1 및 제 2 콘택 영역들(CR1, CR2)을 포함할 수 있다. 상기 분리 마스크 개구부 영역(SMR)은 상기 제 1 및 제 2 콘택 영역들(CR1, CR2)과 각각 중첩되는 제 1 및 제 2 중첩 영역들(OR1, OR2), 상기 제 1 및 제 2 중첩 영역들(OR1, OR2)에 각각 인접한 제 1 및 제 2 분리 영역들(SR1, SR2), 그리고 상기 제 1 및 제 2 분리 영역들(SR1, SR2) 사이의 중간 영역(MR)을 포함할 수 있다. 상기 기판(1)을 식각하여 제 1 활성 핀(AF1)과 제 2 활성 핀(AF2)을 형성할 수 있다. 상기 기판(1) 상에 소자분리막(3)을 형성하고 식각하여 상기 소자분리막(3)의 상부면을 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들 보다 낮출 수 있다. 평면적 관점에서 상기 제 1 및 제 2 활성 핀들(AF1, AF2)은 각각 제 1 방향(X)으로 연장되는 라인 형태를 가지도록 형성될 수 있다. 상기 분리 마스크 개구부 영역(SMR)은 상기 제 1 및 제 2 활성 핀들(AF1, AF2) 사이에 위치할 수 있다. 상기 제 1 및 제 2 콘택 영역들(CR1, CR2)은 각각 상기 제 1 및 제 2 활성 핀들(AF1, AF2)을 교차할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 기판(1) 상에 절연막, 도전막 및 캐핑막을 차례로 적층한 후 패터닝하여 각각 차례로 적층된 더미 게이트 절연막(DGO), 더미 게이트 전극(DG) 및 더미 게이트 캐핑 패턴(DCP)을 포함하는 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)을 형성할 수 있다. 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)은 각각 제 2 방향(Y)으로 연장되는 라인 형태를 가질 수 있다. 상기 더미 게이트 절연막(DGO)는 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 더미 게이트 전극(DG)은 예를 들면 폴리실리콘막을 포함할 수 있다. 상기 더미 게이트 캐핑 패턴(DCP)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)의 측벽들을 각각 덮는 스페이서들(SC)를 형성할 수 있다. 상기 스페이서들(SC)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3) 사이에서 상기 스페이서들(SC) 옆으로 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들과 상부 측벽들이 노출될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3) 사이에서 노출된 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부를 제거하여 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들의 높이를 낮출 수 있다. 이로써 상기 제 1 및 제 2 활성 핀들(AF1, AF2)의 상부면들은 상기 소자분리막(3)의 상부면과 유사한 높이를 가질 수 있다. SEG(selective Epitaxial Growth) 공정을 진행하여 상기 제 1 및 제 2 활성 핀들(AF1, AF2) 상에 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)을 각각 형성할 수 있다. 상기 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2)에는 서로 동일하거나 다른 도전형의 불순물이 도핑될 수 있다. 상기 기판(1) 상에 제 1 층간절연막(IL1)을 적층하고 CMP 또는 에치백 공정을 진행하여 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)의 상부면들을 노출시킬 수 있다. 이로써 상기 제 1 층간절연막(IL1)의 상부면은 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)의 상부면들과 공면을 이룰 수 있다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 상기 더미 게이트 패턴들(DGP0, DGP1, DGP2, DGP3)을 제거하여 상기 스페이서들(SC)의 내부 측벽들, 이들 사이의 상기 소자분리막(3)과 상기 활성 핀들(AF1, AF2)의 상부면과 상부 측벽들을 노출시킬 수 있다. 상기 기판(1) 상에 게이트 절연막(GO)을 콘포말하게 형성하여 상기 스페이서들(SC)의 내부 측벽들, 이들 사이의 상기 소자분리막(3)과 상기 활성 핀들(AF1, AF2)의 상부면과 상부 측벽들을 덮을 수 있다. 도전막을 적층하여 상기 스페이서들(SC) 사이의 공간을 채운 후에 상기 도전막과 상기 게이트 절연막(GO)에 대하여 에치백 공정을 진행할 수 있다. 이로써 상기 스페이서들(SC) 사이에 상기 게이트 절연막(GO)과 게이트 전극(MG)을 형성할 수 있다. 게이트 캐핑막을 적층한 후 에치백 공정을 진행하여 상기 게이트 절연막(GO)과 상기 게이트 전극(MG) 상에 게이트 캐핑 패턴(CP)을 형성할 수 있다. 이로써 상기 제 0 더미 게이트 패턴(DPG0)은 제 0 게이트 패턴(GP0)로, 그리고 상기 제 3 더미 게이트 패턴(DPG3)은 제 5 게이트 패턴(GP5)로 바뀔 수 있다. 상기 제 1 더미 게이트 패턴(DGP1)은 제 1 예비 게이트 패턴(PGP1)으로, 그리고 상기 제 2 더미 게이트 패턴(DGP2)은 제 2 예비 게이트 패턴(PGP2)으로 바뀔 수 있다.
도 5a, 도 5b, 도 6a 및 도 6b를 참조하면, 상기 제 1 층간절연막(IL1) 상에 분리 마스크 패턴(SM)을 형성할 수 있다. 상기 분리 마스크 패턴(SM)은 분리 마스크 개구부(SMO)를 포함할 수 있다. 상기 분리 마스크 개구부(SMO)의 위치는 상기 분리 마스크 개구부 영역(SMR)과 일치할 수 있다.
상기 분리 마스크 개구부(SMO)는 상기 제 1 및 제 2 예비 게이트 패턴들(PGP1, PGP2)을 가로지르도록 형성될 수 있다. 상기 분리 마스크 개구부(SMO)는 상기 제 1 및 제 2 분리 영역들(SR1, SR2)에서 상기 제 1 및 제 2 예비 게이트 패턴들(PGP1, PGP2)과 이들 옆에 상기 제 1 층간절연막(IL1)을 일부 노출시킬 수 있다. 상기 분리 마스크 패턴(SM)은 상기 제 0 및 제 5 게이트 패턴들(GP0, GP5)은 덮을 수 있다.
등방성/이방성 식각 공정들을 진행하여 상기 분리 마스크 개구부(SMO)에 의해 노출된 상기 제 1 및 제 2 예비 게이트 패턴들(PGP1, PGP2)을 제거할 수 있다. 이때 상기 제 1 층간절연막(IL1)의 일부도 식각될 수 있다. 이로써 상기 제 1 및 제 2 분리 영역들(SR1, SR2)에서 상기 소자분리막(3)을 노출시키는 분리 트렌치(ST)를 형성할 수 있다. 상기 제 1 및 제 2 중첩 영역들(OR1, OR2) 및 상기 중간 영역(MR)에서는 상기 제 1 층간절연막(IL1)의 일부가 남을 수 있다. 상기 분리 트렌치(ST)의 바닥면은 요철 구조를 가질 수 있다. 상기 분리 트렌치(ST)에 의해 상기 제 0 및 제 5 게이트 패턴들(GP0, GP5)의 측벽은 노출되지 않고 상기 제 1 층간절연막(IL1)의 일부로 덮일 수 있다.
상기 제 1 및 제 2 분리 영역들(SR1, SR2)에서 상기 제 1 및 제 2 예비 게이트 패턴들(PGP1, PGP2)을 제거함으로써, 상기 제 1 예비 게이트 패턴(PGP1)은 서로 이격된 제 1 및 제 2 게이트 패턴들(GP1, GP2)로 나눠지고, 상기 제 2 예비 게이트 패턴(PGP2)은 서로 이격된 제 3 및 제 4 게이트 패턴들(GP3, GP4)로 나눠질 수 있다. 그리고 상기 분리 마스크 패턴(SM)을 제거하여 상기 제 1 층간절연막(IL1)을 노출시킬 수 있다.
오정렬에 따른 공정 마진을 위하여 상기 분리 마스크 개구부(SMO)는 상기 제 1 및 제 2 분리 영역들(SR1, SR2)만 형성되는 것이 아니라 상기 제 1 및 제 2 중첩 영역들(OR1, OR2) 및 상기 중간 영역(MR)에도 형성된다. 이로써 약간의 오정렬이 발생할지라도, 상기 제 1 및 제 2 분리 영역들(SR1, SR2)에서 상기 제 1 및 제 2 예비 게이트 패턴들(PGP1, PGP2)을 노출시킬 수 있다. 이로써, 제 1 및 제 2 게이트 패턴들(GP1, GP2) 또는 제 3 및 제 4 게이트 패턴들(GP3, GP4)의 일부가 서로 연결되는 게이트 브릿지를 예방할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 기판(1) 상에 절연막을 적층하여 상기 분리 트렌치(ST)를 채우고 에치백 공정을 진행하여 상기 분리 트렌치(ST) 안에 분리 패턴(SP)을 형성하는 동시에 상기 제 1 층간절연막(IL1)의 상부면을 노출시킬 수 있다. 상기 분리 패턴(SP)의 상부면은 상기 제 1 층간절연막(IL1)의 상부면과 공면을 이룰 수 있다. 상기 분리 패턴(SP)은 상기 제 1 층간절연막(IL1)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 분리 패턴(SP)이 형성된 상기 기판(1) 상에 제 2 층간절연막(IL2)를 형성할 수 있다. 상기 제 2 층간절연막(IL2)은 상기 분리 패턴(SP)과 식각 선택비를 가지는 물질로, 예를 들면 실리콘 산화막을 포함할 수 있다. 상기 제 2 층간절연막(IL2) 상에 별도의 마스크 패턴(미도시)을 형성하고 이를 이용하여 상기 제 2 층간절연막(IL2)을 식각할 수 있다. 더 나아가 상기 제 1 및 제 2 중첩 영역들(OR1, OR2)에서 상기 분리 패턴(SP)의 적어도 일부분을 제거하여 상기 분리 패턴(SP)에 제 1 및 제 2 리세스 영역들(RC1, RC2)을 형성할 수 있다. 상기 제 1 및 제 2 리세스 영역들(RC1, RC2)의 바닥에서 상기 분리 패턴(SP)의 일부분이 남을 수 있다. 매립 절연막을 적층하여 상기 제 1 및 제 2 리세스 영역들(RC1, RC2)을 채우고 에치백 공정을 진행하여 상기 제 2 층간절연막(IL2)의 상부면을 노출시키는 동시에 상기 제 1 및 제 2 리세스 영역들(RC1, RC2) 안에 매립 절연 패턴(FL)을 형성할 수 있다. 상기 매립 절연 패턴(FL)은 상기 제 1 층간절연막(IL1)과 동일/유사한 물질로, 예를 들면 실리콘 산화막으로 형성될 수 있다.
후속으로 도 1a 내지 도 1b를 참조하면, 상기 제 1 및 제 2 중첩 영역들(OR1, OR2)에서 상기 매립 절연 패턴(FL)과 상기 제 1 층간절연막(IL1)을 식각하여 콘택홀(CH)을 형성할 수 있다. 이때 상기 소오스/드레인 패턴들(SD1, SD2)의 상부도 제거될 수 있다. 상기 기판(1)의 전면 상에 도전막을 적층하여 상기 콘택홀(CH)을 채우고 에치백 공정 또는 CMP 공정을 진행하여 콘택 플러그들(CT1, CT2)을 형성할 수 있다. 이로써 도 1a 내지 도 1b의 반도체 소자를 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조 방법에서는 중첩 영역들(OR1, OR2)에서 분리 패턴(SP)의 적어도 일부를 미리 제거하고 이를 상기 제 1 층간절연막(IL1)과 동일/유사한 물질로 구성되는 매립 절연 패턴(FL)으로 채움으로써 상기 콘택홀(CH)을 형성할 때 식각 어려움을 해결할 수 있다.
만약에 중첩 영역들(OR1, OR2)에서 상기 분리 패턴(SP)의 적어도 일부를 미리 제거하는 공정이 없다면, 상기 콘택홀(CH)을 형성할 때 중첩 영역들(OR1, OR2)에서 상기 분리 패턴(SP)이 존재하여 상기 콘택 플러그들(CT1, CT2)이 끊길 수 있다. 이로써 상기 콘택 플러그들(CT1, CT2)이 상기 제 1 및 제 2 소오스 드레인 패턴들(SD1, SD2)을 연결하지 못하여 콘택 연결 실패 같은 공정 불량이 발생할 수 있다. 그러나 본 발명에서는 중첩 영역들(OR1, OR2)에서 분리 패턴(SP)의 적어도 일부가 미리 제거되므로 이러한 문제를 해결하고 수율을 향상시킬 수 있다.
도 9a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 9b는 본 발명의 실시예들에 따라 도 9a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 9a 및 도 9b를 참조하면, 본 예에 따른 반도체 소자에서 분리 패턴(SP)은 도 1a 및 도 1b의 제 1 및 제 3 돌출부들(P1, P3)를 포함하지 않는다. 상기 분리 패턴(SP)은 제 1 분리부(S1), 제 2 분리부(S2) 및 이들을 연결하는 제 2 돌출부(P2)를 포함한다. 콘택 플러그들(CT1, CT2)의 하부면은 제 1 층간절연막(IL1)과 직접 접할 수 있다. 상기 분리 패턴(SP)은 중첩 영역들(OR1, OR2)에서는 존재하지 않을 수 있다. 도 9b의 C-C' 단면에서 상기 제 1 콘택 플러그(CT1)의 하부면은 요철구조를 가질 수 있다. 즉, 제 1 및 제 2 소오스/드레인 패턴들(SD1, SD2) 사이에서 상기 제 1 콘택 플러그(CT1)의 일부는 아래로 돌출될 수 있다. 상기 제 2 콘택 플러그(CT2)의 하부면도 요철구조를 가질 수 있다. 상기 제 1 콘택 플러그(CT1)의 하부면의 최하단의 높이(H2)는 상기 기판(1)의 상부면으로부터 상기 제 2 분리부(S2)의 하부면의 높이(H1)와 같을 수 있다. 그 외의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9a 및 도 9b의 반도체 소자는 도 8a 및 도 8b에서 상기 분리 패턴(SP)을 식각하는 공정을 진행할 때 중첩 영역들(OR1, OR2)에서 상기 분리 패턴(SP)을 모두 제거하고 후속 공정을 진행함으로써 제조될 수 있다. 또한 콘택홀(CH)을 형성할 때, 소오스/드레인 패턴들(SD1, SD2)과 이들 사이의 제 1 층간절연막(IL1)의 식각률 차이에 의해 상기 콘택홀(CH)의 바닥이 굴곡질 수 있다. 이로써 상기 제 1 콘택 플러그(CT1)의 형태가 변할 수 있다. 그 외의 제조 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 10은 본 발명의 실시예들에 따라 도 9a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 9a 및 도 10을 참조하면, 본 예에 따른 반도체 소자에서는 분리 패턴(SP)은 도 1a 및 도 1b의 제 1 및 제 3 돌출부들(P1, P3)를 포함하지 않는다. 중첩 영역(OR1, OR2)에서 콘택 플러그들(CT1, CT2) 아래에 매립 절연 패턴(FL)이 잔존할 수 있다. 상기 매립 절연 패턴(FL)은 콘택 플러그들(CT1, CT2)의 하부면과 접할 수 있다. 그 외의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10의 반도체 소자는 도 8a 및 도 8b에서 상기 분리 패턴(SP)을 식각하는 공정을 진행할 때 중첩 영역들(OR1, OR2)에서 상기 분리 패턴(SP)을 모두 제거하고 매립 절연 패턴(FL)을 형성한 후, 콘택홀(CH)을 형성할 때, 상기 콘택홀(CH) 바닥에 상기 매립 절연 패턴(FL)을 일부 남기고 후속 공정을 진행함으로써 제조될 수 있다. 그 외의 제조 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 9b 또는 도 10의 반도체 소자는 다음과 같은 방법으로 형성될 수 있다.
도 11a 내지 도 11e는 도 9b 또는 도 10의 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 11a를 참조하면, 도 6b의 상태에서, 상기 기판(1)의 전면 상에 희생막(20)을 형성하여 상기 분리 트렌치(ST)를 채울 수 있다. 상기 희생막(20)은 예를 들면 SOH(Spin on Hardmask) 또는 SOC(Spin on Carbon)일 수 있다. 그리고 상기 희생막(20) 상에 제 1 마스크 패턴(22)을 형성할 수 있다. 상기 제 1 마스크 패턴(22)은 상기 중첩 영역들(OR1, OR2)과 중첩되는 개구부(22o)를 가질 수 있다.
도 11b를 참조하면, 상기 제 1 마스크 패턴(22)을 식각 마스크로 이용하여 상기 희생막(20)을 식각하여 상기 중첩 영역들(OR1, OR2)에서 상기 희생막(20)을 제거하고 희생 패턴(20a)을 형성할 수 있다. 상기 희생 패턴(20a)은 상기 분리 트렌치(ST) 안에서 분리 영역들(SR1, SR2)과 중간 영역(MR)에 위치할 수 있다.
도 11b 및 도 11c를 참조하면, 상기 기판(1)의 전면 상에 매립 절연막을 형성하여, 상기 분리 트렌치(ST)에서 상기 희생 패턴(20a)이 없는 영역을 채울 수 있다. 그리고 CMP 또는 에치백 공정을 진행하여 분리 마스크 패턴(SM) 상의 희생 패턴(20a), 제 1 마스크 패턴(22) 및 상기 매립 절연막을 제거하고 상기 분리 트렌치(ST) 안에 희생 패턴(20a)과 매립 절연 패턴(FL)을 형성할 수 있다. 상기 분리 트렌치(ST) 안에서 상기 매립 절연 패턴(FL)은 상기 중첩 영역들(OR1, OR2)에 배치되고, 상기 희생 패턴(20a)은 상기 분리 영역들(SR1, SR2) 및 상기 중간 영역(MR)에 배치될 수 있다.
도 11c 및 도 11d를 참조하면, 상기 분리 트렌치(ST) 안에서 상기 희생 패턴(20a)을 제거할 수 있다. 이로써 상기 분리 영역들(SR1, SR2)에서 상기 소자분리막(3)이 노출되고 상기 중간 영역(MR)에서 상기 제 1 층간절연막(IL1)이 노출될 수 있다. 상기 희생 패턴(20a)이 제거된 영역을 제 2 분리 트렌치(ST2)로 명명할 수 있다.
도 11d 및 도 11e를 참조하면, 상기 기판(1) 상에 절연막을 적층하여 상기 제 2 분리 트렌치 (ST2)을 채우고 에치백 공정을 진행하여 상기 제 2 분리 트렌치(ST2) 안에 분리 패턴(SP)을 형성할 수 있다.
상기 분리 마스크 패턴(SM)은 제 2 층간절연막(IL)이 될 수 있다. 후속으로 도 9b를 참조하여 상기 매립 절연 패턴(FL)과 상기 제 1 층간절연막(IL1)을 식각하여 콘택홀(CH)을 형성하고 상기 콘택홀(CH)을 도전막으로 채워 콘택 플러그들(CT1, CT2)을 형성할 수 있다. 이로써 도 9b의 반도체 소자를 형성할 수 있다. 만약 상기 콘택홀(CH) 형성 과정에서 상기 매립 절연 패턴(FL)의 일부를 남기고 후속 공정을 진행하면 도 10의 반도체 소자를 제조할 수 있다. 그 외의 제조 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 12b는 본 발명의 실시예들에 따라 도 12a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 12a 및 도 12b를 참조하면, 본 예에 따른 반도체 소자에 포함된 기판(1)은 제 1 콘택 영역(CR1)과 제 2 콘택 영역(CR2) 사이에 위치하며 이와 이격된 제 3 콘택 영역(CR3)을 포함할 수 있다. 분리 마스크 개구부 영역(SMR)은 상기 제 1 내지 제 3 콘택 영역들(CR1, CR2, CR3)과 모두 교차할 수 있다. 이로써 상기 분리 마스크 개구부 영역(SMR)은 제 1 내지 제 3 중첩 영역들(OR1, OR2, OR3)을 포함할 수 있다. 상기 제 3 중첩 영역(OR3)은 상기 제 1 중첩 영역(OR1)과 상기 제 2 중첩 영역(OR2) 사이에 위치한다. 제 1 분리 영역(SR1)은 상기 제 1 중첩 영역(OR1)과 상기 제 3 중첩 영역(OR2) 사이에 위치한다. 제 2 분리 영역(SR2)은 상기 제 2 중첩 영역(OR2)과 상기 제 3 중첩 영역(OR3) 사이에 위치한다. 상기 제 3 중첩 영역(OR3)은 도 1b에서 중간 영역(MR)에 위치할 수 있다.
분리 패턴(SP)은 제 1 내지 제 3 돌출부들(P1, P2, P3)과 이들 사이에 위치하는 제 1 및 제 2 분리부들(S1, S2)를 포함할 수 있다. 상기 제 1 내지 제 3 돌출부들(P1, P2, P3)은 서로 같은 두께와 같은 높이를 가질 수 있다. 상기 제 1 내지 제 3 돌출부들(P1, P2, P3)은 상기 제 1 및 제 2 분리부들(S1, S2) 보다 얇을 수 있다. 상기 반도체 소자는 상기 제 1 및 제 2 분리부들(S1, S2) 사이에 위치하는 제 3 콘택 플러그(CT3)를 더 포함할 수 있다. 상기 제 1 내지 제 3 돌출부들(P1, P2, P3)은 제 1 내지 제 3 콘택 플러그들(CT1, CT2, CT3)의 하부면들과 각각 접할 수 있다. 그 외의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12a 및 도 12b의 반도체 소자는 도 8b에서 제 1 및 제 2 리세스 영역들(RC1, RC2)을 형성할 때, 도 8b에서 중간 영역(MR) 상에서 분리 패턴(SP)을 식각하여 제 3 리세스 영역을 형성한 후, 후속 과정을 진행하고, 도 1b의 상기 중간 영역(MR) 상에 제 3 콘택 플러그(CT3)를 형성함으로써 제조될 수 있다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 13b는 본 발명의 실시예들에 따라 도 13a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 13a 및 도 13b를 참조하면, 본 예에 따른 반도체 소자에서 분리 패턴(SP)은 서로 이격된 제 1 분리 패턴(SP1)과 제 2 분리 패턴(SP2)를 포함할 수 있다. 상기 제 1 분리 패턴(SP1)은 제 1 분리 영역(SR1) 상에서 제 1 게이트 패턴(GP1)과 제 2 게이트 패턴(GP2) 사이에 개재될 수 있다. 상기 제 2 분리 패턴(SP2)은 제 2 분리 영역(SR2) 상에서 제 3 게이트 패턴(GP3)과 제 4 게이트 패턴(GP4) 사이에 개재될 수 있다. 제 1 내지 제 3 중첩 영역들(OR1, OR2, OR3) 상에서 도 12b의 돌출부들(P1, P2, P3)은 존재하지 않는다. 그 외의 구조는 도 12a 및 도 12b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 13a 및 도 13b의 반도체 소자의 제조 과정은 도 12a 및 도 12b의 반도체 소자의 제조 과정과 유사하다. 즉, 도 8b에서 제 1 및 제 2 리세스 영역들(RC1, RC2)을 형성할 때, 도 8b에서 중간 영역(MR) 상에서 분리 패턴(SP)을 식각하여 제 3 리세스 영역을 형성하되, 제 1 내지 제 3 돌출부들이 남지 않게 제 1 내지 제 3 중첩 영역들(OR1, OR2, OR3)에서 상기 분리 패턴(SP)을 모두 제거한 후, 후속 공정을 진행할 수 있다.
도 14는 본 발명의 실시예들에 따라 도 13a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 13a 및 도 14를 참조하면, 본 예에 따른 반도체 소자는 제 1 내지 제 3 콘택 플러그들(CT1, CT2, CT3)의 하부면들과 각각 접하는 매립 절연 패턴들(FL)을 더 포함할 수 있다. 그 외의 구조는 도 13b를 참조하여 설명한 바와 동일/유사할 수 있다. 도 14의 반도체 소자를 제조하는 과정은 도 10의 반도체 소자를 제조하는 과정과 유사할 수 있다.
도 15a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 15b는 본 발명의 실시예들에 따라 도 15a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 15a 및 도 15b를 참조하면, 본 예에 따른 반도체 소자에 포함된 기판(1)은 도 12a 및 도 12b의 제 2 콘택 영역(CR2)을 포함하지 않는다. 또한 상기 반도체 소자는 도 12a 및 도 12b의 제 2 콘택 플러그(CT2)를 포함하지 않는다. 도 12a 및 도 12b의 제 2 중첩 영역(OR2)은 도 15a 및 도 15b에서 가장자리 영역(ER)로 명칭이 변경된다. 분리 패턴(SP)은 가장자리 영역(ER)에 배치되는 제 3 돌출부(P3)를 포함하되, 상기 제 3 돌출부(P3)의 상부면은 제 1 및 제 2 분리부들(S1, S2)의 상부면들과 공면을 이룰 수 있다. 상기 제 3 돌출부(P3)는 제 1 및 제 2 돌출부들(P1, P2) 보다 두꺼울 수 있다. 그 외의 구조는 도 12a 및 도 12b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 16a 및 도 16b를 참조하면, 본 예에 따른 반도체 소자에서 분리 패턴(SP)은 서로 이격된 제 1 분리 패턴(SP1)과 제 2 분리 패턴(SP2)를 포함할 수 있다. 상기 제 1 분리 패턴(SP1)은 제 1 분리 영역(SR1) 상에서 제 1 게이트 패턴(GP1)과 제 2 게이트 패턴(GP2) 사이에 개재될 수 있다. 제 2 분리 패턴(SP2)은 제 2 분리 영역(SR2)에 위치하는 제 2 분리부(S2)와 가장자리 영역(ER)에 배치되며 상기 제 2 분리부(S2)와 연결되는 제 3 돌출부(P3)를 포함할 수 있다. 제 1 및 제 3 콘택 플러그들(CT1, CT3)의 하부면들은 제 1 층간절연막(IL1)과 직접 접할 수 있다. 상기 분리 패턴(SP)은 도 15a 및 도 15b의 제 1 및 제 2 돌출부들(P1, P2)를 포함하지 않는다. 그 외의 구조는 도 15a 및 도 15b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17은 본 발명의 실시예들에 따라 도 16a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 17을 참조하면, 제 1 및 제 3 콘택 플러그들(CT1, CT3)의 하부면들은 매립 절연 패턴(FL)과 직접 접할 수 있다. 제 1 및 제 3 중첩 영역들(OR1, OR3)에서 매립 절연 패턴(FL)의 하부면들은 가장자리 영역(ER)에서 제 2 분리 패턴(SP2)의 제 3 돌출부(P3)의 하부면과 같은 높이에 위치할 수 있다. 그 외의 구조는 도 16b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 18a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 18b는 본 발명의 실시예들에 따라 도 18a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 18a 및 도 18b를 참조하면, 본 예에 따른 반도체 소자에 포함된 기판(1)은 도 15a 및 도 15b의 제 3 콘택 영역(CR3)을 포함하지 않는다. 또한 상기 반도체 소자는 도 15a 및 도 15b의 제 3 콘택 플러그(CT3)를 포함하지 않는다. 도 15a 및 도 15b의 제 3 중첩 영역(OR3)은 도 18a 및 도 18b에서 중간 영역(MR)로 명칭이 변경된다. 분리 패턴(SP)은 중간 영역(MR)에 배치되는 제 2 돌출부(P2)와 가장자리 영역(ER)에 배치되는 제 3 돌출부(P3)를 포함하되, 상기 제 2 및 제 3 돌출부들(P2, P3)의 상부면들은 제 1 및 제 2 분리부들(S1, S2)의 상부면들과 공면을 이룰 수 있다. 상기 제 2 및 제 3 돌출부들(P2, P3)은 제 1 돌출부(P1) 보다 두꺼울 수 있다. 그 외의 구조는 도 15a 및 도 15b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 19b는 본 발명의 실시예들에 따라 도 19a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 19a 및 도 19b를 참조하면, 본 예에 따른 반도체 소자에 포함된 분리 패턴(SP)은 도 18a 및 도 18b의 제 1 돌출부(P1)를 포함하지 않는다. 제 1 콘택 플러그(CT1)의 하부면은 제 2 및 제 3 돌출부들(P2, P3)의 하부면들과 같은 높이에 위치할 수 있다. 그 외의 구조는 도 18a 및 도 18b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20은 본 발명의 실시예들에 따라 도 9a를 A-A'선, B-B'선 및 C-C'선을 따라 자른 단면도를 나타낸다.
도 20을 참조하면, 도 9b의 도면에서 분리 패턴(SP)과 소자분리막(3) 사이에 잔여 희생 패턴(20r)이 개재된다. 즉, 상기 분리 패턴(SP)의 제 1 분리부(S1)와 상기 소자분리막(3) 사이에 그리고 상기 분리 패턴(SP)의 제 2 분리부(S2)와 상기 소자분리막(3) 사이에 상기 잔여 희생 패턴(20r)이 개재될 수 있다. 상기 잔여 희생 패턴(20r)은 상기 분리 패턴(SP)과 다른 물질을 포함할 수 있다. 상기 잔여 희생 패턴(20r)은 상기 분리 패턴(SP)과 식각 선택비를 가지는 물질을 포함할 수 있다. 상기 잔여 희생 패턴(20r)은 예를 들면 SOH 또는 SOC를 포함할 수 있다.
상기 잔여 희생 패턴(20r)은 보조 분리 패턴으로도 명명될 수 있다. 즉, 상기 잔여 희생 패턴(20r)은 상기 게이트 패턴들(GP1, GP2, GP3, GP4)을 분리하는데 보조적인 역할을 할 수 있다. 또는 상기 잔여 희생 패턴(20r)과 상기 분리 패턴(SP)을 모두 합하여 포괄적으로 분리 패턴으로 명명될 수도 있다. 이 경우, 상기 잔여 희생 패턴(20r)이 제 1 분리 패턴 그리고 상기 분리 패턴(SP)이 제 2 분리 패턴으로 명명될 수도 있다. 그 외의 구조는 도 9b를 참조하여 설명한 바와 동일/유사할 수 있다.
도 20의 반도체 소자는 도 11c와 도 11d의 공정에서 희생 패턴(20a)을 제거할 때 상기 희생 패턴(20a)의 일부를 남겨 상기 잔여 희생 패턴(20r)을 형성하고 후속 공정을 진행함으로써 제조될 수 있다. 그 외의 제조 방법은 도 11a~도 11e를 참조하여 설명한 바와 동일/유사할 수 있다.
상기 잔여 희생 패턴(20r)은 도 13b, 도 16b 및 도 19b등에서 분리 패턴(SP)과 소자분리막(3) 사이에도 개재될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 제 1 방향으로 서로 이격되는 제 1 게이트 패턴과 제 2 게이트 패턴, 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴은 각각 상기 제 1 방향으로 연장되고;
    상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하되, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 분리 패턴;
    상기 제 2 방향으로 상기 제 1 게이트 패턴과 이격되며 상기 제 1 방향으로 연장되는 제 3 게이트 패턴;
    상기 제 1 게이트 패턴과 상기 제 3 게이트 패턴 사이에 개재되는 층간절연막을 포함하며,
    상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하며,
    상기 분리 패턴의 하부면은 요철구조를 가지는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 패턴의 일 측벽에 인접한 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 제 1 방향으로 연장되어 상기 분리 패턴에 인접하고,
    상기 분리 패턴의 일부는 연장되어 상기 콘택 플러그의 하부면과 접하고,
    상기 분리 패턴의 하부면은 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴에서 제 1 깊이를 가지고,
    상기 분리 패턴의 하부면은 상기 콘택 플러그 아래에서 제 2 깊이를 가지고,
    상기 제 1 깊이는 상기 제 2 깊이보다 큰 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 1 게이트 패턴의 일 측벽에 인접한 콘택 플러그를 더 포함하되,
    상기 콘택 플러그는 상기 제 1 방향으로 연장되어 상기 분리 패턴에 인접하고,
    상기 분리 패턴은 상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 위치하는 제 1 분리부; 및
    상기 제 1 분리부로부터 상기 콘택 플러그 아래로 연장되며 상기 콘택 플러그의 하부면과 접하는 제 1 부분을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 1 분리부의 하부면은 상기 제 1 부분의 하부면 보다 낮으며,
    상기 제 1 분리부의 상부면은 상기 제 1 부분의 상부면보다 높으며,
    상기 제 1 분리부의 두께는 상기 제 1 부분의 두께보다 큰 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 1 부분의 측벽은 상기 콘택 플러그의 측벽과 이격되는 반도체 소자.
  6. 제 3 항에 있어서,
    상기 분리 패턴은,
    상기 제 1 분리부로부터 상기 제 1 부분과 반대 방향으로 연장되는 제 2 부분을 더 포함하며,
    상기 제 2 부분의 상부면은 상기 제 1 부분의 상부면과 공면을 이루고,
    상기 제 2 부분의 하부면은 상기 제 1 분리부의 하부면보다 높은 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 3 게이트 패턴과 상기 제 1 방향으로 이격되는 제 4 게이트 패턴을 더 포함하고,
    상기 분리 패턴은 상기 제 2 부분과 접하며 상기 제 3 게이트 패턴과 상기 제 4 게이트 패턴 사이에 개재되는 제 2 분리부를 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제 2 분리부의 상부면은 상기 제 1 분리부의 상부면과 공면을 이루고,
    상기 제 2 분리부의 하부면은 상기 제 1 분리부의 하부면과 같은 높이에 위치하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 분리 패턴은 상기 제 2 분리부로부터 상기 제 2 부분과 반대 방향으로 연장되는 제 3 부분을 더 포함하되,
    상기 제 3 부분은 상기 제 1 부분과 같은 두께를 가지는 반도체 소자.
  10. 기판으로부터 돌출되며 서로 이격된 제 1 활성 핀과 제 2 활성 핀;
    상기 기판의 상부면을 덮으며 상기 제 1 활성 핀 및 상기 제 2 활성 핀들의 측벽과 상부면들을 노출시키는 소자분리막;
    상기 제 1 활성 핀의 상부면과 측면을 덮는 제 1 게이트 패턴;
    제 1 방향으로 상기 제 1 게이트 패턴과 이격되며 상기 제 2 활성 핀의 상부면과 측면을 덮는 제 2 게이트 패턴;
    상기 제 1 게이트 패턴의 측면을 덮는 제 1 층간절연막; 및
    상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이의 상기 소자분리막 상에 위치하며 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하는 제 1 분리 패턴을 포함하되,
    상기 제 1 분리 패턴은 상기 제 1 층간절연막과 다른 물질을 포함하며,
    상기 제 1 분리 패턴은,
    상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 위치하는 제 1 분리부; 및
    상기 제 1 분리부로부터 상기 제 1 게이트 패턴의 일 측벽 밖으로 연장되는 제 1 부분을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 제 1 분리 패턴은,
    상기 제 1 부분의 상부면은 상기 제 1 분리부의 상부면과 공면을 이루고,
    상기 제 1 부분의 하부면은 상기 제 1 분리부의 하부면보다 높은 반도체 소자.
  12. 제 10 항에 있어서,
    상기 기판 상에 상기 제 1 방향과 교차하는 제 2 방향으로 상기 제 1 게이트 패턴과 이격되는 제 3 게이트 패턴; 및
    상기 제 3 게이트 패턴과 상기 제 1 방향으로 이격되는 제 4 게이트 패턴을 더 포함하고,
    상기 분리 패턴은 상기 제 1 부분과 접하며 상기 제 3 게이트 패턴과 상기 제 4 게이트 패턴 사이에 개재되는 제 2 부분을 더 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 2 분리부의 상부면은 상기 제 1 분리부의 상부면과 공면을 이루고,
    상기 제 2 분리부의 하부면은 상기 제 1 분리부의 하부면과 같은 높이에 위치하는 반도체 소자.
  14. 기판 상에 제 1 방향으로 서로 이격되는 제 1 게이트 패턴과 제 2 게이트 패턴;
    상기 제 1 게이트 패턴의 측벽과 접하는 제 1 층간절연막;
    상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에서 상기 제 1 게이트 패턴 및 상기 제 2 게이트 패턴과 직접 접하는 분리 패턴;
    상기 제 1 게이트 패턴에 인접한 제 1 소오스/드레인 패턴;
    상기 제 2 게이트 패턴에 인접한 제 2 소오스/드레인 패턴; 및
    상기 제 1 소오스/드레인 패턴 및 상기 제 2 소오스/드레인 패턴의 상부면들과 직접 접하는 콘택 플러그를 포함하되,
    상기 분리 패턴은 상기 제 1 층간절연막과 다른 물질을 포함하며,
    상기 콘택 플러그의 하부면은 요철 구조를 가지는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 분리 패턴은,
    상기 제 1 게이트 패턴과 상기 제 2 게이트 패턴 사이에 위치하는 제 1 분리부; 및
    상기 제 1 분리부로부터 옆으로 연장되며 상기 콘택 플러그와 이격되는 제 1 부분을 포함하는 반도체 소자.
  16. 제 1 방향으로 연장되는 분리 마스크 개구부 영역, 및 상기 분리 마스크 개구부 영역과 교차하는 콘택 영역을 포함하는 기판을 준비하는 단계, 상기 분리 마스크 개구부 영역은 분리 영역, 및 상기 콘택 영역과 중첩되는 중첩 영역을 포함하고;
    상기 기판 상에 상기 콘택 영역 옆에서 상기 분리 영역을 가로지르는 예비 게이트 패턴을 형성하는 단계;
    상기 콘택 영역 상에 위치하며 상기 예비 게이트 패턴의 측벽을 덮는 층간절연막을 형성하는 단계;
    상기 분리 영역에서 상기 예비 게이트 패턴을 제거하고, 상기 층간절연막의 일부를 식각하여 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 동시에 상기 분리 마스크 개구부 영역에서 분리 트렌치를 형성는 단계;
    상기 분리 트렌치를 채우는 분리 패턴을 형성하는 단계, 상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하고;
    상기 중첩 영역에서 상기 분리 패턴의 적어도 일부를 매립 절연 패턴으로 대체시키는 단계;
    상기 콘택 영역의 상기 층간절연막과 상기 중첩 영역의 상기 매립 절연 패턴을 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 안에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 매립 절연 패턴은 상기 층간절연막과 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서,
    상기 중첩 영역에서 상기 분리 패턴의 적어도 일부를 매립 절연 패턴으로 대체시키는 단계는 상기 중첩 영역에서 상기 분리 패턴의 일부를 남기는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제 1 방향으로 연장되는 분리 마스크 개구부 영역, 및 상기 분리 마스크 개구부 영역과 교차하는 콘택 영역을 포함하는 기판을 준비하는 단계, 상기 분리 마스크 개구부 영역은 분리 영역, 및 상기 콘택 영역과 중첩되는 중첩 영역을 포함하고;
    상기 기판 상에 상기 콘택 영역 옆에서 상기 분리 영역을 가로지르는 예비 게이트 패턴을 형성하는 단계;
    상기 콘택 영역 상에 위치하며 상기 예비 게이트 패턴의 측벽을 덮는 층간절연막을 형성하는 단계;
    상기 분리 영역에서 상기 예비 게이트 패턴을 제거하고, 상기 층간절연막의 일부를 식각하여 제 1 게이트 패턴과 제 2 게이트 패턴을 형성하는 동시에 상기 분리 마스크 개구부 영역에서 분리 트렌치를 형성는 단계;
    상기 분리 영역 상에서 상기 분리 트렌치 안에 희생 패턴을 형성하는 단계;
    상기 중첩 영역 상에서 상기 분리 트렌치 안에 매립 절연 패턴을 형성하는 단계; 및
    상기 희생 패턴을 분리 패턴으로 교체하는 단계를 포함하되,
    상기 분리 패턴은 상기 층간절연막과 다른 물질을 포함하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 희생 패턴은 상기 층간절연막과 식각 선택비를 가지는 물질을 포함하는 반도체 소자의 제조 방법.
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