KR100779300B1 - 종형 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 종형 전계 효과 트랜지스터는, 하전 입자를 주행시키는 복수의 나노 와이어의 묶음(bundle)으로 구성된 활성 영역(110)과, 활성 영역(110)의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극(120)과, 활성 영역(110)의 상단에 접속되어, 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극(130)과, 활성 영역(110) 중 적어도 일부에서의 도전성을 제어하는 게이트 전극(150)과, 게이트 전극(150)을 나노 와이어로부터 전기적으로 절연하는 게이트 절연막을 구비하고 있다. 상부 전극(130)은, 유전체부(140)를 거쳐서 하부 전극(120)의 위에 위치하고, 유전체부(140)의 상면으로부터 횡방향으로 돌출한 돌출(overhung) 부분(130a, 130b)을 갖고 있다. 나노 와이어의 묶음으로 구성된 활성 영역(110)은, 상부 전극(130)의 돌출 부분(130a, 130b)의 바로 아래에 배치되어 있다.

Description

종형 전계 효과 트랜지스터 및 그 제조 방법{VERTICAL FIELD EFFECT TRANSISTOR AND METHOD FOR MAKING THE SAME}
본 발명은 채널 영역으로서 기능하는 나노 와이어나 카본 나노 튜브 등의 선 형상 구조물의 묶음(bundle)으로 형성한 활성 영역을 구비한 종형 전계 효과 트랜지스터에 관한 것이다. 또한, 본 발명은 활성 영역이 형성되어야 할 영역 상에 나노 와이어를 자기 정합적으로 형성할 수 있는 종형 전계 효과형 트랜지스터의 제조 방법에 관한 것이다.
대규모 집적 회로(LSI)에서의 트랜지스터나, 플랫 패널 디스플레이 등에서의 박막 트랜지스터(TFT)는 모두 전계 효과 트랜지스터(FET)이며, 그 고성능화는 소자를 미세화함으로써 진행되어 왔다. 실리콘 반도체 프로세스에서는, 포토리소그래피 공정에서의 노광용 광원의 파장을 짧게 함으로써, 최소 치수가 0.1㎛ 이하의 미세 가공을 실현하고 있다.
그러나, 포토리소그래피 기술에 따른 미세화는 한계가 닥쳐오고 있으며, 노광 장치나 포토 마스크의 가격도 증대하고 있다.
최근, 왜곡 실리콘이나 게르마늄(비특허 문헌 1)과 같은 신재료나 FinFET(비특허 문헌 2)와 같은 신규 구조를 채용함으로써, FET를 고성능화하는 시도가 활발화해지고 있다. 그 중에서도, 카본 나노 튜브(CNT)나 반도체 나노 와이어 등의 선 형상 구조물을 이용하여 트랜지스터를 제조하는 기술이 주목받고 있다. CNT나 나노 와이어는 직경이 수 ㎚인 미세한 기둥 형상 구조를 갖고 있기 때문에, 나노미터 사이즈의 트랜지스터를 실현할 수 있는 가능성을 갖고 있다. 상온에서 CNT를 이용한 트랜지스터의 상온에서의 동작이 비특허 문헌 3에 보고되고, 또한, 나노 와이어를 이용한 트랜지스터의 상온에서의 동작이 비특허 문헌 4에 보고되어 있다. 그러나, 비특허 문헌 3이나 비특허 문헌 4에 개시되어 있는 트랜지스터에서는, 그 채널 길이가 포토리소그래피 기술에 의해서 규정되기 때문에, 포토리소그래피 기술에 상관없이, 자기 조직화에 의해서 나노미터 오더의 FET를 형성하는 것이 검토되고 있다.
CNT 또는 나노 와이어를 세로 방향으로 성장시킨 트랜지스터가 특허 문헌 1에 개시되어 있다. 이 트랜지스터는 절연막에 마련한 스루홀 내의 각각에 1개의 CNT를 성장시키고, 이 CNT를 채널 영역으로서 이용하는 종형 전계 효과 트랜지스터이다.
또한, CNT에 대해서는, 그라펜(graphene) 시트의 감는 방향에 의해서 도전성이 변화되는 것이 알려져 있다. 현재의 CNT 성장법에서는, 랜덤하게 도전성이 상이한 나노 튜브가 형성되기 때문에, 선택적으로 원하는 도전성을 나타내는 나노 튜브를 형성하는 것이 곤란하다.
한편, 나노 와이어에서는, 재료를 적절하게 선택함으로써 원하는 도전성을 얻을 수 있다. 또한, 나노 와이어에 대한 불순물의 도핑은 기존의 이온 주입법이나, 성장중에 실행하는 In-situ 도핑법에 의해서 실행하는 것이 가능하다.
이와 같이, 나노 와이어는 용이하게 도전성이나 불순물 농도를 제어할 수 있기 때문에, 디바이스에 도입하여 자기 조직화 프로세스를 확립함으로써, 고성능화뿐만 아니라 프로세스를 복잡화하지 않고, 낮은 비용으로 제조 가능한 장래의 고성능 디바이스로서 기대되고 있다.
특허 문헌 1: 미국 특허 제6,740,910B2호 명세서
비특허 문헌 1: K.Rim 외, "Fabrication and mobility Characteristics of Ultra-thin Strained Si Directly on Insulator(SSDOI) MOSFETs", IEEE IEDM 2003, pp.49
비특허 문헌 2: Y.K.Choi 외, "Reliability Study of CMOS FinFET", IEEE IEDM 2003, pp.177
비특허 문헌 3: R.Martel 외, "Single- and Multi-wall carbon nanotube field-effect transistors", Appl.Phys.Lett.73pp.2447, 1998
비특허 문헌 4: D.Wang 외, "Germanium nanowire field-effect transistors with SiO2 and high-k HfO2 gate dielectrics", Appl.Phys.Kett.83pp.2432, 2003
발명의 개시
발명이 해결하고자 하는 과제
그러나, 비특허 문헌 1~4에 기재하는 종래 기술에서는, 나노 와이어의 성장 방향이나 성장 위치를 제어하는 것이 곤란하였다.
또한, CNT에 대해서는, 전장이나 자장을 이용함으로써 성장 방향을 제어하는 것이 보고되고 있지만, 이들 방법은 제어 범위가 좁고, 제조 공정이 복잡하여, LSI나 TFT로의 응용에는 적합하지 않다. 한편, 나노 와이어의 위치 제어에 관해서는, STM이나 AFM을 이용한 조작(manipulation)이나, 리소그래피 기술을 이용한 촉매 위치 제어에 의한 보고가 이루어지고 있다. 그러나, 조작에 의한 위치 제어는 각 디바이스 단위로 이동시킬 필요가 있기 때문에, 대규모의 회로나 소자를 복수개 배치한 회로로의 양산성이 부족하다. 리소그래피 기술에 의한 위치 제어는 노광 한계 이상이 미세화가 곤란하기 때문에, 나노머(nanomer) 사이즈의 디바이스 형성에는 향하지 않는다.
또한, 나노 와이어를 블랭킷 형상으로 성장시킨 후, 불필요한 나노 와이어를 선택적으로 제거하는 것은 매우 곤란하다. 이 이유는, 나노 와이어의 묶음으로 이루어지는 층의 위에 레지스트 패턴을 형성하고자 하면, 나노 와이어의 극간에 레지스트 재료가 침입하기 때문이다.
또한, 특허 문헌 1에 개시되어 있는 제조 방법에서는, 채널 영역의 형상 및 위치가 절연막에 마련한 스루홀의 형상 및 위치에 의해서 규정되기 때문에, 미세한 채널 영역을 형성하기 위해서는, 이에 대응한 미세한 스루홀을 절연막에 형성할 필요가 있었다. 이 때문에, 포토리소그래피 공정에서의 한계를 넘어서 트랜지스터의 사이즈를 축소시킬 수 없다고 하는 문제가 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로서, 그 주된 목적은 고집적화에 적합한 종형 전계 효과 트랜지스터 및 그 제조 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명의 종형 전계 효과 트랜지스터는, 하전 입자를 주행시키는 채널 영역으로서 기능하는 복수의 선 형상 구조물의 묶음을 갖는 활성 영역과, 상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이트 절연막을 구비한 종형 전계 효과 트랜지스터로서, 상기 상부 전극과 상기 하부 전극 사이에 배치된 유전체부를 더 구비하고, 상기 상부 전극은 상기 유전체부를 사이에 두고 상기 하부 전극의 위에 위치하며, 게다가, 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출(overhung) 부분을 갖고 있으며, 상기 활성 영역은 상기 상부 전극의 돌출 부분의 바로 아래에 배치되어 있다.
바람직한 실시예에 있어서, 상기 복수의 선 형상 구조물의 묶음은 각각 상기 하부 전극 상에 성장한 기둥 형상 반도체로 구성되어 있다.
바람직한 실시예에 있어서, 상기 기둥 형상 반도체는 단결정 구조를 갖고 있 다.
바람직한 실시예에 있어서, 상기 활성 영역의 외주 측면의 위치는 상기 상부 전극의 측면의 위치에 정합하고 있다.
바람직한 실시예에 있어서, 상기 유전체부는 상기 상부 전극을 지지하는 전기 절연 재료로 형성되어 있으며, 상기 상부 전극의 하면은 상기 유전체부 또는 상기 활성 영역과 접촉하고 있다.
바람직한 실시예에 있어서, 상기 기둥 형상 반도체는 실리콘, 게르마늄, 및 탄소로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 함유하고 있다.
바람직한 실시예에 있어서, 상기 기둥 형상 반도체에는 도전형을 규정하는 도펀트가 함유되어 있다.
바람직한 실시예에 있어서, 상기 기판은 반도체 기판 또는 SOI 기판이다.
본 발명의 전자 장치는, 기판과, 상기 기판 상에 형성된 복수의 전계 효과 트랜지스터를 구비하는 전자 장치로서, 상기 복수의 전계 효과 트랜지스터 중 적어도 하나는, 하전 입자를 주행시키는 채널 영역으로서 기능하는 복수의 선 형상 구조물의 묶음을 갖는 활성 영역과, 상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이 트 절연막을 구비한 종형 전계 효과 트랜지스터로서, 상기 상부 전극과 상기 하부 전극 사이에 배치된 유전체부를 더 구비하고, 상기 상부 전극은 상기 유전체부를 사이에 두고 상기 하부 전극의 위에 위치하고, 게다가, 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출 부분을 갖고 있으며, 상기 활성 영역은 상기 상부 전극의 돌출 부분의 바로 아래에 배치되어 있다.
바람직한 실시예에 있어서, 상기 복수의 전계 효과 트랜지스터는 CM0S 회로를 형성하고 있다.
바람직한 실시예에 있어서, 상기 전자 장치는 대규모 집적 회로로서 동작한다.
바람직한 실시예에 있어서, 상기 기판은 유리 기판 또는 플라스틱 기판이다.
바람직한 실시예에 있어서, 상기 전계 효과 트랜지스터는 상기 기판 상에 있어서 화소마다 매트릭스 형상으로 배치되어 있고, 상기 전자 장치는 표시 장치로서 동작한다.
본 발명에 따른 종형 전계 효과 트랜지스터의 제조 방법은, 하전 입자를 주행시키는 나노 와이어로 구성된 영역과, 상기 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 영역 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 게이트 전극을 상기 나노 와이어로부터 전기적으로 절연하는 게이트 절연막을 구비한 종형 전계 효과 트랜지스터의 제조 방법으로서, 하전 입자를 주행시키는 채널 영역으로서 기 능하는 복수의 선 형상 구조물의 묶음을 갖는 활성 영역과, 상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이트 절연막을 구비한 종형 전계 효과 트랜지스터의 제조 방법으로서, 상기 상부 전극과 상기 하부 전극 사이에 유전체부가 끼워지고, 상기 상부 전극이 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출 부분을 갖고 있는 구조를 형성하는 공정(A)과, 상기 하부 전극의 상면에서 상기 유전체부가 존재하지 않는 영역으로부터 상기 상부 전극의 돌출 부분의 하면에 도달하도록 복수의 선 형상 구조물의 묶음을 성장시키는 공정(B)을 포함한다.
바람직한 실시예에 있어서, 상기 공정(A)은, 상기 상부 전극과 상기 하부 전극 사이에 유전체부가 끼워진 구조를 형성하는 공정(a1)과, 상기 유전체부의 측면 중 적어도 일부를 사이드 에치에 의해서 셋백시키는 공정(a2)을 포함한다.
바람직한 실시예에 있어서, 상기 공정(a2)은, 습식 에칭에 의해서 상기 유전체부의 측면을 에칭하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(a1)은, 상기 하부 전극을 위한 제 1 도전체막을 형성하는 공정과, 절연막을 상기 제 1 도전체막 상에 형성하는 공정과, 상기 상부 전극을 위한 제 2 도전체막을 상기 절연막 상에 형성하는 공정과, 상기 상부 전극의 위치 및 형상을 규정하는 마스크층을 상기 제 2 도전체막 상에 형성하는 공정과, 상기 제 2 도전체막 중 상기 마스크층으로 덮여져 있지 않은 부분을 에칭함으로써, 상기 제 2 도전체막으로부터 상기 상부 전극을 형성하는 공정과, 상기 절연막을 에칭함으로써 상기 유전체부를 형성하는 공정과, 상기 제 1 도전체막을 패터닝함으로써 상기 제 1 도전체막으로부터 상기 하부 전극을 형성하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(a1)은, 상기 하부 전극을 위한 제 1 도전체막을 형성하는 공정과, 절연막을 상기 제 1 도전체막 상에 형성하는 공정과, 상기 상부 전극을 위한 제 2 도전체막을 상기 절연막 상에 형성하는 공정과, 상기 상부 전극의 위치 및 형상을 규정하는 마스크층을 상기 제 2 도전체막 상에 형성하는 공정과, 상기 제 2 도전체막 중 상기 마스크층으로 덮여져 있지 않은 부분을 에칭함으로써, 상기 제 2 도전체막으로부터 상기 상부 전극을 형성하는 공정과, 상기 상부 전극을 마스크로서 상기 절연막을 에칭함으로써 상기 유전체부를 형성하는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 절연막은 산화 실리콘 또는 질화 실리콘으로 형성되어 있다.
바람직한 실시예에 있어서, 상기 상부 전극을 마스크로 하는 이방성 에칭을 실행함으로써, 상기 복수의 선 형상 구조물 중 상기 상부 전극에 의해서 덮여져 있지 않은 부분을 선택적으로 제거하는 공정(C)을 더 포함한다.
바람직한 실시예에 있어서, 상기 공정(B)은, CVD법에 의해 상기 선 형상 구 조물을 성장시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(A)은, 상기 제 1 도전체막의 퇴적 후에, 선 형상 구조물 성장의 촉매를 부착시키는 공정을 포함한다.
바람직한 실시예에 있어서, 상기 공정(A)은, 상기 절연막의 퇴적 후에, 선 형상 구조물 성장의 촉매를 부착시키는 공정을 포함한다.
발명의 효과
본 발명에 의하면, 나노 와이어나 CNT 등의 선 형상 구조물의 묶음으로 이루어지는 활성 영역을 상부 전극에 대하여 자기 정합적으로 형성함으로써, 소망하는 위치에 선택적으로 선 형상 구조물을 형성할 수 있고, 또한 포토리소그래피에 상관없이 채널 길이를 규정한 종형 전계 효과 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 종형 박막 트랜지스터의 구성예를 모식적으로 나타내는 구조도,
도 2(a)~(d)는 도 1의 종형 전계 효과 트랜지스터의 제조 방법의 일례를 나타내는 공정 단면도,
도 3(a)는 도 2(a)에 표시되는 상태의 상부 전극(130) 및 유전체부(140)의 배치 관계를 모식적으로 나타내는 평면도이고, (b)는 도 2(d)에 표시되는 상태의 활성 영역(110) 및 유전체부(140)의 배치 관계를 모식적으로 나타내는 평면도,
도 4(a)는 도 2(a)에 표시되는 상태의 상부 전극(130) 및 유전체부(140)의 다른 배치 관계를 모식적으로 나타내는 평면도이고, (b)는 도 2(d)에 표시되는 상태의 활성 영역(110) 및 유전체부(140)의 배치 관계를 모식적으로 나타내는 평면도,
도 5(a)는 도 2(a)에 표시되는 상태의 상부 전극(130) 및 유전체부(140)의 또 다른 배치 관계를 모식적으로 나타내는 평면도이고, (b)는 도 2(d)에 표시되는 상태의 활성 영역(110) 및 유전체부(140)의 배치 관계를 모식적으로 나타내는 평면도,
도 6(a)는 본 발명에 따른 종형 박막 트랜지스터의 실시예 1을 모식적으로 나타내는 평면도이고, (b)는 그 B-B'선 단면도,
도 7은 도 6에 나타내는 종형 박막 트랜지스터가 액정 표시 장치의 스위칭 소자로서 이용된 경우에서의 액티브 매트릭스 기판의 부분 평면도,
도 8(a) 및 (b)는 도 6의 종형 박막 트랜지스터(실시예 1)를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 9(a) 및 (b)는 실시예 1에 있어서의 종형 박막 트랜지스터를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 10(a) 및 (b)는 실시예 1에 있어서의 종형 박막 트랜지스터를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 11(a) 및 (b)는 실시예 1에 있어서의 종형 박막 트랜지스터를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 12는 본 발명에 따른 종형 박막 트랜지스터에 의해서 CMOS 회로를 구성한 장치의 단면도,
도 13은 본 발명에 따른 종형 박막 트랜지스터의 실시예 2를 모식적으로 나타내는 단면도,
도 14(a) 및 (b)는 도 12의 종형 박막 트랜지스터(실시예 2)를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 15(a) 및 (b)는 실시예 2에 있어서의 종형 박막 트랜지스터를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 16(a)는 본 발명의 종형 박막 트랜지스터의 실시예 3을 모식적으로 나타내는 단면도이고, (b)는 그 상면도,
도 17(a)~(c)는 도 16의 종형 박막 트랜지스터(실시예 3)를 제조하는 방법의 실시예를 나타내는 공정 단면도,
도 18(a)는 본 발명의 종형 박막 트랜지스터의 실시예 4를 모식적으로 나타내는 단면도이고, (b)는 그 상면도,
도 19(a)~(c)는 도 18의 종형 박막 트랜지스터(실시예 4)를 제조하는 방법의 실시예를 나타내는 공정 단면도.
부호의 설명
1 : 기판 2 : 산화 실리콘막
3 : 투명 도전막 4 : 하부 전극
4' : 제 1 도전체막 5 : 게이트 전극
6 : 게이트 절연막 7 : 상부 전극
7' : 제 2 도전체막 7a : 상부 전극(7)의 돌출 부분
7b : 상부 전극(7)의 돌출 부분 8 : 활성 영역
8' : 나노 와이어 9 : 유전체부
9' : 절연막 13 : n형 채널 영역
14 : p형 채널 영역 15 : 레지스트 패턴
100 : 종형 전계 효과 트랜지스터 110 : 활성 영역
120 : 하부 전극 130 : 상부 전극
140 : 유전체부 130a : 돌출 부분
130b : 돌출 부분 150 : 게이트 전극
160 : 종형 전계 효과 트랜지스터
발명을 실시하기 위한 최선의 형태
먼저, 도 1을 참조하면서, 본 발명에 따른 종형 전계 효과 트랜지스터의 기본적인 구성을 설명한다.
도 1에 나타내는 종형 전계 효과 트랜지스터(100)는 하전 입자(전자 또는 정공)를 주행시키는 복수의 선 형상 구조물의 묶음으로 구성된 활성 영역(110)을 갖고 있다. 활성 영역(110)을 구성하는 복수의 선 형상 구조물의 사이에는 극간이 존재한다. 이 극간은 수지 등의 유전체 재료에 의해서 충전되어 있더라도 무방하 다. 활성 영역(111)에 포함되는 선 형상 구조물의 묶음이 전체적으로 채널 영역으로서 기능한다. 선 형상 구조물은 바람직하게는 직경이 나노미터 오더의 사이즈를 갖는 나노 와이어나 CNT이다.
활성 영역(110)은 소스 영역 및 드레인 영역으로서 기능하는 1쌍의 전극(하부 전극(120) 및 상부 전극(130))을 세로 방향으로 접속하고 있다. 소스 영역 또는 드레인 영역으로서 기능하는 상부 전극(130)은 유전체부(140)를 거쳐서 하부 전극(120)의 위에 위치하고 있으며, 유전체부(140)의 상면으로부터 횡방향으로 돌출한 돌출 부분(130a, 130b)을 갖고 있다. 활성 영역(110)의 측면 부분에는, 도시하지 않은 게이트 절연막을 거쳐서 게이트 전극(150)이 대향하고 있다. 게이트 전극(150)은 도시하지 않은 게이트 배선을 거쳐서 구동 회로에 접속되어 있다. 구동 회로를 이용하여 게이트 전극(150)의 전위를 상하시킴으로써, 활성 영역(110)의 도전성을 제어하여, 트랜지스터 동작(스위칭이나 증폭)을 실행할 수 있다.
본 발명에 따른 종형 전계 효과 트랜지스터의 주된 특징점은, 선 형상 구조물의 묶음으로 구성된 활성 영역(110)이 유전체부(140)에 지지된 상부 전극(130)의 돌출 부분(130a, 130b)의 바로 아래에 배치되어 있는 것에 있다. 각 선 형상 구조물은 바람직하게는 하부 전극(120) 상에 성장한 기둥 형상 반도체로 구성되어 있으며, 활성 영역(110)의 외주 측면의 위치는 상부 전극(130)의 측면의 위치에 정합하고 있다.
본 발명에 따른 종형 전계 효과 트랜지스터의 제조 방법에 의하면, 활성 영역(110)의 외주 측면의 위치가 상부 전극(130)의 측면의 위치에 대하여 자기 정합 적으로 규정된다.
다음에, 도 2(a)~(d)를 참조하면서, 나노 와이어의 묶음으로 구성된 활성 영역(110)의 자기 정합적인 형성 방법의 일례를 설명한다.
먼저, 도 2(a)에 나타내는 바와 같이, 상부 전극(130)이 유전체부(140)에 의해서 하부 전극(120) 상에 지지된 구조를 형성한다. 도 2(a)에 표시되는 상태에서, 상부 전극(130)은 유전체부(140)의 상면보다도 횡방향으로 돌출한 돌출 부분(130a, 130b)을 갖고 있다. 유전체부(140)는 바람직하게는 패터닝된 절연막으로 구성된다. 유전체부(140)는 원주 형상, 직사각형 형상, 그 밖의 임의의 독립된 패턴을 갖을 수 있지만, 기판 표면을 따라 길게 연장한 배선 형상을 갖고 있더라도 무방하다. 여기서, 「독립된 패턴」이란, 트랜지스터마다 분리된 형상을 의미하는 것으로 한다.
도 2(a)에 나타내는 구조의 형성은 여러 가지의 방법에 의해서 가능하지만, 바람직한 형성 방법의 상세한 것은 뒤에 설명한다.
다음에, 도 2(b)에 나타내는 바와 같이, 나노 와이어(110')를 하부 전극(120) 상에 성장시킨다. 나노 와이어(110')의 성장 방법이나 성장 조건의 구체예는 뒤에 상술한다. 나노 와이어(110')의 성장은, 도 2(c)에 나타내는 바와 같이, 나노 와이어(110')의 상단부가 상부 전극(130)의 하면에 도달할 때까지 실행한다. 도 2(b) 및 (c)에 나타내는 예에서는, 나노 와이어(110')가 하부 전극(120) 상에 선택적으로 성장하고 있다.
다음에, 도 2(d)에 나타내는 바와 같이, 나노 와이어(110') 중, 상부 전 극(120)으로 덮어져 있지 않은 부분을 에칭에 의해서 제거하고, 나노 와이어(110')의 묶음으로 구성된 활성 영역(110)을 형성한다. 이 에칭은 상부 전극(130)을 마스크로서 실행한다. 이 때문에, 상부 전극(120)은 나노 와이어(110')에 대한 에천트(etchant)에 의해서 에칭되기 어려운 재료로 형성되어 있는 것이 바람직하다. 예를 들면, 상부 전극(120)에 백금을 이용했을 때의 에천트로서는, HBR나 염소 가스가 바람직하다. 또한, 나노 와이어(110')의 아래에 위치하는 하부 전극(120)을 에칭하지 않도록 하기 위해서는, 하부 전극(130)도 상기의 에천트에 대하여 에칭되기 어려운 재료로 형성되어 있는 것이 바람직하다. 나노 와이어(110')의 불필요 부분은 이방성 에칭에 의해서 제거되는 것이 바람직하지만, 등방적인 에칭이 발생하더라도, 그에 따른 에칭량이 적으면 문제는 없다. 완전한 이방성 에칭을 실행하지 않았던 경우, 활성 영역(110)의 외주 측면의 위치는 상부 전극(130)의 돌출부(130a, 130b)의 에지의 위치보다도 내측으로 시프트한다. 본 명세서에 있어서의 「정합」은, 이러한 시프트가 발생하고 있는 상태도 포함하는 것으로 한다.
도 2(a)~(d)에 나타내는 방법에 의하면, 상부 전극(130) 및 유전체부(140)의 형상 및 배치 관계에 의해, 활성 영역(110)의 형상을 규정할 수 있다. 도 3~도 5를 참조하면서, 이것을 설명한다.
도 3(a)는 상부 전극(130) 및 유전체부(140)의 배치 관계를 모식적으로 나타내는 평면도이다. 이 평면도는 도 1에 나타내는 하부 전극(120)의 측에서 상부 전극(130) 및 유전체부(140)를 본 도면으로서, 간단화를 위해서, 하부 전극(120)의 기재는 생략하고 있다. 상부 전극(130)의 하면 중, 유전체부(140)의 상면과 접촉 하고 있는 부분은 도 3(a)에는 나타내어져 있지 않고, 상부 전극(130) 중, 유전체부(140)의 배후에 숨어 있지 않은 부분(밀려나온 부분)이 상부 전극(130)의 돌출 부분이다.
상부 전극(130) 및 유전체부(140)가 도 3(a)에 나타내는 배치 관계를 갖고 있는 경우, 활성 영역(110)은 최종적으로 도 3(b)에 나타내는 평면 형상을 갖게 된다. 즉, 활성 영역(110)은 상부 전극(130)의 바로 아래 중, 유전체부(140)가 존재하지 않는 영역에만 존재하게 된다. 활성 영역(110)이 상부 전극(130)의 외측에 위치하고 있지 않은 이유는, 도 2(d)를 참조해서 설명한 바와 같이, 상부 전극(130)을 마스크로 하는 에칭에 의해서 활성 영역(110)을 구성하는 나노 와이어를 에칭하기 때문이다.
본 발명에서 이용하는 상부 전극(130) 및 유전체부(140)는 도 3에 나타내는 것에 한정되지 않는다. 도 4나 도 5에 나타내는 배치 관계이더라도 무방하다.
도 4(a)에 나타내는 배치 관계에 의하면, 도 4(b)에 나타내는 활성 영역(110)이 형성된다. 또한, 도 5(a)에 나타내는 배치 관계에 의하면, 도 5(b)에 나타내는 활성 영역(110)이 형성된다. 이와 같이, 상부 전극(130) 및 유전체부(140)의 형상과 배치 관계를 조절함으로써, 소망하는 평면 형상을 갖는 활성 영역(110)을 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 설명한다.
(실시예 1)
도 6(a) 및 (b)를 참조하면서, 본 발명에 따른 종형 전계 효과 트랜지스터의 실시예 1을 설명한다. 도 6(a)는 실시예의 종형 전계 효과 트랜지스터의 구성을 모식적으로 나타내는 상면도(상부 전극(7)의 기재를 생략하고 있음)이고, 도 6(b)는 그 B-B'선 단면도이다.
본 실시예의 트랜지스터는 유리 기판(1) 상에 형성된 종형 박막 전계 효과형 트랜지스터(이하, 종형 TFT라고 함)이며, 활성 영역(8)의 나노 와이어를 캐리어가 유리 기판(1)의 주면에 수직인 방향으로 주행한다.
본 실시예에 있어서의 활성 영역(8)은 p형 불순물이 도핑된 Ge 나노 와이어의 묶음으로 구성되어 있으며, 이 활성 영역(8)은 드레인 전극으로서 기능하는 하부 전극(4)과, 소스 영역으로서 기능하는 상부 전극(7)을 세로 방향으로 접속하고 있다.
하부 전극(4)은 유리 기판(1) 상에 적층된 산화 실리콘막(2) 및 투명 도전막(3)의 위에 마련되어 있다. 투명 도전막(3)은 전형적으로는 ITO로 형성되어 있다. 또한, 산화 실리콘막(2)이나 투명 도전막(3)은 본 발명의 트랜지스터에 있어서 불가결한 구성요소는 아니다.
상부 전극(7)은 유전체부(9)를 거쳐서 하부 전극(4)의 위에 위치하고 있으며, 유전체부(9)의 상면으로부터 횡방향으로 돌출한 돌출 부분(7a, 7b)을 갖고 있다. 활성 영역(8)의 외주 측면에는, 게이트 절연막(6)을 거쳐서 게이트 전극(5)이 대향하고 있다.
이 TFT의 게이트 전극(5) 및 상부 전극(7)은 각각 도 7에 나타내는 바와 같이 게이트 배선(10) 및 데이터 배선(11)에 접속되어, 예를 들면, 표시 장치 등의 스위칭 소자로서 기능시킬 수 있다. 본 실시예의 TFT를, 액정 표시 장치에 있어서의 액티브 매트릭스 기판 상의 TFT로서 이용하는 경우는, 도 7에 나타내는 게이트 배선(10)이 주사선(게이트 버스)으로서 기능하고, 게이트 버스ㆍ드라이버로부터의 신호에 의해서 TFT의 온ㆍ오프를 제어한다. 한편, 데이터 배선(11)은 소스 버스로서 기능하고, 소스 버스ㆍ드라이버로부터의 신호에 의해서 투명 도전막(3)의 전위를 변화시킨다. 투명 도전막(3)은 각각의 화소를 규정하고, 도시하지 않은 대향 전극과의 사이에서 캐패시터를 형성한다. 이 캐패시터에 축적되는 전하의 양에 의해서 투명 도전막(3)과 대향 전극 사이에 화소마다 상이한 전계가 형성되어, 액정의 배향 상태가 제어되게 된다. 액정의 배향 상태를 화소 단위로 조절함으로써, 액정층을 투과하는 광의 편광 상태가 변화되기 때문에, 화소 배열에 의해서 구성되는 2차원적인 상(像)을 형성하는 것이 가능하게 된다.
상기의 설명에서는, 투과형의 액정 표시 장치에 본 실시예의 TFT를 이용하고 있지만, 이 TFT는 반사형 액정 표시 장치나 유기 EL의 TFT로서도 이용할 수 있고, 또한, 촬상 장치나 집적 회로에서의 TFT로서도 이용하는 것이 가능하다. 또한, 촬상 장치나 집적 회로를 형성하는 경우, 도 6(b)에 나타내는 투명 도전막(3)은 불필요하다.
본 실시예에서는, TFT를 지지하는 기판으로서 유리 기판(1)을 이용하고 있지만, 기판은 유리 기판에 한정되지 않고, 예를 들어, 산화 실리콘, 질화 실리콘, 산 화 알루미늄, 산화 티탄, 아크릴 수지, 에폭시 수지, 폴리이미드 등의 절연막으로 형성된 임의의 기판을 이용하는 것이 가능하다. 또한, 기판의 전체가 절연물로 형성되어 있을 필요는 없기 때문에, 기판은 실리콘 기판, SOI 기판, 화합물 반도체 기판이더라도 무방하다.
다시, 도 6(b)를 참조한다.
상부 전극(7) 중, 유전체부(9)의 상면으로부터 횡방향으로 연장하는 돌출부(7a, 7b)의 각각의 횡방향 사이즈는 10㎚ 이상인 것이 바람직하고, 50~100㎚ 정도의 범위 내에 있는 것이 더욱 바람직하다. 유전체부(9)의 높이는 활성 영역(8)의 높이(기판 주면에 수직 방향의 사이즈)를 규정하고 있어, 필요한 채널 길이에 따라서 임의의 크기로 설계될 수 있다. 본 실시예에서는, 유전체부(9)의 높이를 예를 들어 50㎚ 이상 1㎛ 이하의 크기로 설정한다.
활성 영역(8)을 구성하는 나노 와이어는 여러 가지의 반도체 재료로 형성될 수 있지만, 본 실시예에서는, Ge로 형성된 나노 와이어를 이용하여 활성 영역(8)을 형성하고 있다. Ge의 나노 와이어는 VLS(Vapor-Liquid-Solid) 성장 메카니즘에 따라, CVD법에 의해서 촉매 금속으로부터 적합하게 성장시켜진다. 이 방법에 의하면, 직경이 1㎚~100㎚의 범위 내로 제어된 나노 와이어를 성장시킬 수 있다.
Ge 나노 와이어의 성장에 적합한 촉매 금속은, 예를 들면, 금, 철, 코발트, 니켈과 같은 천이 금속, 또는, 그들 천이 금속의 합금이다. 촉매 금속은 임의의 방법으로 형성될 수 있지만, 예를 들면, 기판 상에 퇴적한 촉매 금속 박막에 대하여 열처리를 실시함으로써 형성된 촉매 미립자를 이용해도 된다. 본 실시예에서 는, 하나의 활성 영역을 구성하는 나노 와이어의 묶음은 10개 내지 10만개 정도의 나노 와이어로 구성된다.
하부 전극(4) 및 상부 전극(7)은 여러 가지의 도전 재료로 형성될 수 있다. 하부 전극(4)의 위에 Ge 나노 와이어를 성장시킨다고 하는 관점에서는, 하부 전극(4)을 예를 들어 금, 은, 백금과 같은 금속이나, 코발트나 니켈과의 실리사이드로 형성하는 것이 바람직하다. 촉매로서 기능하지 않는 도전성 재료로 하부 전극(4)을 형성하는 경우는, 하부 전극(4)의 표면에 촉매 금속의 미립자를 배치하는 것이 바람직하다.
활성 영역(8)과 게이트 전극(5)을 절연하는 게이트 절연막(6)의 재료는, 예를 들면, 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 게르마늄, 산화 하프늄 등의 절연 재료로 형성된다. 게이트 전극(5)은, 예를 들면, 금, 은, 백금, 몰리브덴, 크롬, 다결정 실리콘 등의 도전성 재료로 형성된다.
본 실시예에서는, 상부 전극(7)의 돌출 부분(7a, 7b)의 바로 아래에 자기 정합적으로 배치한 Ge 나노 와이어를 이용하여 종형의 활성 영역(8)을 형성하고 있기 때문에, 상부 전극(7)을 지지하는 유전체부(9)의 높이를 조절함으로써, TFT의 채널 길이를 제어할 수 있다. 유전체부(9)는 퇴적한 절연막을 패터닝함으로써 바람직하게 제작될 수 있다. 이 방법에 의해서 유전체부(9)를 형성하는 경우, 유전체부(9)의 높이는 퇴적하는 절연막의 두께에 의해서 규정된다. 퇴적하는 절연막의 두께는 높은 정밀도로 제어할 수 있기 때문에, 본 실시예에 있어서의 TFT의 채널 길이도 높은 정밀도로 제어될 수 있다. 이 때문에, 리소그래피 기술의 미세화 가능 한계 에 제약되지 않고, 트랜지스터의 채널 길이를 단축하여, 집적도의 향상을 도모하는 것이 가능하게 된다. 또한, 종형 TFT 구조에 의하면, 종래의 횡형 TFT에 비해서 TFT의 점유 면적을 축소할 수 있기 때문에, 투과형 액정 표시 장치의 스위칭 소자에 이용한 경우, 개구율을 향상시킬 수 있다.
[제조 방법]
이하, 도 8~도 10을 참조하면서, 본 실시예의 TFT를 제조하는 방법의 바람직한 실시예를 설명한다.
먼저, 도 8(a)에 나타내는 바와 같이, 유리 기판(1) 상에 산화 실리콘막(2), ITO막(3), 하부 전극(드레인 전극)(4)으로 이루어지는 제 1 도전체막(4'), 유전체부(9)로 이루어지는 절연막(9'), 및 상부 전극(소스 전극)(7)으로 이루어지는 제 2 도전체막(7')을 이 순서로 적층한다. 하부 전극(4) 및 상부 전극(7)은 금, 은, 다결정 실리콘과 같은 도전성 재료를 스퍼터링법이나 CVD법에 의해서 퇴적함으로써 형성된다. 또한, 유전체부(9)는, 예를 들어 산화 실리콘이나 질화 실리콘 등의 절연 재료를 스퍼터링법이나 CVD법에 의해서 퇴적함으로써 형성된다.
다음에, 포토리소그래피 기술에 의해, 제 2 도전체막(7')의 위에 레지스트 마스크(도시하지 않음)를 형성한 후, 이방성 에칭 기술에 의해, 제 2 도전체막(7')을 패터닝하여, 도 8(b)에 나타내는 상부 전극(소스 전극)(7) 및 유전체부(9)를 형성한다.
레지스트 마스크를 산소계 플라즈마 에칭에 의해서 제거한 후, 습식 에칭에 의해, 유전체부(9)에 대한 사이드 에치를 실행하여, 도 9(a)에 나타내는 구조를 얻는다. 유전체부(9)의 사이드 에치는, 하부 전극(4)으로 이루어지는 제 1 도전체막(4') 및 상부 전극(7)을 거의 에칭하지 않는 에칭 조건을 기초로 유전체부(9)를 우선적으로 에칭하는 것이 바람직하다. 유전체부(9)의 사이드 에치는 등방적으로 진행하기 때문에, 유전체부(9)의 측면을 부분적으로 마스크하지 않는 한, 유전체부(9)의 측면은 균일하게 에칭되어, 예컨대 도 3에 나타내는 바와 같은 구조가 형성된다. 따라서, 도 4 및 도 5에 나타내는 바와 같은 구조를 형성하기 위해서는, 유전체부(9)의 측면의 일부를 마스크하고, 마스크되어 있지 않은 부분으로부터 사이드 에치를 진행시킬 필요가 있다.
이러한 사이드 에치는 습식 에칭에 의해서 실행하는 것이 바람직하다. 유전체부(9)가 산화 실리콘으로 형성되어 있는 경우, 에천트로서는 불산 용액을 이용할 수 있다. 유전체부(9)가 질화 실리콘으로 형성되어 있는 경우는, 열인산을 이용할 수 있다. 에칭 레이트 및 에칭 시간을 제어함으로써, 사이드 에치의 깊이(횡방향의 에칭 깊이)를 조절할 수 있다. 본 실시예에서는, 이 사이드 에치의 깊이를 조절함으로써, 돌출 부분(7a, 7b)의 사이즈를 10㎚ 이상, 예를 들면 50~100㎚ 정도로 설정한다.
다음에, 도 9(b)에 나타내는 바와 같이, CVD법에 의해서 하부 전극(4)의 표면 상에 나노 와이어(8')를 성장시킨다. Ge 나노 와이어를 성장시키는 경우는, 게르만 가스를 사용하지만, Si 나노 와이어를 성장시키는 경우, 실란이나 디실란 가스를 사용한다.
하부 전극(4)을 촉매 금속으로 형성하지 않는 경우는, CVD법에 의한 나노 와이어의 성장을 개시하기 전, 촉매로서, 예를 들면, Ni, Co 등의 천이 금속 미립자, 또는, 그러한 천이 금속의 합금의 미립자를 기초 표면 상에 퇴적해 놓는 것이 바람직하다. 이러한 촉매의 퇴적법으로서는, 예를 들면, 나노 와이어 성장 전에, 용매 중에 있는 금속 미립자를 분산시키는 방법이나, 촉매로 이루어지는 금속 박막에 열처리를 실행함으로써 응집시켜, 미립자화하는 방법을 이용할 수 있다.
다음에, 도 10(a)에 나타내는 바와 같이, 이방성의 에칭을 실행함으로써, 나노 와이어(8') 중, 상부 전극(7)에 의해서 덮여져 있지 않은 부분을 선택적으로 제거한다. 상부 전극(7)을 에칭 마스크로서 이용하기 때문에, 남은 나노 와이어(8')에 의해서 구성되는 활성 영역(8)의 외측면은 상부 전극(7)의 에지에 자기 정합한다. 활성 영역(8)의 횡방향 사이즈는 상부 전극(7)의 돌출 부분(7a, 7b)의 횡방향 사이즈에 의해서 규정되기 때문에, 포토리소그래피 기술에 의한 미세화의 한계에 제약되지 않고, 활성 영역(8)을 작게 하는 것이 가능하다.
또한, 나노 와이어(8') 중, 활성 영역(8)으로서 기능시켜야 하는 부분 이외의 부분을 선택적으로 제거하기 위해서는, 먼저, 기판 전면에 염소계 가스를 이용한 이방성 에치 처리를 실행한 후, 세정 등을 실행하면 된다.
다음에, 게이트 절연막(6)을 퇴적한 후, 도 10(b)에 나타내는 바와 같이, 게이트 전극 형성 영역을 규정하는 개구부를 갖는 레지스트 패턴(15)을 형성한다. 게이트 절연막(6)은, 예를 들어 산화 실리콘, 질화 실리콘, 또는 산화 하프늄과 같은 절연체로 형성될 수 있다. 게이트 전극(5)을 형성하기 위한 전극 재료를 레지 스트 패턴(15) 상에 퇴적하면, 레지스트 패턴(15)의 개구부 내에서는, 게이트 전극(5)이 형성되어야 하는 위치에 전극 재료가 퇴적한다. 이 후, 레지스트 패턴(15)을 제거함으로써, 게이트 전극 재료로 이루어지는 막의 불필요 부분을 리프트오프하여, 도 11(a)에 나타내는 게이트 전극(5)을 형성할 수 있다. 다음에, 제 1 도전체막(4') 및 상부 전극(7)의 위에 존재하는 게이트 절연막(6)의 불필요 부분을 습식 에칭에 의해서 제거한다.
또한, 본 실시예에서는, 리프트오프에 의해서 게이트 전극(5)을 형성하고 있지만, 게이트 절연막(6) 상에 게이트 전극 재료로 이루어지는 막을 퇴적한 후, 이 막에 대하여 에치백이나 연마 처리를 실행함으로써, 게이트 전극(5)을 형성해도 된다.
다음에, 도 11(b)에 나타내는 바와 같이, 제 1 도전체막(4')을 패터닝함으로써, 드레인 전극으로서 기능하는 하부 전극(4)을 형성한다. 그 후, 리소그래피 및 에칭 기술에 의해, 투명 도전막(3)을 패터닝하여, 예컨대 도 7에 나타내는 바와 같이 화소 전극의 형상으로 가공한다. 본 실시예에서는, 상부 전극(7) 및 게이트 전극(5)을 마스크로서 제 1 도전체막(4')을 패터닝하고 있기 때문에, 하부 전극(4)을 위한 포토 마스크가 불필요하다. 단, 하부 전극(4)의 형상을 규정하는 포토 마스크를 준비하여, 임의의 형상을 갖도록 하부 전극(4)을 패터닝해도 된다.
이상 설명해 온 바와 같이, 본 실시예에 따른 종형 TFT의 제조 방법에 의하면, 나노 와이어(8')를 성장시킨 후, 리소그래피 공정을 실행하지 않고, 나노 와이어(8') 중 불필요한 부분을 상부 전극(7)에 대하여 「자기 정합적」으로 제거할 수 있다. 이 때문에, 나노 와이어(8')로 이루어지는 활성 영역(8)의 위치 및 형상을 높은 정밀도로 제어할 수 있다. 또한, 마스크 정렬용 마진을 마련할 필요가 없어지기 때문에, 더한 미세화가 가능하게 된다.
또한, 나노 와이어(8')를 성장시킨 후, 그 위에 상부 전극(7)으로 이루어지는 제 2 도전체막(7')을 퇴적하고자 하면, 다수의 나노 와이어(8')의 극간에 제 2 도전체막을 구성하는 도전 재료가 진입하기 때문에, 반도체 특성을 나타내는 활성 영역(8)을 형성할 수 없다. 이에 반하여, 본 실시예에서는, 나노 와이어(8')의 성장에 앞서서 상부 전극(7)을 형성하고 있기 때문에, 이러한 문제를 회피할 수 있다.
이와 같이 본 실시예에 의하면, 채널 길이가 포토리소그래피의 정밀도에 의존하지 않기 때문에, 미세한 채널을 높은 제도로 실현할 수 있다. 그 결과, 채널 길이의 편차에 기인하는 트랜지스터 특성의 변동을 억제할 수도 있다.
도 12는 본 실시예의 TFT가 복수개 배열된 반도체 집적 회로 장치의 일부를 모식적으로 나타내는 단면도이다. 도 12에서는, 2종류의 트랜지스터가 도시되어 있지만, 바람직한 예에서는, 다수의 트랜지스터가 동일 기판 상에 집적된다. 도 12에 나타내는 장치에서는, 투명 도전막(3)이 마련되어 있지 않아, 각 트랜지스터는 도시하지 않은 배선에 의해서 상호 접속된다. 이러한 반도체 집적 회로 장치는, 예컨대 표시 장치의 구동 회로 등에 바람직하게 이용된다.
도 12에 나타내는 2개의 트랜지스터는, 각각, n형 불순물이 도핑된 반도체 나노 와이어로 이루어지는 n형 활성 영역(13) 및 p형 불순물이 도핑된 반도체 나노 와이어로 이루어지는 p형 활성 영역(14)을 갖고 있으며, 도시하지 않은 배선을 거쳐서 CMOS 회로를 형성하도록 상호 접속되어 있다.
(실시예 2)
이하, 도 13~도 15를 참조하면서, 본 발명에 따른 종형 전계 효과 트랜지스터의 실시예 2를 설명한다.
도 13에 나타내는 종형 전계 효과 트랜지스터는, 기본적으로는, 실시예 1에 있어서의 종형 전계 효과 트랜지스터의 구성과 마찬가지의 구성을 갖고 있고, 상이한 점은 하부 전극(4)의 형상 및 그 패터닝 방법의 차이에 있다.
이하, 도면을 참조하면서 본 실시예의 제조 방법을 설명한다.
먼저, 도 14(a)에 나타내는 바와 같이, 산화 실리콘막(2), 투명 도전막(3), 하부 전극(4)으로 이루어지는 제 1 도전체막(4'), 절연막(9'), 및 상부 전극(7)으로 이루어지는 제 2 도전체막(7')을 이 순서로 절연 기판(1) 상에 퇴적한다.
다음에, 도 14(b)에 나타내는 바와 같이, 리소그래피 및 이방성 에칭 기술에 의해, 제 2 도전체막(7'), 절연막(9'), 및 제 1 도전체막(4')을 패터닝하고, 그에 의해서 상부 전극(7), 유전체부(9), 및 하부 전극(4)을 형성한다. 이 패터닝에 있어서는, 상부 전극(7)의 형상 및 위치를 규정하는 레지스트 패턴(도시하지 않음)을 제 2 도전체막(7') 상에 형성하지만, 이 레지스트 패턴은, 패터닝이 종료한 후, 산소계 플라즈마 에칭에 의해서 제거된다.
다음에, 도 15(a)에 나타내는 바와 같이, 습식 에칭에 의해, 유전체부(9)에 대한 사이드 에치를 실행하여, 상부 전극(7)의 돌출부(7a, 7b)를 형성한다. 습식 에칭을 위한 약액이나, 절연막(9')의 재료를 적절하게 선택함으로써, 상기의 패턴에 있어서 투명 도전막(3)을 거의 에칭하지 않도록 할 수 있다. 구체적으로는, 투명 도전막(3)의 에칭 레이트는 하부 전극(4')의 에칭의 1/10 이하로 억제하는 것이 바람직하다.
다음에, 도 15(b)에 나타내는 바와 같이, 실시예 1에서 실행한 나노 와이어(8')의 성장과 마찬가지의 방법에 의해서 나노 와이어(8')를 성장시킨다. 단, 본 실시예에서는, 상부 전극(7)과 마찬가지의 형상을 갖도록 패터닝된 하부 전극(4)의 표면에 대하여, 나노 와이어를 선택적으로 성장시키고 있다. 이 때문에, 투명 도전막(3) 상에는 나노 와이어(8')가 거의 성장하지 않는다. 도 15(b)에 나타내는 바와 같이, 하부 전극(4)의 측면으로부터 횡방향으로 성장하는 나노 와이어(8')도 존재하지만, 하부 전극(4)의 측면의 사이즈(하부 전극(4)의 두께)는 50~200㎚ 정도이기 때문에, 하부 전극(4)의 측면 상에 성장하는 나노 와이어(8')의 양은 상대적으로 적다. 또한, 이 불필요한 나노 와이어는 상부 전극(7)에 의해서 덮여져 있지 않은 영역에 존재하기 때문에, 상부 전극(7)을 마스크로 하는 이방성 에칭을 실행함으로써, 용이하게 제거할 수 있다. 이렇게 해서 불필요한 나노 와이어를 에칭함으로써, 도 13에 나타내는 구조를 형성을 할 수 있다. 이 후, 실시예 1에 있어서의 제조 방법과 마찬가지의 제조 방법을 실시하면, 최종적인 종형 박막 트랜지스터를 얻을 수 있다.
나노 와이어(8')의 성장에 필요한 촉매는, 하부 전극(4)으로 이루어지는 제 1 도전체막(4')을 퇴적한 후, 제 1 도전체막(4')의 상면에 배치해도 된다. 이렇게 하면, 도 15(a)에 나타내는 바와 같이 패터닝된 하부 전극(4)의 상면에 존재하지만, 그 측면에는 거의 존재하지 않게 된다. 이 때문에, 나노 와이어(8')는 하부 전극(4)의 상면에 선택적으로 성장하고, 하부 전극(4)의 측면에는 거의 성장하지 않게 되어, 도 15(b)를 참조하면서 설명한 특별한 에칭이 불필요하게 된다.
본 실시예의 제조 방법에 의하면, 하부 전극(4)의 패터닝을 상부 전극(7)에 대하여 자기 정합적으로 실행할 수 있기 때문에, 하부 전극(4)을 위한 포토 마스크를 별도로 준비할 필요가 없어지고, 또한, 그러한 포토 마스크를 위한 마스크 정렬 공정도 불필요하게 된다.
(실시예 3)
다음에, 도 16을 참조하면서, 본 발명에 따른 종형 전계 효과 트랜지스터의 실시예 3을 설명한다.
도 16에 나타내는 종형 전계 효과 트랜지스터(160)가 도 1의 종형 전계 효과 트랜지스터(100)와 상이한 점은, 원주 형상의 게이트 전극(150)이 유전체부(140)의 중앙부에 위치하고 있는 점에 있다. 이 점을 제외하고, 트랜지스터(160)와 트랜지스터(100)는 동일한 구성을 갖고 있다.
상부 전극(130)이 유전체부(140)를 거쳐서 하부 전극(120)의 위에 위치하고 있으며, 유전체부(140)의 상면으로부터 횡방향으로 돌출한 돌출부(130a)를 갖고 있는 점은, 도 1의 상부 전극(130)과 마찬가지다. 그러나, 도 16에 나타내는 상부 전극(130)의 중앙부에는, 게이트 전극(150)을 도시하지 않은 배선에 접속하기 위한 개구부가 마련되어 있다. 이 개구부는, 활성 영역(110)을 구성하는 나노 와이어(110')의 성장을 실행하기 전에 있어서, 상부 전극(130)의 패터닝을 실행할 때에 형성하는 것이 바람직하다.
또한, 하나의 종형 전계 효과 트랜지스터(160)가, 도 16에 나타내는 게이트 전극(150)에 부가하여, 도 1에 나타내는 게이트 전극(150)을 구비하고 있더라도 무방하다.
이하에, 도 17(a)~(c)를 참조하면서, 본 실시예의 제조 방법의 일례를 설명한다.
먼저, 전술한 실시예에 대해서 설명한 방법과 마찬가지의 방법에 의해, 도 17(a)에 나타내는 바와 같이 상부 전극(130)이 유전체부(140)에 의해서 하부 전극(120) 상에 지지된 구조를 형성한다.
다음에, 도 17(b)에 나타내는 바와 같이, 상부 전극(130)의 중앙부를 에칭함으로써, 상부 전극(130)의 중앙에 원주 형상의 제 1 개구부를 형성한다. 이 개구부는, 예컨대 공지의 리소그래피 기술 및 이방성 에칭 기술에 의해서 형성할 수 있다. 에칭 전에는, 개구부의 위치 및 형상을 규정하는 레지스트 패턴(도시하지 않음)을 상부 전극(130) 상에 형성하지만, 이 레지스트 패턴은, 에칭이 종료한 후, 산소계 플라즈마 에칭에 의해서 제거된다.
다음에, 도 17(c)에 나타내는 바와 같이, 유전체부(140)의 중앙부에 게이트 전극을 형성한다. 구체적으로는, 리소그래피 기술 및 에칭 기술에 의해, 유전체 부(140)의 중앙부를 이방적으로 에칭하여, 유전체부(140)의 중앙에 원주 형상의 제 2 개구부를 형성한다. 제 2 개구부의 직경은 상부 전극(130)의 중앙부에 형성한 제 1 개구부의 직경보다도, 예를 들면 200㎚~400㎚ 정도는 작게 설정하는 것이 바람직하다.
그 후, 예컨대 리프트오프법 등에 의해, 상기 제 1 및 제 2 개구부에 원주 형상의 게이트 전극(150)을 형성할 수 있다.
도 17(c)에 나타내는 공정의 후는, 전술한 실시예에서 이용한 방법과 마찬가지의 방법에 의해, 나노 와이어(110')를 소망하는 영역으로 성장시킴으로써, 도 16의 트랜지스터(160)를 형성할 수 있다.
(실시예 4)
다음에, 도 18을 참조하면서, 본 발명에 따른 종형 전계 효과 트랜지스터의 실시예 4를 설명한다.
도 18에 나타내는 트랜지스터(170)가 도 16의 트랜지스터(160)와 상이한 점은, 트랜지스터(160)에서는, 유전체부(140)가 게이트 절연막으로서 기능하는 데 반하여, 본 실시예의 트랜지스터(170)에서는, 유전체부(140)와는 다르게 게이트 절연막(180)을 구비하고 있는 점에 있다. 이 점을 제외하면, 트랜지스터(170) 및 트랜지스터(160)는 실질적으로 동일한 구성을 갖고 있다.
도 18(a)에 도시되는 바와 같이, 본 실시예에 있어서의 상부 전극(130)도 유전체부(140)를 거쳐서 하부 전극(120)의 위에 위치하고 있으며, 유전체부(140)의 상면으로부터 횡방향으로 돌출한 돌출부(130a)를 갖고 있다. 또한, 도 18(b)에 도시되는 바와 같이, 상부 전극(130)은 활성 영역(110)의 외측으로 넓어지는 유전체부(140)의 상면을 덮고 있다.
이하에, 도 19(a)~(c)를 참조하면서, 본 실시예의 제조 방법의 일례를 설명한다.
먼저, 전술한 실시예에 대해서 설명한 방법과 마찬가지의 방법에 의해, 도 19(a)에 나타내는 바와 같이 상부 전극(130)이 유전체부(140)에 의해서 하부 전극(120) 상에 지지된 구조를 형성한다. 단, 복수의 원주 형상 개구부가 마련된 1장의 절연층 패턴을 갖도록 가공되어 있다.
다음에, 도 19(b)에 나타내는 바와 같이, 원주 형상의 개구부의 내부를 매립하도록 게이트 절연막(180) 및 게이트 전극(150)의 재료로 이루어지는 막을, 이 순서로 퇴적한다. 이들 막은 증착법, 스퍼터법, 또는 CVD법 등의 각종 박막 퇴적 방법으로 퇴적될 수 있다.
다음에, 도 19(c)에 나타내는 바와 같이, 게이트 전극(150) 및 게이트 절연막(180) 중, 상부 전극(130)의 위에 존재하는 부분을 에치백법 또는 연마법에 의해서 제거ㆍ평탄화하여, 게이트 전극(150) 및 게이트 절연막(180)을 최종적인 형상으로 가공한다.
상기 어떤 실시예에 있어서도, VLS법에 의해서 나노 와이어를 성장시키기 때문에, 그 성장 온도를 저온 폴리 실리콘의 성장 온도에 비해서 저하할 수 있다. 이 때문에, 내열성이 높은 고가의 기판을 이용하지 않고, 박막 트랜지스터를 제조 하는 것이 가능하게 된다. 또한, 나노 와이어의 성장 온도를 더욱 저하시킬 수 있으면, 플라스틱 기판과 같은 저융점 기판 상에 나노 와이어를 형성하는 것도 가능해져, 플렉서블 디스플레이나 유기 EL의 구동 회로를 실현할 수 있는 가능성이 있다.
또한, VLS법에 의해서 성장시킨 나노 와이어는 단결정 구조를 갖고 있기 때문에, 높은 이동도의 실현을 기대할 수 있고, 고속 동작이 요구되는 구동 회로의 형성도 가능해져, 고성능의 시스템 온 디스플레이를 실현할 수도 있다.
이상 설명해 온 바와 같이, 본 발명에 의하면, 나노 와이어로 이루어지는 활성 영역을 필요한 영역에 자기 정합적으로 형성할 수 있다. 또한, 채널 길이의 제어가 리소그래피의 정밀도에 의존하지 않기 때문에, 포토리소그래피에서는 실현이 곤란한 미세 채널 길이를 실현할 수 있다. 또한, 트랜지스터로서 종형 구조를 채용하고 있기 때문에, 각각의 트랜지스터 소자의 사이즈를 축소하여, 집적도를 향상시키기 쉽다.
이상의 각 실시예에서는, 선 형상 구조물로서 나노 와이어를 이용한 트랜지스터를 설명해 왔지만, 나노 와이어 대신에 CNT를 이용해도 된다.
본 발명에 따른 종형 전계 효과 트랜지스터는, 높은 이동도 채널을 실현할 수 있어, 시스템 LSI 등의 논리 IC로서 유용하다. 또한, 나노 와이어의 성장은 저온 성장 가능하기 때문에, 유리나 플라스틱 기판 상에 성장하여, 시스템 온 디스플 레이나 시트 디스플레이 등으로서 유용하다.

Claims (24)

  1. 하전 입자를 주행시키는 채널 영역으로서 기능하는 복수의 선 형상 구조물의 묶음(bundle)을 갖는 활성 영역과, 상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이트 절연막을 구비한 종형 전계 효과 트랜지스터로서,
    상기 상부 전극과 상기 하부 전극 사이에 배치된 유전체부를 더 구비하고,
    상기 상부 전극은, 상기 유전체부를 사이에 두고, 상기 하부 전극의 위에 위치하고, 게다가, 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출(overhung) 부분을 갖고 있으며,
    상기 활성 영역은 상기 상부 전극의 돌출 부분의 바로 아래에 배치되어 있는
    종형 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 복수의 선 형상 구조물의 묶음은, 각각, 상기 하부 전극 상에 성장한 기둥 형상 반도체로 구성되어 있는 종형 전계 효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 기둥 형상 반도체는 단결정 구조를 갖고 있는 종형 전계 효과 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 활성 영역의 외주 측면의 위치는 상기 상부 전극의 측면의 위치에 정합하고 있는 종형 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    상기 유전체부는 상기 상부 전극을 지지하는 전기 절연 재료로 형성되어 있고,
    상기 상부 전극의 하면은 상기 유전체부 또는 상기 활성 영역과 접촉하고 있는
    종형 전계 효과 트랜지스터.
  6. 제 2 항에 있어서,
    상기 기둥 형상 반도체는 실리콘, 게르마늄, 및 탄소로 이루어지는 군으로부터 선택된 적어도 하나의 원소를 함유하고 있는 종형 전계 효과 트랜지스터.
  7. 제 2 항에 있어서,
    상기 기둥 형상 반도체에는 도전형을 규정하는 도펀트가 함유되어 있는 종형 전계 효과 트랜지스터.
  8. 제 1 항에 있어서,
    상기 하부 전극을 지지하는 기판을 더 구비하고,
    상기 기판은 반도체 기판 또는 SOI 기판인 종형 전계 효과 트랜지스터.
  9. 기판과, 상기 기판 상에 형성된 복수의 전계 효과 트랜지스터를 구비하는 전자 장치로서,
    상기 복수의 전계 효과 트랜지스터 중 적어도 하나는,
    하전 입자를 주행시키는 채널 영역으로서 기능하는 복수의 선 형상 구조물의 묶음을 갖는 활성 영역과,
    상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과,
    상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과,
    상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과,
    상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이트 절연막
    을 구비한 종형 전계 효과 트랜지스터이고,
    상기 상부 전극과 상기 하부 전극 사이에 배치된 유전체부를 더 구비하며,
    상기 상부 전극은, 상기 유전체부를 사이에 두고, 상기 하부 전극의 위에 위치하고, 게다가, 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출 부분을 갖고 있으며,
    상기 활성 영역은 상기 상부 전극의 돌출 부분의 바로 아래에 배치되어 있는
    전자 장치.
  10. 제 9 항에 있어서,
    상기 복수의 전계 효과 트랜지스터는 CMOS 회로를 형성하고 있는 전자 장치.
  11. 제 9 항에 있어서,
    상기 전자 장치는 대규모 집적 회로로서 동작하는 전자 장치.
  12. 제 9 항에 있어서,
    상기 기판은 유리 기판 또는 플라스틱 기판인 전자 장치.
  13. 제 9 항에 있어서,
    상기 전계 효과 트랜지스터는 상기 기판 상에 있어서 화소마다 매트릭스 형상으로 배치되어 있고,
    상기 전자 장치는 표시 장치로서 동작하는
    전자 장치.
  14. 하전 입자를 주행시키는 채널 영역으로서 기능하는 복수의 선 형상 구조물의 묶음을 갖는 활성 영역과, 상기 활성 영역의 하단에 접속되어, 소스 영역 및 드레인 영역의 한쪽으로서 기능하는 하부 전극과, 상기 활성 영역의 상단에 접속되어, 상기 소스 영역 및 드레인 영역의 다른 쪽으로서 기능하는 상부 전극과, 상기 활성 영역에 포함되는 선 형상 구조물의 묶음 중 적어도 일부에서의 도전성을 제어하는 게이트 전극과, 상기 활성 영역과 상기 게이트 전극 사이에 배치되어, 상기 게이트 전극을 상기 선 형상 구조물의 묶음으로부터 전기적으로 절연하는 게이트 절연막을 구비한 종형 전계 효과 트랜지스터의 제조 방법으로서,
    상기 상부 전극과 상기 하부 전극 사이에 유전체부가 끼워지고, 상기 상부 전극이 상기 유전체부의 상면으로부터 횡방향으로 돌출한 돌출 부분을 갖고 있는 구조를 형성하는 공정(A)과,
    상기 하부 전극의 상면에 있어서 상기 유전체부가 존재하지 않는 영역으로부터 상기 상부 전극의 돌출 부분의 하면에 도달하도록 복수의 선 형상 구조물의 묶음을 성장시키는 공정(B)
    을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  15. 제 14 항에 있어서,
    상기 공정(A)은,
    상기 상부 전극과 상기 하부 전극 사이에 유전체부가 끼워진 구조를 형성하는 공정(a1)과,
    상기 유전체부의 측면 중 적어도 일부를 사이드 에치에 의해서 셋백시키는 공정(a2)
    을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 공정(a2)은 습식 에칭에 의해서 상기 유전체부의 측면을 에칭하는 공정을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  17. 제 15 항에 있어서,
    상기 공정(a1)은,
    상기 하부 전극을 위한 제 1 도전체막을 형성하는 공정과,
    절연막을 상기 제 1 도전체막 상에 형성하는 공정과,
    상기 상부 전극을 위한 제 2 도전체막을 상기 절연막 상에 형성하는 공정과,
    상기 상부 전극의 위치 및 형상을 규정하는 마스크층을 상기 제 2 도전체막 상에 형성하는 공정과,
    상기 제 2 도전체막 중 상기 마스크층으로 덮여져 있지 않은 부분을 에칭함으로써, 상기 제 2 도전체막으로부터 상기 상부 전극을 형성하는 공정과,
    상기 절연막을 에칭함으로써, 상기 유전체부를 형성하는 공정과,
    상기 제 1 도전체막을 패터닝함으로써, 상기 제 1 도전체막으로부터 상기 하부 전극을 형성하는 공정
    을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  18. 제 15 항에 있어서,
    상기 공정(a1)은,
    상기 하부 전극을 위한 제 1 도전체막을 형성하는 공정과,
    절연막을 상기 제 1 도전체막 상에 형성하는 공정과,
    상기 상부 전극을 위한 제 2 도전체막을 상기 절연막 상에 형성하는 공정과,
    상기 상부 전극의 위치 및 형상을 규정하는 마스크층을 상기 제 2 도전체막 상에 형성하는 공정과,
    상기 제 2 도전체막 중 상기 마스크층으로 덮여져 있지 않은 부분을 에칭함으로써, 상기 제 2 도전체막으로부터 상기 상부 전극을 형성하는 공정과,
    상기 상부 전극을 마스크로 하여 상기 절연막을 에칭함으로써, 상기 유전체부를 형성하는 공정
    을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  19. 제 18 항에 있어서,
    상기 절연막은 산화 실리콘 또는 질화 실리콘으로 형성되어 있는 종형 전계 효과 트랜지스터의 제조 방법.
  20. 제 14 항에 있어서,
    상기 상부 전극을 마스크로 하는 이방성 에칭을 실행함으로써, 상기 복수의 선 형상 구조물 중 상기 상부 전극에 의해서 덮여져 있지 않은 부분을 선택적으로 제거하는 공정(C)을 더 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  21. 제 14 항에 있어서,
    상기 공정(B)은, CVD법에 의해, 상기 선 형상 구조물을 성장시키는 공정을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  22. 제 17 항 또는 제 18 항에 있어서,
    상기 공정(a1)은, 상기 제 1 도전체막의 퇴적 후에, 선 형상 구조물 성장의 촉매를 부착시키는 공정을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  23. 제 22 항에 있어서,
    상기 공정(a1)은, 상기 절연막의 퇴적 후에, 선 형상 구조물 성장의 촉매를 부착시키는 공정을 포함하는 종형 전계 효과 트랜지스터의 제조 방법.
  24. 제 1 항에 있어서,
    상기 선 형상 구조물의 묶음의 측면은, 상기 상부 전극의 돌출 부분의 에지와 정합하고 있는 종형 전계 효과 트랜지스터.
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