JP2008517468A - ナノワイヤを基礎にした電子デバイスにおけるゲート開閉形態および改良された接点のための方法、システム、および装置 - Google Patents

ナノワイヤを基礎にした電子デバイスにおけるゲート開閉形態および改良された接点のための方法、システム、および装置 Download PDF

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Abstract

改良ゲート構造を有する電子デバイスのための方法、システムおよび装置が記載される。電子デバイスは、少なくとも１つのナノワイヤを含む。ゲート接点は、少なくとも１つのナノワイヤの長さの一部分に沿って位置決めされる。誘電材料層は、ゲート接点と少なくとも１つのナノワイヤとの間にある。ソース接点およびドレイン接点は、少なくとも１つのナノワイヤと接触している。ソース接点またはドレイン接点の少なくとも一部分は、ナノワイヤ長さに沿ってゲート接点と重複する。電子デバイスは、絶縁シェル層によって取り囲まれた半導体コアを有するナノワイヤを含み得る。リング形状の第１のゲート領域は、ナノワイヤの長さの一部分に沿ってナノワイヤを取り囲む。第２のゲート領域は、ナノワイヤと基板との間のナノワイヤに沿って位置決めされる。ソース接点とドレイン接点は、半導体コアの個々の剥き出た部分でナノワイヤの半導体コアにカップルされる。

Description

（発明の背景）
（発明の分野）
本発明は、ナノワイヤを基礎にした電子デバイスにおけるゲート開閉形態に関する。
（背景技術）
産業では、低コスト電子製品を開発することで、そして特に、低コストの大面積電子デバイスを開発することで興味が存在している。このような大面積電子デバイスの利用可能性は、民事用途から軍事用途までの範囲の種々の技術領域を大刷新し得る。このようなデバイスの例示の適用は、アクティブマトリックス液晶ディスプレイ（ＬＣＤ）およびその他のタイプのマトリックスディスプレイ、スマートライブラリ、クレジッシカード、スマートプライスおよび在庫タグ、セキュリティスクリーニング／監視またはハイウェイ交通モニタニングシステム、大面積センサーアレイなどを含む。
従って、必要なのは、より高い性能の導体または半導体材料およびデバイス、低コストで高性能の電子デバイスおよび構成要素を生産するための方法およびシステムである。
さらに、必要なのは、低プロセス温度を必要とするプラスチックおよびその他の基質に適用され得る薄膜トランジスター（ＴＦＴ）のような高性能半導体デバイスである。
（発明の簡単な要旨）
高性能電子デバイスを形成するための方法、システムおよび装置が記載される。例えば、改良されたゲート構造を有する半導体デバイスのための方法、システム、および装置が記載される。
本発明の１つの局面では、電子デバイスは、１つ以上のナノワイヤを含む。ゲート接点が、これらナノワイヤ（単数または複数）の長さの少なくとも一部分に沿って位置決めされる。誘電性材料層が、このゲート接点とこれらナノワイヤとの間にある。ソース接点およびドレイン接点がこれらナノワイヤとともに形成される。このソース接点および／またはドレイン接点の少なくとも一部分が、これらナノワイヤの長さに沿って上記ゲート接点と重複する。
本発明の別の局面では、二重ゲート構造を備えた電子デバイスが記載される。１つの局面では、この二重ゲート構造は、前部ゲートおよび後部ゲート構造を含む。さらなる局面において、ナノワイヤを取り囲むゲート構造を有する電子デバイスが記載される。
１つの局面では、電子デバイスは、絶縁シェル層によって取り囲まれた半導体コアを有するナノワイヤを含む。リング形状の第１のゲート領域は、このナノワイヤの長さの一部分に沿ってこのナノワイヤを取り囲む。第２のゲート領域は、上記ナノワイヤと支持基板との間のナノワイヤの長さに沿って位置決めされる。ソース接点およびドレイン接点が上記半導体コアの個々の剥き出た部分で上記ナノワイヤの半導体コアに接続される。
本発明のさらなる局面では、これらの電子デバイスを製作するための方法が記載される。
本発明の局面によれば、改良されたゲート構造を取り込む、ナノワイヤ、ナノロッド、ナノ粒子、ナノリボン、およびナノチューブ形態および薄膜が、種々の新たな能力を可能にする。複数の局面において、これらは：単一結晶基板からガラス基板およびプラスチック基板までの移動微小電子製品；一体化マクロ電子製品、微小電子製品およびデバイスレベルのナノ電子製品；および単一基板上の一体化する異なる半導体材料を含む。本発明のこれらの局面は、フラットパネルディスプレイからイメージセンサーアレイまで、広範な範囲の現存する適用に衝撃を与え、そして計算、格納および通信、フラッシュメモリーデバイス、およびその他のタイプのメモリーデバイス、印刷デバイスなどのための、完全な新規範囲の汎用の柔軟性のある、装着型の使い捨て可能な電子製品を可能にする。
これらの目的およびその他の目的、利点および特徴は、本発明の以下の詳細な説明を考慮して容易に明らかになる。
本発明は、ここで、添付の図面を参照して説明される。これらの図面では、同様の参照番号は、同一または機能的に類似の要素を示す。さらに、参照番号の最も左の数字は、この参照番号が最初に出現する図面を識別する。
（発明の詳細な説明）
（序論）
本明細書中に示され、そして記載される特定の履行は、本発明の例であり、そしてそうでなければ、いかなる様式においても、本発明の範囲を制限することは意図されないことを認識すべきである。実際、簡潔さのために従来の電子製品、製造、半導体デバイス、およびナノワイヤ（ＮＷ）技術、およびシステム（およびこのシステムの個々の作動構成要素の構成要素）のその他の機能的局面は、本明細書中では詳細に説明されない。さらに、簡潔さのために、本発明は、ナノワイヤ、および半導体トランジスターデバイスに関するとしてしばしば説明される。さらに、ナノワイヤの数およびこれらのナノワイヤの間隔は、論議される特定の履行について提供されているが、これらの履行は、制限的であることは意図されず、そして広範な範囲のナノワイヤの数および間隔がまた用いられ得る。ナノワイヤがしばしば言及されるけれども、本明細書中で説明される技法はまた、ナノロッド、およびナノリボンに適用可能であることが認識されるべきである。本明細書中に記載される製造技法は、任意の半導体デバイスタイプ、およびその他の電子構成要素タイプを生成するために用いれら得ることがさらに認識されるべきである。さらに、これら技法は、電気システム、光システム、消費者電子製品、産業電子製品、ワイヤレスシステム、宇宙適用、または任意のその他の適用に適切であり得る。
本明細書で用いられるとき、用語「ナノワイヤ」は、一般に、５００ｎｍより小さい、そして好ましくは１００ｎｍより小さい少なくとも１つの断面寸法、そして１０より大きい、好ましくは５０より大きい，そしてより好ましくは１００より大きいアスペクト比（長さ：幅）を有する、任意の細長い導体または半導体材料（または本明細書中に記載されるその他の材料）をいう。このようなナノワイヤの例は、公開された国際特許出願番号ＷＯ０２／１７３６２、ＷＯ０２／４８７０１、およびＷＯ０１／０３２０８に記載されるような半導体ナノワイヤ、カーボンナノチューブ、および同様の寸法のその他の細長い導体または半導体構造を含む。
本明細書で用いられるとき、用語「ナノロッド」は、一般に、ナノワイヤに類似であるが、ナノワイヤのそれより小さいアスペクト比（長さ：幅）を有する任意の細長い導体または半導体材料（または本明細書中に記載されるその他の材料）をいう。２つ以上のナノロッドが、それらの長軸方向軸に沿ってカップルされ、その結果、これらカップルされたナノロッドが、接点または電極のような任意の２つ以上の点の間の途中のすべてにまたがり得ることに注目のこと。あるいは、２つ以上のナノロッドは、それらの長軸方向軸に沿って実質的に整列され得るが、一緒にカップルされず、その結果、これら２つ以上のナノロッドの端部間には、小さなギャップが存在する。この場合には、電子が１つのナノロッドからもう１つに、１つのナノロッドからもう１つにホップすることによって流れ得、この小さなギャップを横切る。これら２つ以上のナノロッドは実質的に整列され得、その結果、それらは、電子が電極間を辿り得る経路を形成する。
本明細書で用いられるとき、用語「ナノ粒子」は、一般に、ナノワイヤ／ナノロッドと同様の導体または半導体材料（または本明細書中に記載されるその他の材料）をいうが、１：１のアスペクト比を含む、ナノロッドのそれより小さいアスペクト比（長さ：幅）を有する、２つ以上のナノ粒子が、一緒にカップルされ得、その結果、これらカップルされたナノ粒子が、接点または電極のような任意の２つ以上の点の間の途中のすべてにまたがることに注目のこと。あるいは、２つ以上のナノ粒子は、実質的に整列され得るが、一緒にカップルされず、その結果、これらの間には、小さなギャップが存在する。この場合には、電子が１つのナノ粒子からもう１つに、１つのナノ粒子からもう１つにホップすることによって流れ得、この小さなギャップを横切る。これら２つ以上のナノ粒子は実質的に整列され得（例えば、化学的に、電荷／電場などによる）、その結果、それらは、電子が電極間を辿り得る経路を形成する。「ナノ粒子」は、「量子ドット」として言及され得ることに注目のこと。
本明細書中に記載される例示の履行は、主に、ＣｄＳおよびＳｉを用いるが、ナノワイヤおよびナノリボンのためのその他のタイプの材料が用いられ得、例えば、Ｓｉ、Ｇｅ、Ｓｎ、Ｓｅ、Ｔｅ、Ｂ、Ｃ（ダイヤモンドを含む）、Ｐ、Ｂ−Ｃ、Ｂ−Ｐ（ＢＰ６）、Ｂ−Ｓｉ、Ｓｉ−Ｃ、Ｓｉ−Ｇｅ、Ｓｉ−ＳｎおよびＧｅ−Ｓｎ、ＳｉＣ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／ＧａＰ／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ／ＩｎＡｓ／ＩｎＳｂ、ＢＮ／ＢＰ／ＢＡｓ、ＡｌＮ／ＡｌＰ／ＡｌＡｓ／ＡｌＳｂ、ＧａＮ／ＧａＰ／ＧａＡｓ／ＧａＳｂ、ＩｎＮ／ＩｎＰ／ＩｎＡｓ／ＩｎＳｂ、ＺｎＯ／ＺｎＳ／ＺｎＳｅ／ＺｎＴｅ、ＣｄＳ／ＣｄＳｅ／ＣｄＴｅ、ＨｇＳ／ＨｇＳｅ／ＨｇＴｅ、ＢｅＳ／ＢｅＳｅ／ＢｅＴｅ／ＭｇＳ／ＭｇＳｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＴｅ、ＳｎＳ、ＳｎＳｅ、ＳｎＴｅ、ＰｂＯ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＣｕＦ、ＣｕＣｌ、ＣｕＢｒ、ＣｕＩ、ＡｇＦ、ＡｇＣｌ、ＡｇＢｒ、ＡｇＩ、ＢｅＳｉＮ２、ＣａＣＮ２、ＺｎＧｅＰ２、ＣｄＳｎＡｓ２、ＺｎＳｎＳｂ２、ＣｕＧｅＰ３、（Ｃｕ、Ａｇ）（Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｆｅ）（Ｓ、Ｓｅ、Ｔｅ）２、Ｓｉ３Ｎ４、Ｇｅ３Ｎ４、Ａｌ２Ｏ３、（Ａｌ、Ｇａ、Ｉｎ）２（Ｓ、Ｓｅ、Ｔｅ）３、Ａｌ２ＣＯ、およびこのような半導体の２つ以上の適切な組み合わせを含む。
特定の局面では、上記半導体は、周期表のＩＩＩ族からのｐ−タイプドーパント；周期表のＶ族からのｎ−タイプドーパント；Ｂ、ＡｌおよびＩｎからなる群から選択されるｐ−タイプドーパント；Ｐ、ＡｓおよびＳｂからなる群から選択されるｎ−タイプドーパント；周期表のＩＩ族からのｐ−タイプドーパント；Ｍｇ、Ｚｎ、ＣｄおよびＨｇからなる群から選択されるｐ−タイプドーパント；周期表のＩＶ族からのｐ−タイプドーパント；ＣおよびＳｉからなる群から選択されるｐ−タイプドーパント；またはＳｉ、Ｇｅ、Ｓｎ、Ｓ、ＳｅおよびＴｅからなる群から選択されるｎ−タイプドーパントを含み得る。
さらに、上記ナノワイヤまたはナノリボンは、カーボンナノチューブ、または導体または半導体有機ポリマー材料（例えば、ペンタセン、および遷移金属酸化物）から形成されたナノチューブを含み得る。
これ故、用語「ナノワイヤ」は、例示の目的のために本明細書中の説明を通じて言及されているけれども、本明細書中の説明はまた、ナノチューブ（例えば、軸方向にそれを通って形成される中空チューブを有するナノワイヤ様構造）の使用を包含することが意図される。ナノチューブは、単独またはナノワイヤと組み合わせて、ナノワイヤについて本明細書中に記載されるように組み合わせ／ナノチューブの薄膜で形成され得、本明細書に記載される性質および利点を提供する。
さらに、本発明のナノワイヤの薄膜は、「不均質」膜であり得ることが注記され、これは、半導体ナノワイヤおよび／またはナノチューブ、および／またはナノロッド、および／またはナノリボン、および／または異なる組成および／または構造的特徴のそれらの任意の組み合わせを取り込む。例えば、「不均質膜」は、変化する直径および長さをもつナノワイヤ／ナノチューブ、変化する特徴を有する「不均質構造」であるナノチューブおよび／またはナノチューブを含み得る。
本発明の文脈では、詳細な説明の焦点は、半導体基板上のナノワイヤ、ナノチューブ、またはナノリボン薄膜の使用に関するけれども、これらのナノ構造が付着される基板は、制限されないで：均一基板、例えば、シリコンまたはその他の半導体材料、ガラス、石英、重合体などのような固体材料のウェーハ；大きな固体材料の剛直性シート、例えば、ガラス、石英、ポリカーボネート、ポリスチレンなどのようなプラスチックを含む任意の材料を含み得るか、またはさらなる要素、例えば、構造要素、組成要素などを含み得る。あるいは、ポリオレフィン、ポリアミドおよびその他、透明基板、またはこれらの特徴の組み合わせのようなプラスチックのロールのような可撓性基板が採用され得る。例えば、この基板は、最終的に所望のデバイスの一部であるその他の回路または構造要素を含み得る。このような要素の特定の例は、ナノワイヤまたはその他のナノスケールの伝導性要素、光および／または光電子要素（例えば、レーザー、ＬＥＤなど）、および構造要素（例えば、マイクロカンチレバー、ピット、ウェル、ポストなど）を含む、電気的接点、その他のワイヤまたは導体経路のような電気回路要素を含む。
実質的に「整列され」または「配向され」により、ナノワイヤのコレクションクまたは集団中の大多数のナノワイヤの長軸方向軸が、単一方向の３０度内に配向されることが意味される。大多数は、種々の実施形態で５０％より大きいナノワイヤの数であると考えられ得るが、ナノワイヤの６０％、７５％、８０％、９０％、またはその他の％が、そのように配向されている大多数であると考えられ得る。特定の好ましい局面では、大多数のナノワイヤは、所望の方向の１０度以内に配向されている。さらなる実施形態では、大多数のナノワイヤは、所望の方向のその他の数または範囲の度内に配向され得る。
本明細書中でなされる空間の説明（例えば、「上」、「下」、「上方」、「下方」、「上部」、「底」など）は、例示のみの目的のためであり、しかも、本発明のデバイスは、任意の配向または様式で空間的に配列され得る。
（重複するゲートを有する電子デバイス実施形態）
本発明の実施形態は、重複するゲート形態を有する電子デバイスについてこのセクションに提供される。これらの実施形態は、例示目的のために提供され、そして制限するのではない。本発明のさらなる作動および構造の実施形態は、本明細書中の記載から当業者に明らかである。これらのさらなる実施形態は、本発明の範囲および思想の中にある。
例えば、本発明の実施形態は、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を含む電界効果トランジスター（ＦＥＴ）のようなトランジスターに適用される。ＦＥＴは、第１の端子と第２の端子との間の電流が第３の端子で制御される３端子デバイスである。例えば、電圧が第３の端子で付与され得、電流を制御する。１つの実施形態では、この第１の端子および第２の端子は、「ソース」および「ドレイン」端子であり、そしてこの第３の端子は、「ゲート」端子であり得る。１つの実施形態では、この３つの端子は、半導体材料中またはその上に形成される。
ＭＯＳＦＥＴ実施形態では、金属ゲート電極は、代表的には、絶縁体材料によって半導体材料から分離されている。上記ソースおよびドレインに対応する半導体材料の領域は、代表的には、ベース半導体材料から異なってドープされる。例えば、このソースおよびドレイン領域は「ｎ」ドープされ、その一方、ベース半導体材料は「ｐ」ドープされる（すなわち、「ｎ−チャネル」デバイス）。あるいは、上記ソース領域およびドレイン領域は、「ｐ」ドープされ、その一方、上記ベース半導体材料は、「ｎ」ドープされる（すなわち、「ｐ−チャネル」デバイス）。ゲートで付与された電圧は、枯渇領域を形成し、そしてチャネル領域と呼ばれる可動性キャリアを含む薄い表面領域をさらに生成する。ｎ−チャネルデバイスは、大多数のキャリアのための電子を有し、その一方、ｐ−チャネルデバイスは、大多数のキャリアのためのホールとしてである。このチャネル領域の形成は、上記ソースとドレインとの間で電流が流れることを可能にする。
本発明の実施形態によれば、ゲート接点は、ナノワイヤ（または複数のナノワイヤ）のソースおよび／またはドレイン領域と重複される。この形態は、形成されるべき内在的および低ドープ半導体ナノワイヤに対し、改良されたオーム（低抵抗）接点を可能にする。
金属と半導体との間にオーム接点を作製する従来のアプローチは、金属が半導体と接触する領域中にドーパントを移植することである。このようなドーピングは、例えば、接点抵抗性および／またはシリーズ抵抗性を減少し得る。
ナノワイヤに対し、（例えば、４０ｎｍより小さいような）浅い接続部を有するために、ドーピングの間に、非常に低いドーパントエネルギーが用いられなければならない。そうでなければ、より高いエネルギーのイオンが、ナノワイヤを貫通し得、そして熱アニーリングプロセスが、ナノワイヤの小さなサイズおよびシード結晶構造の利用可能性のために修復され得ない結晶構造損傷を引き起こす。
本発明の実施形態は、ＦＥＴ構造のチャネル領域を調整するためのみならず、ＦＥＴナノワイヤのソース領域およびドレイン領域をまた「作動（ターンオン）」する。これは、関与するナノワイヤの小さい寸法（例えば、１００ｎｍ以下）のために可能である。ナノワイヤは、ゲート電場の影響の下で蓄積／反転されるが、ドレインからソースへのバイアスもまた、キャリア濃度に影響する。これは、ナノワイヤの小直径（例えば、１００ｎｍ以下）が、キャリアが拡散によってこれらの小距離の上をナノワイヤ内の周りで移動することを可能にするからである。このナノワイヤの内在的性質は、ドレインおよびソース接点（例えば、金属）への接続を乏しくし、本発明と組み合わせた重複するゲートバイアスの非存在下で、この電子デバイスを遮断さえする。ドレイン領域およびソース領域の重複を備えた単一のゲートは、それがナノワイヤＦＥＴのチャネル領域内で行うのとほぼ同じ様式でキャリア濃度を調整する。結果として、ドレイン領域およびソース領域への接点は、ドープされなければならないことはない。これは、（例えば、シリコン中のキャリアの拡散長さと比較して）小ナノワイヤ直径、およびキャリアがこのナノワイヤのゲート側からソースまで、および／またはナノワイヤのドレイン側まで拡散し、チャネルに対して延長を形成する能力によって容易にされる。
本発明は、ナノワイヤを基礎にしたトランジスターを含む、多くのタイプのナノワイヤを基礎にした電子デバイスに適用可能である。例えば、この形態を用いるＦＥＴ実施形態では、上記ゲート接点は、ソースおよびドレイン接点で荷電蓄積または反転を引き起こし、その一方、また、（ナノワイヤを通る）チャネルコンダクタンスを調整する。
１つの実施形態では、ゲート金属は、上記ソース接点およびドレイン接点が位置される表面の反対の表面上で、ナノワイヤのソース領域および／またはドレイン領域と重複される。しかし、本明細書中の教示から当業者によって理解され得るように、本発明によれば、その他のゲートおよびソース／ドレイン配列もまた可能である。
これらの実施形態は、以下を含む多くの利点を提供する：
１．ナノワイヤの接点領域のドーピングインプラントの必要性をなくする：および
２．ゲートの「オフ」−状態（例えば、ここでは、チャネルが相対的に非伝導性である）への調整はまた、ソース領域およびドレイン領域を遮断し、閾値以下の漏れ（「オフ」−状態漏れ）が、実質的に減少される。
図１は、基板１０２上のナノワイヤを基礎にした例示の電子デバイス１００を示す。図１中の電子デバイスは、トランジスターである。図１に示されるように、電子デバイス１００は、ドレイン接点１０４、ソース接点１０６、ナノワイヤ１０８、ゲート接点１１０、および誘電性材料層１１２を有する。電子デバイス１００は、従来の電子デバイスである。なぜなら、ドレイン接点１０４およびソース接点１０６のいずれも、ナノワイヤ１０８の長さ１２０に沿ってゲート接点１１０と重複しないからである。それ故、電子デバイス１００は、上記に記載のような欠陥を被る。
図２Ａおよび２Ｂは、本発明の実施形態による、基板１０２上の例示のナノワイヤを基礎にした電子デバイスを示す。図２Ａは、ドレイン電極または接点１０４、ソース電極または接点１０６、ナノワイヤ１０８、ゲート電極または接点２１０、および誘電性材料層１１２を有する電子デバイス２００を示す。
図２Ａに示されるように、ゲート接点２１０は、ナノワイヤ１０８の長さ２１２に沿って位置決めされる。代替の実施形態では、ゲート接点２１０は、ナノワイヤ１０８の長さ２１２の任意の一部分に沿って形成され得る。例えば、図３は、ナノワイヤ１０８の全長より少ない部分３０２に沿って位置決めされるゲート接点２１０を示す。
誘電性材料層１１２は、ゲート接点２１０とナノワイヤ１０８とに間に位置決めされる。誘電性材料層１１２は、ゲート誘電体として機能し、そして有機または無機を含む任意のタイプの誘電性材料であり得、そしてスピンされるか、スパッターされるか、または化学的蒸着（ＣＶＤ）、ｅ−ビーム蒸発のような任意のその他の薄膜堆積方法により付与されるか、または本明細書中いずれかで記載もしくは参照される、またはその他の公知の任意のその他の様式で付与される。１つの実施形態では、上記誘電性材料は、チャネル領域で窪みにされ得、このチャネル領域でより良好なカップリング効率を与える。
ドレイン接点１０４は、ナノワイヤ１０８と接触している。図２Ａに示されるように、ドレイン接点１０４は、ゲート接点２１０と重複する。換言すれば、ドレイン接点１０４は、それに沿ってゲート接点２１０が位置決めされるナノワイヤ１０８の一部分と重複する。ソース接点１０６は、ナノワイヤ１０８と接触している。図２Ａに示されるように、ソース接点１０６は、ゲート接点２１０と重複する。換言すれば、ソース接点１０６は、ゲート接点２１０がそれに沿って位置決めされるナノワイヤ１０８の一部分と重複する。
図２Ａおよび２Ｂに示されるように、ドレイン接点１０４およびソース接点１０６の全長は、ナノワイヤ１０８の長さ２１２と重複する。あるいは、図３に示されるように、ソース接点１０６の一部分３０６はゲート接点２１０と重複し、そしてドレイン接点１０４の一部分３０４はゲート接点２１０と重複する。１つの実施形態では、ドレイン接点１０４およびソース接点１０６のいずれかまたは両方の、ゲート接点２１０との重複の量は、無駄なキャパシタンス（単数または複数）を減少するために最小にされる。
ゲート接点２１０との重複のため、ドレイン接点１０４およびソース接点１０６に隣接するナノワイヤ１０８の領域は、オーム接点を生成するためにドープされる必要はない。ゲート接点２１０は、この重複に起因して、これらの領域におけるキャリア濃度を調整するために用いられ得、ナノワイヤ１０８のソース領域およびドレイン領域を「開ける（ターンオン）」。
ゲート接点２１０、ドレイン接点１０４、およびソース接点１０６は、有機（導電性ポリマー）または無機（例えば、金属または金属／合金の組み合わせ）を含む任意の適切な伝導性材料であり得、そして塗布され得、エレクトロポレーションされ得、蒸発され得、スパッターされ得、スピンされ得、または本明細書のいずれかで記載もしくは参照され、またはそうでなければ公知のように付与される。
ドレイン接点１０４とソース接点１０６との間のスペース２２０は、存在するとき、充填され得るか、または充填されないことに注目のこと。例えば、スペース２２０は、空気、絶縁性材料、ナノワイヤ１０８を基板１０２に付着する接着剤、または当業者に公知であり得る任意のその他の適切な材料を含み得る。
電子デバイス２００は従来プロセスを用いて形成され得、そして任意の順序で形成され得る。例えば、図２Ａに示されるように、ソース接点１０４およびドレイン接点１０６は、基板１０２上に形成される。ナノワイヤ１０８は、ソース接点１０４およびドレイン接点１０６上に堆積またはそうでなければ位置決めされる。誘電性材料１１２は、ナノワイヤ１０８上に形成される。ゲート接点２１０は、誘電性材料層１１２上に形成される。
あるいは、ゲート接点２１０は、電子デバイス２００のための基板上に形成され得る。例えば、図２Ｂに示されるように、ゲート接点２１０は、基板１０２上に形成される。誘電性材料層１１２は、ゲート接点２１０上に形成される。ナノワイヤ１０８は、誘電性材料層１１２上に堆積されるか、またはそうでなければ位置決めされる。ソース接点１０６およびドレイン接点１０４は、ナノワイヤ１０８上に形成される。
ＦＥＴとしての電子デバイス２００の作動の間に、ナノワイヤ１０８は、ソース接点１０６とドレイン接点１０４との間のチャネルとして機能する。実施形態では、１つ以上のさらなるゲート接点、グローバルまたはローカル、が、電子デバイス２００中に形成され得、性能を増大する。例えば、図４に示されるように、第２のゲート接点が、１つの実施形態によれば、電子デバイス２００中に存在し得る。第２のゲート４０２は、第１のゲート接点２１０にカップルされ得るか、または絶縁され得る。図４に示される形態では、第２のゲート接点４０２は、「後方」ゲートと称され得、その一方、第１のゲート接点２１０は、「前方」ゲートと称され得る。第２のゲート接点４０２は、チャネルコンダクタンスを改善し得る。図４に示される以外の複数ゲート形態がまた、本明細書の教示から当業者に理解され得るように、本発明の実施形態に適用可能である。
図５および６は、図２Ａおよび２Ｂの電子デバイス２００の例示の作動を示す。図５および６の例では、ナノワイヤ１０８は、ｐ−タイプ半導体材料である。代替の実施形態では、ナノワイヤ１０８は、ｎ−タイプであり得る。例えば、図５は、ゲート接点２１０とカップルされた第１の負電圧信号５０２、およびドレイン接点１０４に印加された第２の負電圧信号５０４を示す。ソース接点１０６は、接地またはその他の電圧または電位にカップルされ得る。図５の例に示されるように、ゲート接点２１０への負電圧の印加は、ゲート接点２１０の近傍のナノワイヤ１０８における正電荷５１０を蓄積させ、ドレイン接点１０４の近傍に蓄積するさらなる正電荷とともにチャネルを形成する。図６に示される電子デバイス２００は、図５に示される電子デバイス２００と類似の様式で作動する。
図２Ａおよび２Ｂに示されるような実施形態では、誘電性材料層１１２が堆積される。例えば、図７Ａは、電子デバイス２００の端面図を示し、ここでは、誘電性材料層１１２は、基板１０２上のゲート接点２１０上に形成される。別の実施形態では、誘電性材料層１１２は、ナノワイヤ１０８のシェル層であり得る。例えば、図７Ｂは、本発明の実施形態による、コア−シェルナノワイヤ７０２を有する電子デバイス２００を示す。ナノワイヤ７０２は、シェル層７０６によって取り囲まれた半導体コア７０４を有する。シェル層７０６は、ナノワイヤ７０２の表面中に形成されるか、またはそれに付与される誘電性材料である。図７Ｂの例示の実施形態では、コア−シェルナノワイヤ７０２は、ゲート接点２１０上に堆積され、そしてドレイン接点１０４（およびソース接点１０６、図７Ｂには示されていない）は、ナノワイヤ７０２上に形成される。シェル層７０６は、図７Ｂの電子デバイス２００のために誘電性材料層１１２として機能する。あるいは、ゲート接点２１０は、ナノワイヤ７０２上に形成され得、そしてドレイン接点１０４（およびソース接点１０６）は、基板１０２上に形成され得る。
図７Ｂに示される実施形態では、シェル層７０６の一部分は存在せず、その結果、ドレイン接点１０４（およびソース接点１０６）は、コア７０４と接触され得る。例えば、図７Ｃは、本発明の例示の実施形態による、図７Ｂの電子デバイス２００の側方断面図を示す。図７Ｃに示されるように、ナノワイヤ７０２の端部７０８および７１０におけるシェル層７０６の一部分７１２および７１４は、ドレイン接点１０４およびソース接点１０６のためにコア７０４を剥き出すようにパターン化／除去され得る。
複数の実施形態では、電子デバイスは、任意の数の１つ以上のナノワイヤを有して形成され得ることに注目のこと。例えば、複数のナノワイヤは、薄膜に成形され、そして電子デバイスで用いられる。複数のナノワイヤが用いられるとき、これらナノワイヤは、整列され得るか、または整列されない（例えば、ランダムに配列される）。
例えば、図７Ｄは、本発明の例示の実施形態による、複数の整列されたナノワイヤ１０８ａ〜１０８ｄを有する電子デバイス７５０の断面端面図を示す。図７Ｄの例に示されるように、複数のナノワイヤ１０８ａ〜ｄは、誘電性材料層１１２上に堆積される。さらに、複数のナノワイヤ１０８ａ〜ｄは、共通のドレイン接点１０４（そして図７Ｄには示されていないが、共通のソース接点１０６）を有する。
あるいは、この複数のナノワイヤは、コア−シェルナノワイヤであり得る。例えば、図７Ｅは、本発明の例示の実施形態による、複数の整列されたコア−シェルナノワイヤ７０２ａ〜７０２ｃを有する電子デバイス７６０の断面端面図を示す。図７Ｅの例に示されるように、複数のナノワイヤ７０２ａ〜ｃは、その上に形成された共通のドレイン接点１０４（そして図７Ｄには示されていないが、共通のソース接点１０６）を有する。ドレイン接点１０４は、ナノワイヤ７０２ａ〜ｃのコア７０４ａ〜ｃの剥き出た部分と接触して示される。さらに、複数のナノワイヤ１０８ａ〜ｄは、ゲート接点２１０上に堆積される。
電子デバイス７５０は、それに代わって基板１０２上に形成されたドレイン接点１０４およびソース接点１０６を有し得、そして複数のナノワイヤ上に形成されたゲート接点２１０を有するか、またはその他の様式の形態とされ得ることに注目のこと。
図８は、本発明の例示の実施形態による、電子デバイスを製作するための例示の工程を提供するフローチャート８００を示す。その他の構造的および作動実施形態は、以下の論議に基づき当業者に明らかである。図８に示される工程は、必ずしも示される順序で生じなければならないことはない。図８の工程を以下に詳細に説明する。
フローチャート８００は、工程８０２で始まる。工程８０２では、少なくとも１つのナノワイヤが基板上に位置決めされる。例えば、１つ以上の任意の数のナノワイヤが位置決めまたは堆積され得る。例えば、図７Ａおよび７Ｂは、例示の単一のナノワイヤの実施形態に関し、そして図７Ｄおよび７Ｅは、複数のナノワイヤが存在する例示の実施形態に関する。図７Ａに示されるナノワイヤ１０８のような、そして／または図７Ｂに示されるナノワイヤ７０２のようなナノワイヤが用いられ得る。任意のタイプの基板が、基板１０２として用いられ得、可撓性基板および剛直性基板、ならびに小面積基板および大面積基板を含む。
工程８０４では、ゲート接点が形成される。このゲート接点は、少なくとも１つのナノワイヤの長さの少なくとも一部分に沿って位置決めされ、そして誘電性材料層によって少なくとも１つのナノワイヤから分離される。例えば、このゲート接点は、（図２Ａに示されるように）ナノワイヤの位置決め後に形成されるか、または（図２Ｂに示されるように）ナノワイヤの位置決め前に形成されるゲート接点２１０であり得る。
工程８０６では、ドレイン接点およびソース接点は、少なくとも１つのナノワイヤと接触して形成され、ここで、このソース接点およびドレイン接点の１つまたは両方は、ゲート接点と重複する。例えば、このドレイン接点およびソース接点は、図２Ａまたは２Ｂに示されるようなドレイン接点１０４およびソース接点１０６である。図２Ａおよび２Ｂに示されるように、ドレイン接点１０４およびソース接点１０６は、ゲート接点２１０と完全に重複する。あるいは、図３に示されるように、ソース接点１０６およびドレイン接点１０４の一部分が、ゲート接点２１０と重複する。代替の実施形態では、唯一のドレイン接点１０４およびソース接点１０６が、ナノワイヤの長さに沿ってゲート接点２１０と重複する。
（非対称二重ゲートのナノワイヤを基礎にしたトランジスター実施形態）
本発明の実施形態は、このセクションでは、非対称ゲート形態を有する電子デバイスについて提供される。これらの実施形態は、例示の目的のために提供され、そして制限するのではない。本発明のさらなる作動的および構造的実施形態は、本明細書中の記載から当業者に明らかである。これらのさらなる実施形態は、本発明の範囲および思想の中にある。
本発明の実施形態によれば、非対称二重ゲート形態が、トランジスターのようなナノワイヤを基礎にする電子デバイスの駆動能力を増加するために形成される。非対称二重ゲート形態を有するナノワイヤＦＥＴを作製する実施形態が、例示の目的で本明細書中に記載される。
本発明の非対称二重ゲート形態は、高性能電子デバイスを提供し、そしてドーピングプロセスをなくすことによって電子デバイス製作プロセスを単純にする。このようなドーピングプロセスは、代表的には、イオン移植、および高温拡散／アニーリングプロセスを必要とする。本発明の実施形態による製作プロセスは、非常に低い温度のプロセス（例えば、１００℃より低い）を用いて履行され得る。電子デバイス実施形態は、ガラス、プラスチック、ステンレス鋼、セラミック、またはその他の材料もしくはデバイスを含む、任意のサイズおよび形状（例えば、ロール〜ロールプラスチック電子製品）を備えた低温基板（例えば、高温プロセスで持続することができない）を含む、任意の基板タイプ上に形成され得る。
二重ゲートおよびナノワイヤ中の可能な完全枯渇チャネルの利点を採用することにより、高性能デバイスが、非常に低いコストで生成され得る。初期デバイスモデリングおよび実際のデバイスの試験は、優れたデバイス性能を示す。例えば、電流駆動能力は、非二重ゲートデバイスと比較して、本発明の二重ゲートを用いて２倍以上であり得る。
図９は、本発明の実施形態による、例示の非対称二重ゲート形態を有する電子デバイス９００の断面図を示す。図９に示されるように、電子デバイス９００は、基板９２０上に形成される。電子デバイス９００は、絶縁シェル層９０６（例えば、適合被覆）によって取り囲まれる半導体コア９０４を有するナノワイヤ９０２、リング形状の第１のゲート領域９０８、第２のゲート領域９１０、ソース接点９１２、およびドレイン接点９１４を含む。
以下にさらに記載されるように、リング形状の第１のゲート領域９０８は、ナノワイヤ９０２の長さ９１８の一部分９１６に沿ってナノワイヤ９０２を取り囲む。第２のゲート領域９１０は、ナノワイヤ９０２と基板９２０との間のナノワイヤ９０２の長さ９１８に沿って位置決めされる。
ソース接点９１２とドレイン接点９１４は、半導体コア９０４の個々の剥き出た部分９２２および９２４でナノワイヤ９０２の半導体コア９０４にカップルされる。図９の例では、ソース接点９１２およびドレイン接点９１４は、第２のゲート領域９１０の側とは反対のナノワイヤ９０２の側（例えば、図９に示される上側面）に位置決めされる。
誘電性材料９２６は、ソース接点９１２とドレイン接点９１４を、リング形状のゲート領域９０８から分離する。
電子デバイス９００は、本発明の実施形態による、種々のプロセスに従って形成され得る。図１０は、本発明の実施形態による、電子デバイス９００を製作するための例示の工程を提供するフローチャート１０００を示す。その他の構造的および作動的実施形態は、以下の論議に基づき、当業者に明らかである。図１０に示される工程は、必ずしも、示される順序で生じなければならないことはない。図１０の工程は、図１１〜２１に関して以下に詳細に説明される。図１１〜２１は、本発明の実施形態による、例示の製作プロセス間の電子デバイス９００の種々の図を示す。
フローチャート１０００は、工程１００２で始まる。工程１００２では、ナノワイヤが、基板上に位置決めされる（例えば、堆積される）。例えば、このナノワイヤは、図１３に示されるように、基板９２０上に位置決め（例えば、成長される、堆積される、など）ナノワイヤ９０２である。図１１は、ナノワイヤ９０２の例示の断面図を示し、そして図１２は、ナノワイヤ９０２の例示の斜視図を示す。図１１および１２に示されるような実施形態では、ナノワイヤ９０２は、半導体コア９０４、コア９０４を取り囲む絶縁シェル層９０６、および絶縁シェル層９０６を取り囲む伝導層１１０２を有する。伝導層１１０２は、ナノワイヤ９０２の周りに形成される適合被覆である。例えば、多結晶シリコン（ポリ−Ｓｉ）またはＧｅが伝導層１１０２として用いられ得るか、または別の有機（例えば、導電性ポリマーなど）または無機材料（例えば、ドープされたＳｉ、Ｇｅなど）または金属／合金の組み合わせを含む、金属（例えば、Ｗ、Ｐｔ、Ｃｕ、Ａｌ、Ｎｉ、Ｔｉなど）のようなその他の伝導性材料が用いられ得る。伝導層１１０２は、プラズマ増大ＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、原子層堆積（ＡＬＤ）、または急速熱ＣＶＤなどのような化学的蒸着（ＣＶＤ）技法により、物理的蒸着（ＰＶＤ）（例えば、スパッタリング、ｅ−蒸発）により、そしてスピンコーティング、蒸気コーティング、浸漬コーティングなどのようなその他の薄膜プロセッシング法によって形成され得る。絶縁シェル層９０６は、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＡｌＯ、ＡｌＮなど、ポリマー材料、またはその他の絶縁材料のような、任意の種々の誘電性材料から形成され得る。例示の目的のために提供される例示の実施形態では、伝導層１１０２は、１０００Åの厚みを有し、シェル層９０６（例えば、ＳｉＯから作製される）は、１００Åの厚みを有し、そしてコア９０４（例えば、シリコンのとき）は、５００Åの直径を有する。図９および１１〜２２に示される、コア９０４、シェル層９０６、伝導層１１０２などの相対寸法は、必ずしも比例して正確ではなく、それらは例証の容易さのために示されていることに注目のこと。
１つの実施形態では、フローチャート１０００は、シェル層９０６がコア９０４中／上に形成される工程を含み得る。フローチャート１０００はまた、伝導層１１０２がシェル層９０６上に形成される工程を含み得る。
工程１００４では、ナノワイヤは、このエッチングから反対の側面上のナノワイヤの長さに沿った伝導層の第１の部分、およびナノワイヤの長さに沿った第１の位置でこのナノワイヤの周りの伝導層のリング形状の第２の部分を除いて、基板上でエッチングされる。例えば、図１４は、本発明の実施形態による、ナノワイヤ９０２の例示のエッチングを示す。伝導層１１０２の一部分は、任意の様式でナノワイヤ９０２から選択的にエッチングされ得る。図１４の例に示されるように、フォトレジスト材料１４０２は、ナノワイヤ９０２上でパターン化され得、除去されるべきでないナノワイヤ９０２上の伝導層１１０２の部分を保護する。フォトリソグラフィープロセスが、例えば、用いられ得る。図１４に示されるように、ナノワイヤ９０２は、エッチング供給源（例えば、化学的エッチング材料、レーザー光など）に曝されるか、または処理され得、伝導層１１０２の非保護部分を除去する。任意のタイプの適切な材料除去プロセスが用いられ得る。例えば、反応性イオンエッチング（ＲＩＥ）またはその他のエッチング技法が用いられ得る。例えば、ＲＩＥエッチングプロセスでは、プラズマ電力、圧力、エッチングガス組成物、および／または基板バイアスが、イオンビームが表面により直接向かうように調整され得る。また、伝導層１５０２と下にある絶縁シェル９０６との間の高いエッチング選択性が、伝導層１５０２エッチングの間に絶縁層９０６のエッチングが最小になるように用いられる。これは、例えば、上記のようにエッチングプロセスを調整することによって達成され得る。
伝導層１１０２の一部分のこの除去は、電子デバイス９００のための初期ゲート構造を形成する。図１５は、初期ゲート構造を備えたナノワイヤ９０２の例示の断面図を示し、そして図１６は、その例示の斜視図を示す。図１５および１６に示されるように、この初期ゲート構造は、伝導層１１０２のリング形状の第１の領域または部分１５０２、および伝導層１１０２の第２の領域または部分１５０４を含む。電子デバイス９００のために、リング形状の第１の部分１５０２は、第１の「前方」ゲートを形成し、そして第２の部分１５０４は、第２の「後方」ゲートを形成する。伝導層１１０２のリング形状の第１の部分１５０２は、ナノワイヤ９０２の長さ９１８に沿った第１の位置１５０６（？）でナノワイヤ９０２の周りに位置決めされる。リング形状の第１の部分１５０２は、上記のようにフォトレジスト材料１４０２によって、またはその他の手段によって形状にされる。伝導層１１０２の第２の部分１５０４は、ナノワイヤ９０２の長さ９１８に沿って位置決めされる。第２の部分１５０４は、エッチング供給源（例えば、光１４０２）とは反対の側面上の伝導層１１０２中に形成される。なぜなら、コア９０４およびシェル層９０６は、エッチング供給源がナノワイヤ９０２の下の材料に影響することをブロックするからである。
図１６に示されるような実施形態では、リング形状の第１の部分１５０２は、ナノワイヤ９０２を完全に取り囲む。あるいは、第１の部分１５０２は、ナノワイヤ９０２を部分的に取り囲むように形成され得る。換言すれば、第１の部分１５０２が、半円またはその他の一部のような部分円である実施形態では、それは、ナノワイヤ９０２の完全な周縁の周りに延びない。リング形状の第１の部分１５０２は、特定の適用によって要求されるように、ナノワイヤ９０２に沿った任意の幅を有して形成され得ることに注目のこと。
１つの実施形態では、随意のドーピング工程が実施され得、所望であれば、ソース領域およびドレイン領域をドープする。任意のドーピング技法が用いられ得る。例えば、このドーピングは、熱拡散、イオン移植、レーザー誘導ドーピング、プラズマイオン浸漬、またはプラズマイオンシャワーを用いて実施され得、次いで、迅速熱アニーリング（ＲＴＡ）およびレーザーアニーリングなどが続く。
工程１００６では、誘電性材料が基板上のナノワイヤ上に体積される。例えば、誘電性材料が堆積され、図１７および１８に示されるような誘電材料層１７０２を形成する。図１７は、側方断面図を示し、そして図１８は、ナノワイヤ９０２の端面図を示す。誘電材料層１７０２は、最終的なゲート接点とドレイン／ソース接点との間の絶縁体の基礎として用いられる。任意のタイプの誘電材料堆積プロセスが用いられ得、化学的蒸着（ＣＶＤ）、または原子層堆積（ＡＬＤ）のような蒸着を含む。層１７０２のための誘電材料は、任意のタイプの誘電材料であり得、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＡｌＮ、または本明細書中のいずれかで記載もしくは参照され、またはその他の公知のその他の誘電材料を含む。あるいは、その他の堆積技法および材料が用いられ得、ガラス上のスピン、ポリマー上のスピン（例えば、ポリイミド、ＢＣＢ、ＳＵ８）、およびペレリンを含む。１つの実施形態では、これらの材料は、ナノワイヤ上に一致して被覆され、そして平坦化される。
工程１００８では、ナノワイヤはエッチングされて、上記誘電材料、上記絶縁シェル層、およびコアの直径の部分を、ナノワイヤから、このナノワイヤに沿った第２の位置および第３の位置で除去する。例えば、図１９に示されるように、フォトレジスト材料１９０２は、誘電材料層１７０２上でパターン化され得、誘電材料層１７０２、シェル層９０６、およびコア９０４のどの部分が除去されべきかを制御する。フォトリソグラフィープロセスが、例えば、用いられ得る。図１９に示されるように、ナノワイヤ９０２は、エッチング供給源１９０４（例えば、化学的エッチング材料、反応性イオンエッチングなど）に曝されるか、または処理され、誘電材料層１７０２、シェル層９０６、およびコア９０４の保護されない部分を除去する。図１９に示される第１の位置１９１０および第２の位置１９２０は、フォトレジスト材料１９０２によって保護されない。それ故、図２０の側方断面図に示されるように、誘電材料層１７０２、シェル層９０６、およびコア９０４が第１の位置１９１０および第２の位置１９２０で除去され、コア９０４の部分９２２および９２４を剥き出す。図２１は、コア９０４の部分９２２を剥き出すように、第１の位置１９１０で除去された誘電材料層１７０２、シェル層９０６、およびコア９０４を示す端面断面図を示す。図２０に示されるように、誘電材料層１７０２の誘電材料９２６は、リング形状の第１の部分１５０２を覆う。
あるいは、平坦化プロセスのような、その他の材料除去／エッチング技法が用いられ得、第１の位置１９１０および第２の位置１９２０における、誘電材料層１７０２、シェル層９０６、およびコア９０４を除去する。例えば、プラズマ乾燥エッチングのようなエッチングが実施され得る。このプロセスは、ガス比率および／またはガス圧を変えることによって調整され得、コア９０４の材料（例えば、シリコン）と誘電材料層１７０２と間のエッチング選択性が実質的に等しく、接触領域における平面（例えば、第１および第２の剥き出た部分９２２および９２４）を、図２１に示されるように実質的に平坦かつ平滑にする。いくつかの実施形態では、シリコンコアと誘電性材料との間の非常に高いエッチング選択性が望ましく、これは、ポリマーを基礎にする材料が、例えば、誘電材料として用いられるとき実現され得る。
上記に記載のように、１つの実施形態では、いくらかのコア９０４が工程１００８の間に除去される。例えば、コア９０４の直径の１／４〜１／３が、または任意のその他の量が除去され得る。別の実施形態では、工程１００８の間に、誘電材料層１７０２およびシェル層９０６かエッチングされ、コア９０４から材料を除去することなくコア９０４の表面を剥き出す。
工程１０１０では、ドレイン接点が第２の位置上に形成され、そしてソース接点が第３の位置上に形成される。例えば、図９に示されるように、ソース接点９１２およびドレイン接点９１４は、第１の剥き出た位置９２２および第２の剥き出た位置９２４中に形成される。例えば、金属堆積／金属化が、ソース接点９１２およびドレイン接点９１４を形成するめに実施され得る。フォトレジストが、金属化されるべきでない領域を覆うために用いられ得、そしてこのフォトレジストは、例えば、次に除去され得る。
従って、１つの実施形態では、電子デバイス９００は、フローチャート１０００のプロセスによって形成され得る。伝導層１１０２から形成されるリング形状の第１の部分１５０２は、電子デバイス９００のリング形状の第１のゲート領域９０８である。伝導層１１０２から形成される第２の部分１５０４は、第２のゲート領域９１０である。
１つの実施形態では、工程１００２で位置決めされたナノワイヤは、複数のナノワイヤとともに位置決めされる。このような実施形態では、工程１００４、１００６、１００８、および１０１０はね複数のナノワイヤに対して実施され得、電子デバイスを形成する。それ故、ナノワイヤ９０２に類似する複数のナノワイヤが、整列され、または整列されずに位置決めされ得、電子デバイスを形成する。例えば、図２２は、電子デバイス２２００の一部分の端面断面図を示し、これは、複数の電子デバイス９００ａ〜ｃを含む。電子デバイス９００ａ〜ｃの各々は、個々のリング形状の第１のゲート領域９０８ａ〜ｃおよび第２のゲート領域９１０ａ〜ｃを有することに注目のこと。これらのゲートは、基板９２０のトレース／回路を通じて、またはその他で、一緒に電気的にカップルされ得る。さらに、共通ソース接点９１２は、電子デバイス９００ａ〜ｃの各コアにカップルされ得る。
電子デバイス構造およびその製作のためのプロセスについての上記の説明はまた、薄膜トランジスターを基礎にしたアモルファスシリコン（ａ−Ｓｉ）およびポリシリコン（ポリ−Ｓｉ）に適用され得ることに注目のこと。
図２３は、本発明のｎ−チャネルデバイス実施形態についてのシミュレーション結果のプロット２３００を示す。プロット２３００は、後方ゲート電圧が変化されるとき（例えば、第２のゲート領域９１０に付与される電圧、Ｖｈａｎｄｌｅ）、ドレイン電流Ｉｄ（Ｙ−軸）（例えば、図９のドレイン接点９１４で測定された電流）のゲート電圧（Ｘ−軸）（例えば、リング形状の第１のゲート領域９０８に付与される電圧）に対する種々のプロットを示す。図２３では、この後方ゲート電圧は、ステップ：−５Ｖ、０Ｖ、１Ｖ、３Ｖ、および５Ｖで変動される。
プロット２３００は、この後方ゲート電圧が、０ボルトから上方に変動されるとき（すなわち、Ｖｈａｎｄｌｅ≠０）、ドレイン電流が劇的に増加されることを示す。それ故、第２のゲート領域９０８のような後方ゲートの使用は、増加した電流容量を可能にする。
図２４は、実際のｐ−チャネルデバイスからの結果のプロット２４００を示し、図２３のシミュレーションと類似の結果を示す。プロット２４００では、０Ｖと−１００Ｖの後方ゲート電圧が用いられる。プロット２４００に示されるように、非ゼロ後方ゲート電圧は、増加した電流容量を提供する（すなわち、プロット２４００では約３×より多い電流）。
従って、本発明の実施形態は、以下を含む多くの利点を提供する：
Ａ．高電流駆動能力；
Ｂ．低シリーズ抵抗性；
Ｃ．ドーピングなしのオーム抵抗；および
Ｄ．ナノワイヤ適用には、性能を犠牲にすることなく、完全に低い製作／アセンブリ環境温度（例えば、Ｔ＜２００゜）が可能である。
（結論）
本発明の種々の実施形態が上記に記載されているが、それらは例示によってのみ提示され、そして制限ではないことが理解されるべきである。当業者には、形態および詳細における種々の変更が、本発明の思想および範囲から逸脱することなくその中でなされ得ることは明らかである。それ故、本発明の広さ、および範囲は、上記に記載の例示の実施形態のいずれによっても制限されるべきではなく、添付の請求項およびそれらの等価物に従ってのみ規定されるべきである。
本明細書中に援用され、そして明細書の一部を形成する添付の図面は、本発明を示し、そしてその説明とともに、本発明の原理を説明するために供され、そして当業者が本発明を作製し、そして用いることを可能にする。
図１は、基板上のナノワイヤを基礎にする電子デバイスの例を示す。 図２Ａおよび２Ｂは、本発明の実施形態による、重複ゲート構造をもつ例示のナノワイヤを基礎にした電子デバイスを示す。 図３は、ナノワイヤの長さの一部分にまたがるゲート接点を示す。 図４は、本発明の実施形態による、二重ゲートを有する電子デバイスを示す。 図５は、本発明の実施形態による、図２Ａおよび２Ｂのナノワイヤを基礎にした電子デバイスの例示の作動を示す。 図６は、本発明の実施形態による、図２Ａおよび２Ｂのナノワイヤを基礎にした電子デバイスの例示の作動を示す。 図７Ａは、本発明の例示の実施形態による、図２Ｂのナノワイヤを基礎にした電子デバイスの端面図を示す。 図７Ｂは、本発明の実施形態による、コア−シェルナノワイヤを含む電子デバイスを示す。 図７Ｃは、本発明の例示の実施形態による、図７Ｂの電子デバイスの側方断面図を示す。 図７Ｄは、本発明の例示の実施形態による、複数のナノワイヤを含む電子デバイスの端面図である。 図７Ｅは、本発明の例示の実施形態による、複数のナノワイヤを含む電子デバイスの端面図である。 図８は、本発明の例示の実施形態による、図２Ａおよび２Ｂに示されるような電子デバイスを製作するための例示の工程を提供するフローチャートを示す。 図９は、本発明の実施形態による、例示の非対称二重ゲート形態を有する電子デバイスの断面図を示す。 図１０は、本発明の例示の実施形態による、図９の電子デバイスを製作するための例示の工程を提供するフローチャートを示す。 図１１は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１２は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１３は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１４は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１５は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１６は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１７は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１８は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図１９は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図２０は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図２１は、本発明の実施形態による、例示の製作プロセスの間の図９の電子デバイスの種々の図を示す。 図２２は、本発明の例示の実施形態による、各々が非対称二重ゲートを有する複数のナノワイヤを有する電子デバイスを示す。 図２３は、本発明の例示の実施形態により、非対称ゲート構造を備えた電子デバイスについてシミュレーション結果のプロットを示す。 図２４は、本発明の例示の実施形態による、非対称ゲート構造を備えた電子デバイスについて実際の作動結果のプロットを示す。

Claims (31)

  1. 電子デバイスであって：
    少なくとも１つのナノワイヤ；
    該少なくとも１つのナノワイヤの長さの少なくとも一部分に沿って位置決めされたゲート接点；
    該ゲート接点と該少なくとも１つのナノワイヤとの間の誘電性材料層；
    該少なくとも１つのナノワイヤと接触するソース接点；
    該少なくとも１つのナノワイヤと接触するドレイン接点；を備え、そして
    ここで、該ソース接点および該ドレイン接点の少なくとも一部分が、該少なくとも１つのナノワイヤの該長さの該一部分と重複する、電子デバイス。
  2. 前記誘性電材料層が、前記少なくとも１つのナノワイヤの周りに形成されたシェル層である、請求項１に記載の電子デバイス。
  3. 前記電子デバイスが基板上に形成され、ここで、誘電性材料が該基板上に堆積され、前記誘電性材料層を形成する、請求項１に記載の電子デバイス。
  4. 前記少なくとも１つのナノワイヤが、複数の整列されたナノワイヤを備える、請求項１に記載の電子デバイス。
  5. 前記少なくとも１つのナノワイヤが、複数のランダムに配向されたナノワイヤを備える、請求項１に記載の電子デバイス。
  6. 基板をさらに備える請求項１に記載の電子デバイスであって、前記ソース接点および前記ドレイン接点が該基板上に形成され、前記少なくとも１つのナノワイヤが該ソース接点および該ドレイン接点上に堆積され、そして前記ゲート接点が前記少なくとも１つのナノワイヤ上の前記誘電性層上に形成される、電子デバイス。
  7. 基板をさらに備える請求項１に記載の電子デバイスであって、前記ゲート接点が該基板上に形成され、前記少なくとも１つのナノワイヤが該ゲート接点上に堆積され、そして前記ソース接点および前記ドレイン接点が該少なくとも１つのナノワイヤ上に形成される、電子デバイス。
  8. 前記誘電性材料層が、前記ゲート接点上の前記少なくとも１つのナノワイヤの堆積の前に該ゲート接点上に形成される、請求項７に記載の電子デバイス。
  9. 前記電子デバイスが、トランジスターである、請求項１に記載の電子デバイス。
  10. 前記トランジスターが、電解効果トランジスター（ＦＥＴ）である、請求項１に記載の電子デバイス。
  11. 電子デバイスであって：
    半導体ナノワイヤ；
    該ナノワイヤに接続されたドレイン接点およびソース接点；および
    該ナノワイヤの長さに沿って該ドレイン接点および該ソース接点の少なくとも１つと重複する、該ナノワイヤに接続されるゲート接点を備える、電子デバイス。
  12. 前記ゲート接点と前記ナノワイヤとの間に位置決めされる誘電性材料をさらに備える、請求項１１に記載の電子デバイス。
  13. 複数の半導体ナノワイヤ；
    該複数の半導体ナノワイヤに接続されるドレイン接点およびソース接点；および
    該複数の半導体ナノワイヤの長さに沿って該ドレイン接点および該ソース接点の少なくとも１つと重複する、該複数の半導体ナノワイヤに接続されるゲート接点を備える、電子デバイス。
  14. 前記ゲート接点と前記複数の半導体ナノワイヤとの間に位置決めされる誘電性材料をさらに備える、請求項１３に記載の電子デバイス。
  15. 前記複数の半導体ナノワイヤの各々のナノワイヤが、半導体コアおよび該半導体コアを取り囲むシェル層を有し、ここで、該シェルが前記誘電性材料である、請求項１４に記載の電子デバイス。
  16. 前記複数の半導体ナノワイヤが整列されている、請求項１３に記載の電子デバイス。
  17. 電子デバイスを製作するための方法であって：
    （ａ）基板上にナノワイヤを位置決めする工程であって、該ナノワイヤが半導体コアを有し、絶縁性シェル層が該コアを取り囲み、そして導体層が該絶縁性シェル層を取り囲む工程；
    （ｂ）該基板上の該ナノワイヤをエッチングする工程であって、該ナノワイヤの長さに沿った第１の位置にある該ナノワイヤの周りの導体層のリング形状の第１の部分、および該エッチングから反対の側の該ナノワイヤの長さに沿った導体層の第２の部分を除き、該ナノワイヤから該導体層を除去する工程；
    （ｃ）該基板上の該ナノワイヤ上に誘電性材料を位置決めする工程；
    （ｄ）該ナノワイヤをエッチングする工程であって、該ナノワイヤの長さに沿った第２の位置および第３の位置で、該誘電性材料、該絶縁性シェル層、および該コアの直径の部分を除去し、ここで、該第２の位置および該第３の位置が第１の位置の反対側である工程；および
    （ｅ）該第２の位置上にドレイン接点を、そして該第３の位置上にソース接点を形成する工程を包含する、方法。
  18. 工程（ａ）で堆積される前記ナノワイヤが、複数のナノワイヤで位置決めされ、ここで、工程（ｂ）〜（ｅ）が該複数のナノワイヤ上で実施され、前記電子デバイスを形成する、請求項１７に記載の方法。
  19. 工程（ｂ）が：フォトレジスト材料を前記ナノワイヤに付与すること；
    該フォトレジスト材料を該ナノワイヤから、前記第１の位置を除いて除去すること；および
    エッチングを用いる工程であって、前記リング形状の第１の部分および前記第２の部分を除いて該ナノワイヤから導体層を除去することを包含する、請求項１７に記載の方法。
  20. 工程（ｄ）が：
    フォトレジスト材料を前記ナノワイヤに付与すること；
    該フォトレジスト材料を該ナノワイヤから第２の位置および第３の位置で除去すること；
    前記誘電性材料、絶縁性シェル層、および前記コアの直径の部分を、前記第２の位置および第３の位置で該ナノワイヤから除去するためにエッチングを用いることを包含する、請求項１７に記載の方法。
  21. 工程（ｂ）が：反応性イオンエッチングを用いることを包含する、請求項１７に記載の方法。
  22. 前記用いることが：イオンビームを調節するために、プラズマ電力、プラズマ圧力、および基板バイアスの少なくとも１つを調整する、請求項２１に記載の方法。
  23. 工程（ｃ）が：蒸着を用いることを包含する、請求項１７に記載の方法。
  24. 前記用いることが：化学的蒸着をもちいることを包含する、請求項２３に記載の方法。
  25. 工程（ｃ）が：ガラスプロセス上のスピン、ポリマープロセス上のスピン、の少なくとも１つを用いること、およびペレリンを付与することを包含する、請求項１７に記載の方法。
  26. 工程（ｄ）が：プラズマ乾燥エッチングを用いることを包含する、請求項１７に記載の方法。
  27. 前記用いることが：前記コアと前記誘電性材料との間のエッチ選択性を制御するためにガス比およびガス圧の少なくとも１つを調整することを包含する、請求項２６に記載の方法。
  28. 前記調整することが：実質的に平坦な表面を生成するように前記コアおよび前記誘電性材料のエッチ速度を実質的に等しくするために前記ガス比および前記ガス圧の少なくとも１つを調整することを包含する、請求項２７に記載の方法。
  29. 工程（ｅ）が：前記ドレイン接点およびソース接点をそれぞれ形成するために前記第２の位置および第３の位置を金属化することを包含する、請求項１７に記載の方法。
  30. 基板上の電子デバイスであって：
    絶縁シェル層によって取り囲まれた半導体コアを有するナノワイヤ；
    該ナノワイヤの長さの部分に沿って該ナノワイヤを取り囲むリング形状の第１のゲート領域；
    該ナノワイヤと該基板との間の該ナノワイヤの長さに沿って位置決めされる第２のゲート領域；および
    該半導体コアの個々の剥き出た部分で該ナノワイヤの該半導体コアに接続されるソース接点およびドレイン接点、を備える、電子デバイス。
  31. 基板上の電子デバイスであって：
    複数の整列されたナノワイヤであって、各々が絶縁シェル層によって取り囲まれた半導体コアを有するナノワイヤ；
    該ナノワイヤの長さの一部分に沿って該ナノワイヤの各々を囲う第１のゲート領域；
    該ナノワイヤの各々と該基板との間の該ナノワイヤの各々の長さに沿って位置決めされる第２のゲート領域；および
    該半導体コアの個々の剥き出た部分で該ナノワイヤの各々の該半導体コアに接続されるソース接点およびドレイン接点、を備える、電子デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013543659A (ja) * 2010-10-01 2013-12-05 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタ用途に用いられる砒化ガリウムに基づく材料
JP2014195073A (ja) * 2013-03-15 2014-10-09 Dow Global Technologies Llc マルチヘテロ接合ナノ粒子、その製造方法および同ナノ粒子を含む物品

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8958917B2 (en) * 1998-12-17 2015-02-17 Hach Company Method and system for remote monitoring of fluid quality and treatment
US9056783B2 (en) * 1998-12-17 2015-06-16 Hach Company System for monitoring discharges into a waste water collection system
US20110125412A1 (en) * 1998-12-17 2011-05-26 Hach Company Remote monitoring of carbon nanotube sensor
US7454295B2 (en) 1998-12-17 2008-11-18 The Watereye Corporation Anti-terrorism water quality monitoring system
US8920619B2 (en) 2003-03-19 2014-12-30 Hach Company Carbon nanotube sensor
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
US8883568B2 (en) * 2008-06-10 2014-11-11 Brown University Research Foundation Method providing radial addressing of nanowires
WO2006084128A2 (en) * 2005-02-04 2006-08-10 Brown University Apparatus, method and computer program product providing radial addressing of nanowires
KR101100887B1 (ko) * 2005-03-17 2012-01-02 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법
US20060231237A1 (en) * 2005-03-21 2006-10-19 Carlos Dangelo Apparatus and method for cooling ICs using nano-rod based chip-level heat sinks
US7468271B2 (en) * 2005-04-06 2008-12-23 President And Fellows Of Harvard College Molecular characterization with carbon nanotube control
US7649665B2 (en) * 2005-08-24 2010-01-19 The Trustees Of Boston College Apparatus and methods for optical switching using nanoscale optics
US7906803B2 (en) * 2005-12-06 2011-03-15 Canon Kabushiki Kaisha Nano-wire capacitor and circuit device therewith
US8119032B2 (en) * 2006-02-07 2012-02-21 President And Fellows Of Harvard College Gas-phase functionalization of surfaces including carbon-based surfaces
CN101873992B (zh) * 2006-02-07 2013-11-06 哈佛大学校长及研究员协会 碳纳米管的气相官能化
WO2008018726A1 (en) * 2006-08-07 2008-02-14 Seoul National University Industry Foundation Nanostructure sensors
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US7858918B2 (en) * 2007-02-05 2010-12-28 Ludwig Lester F Molecular transistor circuits compatible with carbon nanotube sensors and transducers
US7838809B2 (en) 2007-02-17 2010-11-23 Ludwig Lester F Nanoelectronic differential amplifiers and related circuits having carbon nanotubes, graphene nanoribbons, or other related materials
US7923310B2 (en) * 2007-07-17 2011-04-12 Sharp Laboratories Of America, Inc. Core-shell-shell nanowire transistor and fabrication method
WO2009085356A2 (en) * 2007-10-01 2009-07-09 University Of Southern California Usc Stevens Methods of using and constructing nanosensor platforms
US8188513B2 (en) 2007-10-04 2012-05-29 Stc.Unm Nanowire and larger GaN based HEMTS
US20100204062A1 (en) * 2008-11-07 2010-08-12 University Of Southern California Calibration methods for multiplexed sensor arrays
EP2374155A1 (en) * 2008-12-19 2011-10-12 Hewlett-Packard Development Company, L.P. Photovoltaic structure and method of fabrication employing nanowire on stub
FR2942660B1 (fr) * 2009-02-27 2011-04-01 Commissariat Energie Atomique Dispositif capteur a base de nanofils
EP2409327A1 (de) * 2009-03-20 2012-01-25 Microgan Gmbh Vertikal kontaktiertes elektronisches bauelement sowie verfahren zur herstellung eines solchen
WO2010115143A1 (en) * 2009-04-03 2010-10-07 University Of Southern California Surface modification of nanosensor platforms to increase sensitivity and reproducibility
US8368125B2 (en) 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8129247B2 (en) 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8143113B2 (en) 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8368123B2 (en) * 2009-12-23 2013-02-05 Nokia Corporation Apparatus for sensing an event
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8680510B2 (en) * 2010-06-28 2014-03-25 International Business Machines Corporation Method of forming compound semiconductor
US8298881B2 (en) * 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US9040364B2 (en) * 2012-10-30 2015-05-26 International Business Machines Corporation Carbon nanotube devices with unzipped low-resistance contacts
CN104979403A (zh) * 2015-05-20 2015-10-14 北京大学 导电沟道全包裹纳米线平面环栅场效应器件及其制备方法
US10396300B2 (en) * 2015-12-03 2019-08-27 International Business Machines Corporation Carbon nanotube device with N-type end-bonded metal contacts
CN108091569A (zh) * 2016-11-23 2018-05-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10985164B1 (en) * 2019-09-27 2021-04-20 Nanya Technology Corporation Semiconductor device with nanowire contact and method for fabricating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135325A (ja) * 1993-09-17 1995-05-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1197691A (ja) * 1997-09-18 1999-04-09 Toshiba Corp 薄膜トランジスタおよび接合構造
WO2004032191A2 (en) * 2002-09-30 2004-04-15 Nanosys, Inc. Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
JP2004221530A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体装置

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962863A (en) 1993-09-09 1999-10-05 The United States Of America As Represented By The Secretary Of The Navy Laterally disposed nanostructures of silicon on an insulating substrate
EP0661733A2 (en) 1993-12-21 1995-07-05 International Business Machines Corporation One dimensional silicon quantum wire devices and the method of manufacture thereof
US5920078A (en) 1996-06-20 1999-07-06 Frey; Jeffrey Optoelectronic device using indirect-bandgap semiconductor material
EP0933346B1 (en) * 1996-07-31 2003-12-10 Shionogi & Co., Ltd. NOVEL p-TERPHENYL COMPOUNDS
KR100277881B1 (ko) 1998-06-16 2001-02-01 김영환 트랜지스터
US6256767B1 (en) 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US6815218B1 (en) 1999-06-09 2004-11-09 Massachusetts Institute Of Technology Methods for manufacturing bioelectronic devices
CA2372707C (en) 1999-07-02 2014-12-09 President And Fellows Of Harvard College Nanoscopic wire-based devices, arrays, and method of their manufacture
US6438025B1 (en) 1999-09-08 2002-08-20 Sergei Skarupo Magnetic memory device
AU2248301A (en) 1999-10-27 2001-05-08 William Marsh Rice University Macroscopic ordered assembly of carbon nanotubes
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
WO2002003472A2 (en) 2000-06-29 2002-01-10 California Institute Of Technology Aerosol silicon nanoparticles for use in semiconductor device fabrication
JP4112358B2 (ja) 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
US6447663B1 (en) 2000-08-01 2002-09-10 Ut-Battelle, Llc Programmable nanometer-scale electrolytic metal deposition and depletion
TWI294636B (en) 2000-08-22 2008-03-11 Harvard College Doped elongated semiconductor articles, growing such articles, devices including such articles and fabricating such devices
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
JP3386789B2 (ja) 2000-09-29 2003-03-17 富士通カンタムデバイス株式会社 半導体装置及びその製造方法
DE10060120B4 (de) * 2000-12-04 2005-12-22 Gkn Driveline International Gmbh Kugelgleichlaufgelenk als Gegenbahngelenk
KR100984603B1 (ko) 2000-12-11 2010-09-30 프레지던트 앤드 펠로우즈 오브 하버드 칼리지 나노센서
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
US6593065B2 (en) 2001-03-12 2003-07-15 California Institute Of Technology Method of fabricating nanometer-scale flowchannels and trenches with self-aligned electrodes and the structures formed by the same
CA2442985C (en) 2001-03-30 2016-05-31 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
US7084507B2 (en) 2001-05-02 2006-08-01 Fujitsu Limited Integrated circuit device and method of producing the same
US6787179B2 (en) * 2001-06-29 2004-09-07 Ethicon, Inc. Sterilization of bioactive coatings
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6896864B2 (en) 2001-07-10 2005-05-24 Battelle Memorial Institute Spatial localization of dispersed single walled carbon nanotubes into useful structures
US6672925B2 (en) 2001-08-17 2004-01-06 Motorola, Inc. Vacuum microelectronic device and method
NZ513637A (en) 2001-08-20 2004-02-27 Canterprise Ltd Nanoscale electronic devices & fabrication methods
WO2003019586A1 (en) 2001-08-30 2003-03-06 Koninklijke Philips Electronics N.V. Magnetoresistive device and electronic device
JP2003108021A (ja) 2001-09-28 2003-04-11 Hitachi Ltd 表示装置
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
WO2003050854A2 (en) 2001-12-12 2003-06-19 The Pennsylvania State University Chemical reactor templates: sacrificial layer fabrication and template use
US7049625B2 (en) 2002-03-18 2006-05-23 Max-Planck-Gesellschaft Zur Fonderung Der Wissenschaften E.V. Field effect transistor memory cell, memory device and method for manufacturing a field effect transistor memory cell
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US20030189202A1 (en) 2002-04-05 2003-10-09 Jun Li Nanowire devices and methods of fabrication
US6760245B2 (en) 2002-05-01 2004-07-06 Hewlett-Packard Development Company, L.P. Molecular wire crossbar flash memory
AU2003261205A1 (en) 2002-07-19 2004-02-09 President And Fellows Of Harvard College Nanoscale coherent optical components
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7115916B2 (en) 2002-09-26 2006-10-03 International Business Machines Corporation System and method for molecular optical emission
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
US6918284B2 (en) 2003-03-24 2005-07-19 The United States Of America As Represented By The Secretary Of The Navy Interconnected networks of single-walled carbon nanotubes
US6916195B2 (en) * 2003-03-26 2005-07-12 Intel Corporation Land grid array socket loading device
US7323730B2 (en) * 2004-07-21 2008-01-29 Commissariat A L'energie Atomique Optically-configurable nanotube or nanowire semiconductor device
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07135325A (ja) * 1993-09-17 1995-05-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH1197691A (ja) * 1997-09-18 1999-04-09 Toshiba Corp 薄膜トランジスタおよび接合構造
WO2004032191A2 (en) * 2002-09-30 2004-04-15 Nanosys, Inc. Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
JP2004221530A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013543659A (ja) * 2010-10-01 2013-12-05 アプライド マテリアルズ インコーポレイテッド 薄膜トランジスタ用途に用いられる砒化ガリウムに基づく材料
US9780223B2 (en) 2010-10-01 2017-10-03 Applied Materials, Inc. Gallium arsenide based materials used in thin film transistor applications
JP2014195073A (ja) * 2013-03-15 2014-10-09 Dow Global Technologies Llc マルチヘテロ接合ナノ粒子、その製造方法および同ナノ粒子を含む物品

Also Published As

Publication number Publication date
CN101401210B (zh) 2011-05-11
US20060081886A1 (en) 2006-04-20
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CN101401210A (zh) 2009-04-01
AU2005336130A1 (en) 2007-03-15
CA2589432C (en) 2014-08-05
US7871870B2 (en) 2011-01-18

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