KR20070063597A - 나노와이어 기반 전자 장치에서의 게이팅 구성 및 향상된 접점을 위한 방법, 시스템, 및 장치 - Google Patents

나노와이어 기반 전자 장치에서의 게이팅 구성 및 향상된 접점을 위한 방법, 시스템, 및 장치 Download PDF

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샤리아 모스타셰드
지안 첸
프랑시스코 레온
야오링 판
린다 티. 로마노
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나노시스, 인크.
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Abstract

개선된 게이트 구조를 갖는 전자 장치에 대한 방법, 시스템 및 장치가 기술되어 있다. 전자 장치는 적어도 하나의 나노와이어를 포함한다. 상기 적어도 하나의 나노와이어의 길이의 적어도 일부분을 따라 게이트 접점이 배치되어 있다. 상기 게이트 접점과 상기 적어도 하나의 나노와이어 사이에 유전체 재료층이 있다. 소스 접점 및 드레인 접점은 상기 적어도 하나의 나노와이어와 접촉하고 있다. 상기 소스 접점 및/또는 상기 드레인 접점의 적어도 일부분이 상기 나노와이어의 상기 길이를 따라 상기 게이트 접점과 중첩해 있다. 다른 태양에서, 전자 장치는 절연 쉘 층에 의해 둘러싸여 있는 반도체 코어를 갖는 나노와이어를 포함한다. 고리 형상의 제1 게이트 영역이 상기 나노와이어의 길이의 일부를 따라 상기 나노와이어를 둘러싸고 있다. 제2 게이트 영역이 상기 나노와이어와 상기 기판 사이에서 상기 나노와이어의 길이를 따라 배치되어 있다. 소스 접점 및 드레인 접점이 상기 반도체 코어의 각각의 노출된 부분에서 상기 나노와이어의 상기 반도체 코어에 연결되어 있다.
전자 장치, 나노와이어, 반도체 코어, 이중 게이트 구조

Description

나노와이어 기반 전자 장치에서의 게이팅 구성 및 향상된 접점을 위한 방법, 시스템, 및 장치{METHOD, SYSTEM, AND APPARATUS FOR GATING CONFIGURATIONS AND IMPROVED CONTACTS IN NANOWIRE BASED ELECTRONIC DEVICES}
본 발명은 나노와이어-기반 전자 장치에서의 게이팅 구성(gating configuration)에 관한 것이다.
업계에서는 저가의 전자 회로를 개발하는 것에 관심이 있으며, 특히 저가의 대면적 전자 장치를 개발하는 것에 관심이 있다. 이러한 대면적 전자 장치의 이용가능성은 민수 응용에서 군수 응용에 이르기까지 다양한 기술 분야에 혁신을 가져올 수 있다. 이러한 장치에 대한 예시적인 응용은 능동 매트릭스(active matrix) 액정 디스플레이(LCD) 및 다른 유형의 매트릭스 디스플레이(matrix display), 스마트 라이브러리(smart library), 신용 카드, 스마트 프라이스(smart price)를 위한 무선 주파수 식별 태그 및 재고 태그, 보안 검사/감시 또는 고속도로 교통 모니터링 시스템, 대면적 센서 어레이, 기타 등등을 포함한다.
따라서, 고성능의 전도성 또는 반도체 재료 및 장치와, 저가의 고성능 전자 장치 및 부품을 제조하는 방법 및 시스템이 필요하다.
게다가, 낮은 프로세스 온도를 요구하는 플라스틱 및 다른 기판에 부착될 수 있는 박막 트랜지스터(TFT) 등의 고성능의 반도체 장치가 필요하다.
고성능의 전자 장치를 형성하는 방법, 시스템 및 장치에 대해 기술되어 있다. 예를 들어, 개선된 게이트 구조를 갖는 반도체 장치에 대한 방법, 시스템 및 장치가 기술되어 있다.
본 발명의 일 태양에서, 전자 장치는 하나 이상의 나노와이어를 포함한다. 게이트 접점(gate contact)은 나노와이어(들)의 길이의 적어도 일부분을 따라 배치되어 있다. 유전체 재료층은 게이트 접점과 나노와이어(들) 사이에 있다. 소스 접점 및 드레인 접점은 나노와이어(들)로 형성된다. 소스 접점 및/또는 드레인 접점의 적어도 일부분은 나노와이어(들)의 길이를 따라 게이트 접점과 중첩되어 있다.
본 발명의 다른 태양에서, 이중 게이트 구조(double gate structure)를 갖는 전자 장치가 기술되어 있다. 일 태양에서, 이중 게이트 구조는 전방 게이트 및 후방 게이트 구조를 포함한다.
또 다른 태양에서, 이 이중 게이트 구조는 비대칭이다.
다른 태양에서, 나노와이어를 둘러싸고 있는 게이트 구조를 갖는 전자 장치가 기술되어 있다.
일 태양에서, 전자 장치는 절연 쉘 층(insulating shell layer)에 의해 둘러싸여 있는 반도체 코어(semiconductor core)를 갖는 나노와이어를 포함한다. 고리 형상의 제1 게이트 영역은 나노와이어의 길이의 일부분을 따라 나노와이어를 둘러싸고 있다. 제2 게이트 영역은 나노와이어와 지지 기판 사이에서 나노와이어의 길이를 따라 배치되어 있다. 소스 접점 및 드레인 접점은 반도체 코어의 각자의 노출된 부분에서 나노와이어의 반도체 코어에 연결되어 있다.
본 발명의 다른 태양들에서, 이들 전자 장치를 제조하는 방법이 기술되어 있다.
본 발명의 태양들에 따르면, 개선된 게이트 구조를 포함하는 나노와이어, 나노막대, 나노입자, 나노리본, 및 나노튜브 구성 및 박막은 다양한 새로운 기능을 가능하게 해준다. 태양들에서, 이들은 마이크로 전자회로를 단결정 기판에서 유리 및 플라스틱 기판으로 옮겨가게 하는 것, 장치 레벨에서 매크로 전자회로, 마이크로 전자회로 및 나노 전자회로를 집적하는 것, 또한 단일의 기판 상에 서로 다른 반도체 재료를 집적하는 것을 포함한다. 본 발명의 이들 태양은 평판 디스플레이에서 이미지 센서 어레이에 이르는 광범위한 기존의 응용에 영향을 미치며, 완전히 새로운 범위의 자유 자재의, 착용가능한, 일회용의 컴퓨팅, 저장 및 통신 전자회로, 플래쉬 메모리 장치, 및 다른 유형의 메모리 장치, 프린팅 장치, 기타 등등을 가능하게 해준다.
이들 및 다른 목적, 이점 및 특징은 본 발명의 이하의 상세한 설명을 살펴보면 즉시 명백하게 될 것이다.
본 명세서에 포함되어 명세서의 일부를 형성하는 첨부 도면은 본 발명을 예시하고 있으며, 또한 상세한 설명과 함께 본 발명의 원리를 설명하고 당업자가 본 발명을 제조 및 사용할 수 있게 해주는 역할을 한다.
도 1은 기판 상의 예시적인 나노와이어-기반 전자 장치를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른, 중첩하는 게이트 구조를 갖는 예시적인 나노와이어-기반의 전자 장치를 나타낸 도면이다.
도 3은 나노와이어의 길이의 일부분에 걸쳐 뻗어 있는 게이트 접점을 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른, 이중 게이트를 갖는 전자 장치를 나타낸 도면이다.
도 5 및 도 6은 본 발명의 실시예들에 따른, 도 2a 및 도 2b의 나노와이어-기반의 전자 장치의 예시적인 동작을 나타낸 도면이다.
도 7a는 본 발명의 예시적인 실시예들에 따른, 도 2b의 나노와이어-기반의 전자 장치의 단부를 나타낸 도면이다.
도 7b는 본 발명의 실시예들에 따른, 코어-쉘 나노와이어를 포함하는 전자 장치를 나타낸 도면이다.
도 7c는 본 발명의 예시적인 실시예에 따른, 도 7b의 전자 장치의 측단면도이다.
도 7d 및 도 7e는 본 발명의 예시적인 실시예들에 따른, 복수의 나노와이어를 포함하는 전자 장치의 단부를 나타낸 도면이다.
도 8은 본 발명의 예시적인 실시예들에 따른, 도 2a 및 도 2b에 나타낸 것과 같은 전자 장치를 제조하는 예시적인 단계들을 제공하는 흐름도이다.
도 9는 본 발명의 일 실시예에 따른, 예시적인 비대칭 이중 게이트 구성을 갖는 전자 장치의 단면도이다.
도 10은 본 발명의 예시적인 실시예에 따른, 도 9의 전자 장치를 제조하는 예시적인 단계들을 제공하는 흐름도이다.
도 11 내지 도 21은 본 발명의 실시예들에 따른, 예시적인 제조 프로세스 동안 도 9의 전자 장치를 나타낸 여러가지 도면이다.
도 22는 본 발명의 예시적인 실시예에 따른, 각각이 비대칭 이중 게이트 구성을 갖는 복수의 나노와이어를 갖는 전자 장치를 나타낸 도면이다.
도 23은 본 발명의 예시적인 실시예에 따른, 비대칭 게이트 구조를 갖는 전자 장치에 대한 시뮬레이션 결과를 그래프로 나타낸 도면이다.
도 24는 본 발명의 예시적인 실시예에 따른, 비대칭 게이트 구조를 갖는 전자 장치에 대한 실제의 동작 결과를 그래프로 나타낸 도면이다.
이제부터 본 발명에 대해 첨부 도면을 참조하여 기술한다. 도면에서, 유사한 참조 번호는 동일하거나 기능상으로 유사한 요소를 나타낸다. 게다가, 참조 번호의 최좌측 숫자는 그 참조 번호가 처음 나타나는 도면을 식별해준다.
도입
본 명세서에 도시되고 설명되어 있는 특정의 구현예가 본 발명의 예이며 어떻게든 본 발명의 범위를 다른 방식으로 제한하려는 것이 아님을 잘 알 것이다. 실제로, 간략함을 위해, 종래의 전자 회로, 제조, 반도체 장치, 및 나노와이어(NW) 기술 및 시스템(및 시스템의 개별적인 동작 요소의 부품)의 다른 기능상 측면은 본 명세서에 상세히 기술되어 있지 않을 수 있다. 게다가, 간략함을 위해, 본 명세서에서 본 발명이 나노와이어에 관한 것이며 반도체 트랜지스터 장치에 관한 것이라고 자주 기술되고 있다. 또한, 기술된 특정의 구현예에 대해 나노와이어의 수 및 그 나노와이어의 간격이 제공되어 있지만, 이들 구현예는 제한하려는 것이 아니며 광범위한 나노와이어의 수 및 간격도 역시 사용될 수 있다. 나노와이어가 빈번히 언급되고 있지만, 본 명세서에 기재된 기술들이 나노막대, 나노튜브 및 나노리본에도 적용가능하다는 것을 잘 알 것이다. 또한, 본 명세서에 기재된 제조 기술이 임의의 반도체 장치 유형 및 다른 전자 부품 유형을 제작하는 데 사용될 수 있다는 것을 잘 알 것이다. 게다가, 이들 기술은 전기 시스템, 광학 시스템, 가전 제품, 산업 전자, 무선 시스템에서의 응용, 우주 응용, 또는 임의의 다른 응용에 적합하다.
본 명세서에서 사용되는 바와 같이, 용어 "나노와이어"는 일반적으로 500nm보다 작고, 양호하게는 100nm보다 작고 10보다 큰, 양호하게는 50보다 큰, 보다 양호하게는 100보다 큰 종횡비(길이:폭)를 갖는 적어도 하나의 단면 크기를 포함하는, 임의의 가늘고 긴 전도성 또는 반도체 재료(또는 본 명세서에 기술된 다른 재료)를 말한다. 이러한 나노와이어의 예는 공개된 국제 특허 출원 제WO 02/17362호, 제WO 02/48701호, 및 제WO 01/03208호에 기술되어 있는 것과 같은 반도체 나노와이어, 탄소 나노튜브, 및 유사한 크기의 다른 가늘고 긴 전도성 또는 반도체 구조를 포함한다.
본 명세서에서 사용되는 바와 같이, 용어 "나노막대"는 일반적으로 나노와이어와 유사하지만 나노와이어의 종횡비(길이:폭)보다 작은 종횡비를 갖는 임의의 가늘고 긴 전도성 또는 반도체 재료(또는 본 명세서에 기술된 다른 재료)를 말한다. 유의할 점은 2개 이상의 나노막대가 그의 길이 방향 축을 따라 서로 연결될 수 있으며 그에 따라 이 연결된 나노막대가 접점 또는 전극 등의 임의의 2개 이상의 점 사이에 계속 뻗어 있게 된다. 다른 대안으로서, 2개 이상의 나노막대는 실질적으로 그의 길이 방향 축을 따라 정렬될 수 있지만, 서로 연결되지 않을 수 있으며, 그에 따라 그 2개 이상의 나노막대의 단부 사이에 작은 간극이 존재하게 된다. 이 경우에, 전자들이 이 작은 간극을 건너가기 위해 하나의 나노막대로부터 다른 나노막대로 건너뜀으로써 하나의 나노막대로부터 다른 나노막대로 흐를 수 있다. 이 2개 이상의 나노막대는 전극들 사이에서 전자가 이동할 수 있게 되는 경로를 형성하도록 실질적으로 정렬될 수 있다.
본 명세서에서 사용되는 바와 같이, 용어 "나노입자"는 일반적으로 나노와이어/나노막대와 유사하지만 1:1의 종횡비를 비롯하여 나노막대의 종횡비(길이:폭)보다 작은 종횡비를 갖는 임의의 전도성 또는 반도체 재료(또는 본 명세서에 기술되는 다른 재료)를 말한다. 유의할 점은 2개 이상의 나노입자가 서로 결합되고 그에 따라 이 결합된 나노입자가 접점 또는 전극 등의 임의의 2개 이상의 점들 간에 계속 뻗어 있을 수 있다는 것이다. 다른 대안으로서, 2개 이상의 나노입자가 실질적으로 정렬되지만 서로 연결되지 않을 수 있으며, 그에 따라 이들 사이에 작은 간극이 존재한다. 이 경우에, 전자들이 이 작은 간극을 건너가기 위해 하나의 나노입 자에서 다른 나노입자로 건너뜀으로써 하나의 나노입자에서 다른 나노입자로 흐를 수 있다. 이 2개 이상의 나노입자는 (예를 들어, 화학적으로, 전기 전하/전계에 의해, 기타 등등으로) 전자들이 전극들 사이에서 이동할 수 있는 경로를 형성하도록 실질적으로 정렬될 수 있다. 유의할 점은 "나노입자"가 "양자점(quantum dot)"이라고 할 수 있다는 것이다.
본 명세서에 기술된 예시적인 구현예가 주로 CdS 및 Si를 사용하지만, 예를 들어, Si, Ge, Sn, Se, Te, B, C(다이어몬드를 포함함), P, B-C, B-P(BP6), B-Si, Si-C, Si-Ge, Si-Sn 및 Ge-Sn, SiC, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, BN/BP/BAs, AlN/AlP/AlAs/AlSb, GaN/GaP/GaAs/GaSb, InN/InP/InAs/InSb, ZnO/ZnS/ZnSe/ZnTe, CdS/CdSe/CdTe, HgS/HgSe/HgTe, BeS/BeSe/BeTe/MgS/MgSe, GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, CuF, CuCl, CuBr, CuI, AgF, AgCl, AgBr, AgI, BeSiN2, CaCN2, ZnGeP2, CdSnAs2, ZnSnSb2, CuGeP3, CuSi2P3, (Cu,Ag)(Al, Ga, In, Tl, Fe)(S, Se, Te)2, Si3N4, Ge3N4, Al2O3, (Al, Ga, In)2 (S, Se, Te)3, Al2CO 및 2개 이상의 이러한 반도체의 적절한 조합으로부터 선택된 반도체 재료로 이루어진 반도체 나노와이어 또는 나노리본을 비롯하여 나노와이어 및 나노리본에 대한 다른 유형의 재료가 사용될 수 있다.
소정의 태양에서, 반도체는 주기율표의 3족으로부터의 p-형 도펀트, 주기율표의 5족으로부터의 n-형 도펀트, B, Al 및 In으로 이루어진 그룹으로부터 선택된 p-형 도펀트, P, As 및 Sb로 이루어진 그룹으로부터 선택된 n-형 도펀트, 주기율표의 2족으로부터의 p-형 도펀트, Mg, Zn, Cd 및 Hg로 이루어진 그룹으로부터 선택된 p-형 도펀트, 주기율표의 4족으로부터 선택된 p-형 도펀트, C 및 Si로 이루어진 그룹으로부터 선택된 p-형 도펀트, 또는 Si, Ge, Sn, S, Se 및 Te로 이루어진 그룹으로부터 선택된 n-형 도펀트로 이루어진 그룹으로부터의 도펀트를 포함할 수 있다.
게다가, 나노와이어 또는 나노리본은 탄소 나노튜브 또는 전도성이나 반도체 유기 폴리머 재료(예를 들어, 펜타센 및 전이 금속 산화물)로 형성된 나노튜브를 포함할 수 있다.
따라서, 용어 "나노와이어"가 예시를 위해 본 명세서에서의 설명 전체에 걸쳐 언급되고 있지만, 본 명세서에서의 설명은 나노튜브(예를 들어, 그를 통해 축방향으로 형성된 속이 빈 튜브를 갖는 나노와이어-유사 구조)의 사용도 포함시키고자 한 것이다. 나노튜브는, 본 명세서에 기술된 특성 및 이점을 제공하기 위해, 나노와이어에 대해 본 명세서에 기술된 바와 같이 나노튜브의 조합/박막으로, 단독으로, 또는 나노와이어와 결합하여 형성될 수 있다.
게다가, 유의할 점은 본 발명의 나노와이어의 박막이 다른 조성 및/또는 구조적 특성의 반도체 나노와이어 및/또는 나노튜브, 및/또는 나노막대, 및/또는 나노리본, 및/또는 이들의 임의의 조합을 포함하는 "이질적인" 막(heterogeneous film)일 수 있다는 것이다. 예를 들어, "이질적인 막"은 다양한 직경 및 길이를 갖는 나노와이어/나노튜브, 및 다양한 특성을 갖는 "헤테로구조"인 나노튜브 및/또는 나노튜브를 포함할 수 있다.
본 발명과 관련하여, 상세한 설명의 중점이 반도체 기판 상에 나노와이어, 나노막대, 나노튜브 또는 나노리본 박막을 사용하는 것에 관한 것이지만, 이들 나노 구조가 부착되는 기판은 균일한 기판(예를 들어, 실리콘 또는 다른 반도체 재료, 유리, 수정, 중합제, 기타 등등의 고체 재료의 웨이퍼), 고체 재료의 큰 강성 시트(예를 들어, 유리, 수정, 폴리카보네이트, 폴리스티렌, 기타 등등의 플라스틱)(이에 한정되는 것은 아님)를 포함하는 임의의 재료를 포함할 수 있거나, 부가적인 원소(예를 들어, 구조적, 조성적, 기타 등등)를 포함할 수 있다. 다른 대안으로서, 폴리올레핀, 폴리아미드, 및 기타 등등의 플라스틱의 롤(roll) 등의 가요성 기판, 투명 기판, 또는 이들 특징의 조합이 이용될 수 있다. 예를 들어, 기판은 궁극적으로 원하는 장치의 일부분인 다른 회로 또는 구조적 요소를 포함할 수 있다. 이러한 요소의 특정의 예는, 나노와이어 또는 다른 나노급 전도 요소, 광학 및/또는 광전 요소(예를 들어, 레이저, LED, 기타 등등), 및 구조적 요소(예를 들어, 마이크로캔틸레버(microcantilever), 피트(pit), 웰(well), 포스트(post), 기타 등등)를 비롯한, 전기 접점, 다른 와이어 또는 전도성 경로 등의 전기 회로 요소를 포함한다.
실질적으로 "정렬된" 또는 "배향된"이란 한 집단 또는 군집의 나노와이어 내의 대부분의 나노와이어의 길이방향 축이 단일의 방향에서 30도 내에 배향되어 있음을 의미한다. 이 대부분이 나노와이어의 수가 50%보다 많은 것으로 생각될 수 있지만, 여러가지 실시예에서, 60%, 75%, 80%, 90% 또는 나노와이어의 다른 퍼센트가 그렇게 배향되어 있는 대부분인 것으로 간주될 수 있다. 소정의 양호한 태양에 서, 대부분의 나노와이어는 원하는 방향에서 10도 내에 배향되어 있다. 부가적인 실시예에서, 대부분의 나노와이어가 원하는 방향에서 다른 수 또는 범위의 각도 내에 배향되어 있을 수 있다.
본 명세서에서 기술되는 공간적 설명(예를 들어, "상부", "하부", "상향", "하향", "상단", "하단", 기타 등등)이 단지 예시를 위한 것에 불과하며, 본 발명의 장치들이 임의의 배향 또는 방식으로 공간적으로 정렬될 수 있다는 것을 잘 알 것이다.
중첩하는 게이트를 갖는 전자 장치 실시예
이 섹션에서 중첩하는 게이트 구성을 갖는 전자 장치에 대한 본 발명의 실시예들이 제공된다. 이들 실시예는 예시를 위해 제공된 것이며, 제한하는 것이 아니다. 본 발명에 대한 부가적인 동작 및 구조의 실시예는 본 명세서의 설명으로부터 당업자에게는 명백할 것이다. 이들 부가적인 실시예는 본 발명의 범위 및 정신 내에 속한다.
예를 들어, 본 발명의 실시예들은 금속 산화물 반도체 FET(MOSFET)를 비롯한 전계 효과 트랜지스터(FET) 등의 트랜지스터에 적용된다. FET는 제1 단자와 제2 단자 사이의 전류가 제3 단자에서 제어되는 3-단자 장치이다. 예를 들어, 전류를 제어하기 위해 제3 단자에 전압이 인가될 수 있다. 일 실시예에서, 제1 및 제2 단자는 "소스" 및 "드레인" 단자일 수 있으며, 제3 단자는 "게이트" 단자일 수 있다. 일 실시예에서, 이 3개의 단자는 반도체 재료 내에 또는 그 위에 형성된다.
MOSFET 실시예에서, 금속 게이트 전극은 일반적으로 절연 재료에 의해 반도 체 재료로부터 분리되어 있다. 소스 및 드레인에 대응하는 반도체 재료의 영역은 일반적으로 베이스 반도체 재료와 다르게 도핑된다. 예를 들어, 소스 및 드레인 영역은 "n" 도핑될 수 있는 반면, 베이스 반도체 재료는 "p" 도핑된다(즉, "n-채널" 장치). 다른 대안으로서, 소스 및 드레인 영역은 "p" 도핑될 수 있는 반면, 베이스 반도체 재료는 "n" 도핑된다(즉, "p-채널" 장치). 게이트에 인가되는 전압은 공핍 영역을 형성하고, 추가적으로 이동 캐리어(mobile carrier)를 포함하는 얇은 표면 영역(채널 영역이라고 함)을 생성한다. n-채널 장치는 다수 캐리어로 전자를 가지는 반면, p-채널 장치는 다수 캐리어로 정공을 갖는다. 채널 영역의 형성은 소스와 드레인 사이에 전류가 흐를 수 있게 해준다.
본 발명의 실시예들에 따르면, 게이트 접점은 나노와이어(또는 복수의 나노와이어)의 소스 영역 및/또는 드레인 영역과 중첩되어 있다. 이 구성은 진성의 저도핑된(intrinsic and low-doped) 반도체 나노와이어에의 오옴(저저항) 접점이 형성될 수 있게 해준다.
금속과 반도체 사이에 오옴 접점을 제조하는 종래의 방법은 금속이 반도체와 접촉하게 될 영역에 도펀트를 주입하는 것이다. 이러한 도핑은, 예를 들어, 접촉 저항 및/또는 직렬 저항을 감소시킬 수 있다.
나노와이어의 경우, 얕은 접합(shallow junction)(예를 들어, 40 nm 미만)을 갖도록 하기 위해 도핑 동안에 아주 낮은 도펀트 에너지가 사용되어야만 한다. 그렇지 않은 경우, 높은 에너지 이온이 나노와이어에 침투하여 결정 구조 손상을 야기할 수 있으며, 이 손상은 나노 와이어의 작은 크기 및 씨드 결정 구조의 이용가 능성으로 인해 열 어닐링 프로세스로 복구될 수 없을 수도 있다.
본 발명의 실시예들은 FET 구조의 채널 영역을 변조하기 위해서 뿐만 아니라 FET 나노와이어의 소스 및 드레인 영역을 "턴온"시키기 위해 게이트를 사용한다. 이것은 관여된 나노와이어의 작은(예를 들어, 100 nm 이하) 크기로 인해 가능하다. 나노와이어가 게이트 전계의 영향 하에서 축적/반전되지만, 드레인-소스 바이어스도 캐리어 농도에 영향을 미친다. 이러한 이유는 나노와이어의 작은 직경(예를 들어, 100 nm 이하)으로 인해 캐리어가 확산에 의해 이들 작은 거리에 걸쳐 나노와이어 내에서 여기저기 이동할 수 있게 되기 때문이다. 나노와이어의 이러한 본질적인 특성으로 인해 드레인 및 소스 접점(예를 들어, 금속)에의 연결이 좋지 않게 되며, 본 발명과 관련한 중첩하는 게이트 바이어스가 없는 경우, 전자 장치를 완전히 차단시키기까지도 한다. 드레인 및 소스 영역의 중첩이 있는 경우의 단일의 게이트는 나노와이어 FET의 채널 영역 내에서와 거의 동일한 방식으로 캐리어 농도를 변조시킬 수 있다. 그 결과, 드레인 및 소스 영역에의 접점은 도핑될 필요가 없다. 이것은 (예를 들어, 실리콘에서의 캐리어의 확산 길이에 비해) 작은 나노와이어 직경, 및 캐리어가 나노와이어의 게이트측으로부터 나노와이어의 소스 및/또는 드레인측으로 확산하여 채널에 대한 확장부를 형성할 수 있는 것에 의해 용이하게 행해진다.
본 발명은, 나노와이어-기반 트랜지스터를 비롯하여, 많은 유형의 나노와이어-기반 전자 장치에 적용가능하다. 예를 들어, 이 구성을 사용하는 FET 실시예에서, 게이트 접점은 소스 및 드레인 접점 영역에 전하 축적 또는 반전을 야기하는 반면 (나노와이어를 통해) 채널 컨덕턴스도 변조한다.
일 실시예에서, 게이트 금속은 소스 및 드레인 접점이 위치되어 있는 표면의 반대쪽 표면 상의 나노와이어의 소스 및/또는 드레인 영역과 중첩되어 있다. 그렇지만, 본 명세서의 개시 내용으로부터 당업자라면 잘 알 것인 바와 같이, 본 발명의 실시예들에 따르면 다른 게이트 및 소스/드레인 배열도 역시 가능하다.
이들 실시예는 이하의 것들을 포함하는 많은 이점을 제공한다.
1. 나노와이어의 접점 영역의 도핑 주입을 필요없게 해준다.
2. 게이트의 "오프" 상태(예를 들어, 채널이 비교적 비전도성인 경우)로의 변조가 소스 및 드레인 영역도 턴오프시키기 때문에, 서브-문턱값 누설(sub-threshold leakage)("오프"-상태 누설)이 실질적으로 감소된다.
도 1은 기판(102) 상의 예시적인 나노와이어-기반 전자 장치(100)를 나타낸 것이다. 도 1의 전자 장치(100)는 트랜지스터이다. 도 1에 도시한 바와 같이, 전자 장치(100)는 드레인 접점(104), 소스 접점(106), 나노와이어(108), 게이트 접점(110), 및 유전체 재료층(112)을 갖는다. 전자 장치(100)는 종래의 전자 장치인데, 그 이유는 드레인 접점(104) 및 소스 접점(106) 중 어느 것도 나노와이어(108)의 길이(120)를 따라 게이트 접점(110)과 중첩하지 않기 때문이다. 따라서, 전자 장치(100)는 상기한 단점을 겪는다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 기판(102) 상의 예시적인 나노와이어-기반 전자 장치를 나타낸 것이다. 도 2a는 드레인 전극 또는 접점(104), 소스 전극 또는 접점(106), 나노와이어(108), 게이트 전극 또는 접점(210), 및 유 전체 재료층(112)을 갖는 전자 장치(200)를 나타낸 것이다.
도 2a에 나타낸 바와 같이, 게이트 접점(210)은 나노와이어(108)의 길이(212)를 따라 배치되어 있다. 대체 실시예에서, 게이트 접점(210)은 나노와이어(108)의 길이(212)의 임의의 부분을 따라 형성될 수 있다. 예를 들어, 도 3은 나노와이어(108)의 전체 길이보다 작은 부분(302)을 따라 배치된 게이트 접점(210)을 나타낸 것이다.
유전체 재료층(112)은 게이트 접점(210)과 나노와이어(108) 사이에 배치되어 있다. 유전체 재료층(112)은 게이트 유전체로서 기능하며, 유기물 또는 무기물을 비롯한 임의의 유형의 유전체 재료일 수 있으며, 화학적 기상 증착법(CVD), e-빔 증착법(e-beam evaporation) 등의 임의의 다른 박막 증착 방법에 의해 스핀온, 스퍼터링 또는 도포될 수 있거나, 또는 본 명세서의 다른 곳에서 기술되거나 참조된 임의의 다른 방식으로 또는 공지된 다른 방식으로 도포될 수 있다. 일 실시예에서, 채널 영역에서의 더 나은 결합 효율을 제공하기 위해 유전체 재료가 채널 영역에서 함몰될 수 있다.
드레인 접점(104)은 나노와이어(108)와 접촉하고 있다. 도 2a에 도시된 바와 같이, 드레인 접점(104)은 게이트 접점(210)과 중첩해 있다. 환언하면, 드레인 접점(104)은 나노와이어(108)(이를 따라서 게이트 접점(210)이 배치되어 있음)의 일부와 중첩해 있다. 소스 접점(106)은 나노와이어(108)와 접촉하고 있다. 도 2a에 도시한 바와 같이, 소스 접점(106)은 게이트 접점(210)과 중첩해 있다. 환언하면, 소스 접점(106)은 나노와이어(108)(이를 따라서 게이트 접점(210)이 배치되어 있음)의 일부와 중첩해 있다.
도 2a 및 도 2b에 도시된 바와 같이, 드레인 접점(104) 및 소스 접점(106)의 전체 길이는 나노와이어(108)의 길이(212)와 중첩해 있다. 다른 대안으로서, 도 3에 나타낸 바와 같이, 소스 접점(106)의 일부(306)는 게이트 접점(210)과 중첩해 있고, 드레인 접점(104)의 일부(304)는 게이트 접점(210)과 중첩해 있다. 일 실시예에서, 드레인 접점(104) 및 소스 접점(106) 중 어느 하나 또는 그 둘다의 게이트 접점(210)과의 중첩의 양은 기생 커패시턴스(들)를 감소시키기 위해 최소화되어 있다.
게이트 접점(210)과의 중첩으로 인해, 드레인 접점(104) 및 소스 접점(106)에 인접한 나노와이어(108)의 영역은 오옴 접점을 생성하기 위해 도핑될 필요가 없다. 게이트 접점(210)은, 중첩으로 인해, 이들 영역에서의 캐리어 농도를 변조시켜 나노와이어(108)의 소스 및 드레인 영역을 "턴온"시키는 데 사용될 수 있다.
게이트 접점(210), 드레인 접점(104), 및 소스 접점(106)은 유기물(전도성 폴리머) 또는 무기물(예를 들어, 금속 또는 금속/합금의 조합)을 포함하는 임의의 적당한 도전성 재료일 수 있으며, 본 명세서의 다른 곳에서 기술되거나 참조된 바와 같이 또는 공지된 다른 방식으로 페인팅, 도금, 증착, 스퍼터링, 스핀온 또는 도포될 수 있다.
유의할 점은 드레인 접점(104)과 소스 접점(106) 간의 공간(220)이, 존재하는 경우, 채워질 수도 채워지지 않을 수도 있다는 것이다. 예를 들어, 공간(220)은, 당업자라면 잘 알고 있는 바와 같이, 공기, 절연 재료, 나노와이어(108)를 기 판(102)에 부착시키는 접착제, 또는 임의의 다른 적절한 재료를 포함할 수 있다.
전자 장치(200)는 종래의 프로세스를 사용하여 형성될 수 있고, 임의의 순서로 형성될 수 있다. 예를 들어, 도 2a에 나타낸 바와 같이, 소스 접점(104) 및 드레인 접점(106)은 기판(102) 상에 형성된다. 나노와이어(108)는 소스 접점(104) 및 드레인 접점(106) 상에 증착되거나 다른 방식으로 배치된다. 유전체 재료층(112)은 나노와이어(108) 상에 형성된다. 게이트 접점(210)은 유전체 재료층(112) 상에 형성된다.
다른 대안으로서, 게이트 접점(210)은 전자 장치(200)의 기판 상에 형성될 수 있다. 예를 들어, 도 2b에 나타낸 바와 같이, 게이트 접점(210)은 기판(102) 상에 형성된다. 유전체 재료층(112)은 게이트 접점(210) 상에 형성된다. 나노와이어(108)는 유전체 재료층(112) 상에 증착되거나 다른 방식으로 배치된다. 소스 접점(106) 및 드레인 접점(104)은 나노와이어(108) 상에 형성된다.
전자 장치(200)가 FET로서 동작하는 동안에, 나노와이어(108)는 소스 접점(106)과 드레인 접점(104) 사이의 채널로서 기능한다. 실시예들에서, 성능을 향상시키기 위해 하나 이상의 부가적인 게이트 접점(전역적 또는 국소적)이 전자 장치(200)에 형성될 수 있다. 예를 들어, 도 4에 나타낸 바와 같이, 일 실시예에 따르면, 전자 장치(200)에 제2 게이트 접점(402)이 존재할 수 있다. 제2 게이트(402)는 제1 게이트 접점(210)에 연결되어 있거나 그로부터 분리되어 있을 수 있다. 도 4에 나타낸 구성에서, 제2 게이트 접점(402)은 "후방" 게이트(back gate)라고 할 수 있는 반면, 제1 게이트 접점(210)은 "전방" 게이트(front gate)라고 할 수 있다. 제2 게이트 접점(402)은 채널 컨덕턴스를 향상시킬 수 있다. 본 명세서의 개시 내용으로부터 당업자라면 잘 알 것인 바와 같이, 도 4에 도시된 것 이외의 다중-게이트 구성도 본 발명의 실시예들에 적용가능하다.
도 5 및 도 6은 도 2a 및 도 2b의 전자 장치(200)의 예시적인 동작을 나타낸 것이다. 도 5 및 도 6의 예에서, 나노와이어(108)는 p-형 반도체 재료이다. 대체 실시예에서, 나노와이어(108)는 n-형일 수 있다. 예를 들어, 도 5는 게이트 접점(210)에 연결된 제1 마이너스 전압 신호(502), 및 드레인 접점(104)에 인가되는 제2 마이너스 전압 신호(504)를 나타낸 것이다. 소스 접점(106)은 접지 또는 다른 전압이나 전위에 연결될 수 있다. 도 5의 예에 나타낸 바와 같이, 게이트 접지(210)에 마이너스 전압을 인가하는 것에 의해 게이트 접점(210) 근방의 나노와이어(108)에 플러스 전하(510)가 축적되어 채널을 형성하게 되고, 부가적인 플러스 전하가 드레인 접점(104) 근방에 축적된다. 도 6에 나타낸 전자 장치(200)는 도 5에 나타낸 전자 장치(200)와 유사한 방식으로 동작한다.
도 2a 및 도 2b에 나타낸 것과 같은 일 실시예에서, 유전체 재료층(112)이 증착된다. 예를 들어, 도 7a는 전자 장치(200)의 단부를 나타낸 도면으로서, 유전체 재료층(112)은 기판(102) 상의 게이트 접점(210) 상에 형성된다. 다른 실시예에서, 유전체 재료층(112)은 나노와이어(108)의 쉘 층(shell layer)일 수 있다. 예를 들어, 도 7b는 본 발명의 일 실시예에 따른 코어-쉘(core-shell) 나노와이어(702)를 갖는 전자 장치(200)를 나타낸 것이다. 나노와이어(702)는 쉘 층(706)에 의해 둘러싸여 있는 반도체 코어(704)를 갖는다. 쉘 층(706)은 나노와이 어(702)의 표면에 형성된 또는 그에 도포된 유전체 재료이다. 도 7b의 예시적인 실시예에서, 코어-쉘 나노와이어(702)는 게이트 접점(210) 상에 증착되고, 드레인 접점(104)(및 소스 접점(106), 도 7b에 도시되어 있지 않음)은 나노와이어(702) 상에 형성된다. 쉘 층(706)은 도 7b의 전자 장치(200)에 대한 유전체 재료층(112)으로서 기능한다. 다른 대안으로서, 게이트 접점(210)은 나노와이어(702) 상에 형성될 수 있으며, 드레인 접점(104)(및 소스 접점(106))은 기판(102) 상에 형성될 수 있다.
유의할 점은, 도 7b에 나타낸 실시예에서, 드레인 접점(104)(및 소스 접점(106))이 코어(704)와 접촉하고 있을 수 있도록 쉘 층(706)의 일부가 존재하지 않는다는 것이다. 예를 들어, 도 7c는 본 발명의 일 실시예에 따른 도 7b의 전자 장치(200)의 측단면도를 나타낸 것이다. 도 7c에 나타낸 바와 같이, 나노와이어(702)의 단부(708, 710)에서의 쉘 층(706)의 일부(712, 714)는 드레인 접점(104) 및 소스 접점(106)에 대한 코어(704)를 노출시키기 위해 패터닝/제거될 수 있다.
유의할 점은, 실시예들에서, 임의의 수의 하나 이상의 나노와이어를 갖는 전자 장치가 형성될 수 있다는 것이다. 예를 들어, 복수의 나노와이어가 박막 내에 형성되어 전자 장치에서 사용될 수 있다. 복수의 나노와이어가 사용되는 경우, 이들 나노와이어는 정렬되거나 정렬되어 있지 않을 수 있다(예를 들어, 랜덤하게 배향될 수 있다).
예를 들어, 도 7d는, 본 발명의 예시적인 실시예에 따른, 복수의 정렬된 나노와이어(108a-108d)를 갖는 전자 장치(750)의 단부 단면도를 나타낸 것이다. 도 7d의 예에 나타낸 바와 같이, 복수의 나노와이어(108a-108d)는 유전체 재료층(112) 상에 증착된다. 게다가, 복수의 나노와이어(108a-108d)는 그 위에 형성된 공통의 드레인 접점(104)(및 공통의 소스 접점(106), 도 7d에 도시되어 있지 않음)을 갖는다.
다른 대안으로서, 이 복수의 나노와이어는 코어-쉘 나노와이어일 수 있다. 예를 들어, 도 7e는, 본 발명의 예시적인 실시예에 따른, 복수의 정렬된 코어-쉘 나노와이어(702a-702c)를 갖는 전자 장치(760)의 종단 단면도를 나타낸 것이다. 도 7e의 예에 나타낸 바와 같이, 복수의 나노와이어(702a-702c)는 그 위에 형성된 공통의 드레인 접점(104)(및 공통의 소스 접점(106), 도 7d에 도시되어 있지 않음)을 갖는다. 드레인 접점(104)은 나노와이어(702a-702c)의 코어(704a-704c)의 노출된 부분과 접촉하고 있는 것으로 도시되어 있다. 게다가, 복수의 나노와이어(108a-108d)가 게이트 접점(210) 상에 증착된다.
유의할 점은 전자 장치(750)가 다른 대안으로서 기판(102) 상에 형성된 드레인 접점(104) 및 소스 접점(106)을 가질 수 있고 복수의 나노와이어 상에 형성된 게이트 접점(210)을 가질 수 있거나, 다른 방식으로 구성될 수 있다는 것이다.
도 8은, 본 발명의 예시적인 실시예에 따른, 전자 장치를 제조하는 예시적인 단계들을 제공하는 흐름도(800)를 나타낸 것이다. 다른 구조 및 동작 실시예는 이하의 설명에 기초하여 당업자에게는 자명할 것이다. 도 8에 나타낸 단계들이 반드시 도시된 순서로 행해질 필요는 없다. 도 8의 단계들에 대해 이하에서 상세히 기술한다.
흐름도(800)는 단계(802)로 시작한다. 단계(802)에서, 적어도 하나의 나노와이어가 기판 상에 배치된다. 예를 들어, 임의의 수의 하나 이상의 나노와이어가 배치 또는 증착될 수 있다. 예를 들어, 도 7a 및 도 7b는 예시적인 단일 나노와이어 실시예에 관한 것이고, 도 7d 및 도 7e는 복수의 나노와이어가 존재하는 예시적인 실시예에 관한 것이다. 도 7a에 도시된 나노와이어(108) 및/또는 도 7b에 도시된 나노와이어(702) 등의 나노와이어가 사용될 수 있다. 가요성 및 강성 기판, 및 소면적 및 대면적 기판을 비롯하여, 임의의 유형의 기판이 기판(702)으로서 사용될 수 있다.
단계(804)에서, 게이트 접점이 형성된다. 게이트 접점은 적어도 하나의 나노와이어의 길이의 적어도 일부를 따라 배치되고, 유전체 재료층에 의해 적어도 하나의 나노와이어로부터 분리되어 있다. 예를 들어, 게이트 접점은 나노와이어의 배치 이후에 형성되거나(도 2a에 나타냄) 나노와이어의 배치 이전에 형성되는(도 2b에 나타냄) 게이트 접점(210)일 수 있다.
단계(806)에서, 드레인 접점 및 소스 접점이 적어도 하나의 나노와이어와 접촉하게 형성되며, 여기서 소스 접점 및 드레인 접점 중 하나 또는 그 둘다의 적어도 일부는 게이트 접점과 중첩해 있다. 예를 들어, 드레인 접점 및 소스 접점은 도 2a 또는 도 2b에 나타낸 바와 같은 드레인 접점(104) 및 소스 접점(106)이다. 도 2a 및 도 2b에 나타낸 바와 같이, 드레인 접점(104) 및 소스 접점(106)은 게이트 접점(210)과 완전히 중첩해 있다. 다른 대안으로서, 도 3에 나타낸 바와 같이, 소스 접점(106) 및 드레인 접점(104)의 일부는 게이트 접점(210)과 중첩해 있다. 대체 실시예에서, 드레인 접점(104) 및 소스 접점(106) 중 하나만이 나노와이어의 길이를 따라 게이트 접점(210)과 중첩해 있다.
비대칭 이중 게이트형 나노와이어-기반 트랜지스터 실시예
이 섹션에서 비대칭 게이트 구성을 갖는 전자 장치에 대한 본 발명의 실시예들이 제공된다. 이들 실시예는 예시를 위해 제공된 것이며 제한하는 것이 아니다. 본 발명의 부가적인 동작 및 구조 실시예는 본 명세서에서의 설명으로부터 당업자에게는 자명하게 될 것이다. 이들 부가적인 실시예는 본 발명의 범위 및 정신 내에 속한다.
본 발명의 실시예들에 따르면, 비대칭 이중 게이트 구성은 트랜지스터 등의 나노와이어-기반 전자 장치에 대한 구동 능력을 향상시키기 위해 형성된다. 비대칭 이중 게이트 구성을 갖는 나노와이어 FET를 제조하는 실시예는 본 명세서에서 예시를 위해 기술되어 있다.
본 발명의 비대칭 이중 게이트 구성은 고성능 전자 장치를 제공하며, 도핑 프로세스를 없앰으로써 전자 장치 제조 프로세스를 간소화시킨다. 이러한 도핑 프로세스는 일반적으로 이온 주입 및 고온 확산/어닐링 프로세스를 필요로 한다. 본 발명의 실시예들에 따른 제조 프로세스는 아주 낮은 온도 프로세스(예를 들어, 100℃ 미만)를 사용하여 구현될 수 있다. 전자 장치 실시예는, 유리, 플라스틱, 스테인레스 강, 세라믹, 또는 다른 재료나 장치를 비롯하여, 임의의 크기 및 형상(예를 들어, 두루마리 플라스틱 전자 회로(roll to roll plastic electronics))을 갖는 (예를 들어, 고온 프로세스를 견디지 못하는) 저온 기판을 비롯한 임의의 기판 유 형 상에 형성될 수 있다.
나노와이어에서의 이중 게이트 및 완전히 공핍될 가능성이 있는 채널을 이용함으로써, 아주 낮은 비용으로 고성능 장치가 생성될 수 있다. 초기 장치 모델링 및 실제 장치 테스팅은 우수한 장치 성능을 보여준다. 예를 들어, 본 발명의 이중 게이트를 사용하면 비이중 게이트형 장치에 비해 전류 구동 능력이 2배 이상으로 될 수 있다.
도 9는 본 발명의 실시예에 따른, 예시적인 비대칭 이중 게이트 구성을 갖는 전자 장치(900)의 단면도를 나타낸 것이다. 도 9에 나타낸 바와 같이, 전자 장치(900)는 기판(920) 상에 형성된다. 전자 장치(900)는 절연 쉘 층(906)(예를 들어, 컨포멀 코팅(conformal coating))에 의해 둘러싸여 있는 반도체 코어(904)를 갖는 나노와이어(902), 고리 형상의 제1 게이트 영역(908), 제2 게이트 영역(910), 소스 접점(912), 및 드레인 접점(914)을 포함한다.
이하에서 더 기술하는 바와 같이, 고리 형상의 제1 게이트 영역(908)은 나노와이어(902)의 길이(918)의 일부(916)를 따라 나노와이어(902)를 둘러싸고 있다. 제2 게이트 영역(910)은 나노와이어(902)와 기판(920) 사이에서 나노와이어(902)의 길이(918)를 따라 배치되어 있다.
소스 접점(912) 및 드레인 접점(914)은 반도체 코어(904)의 각각의 노출된 부분(922, 924)에서 나노와이어(902)의 반도체 코어(904)에 연결된다. 도 9의 예에서, 소스 접점(912) 및 드레인 접점(914)은 제2 게이트 영역(910)의 측면(예를 들어, 도 9에 나타낸 나노와이어(902)의 하부측)의 반대쪽에 있는 나노와이어(902) 의 측면(예를 들어, 도 9에 나타낸 상부측) 상에 배치된다.
유전체 재료(926)는 소스 접점(912) 및 드레인 접점(914)을 고리 형상의 게이트 영역(908)으로부터 분리시킨다.
전자 장치(900)는 본 발명의 실시예들에 따른 여러가지 프로세스에 따라 형성될 수 있다. 도 10은, 본 발명의 예시적인 실시예에 따른, 전자 장치(900)를 제조하는 예시적인 단계들을 제공하는 흐름도(1000)를 나타낸 것이다. 다른 구조 및 동작 실시예가 이하의 설명에 기초하여 당업자에게는 자명할 것이다. 도 10에 도시된 단계들이 반드시 도시된 순서로 행해질 필요는 없다. 도 10의 단계들은 도 11 내지 도 21과 관련하여 이하에 상세히 기술된다. 도 11 내지 도 21은, 본 발명의 실시예들에 따른, 예시적인 제조 프로세스 동안의 전자 장치(900)의 여러가지 도면을 나타낸 것이다.
흐름도(1000)는 단계(1002)로 시작한다. 단계(1002)에서, 기판 상에 나노와이어가 배치된다(예를 들어, 증착된다). 예를 들어, 나노와이어는, 도 13에 나타낸 바와 같이, 기판(920) 상에 배치된(예를 들어, 성장된, 증착된, 기타 등등) 나노와이어(902)이다. 도 11은 나노와이어(902)의 예시적인 단면도를 나타낸 것이고, 도 12는 나노와이어(902)의 예시적인 사시도를 나타낸 것이다. 도 11 및 도 12에 나타낸 것 등의 일 실시예에서, 나노와이어(902)는 반도체 코어(904), 코어(904)를 둘러싸고 있는 절연 쉘 층(906), 및 절연 쉘 층(906)을 둘러싸고 있는 도전층(1102)을 갖는다. 도전층(1102)은 나노와이어(902) 주변에 형성된 컨포멀 코팅이다. 예를 들어, 다결정 실리콘(poly-Si) 또는 Ge는 도전층(1102)으로서 사 용될 수 있거나 다른 유기 재료(예를 들어, 전도성 폴리머, 기타 등등) 또는 무기 재료(예를 들어, 도핑된 Si, Ge, 기타 등등) 또는 금속(예를 들어, W, Pt, Cu, Al, Ni, Ti, 기타 등등)(금속/합금의 조합을 포함함) 등의 다른 전도성 재료가 사용될 수 있다. 도전층(1102)은 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 원자층 증착(atomic layer deposition, ALD) 또는 고속 열적 CVD(rapid thermal CVD, RT-CVD), 기타 등등의 화학적 기상 증착(CVD) 기술에 의해, 물리적 기상 증착(PVD)(예를 들어, 스퍼터링, e-증발)에 의해, 또한 스핀 코팅, 기상 코팅(vapor coating), 침적 코팅(immersion coating), 기타 등등의 다른 박막 프로세싱 방법에 의해 형성될 수 있다. 절연 쉘 층(906)은 SiO, SiN, SiON, SiC, AlO, AlN, 기타 등등의 다양한 유전체 재료, 폴리머 재료, 또는 다른 절연 재료 중 임의의 것으로 형성될 수 있다. 설명을 위해 제공된 예시적인 실시예에서, 도전층(1102)은 1000 옹스트롬의 두께를 가질 수 있으며, 쉘 층(906)(예를 들어, SiO로 이루어짐)은 100 옹스트롬의 두께를 가질 수 있고, 코어(904)(예를 들어, 실리콘일 때)는 500 옹스트롬 직경을 가질 수 있다. 유의할 점은 도 9 및 도 11 내지 도 22에 나타낸 코어(904), 쉘 층(906), 도전층(1102), 기타 등등에 대한 상대 크기가 반드시 비례적으로 정확한 것은 아니며 설명의 편의를 위해 그렇게 도시되어 있다.
일 실시예에서, 흐름도(1000)는 쉘 층(906)이 코어(904) 내에/상에 형성되는 단계를 포함할 수 있다. 흐름도(1000)는 또한 도전층(1102)이 쉘 층(906) 상에 형성되는 단계를 포함할 수 있다.
단계(1004)에서, 에칭의 반대쪽에 있는 나노와이어의 길이를 따라 있는 도전층의 제1 부분 및 나노와이어의 길이를 따라 제1 위치에 있는 나노와이어 주변의 도전층의 고리 형상의 제2 부분을 제외하고는 나노와이어로부터 도전층을 제거하기 위해 기판 상의 나노와이어가 에칭된다. 예를 들어, 도 14는 본 발명의 일 실시예에 따른 나노와이어(902)의 예시적인 에칭을 나타낸 것이다. 도전층(1102)의 일부분이 임의의 방식으로 나노와이어(902)로부터 선택적으로 에칭될 수 있다. 도 14의 예에 나타낸 바와 같이, 제거되지 않아야 하는 나노와이어(902) 상의 도전층(1102)의 부분들을 보호하기 위해 포토레지스트 재료(1402)가 나노와이어(902) 상에 패터닝될 수 있다. 예를 들어, 포토리소그라피 프로세스가 사용될 수 있다. 도 14에 나타낸 바와 같이, 나노와이어(902)는 도전층(1102)의 비보호된 부분을 제거하기 위해 에칭 소스(1404)(예를 들어, 화학적 에칭 재료, 레이저 광, 기타 등등)에 의해 노출 또는 처리될 수 있다. 임의의 유형의 적당한 재료 제거 프로세스가 사용될 수 있다. 예를 들어, 반응성 이온 에칭(RIE) 또는 다른 에칭 기술이 사용될 수 있다. 예를 들어, RIE 에칭 프로세스에서, 이온 빔이 표면 쪽으로 더 많이 향해가도록 플라즈마 전력, 압력, 에칭 가스 조성, 및/또는 기판 바이어스가 조정될 수 있다. 또한, 도전층(1502) 에칭 동안에 절연층(906)의 에칭이 최소화되도록, 도전층(1502)과 그 아래에 있는 절연 쉘(906) 간의 높은 에칭 선택성이 사용된다. 이것은, 예를 들어, 상기한 바와 같이 에칭 프로세스를 조정함으로써 달성될 수 있다.
도전층(1102)의 일부분의 이러한 제거는 전자 장치(900)에 대한 초기 게이트 구조를 형성한다. 도 15는 초기 게이트 구조를 갖는 나노와이어(902)의 예시적인 단면도를 나타낸 것이고, 도 16은 그의 예시적인 사시도를 나타낸 것이다. 도 15 및 도 16에 나타낸 바와 같이, 초기 게이트 구조는 도전층(1102)의 고리 형상의 제1 영역 또는 부분(1502) 및 도전층(1102)의 제2 영역 또는 부분(1504)을 포함한다. 고리 형상의 제1 부분(1502)은 전자 장치(900)의 제1 "전방" 게이트를 형성하고, 제2 부분(1504)은 제2 "후방" 게이트를 형성한다. 도전층(1102)의 고리 형상의 제1 부분(1502)은 나노와이어(902)의 길이(918)를 따라 제1 위치(1506)에서 나노와이어(902) 주변에 배치되어 있다. 고리 형상의 제1 부분(1502)은 상기한 바와 같이 포토레지스트 재료(1402)에 의해 또는 다른 수단에 의해 형성된다. 도전층(1102)의 제2 부분(1504)은 나노와이어(902)의 길이(918)를 따라 배치되어 있다. 제2 부분(1504)은 에칭 소스(예를 들어, 광(1404))의 반대쪽에 있는 도전층(1102)에 형성되는데, 그 이유는 코어(904) 및 쉘 층(906)이 에칭 소스가 나노와이어(902) 아래의 재료에 영향을 주지 못하도록 하기 때문이다.
일 실시예에서, 도 16에 도시한 바와 같이, 고리 형상의 제1 부분(1502)은 나노와이어(902)를 완전히 둘러싸고 있다. 다른 대안으로서, 제1 부분(1502)은 나노와이어(902)를 부분적으로 둘러싸도록 형성될 수 있다. 환언하면, 일 실시예에서, 제1 부분(1502)은 나노와이어(902)의 전체 원주에 걸쳐 뻗어 있지 않은 반원 또는 다른 부분 등의 부분원(partial circle)이다. 유의할 점은 고리 형상의 제1 부분(1502)이, 특정의 응용에서 요구되는 바대로, 나노와이어(902)를 따라 임의의 폭을 갖도록 형성될 수 있다는 것이다.
일 실시예에서, 원하는 경우 소스 및 드레인 영역을 도핑하기 위해 선택적인 도핑 단계가 수행될 수 있다. 임의의 도핑 기술이 사용될 수 있다. 예를 들어, 열적 확산, 이온 주입, 레이저 유도 도핑(laser induced doping), 플라즈마 이온 침적(plasma ion immersion), 또는 플라즈마 이온 샤워링(plasma ion showering), 그에 뒤이은 열적 어닐링(고속 열적 어닐링(RTA) 및 레이저 어닐링, 기타 등등)을 사용하여 수행될 수 있다.
단계(1006)에서, 기판 상의 나노와이어 상에 유전체 재료가 증착된다. 예를 들어, 도 17 및 도 18에 나타낸 바와 같이, 유전체 재료층(1702)을 형성하기 위해 유전체 재료가 증착된다. 도 17은 나노와이어(902)의 측단면도를 나타낸 것이고, 도 18은 그의 단부를 나타낸 도면이다. 유전체 재료층(1702)은 종국적인 게이트와 드레인/소스 접점 간의 절연체에 대한 기초로서 사용된다. 화학적 기상 증착(CVD) 또는 원자층 증착(ALD) 등의 임의의 유형의 유전체 재료 증착 프로세스가 사용될 수 있다. 층(1702)를 위한 유전체 재료는, SiO2, SiN, Al2O3, AlN 또는 본 명세서의 다른 곳에서 기술되거나 참조된 또는 다른 방식으로 공지된 다른 유전체 재료를 비롯한 임의의 유형의 유전체 재료일 수 있다. 다른 대안으로서, 스핀 온 글래스(spin on glass), 스핀 온 폴리머(spin on polymer)(예를 들어, 폴리이미드, BCB, SU8) 및 페렐린(perelyne)을 비롯한 다른 증착 기술 및 재료가 사용될 수 있다. 일 실시예에서, 이들 재료는 나노와이어(902) 상에 컨포멀 코팅되고, 평탄화된다.
단계(1008)에서, 유전체 재료, 절연 쉘 층, 및 나노와이어의 길이를 따라 제2 위치 및 제3 위치에서 나노와이어로부터 코어의 직경만큼 떨어져 있는 부분을 제거하기 위해 나노와이어가 에칭된다. 예를 들어, 도 19에 나타낸 바와 같이, 유전체 재료층(1702), 쉘 층(906) 및 코어(904)의 어느 부분이 제거되어야 하는지를 제어하기 위해, 포토레지스트 재료(1902)가 유전체 재료층(1702) 상에 패터닝될 수 있다. 예를 들어, 포토리소그라피 프로세스가 사용될 수 있다. 도 19에 나타낸 바와 같이, 유전체 재료층(1702), 쉘 층(906) 및 코어(904)의 비보호된 부분을 제거하기 위해 나노와이어(902)가 에칭 소스(1904)(예를 들어, 화학적 에칭 재료, 반응성 이온 에칭, 기타 등등)에 의해 노출 또는 처리될 수 있다. 도 19에 도시된 제1 위치(1910) 및 제2 위치(1920)는 포토레지스트 재료(1902)에 의해 보호되지 않는다. 따라서, 도 20의 측단면도에 나타낸 바와 같이, 코어(904)의 일부분(922, 924)을 노출시키기 위해 유전체 재료층(1702), 쉘 층(906) 및 코어(904)가 제1 및 제2 위치(1910, 1920)에서 제거된다. 도 21은 코어(904)의 일부분(922)을 노출시키기 위해 유전체 재료층(1702), 쉘 층(906) 및 코어(904)가 제1 위치(1910)에서 제거되어 있는 것을 나타낸 단부 단면도를 나타낸 것이다. 도 20에 나타낸 바와 같이, 유전체 재료층(1702)의 유전체 재료(926)는 고리 형상의 제1 부분(1502)을 덮고 있다.
다른 대안으로서, 유전체 재료층(1702), 쉘 층(906), 및 코어(904)를 제1 및 제2 위치(1910, 1920)에서 제거하기 위해 평탄화 프로세스 등의 다른 재료 제거/에칭 기술이 사용될 수 있다. 예를 들어, 플라즈마 건식 에칭 등의 에칭이 수행될 수 있다. 도 21에 나타낸 바와 같이, 접점 영역(예를 들어, 제1 및 제2 노출된 부분(922, 924))에서의 표면이 실질적으로 편평하고 평탄한 채로 남아 있도록 코어(904)의 재료(예를 들어, 실리콘)와 유전체 재료층(1702) 간의 에칭 선택성이 실질적으로 똑같도록 가스 비 및/또는 가스 압력을 변화시킴으로써 이 프로세스가 조정될 수 있다. 일부 실시예에서, 실리콘 코어와 유전체 재료 간의 아주 높은 에칭 선택성이 바람직하며, 이는, 예를 들어, 폴리머-기반 재료가 유전체 재료로 사용될 때 실현될 수 있다.
상기한 바와 같이, 일 실시예에서, 코어(904)의 일부가 단계(1008) 동안에 제거된다. 예를 들어, 코어(904)의 직경의 1/4 내지 1/3이 제거되거나 임의의 다른 양이 제거된다. 다른 실시예에서, 단계(1008) 동안에, 코어(904)로부터 재료를 제거하지 않고 코어(904)의 표면을 노출시키기 위해 유전체 재료층(1702) 및 쉘 층(906)이 에칭된다.
단계(1010)에서, 드레인 접점이 제2 위치에 형성되고, 소스 접점이 제3 위치에 형성된다. 예를 들어, 도 9에 나타낸 바와 같이, 소스 접점(912) 및 드레인 접점(914)이 제1 및 제2 노출된 부분(922, 924)에 형성된다. 예를 들어, 소스 접점(912) 및 드레인 접점(914)을 형성하기 위해 금속 증착/배선이 수행될 수 있다. 금속 증착되지 않는 영역을 덮기 위해 포토레지스트가 사용될 수 있고, 예를 들어, 이 포토레지스트가 나중에 제거될 수 있다.
따라서, 일 실시예에서, 전자 장치(900)는 흐름도(1000)의 프로세스에 의해 형성될 수 있다. 도전층(1102)으로부터 형성되는 고리 형상의 제1 부분(1502)은 전자 장치(900)의 고리 형상의 제1 게이트 영역(908)이다. 도전층(1102)으로부터 형성되는 제2 부분(1504)은 제2 게이트 영역(910)이다.
일 실시예에서, 단계(1002)에서 배치되는 나노와이어는 복수의 나노와이어로 배치된다. 이러한 실시예에서, 전자 장치를 형성하기 위해 복수의 나노와이어에 대해 단계(1004, 1006, 1008, 1010)가 수행될 수 있다. 따라서, 전자 장치를 형성하기 위해 나노와이어(902)와 유사한 복수의 나노와이어가 배치될 수 있다(정렬되거나 정렬되지 않음). 예를 들어, 도 22는 복수의 전자 장치(900a-900c)를 포함하는 전자 장치(2200)의 일부분의 종단 단면도를 나타낸 것이다. 유의할 점은 전자 장치(900a-900c) 각각이 각자의 고리 형상의 제1 게이트 영역(908a-908c) 및 제2 게이트 영역(910a-910c)을 갖는다는 것이다. 이들 게이트는 기판(920)의 배선/회로를 통해 또는 다른 방식으로 전기적으로 서로 연결될 수 있다. 게다가, 공통의 소스 접점(912)은 전자 장치(900a-900c)의 각각의 코어에 연결되어 있다.
유의할 점은 전자 장치 구조 및 그의 제조 프로세스에 대한 상기 설명이 비정질 실리콘(a-Si) 및 폴리-실리콘(poly-Si) 기반 박막 트랜지스터에도 적용될 수 있다는 것이다.
도 23은 본 발명의 n-채널 장치 실시예에 대한 시뮬레이션 결과의 그래프(2300)를 나타낸 것이다. 그래프(2300)는, 후방 게이트 전압(예를 들어, 제2 게이트 영역(910)에 인가되는 전압 Vhandle)이 변화됨에 따라, 드레인 전류 Id(Y축)(예를 들어, 도 9의 드레인 접점(914)에서 측정된 전류) 대 게이트 전압 V(gate)(X축)(예를 들어, 고리 형상의 제1 게이트 영역(908)에 인가되는 전압)의 여러가지 그래프를 나타낸 것이다. 도 23에서, 후방 게이트 전압은 -5V, 0V, 1V, 3V 및 5V의 단계로 변환된다.
그래프(2300)는, 후방 게이트 전압이 0 볼트로부터 위쪽으로 변화됨에 따라(즉, Vhandle ≠ 0), 드레인 전류가 동적으로 증가됨을 나타낸다. 따라서, 제2 게이트 영역(908) 등의 후방 게이트의 사용은 전류 용량의 증가를 가능하게 해준다.
도 24는 도 23의 시뮬레이션과 유사한 결과를 보여주는, 실제 p-채널 장치로부터의 결과의 그래프(2400)를 나타낸 것이다. 그래프(2400)에서, 0V 및 -100V의 후방 게이트 전압이 사용된다. 그래프(2400)에 나타낸 바와 같이, 영이 아닌 후방 게이트 전압은 전류 용량의 증가를 제공한다(즉, 그래프(2400)에 나타낸 대략 3배 이상의 전류).
따라서, 본 발명의 실시예들은 이하의 것들을 비롯한 많은 이점을 제공한다.
A. 높은 전류 구동 능력.
B. 낮은 직렬 저항.
C. 도핑이 없는 오옴 접점.
D. 나노와이어 응용의 경우, 성능을 희생시키지 않고 아주 낮은 제조/조립 환경 온도(예를 들어, T < 200℃)가 가능하다.

Claims (31)

  1. 전자 장치로서,
    적어도 하나의 나노와이어,
    상기 적어도 하나의 나노와이어의 길이의 적어도 일부분을 따라 배치된 게이트 접점,
    상기 게이트 접점과 상기 적어도 하나의 나노와이어 사이의 유전체 재료층,
    상기 적어도 하나의 나노와이어와 접촉하고 있는 소스 접점, 및
    상기 적어도 하나의 나노와이어와 접촉하고 있는 드레인 접점
    을 포함하며,
    상기 소스 접점 및 상기 드레인 접점 중 적어도 하나의 적어도 일부분이 상기 적어도 하나의 나노와이어의 상기 길이의 상기 일부분과 중첩하는 전자 장치.
  2. 제1항에 있어서, 상기 유전체 재료층은 상기 적어도 하나의 나노와이어 주변에 형성된 쉘 층(shell layer)인 전자 장치.
  3. 제1항에 있어서, 상기 전자 장치는 기판 상에 형성되고, 상기 유전체 재료층을 형성하기 위해 상기 기판 상에 유전체 재료가 증착되어 있는 전자 장치.
  4. 제1항에 있어서, 상기 적어도 하나의 나노와이어는 복수의 정렬된 나노와이 어를 포함하는 전자 장치.
  5. 제1항에 있어서, 상기 적어도 하나의 나노와이어는 복수의 랜덤하게 배향된 나노와이어를 포함하는 전자 장치.
  6. 제1항에 있어서, 기판을 더 포함하며,
    상기 소스 접점 및 상기 드레인 접점은 상기 기판 상에 형성되고, 상기 적어도 하나의 나노와이어는 상기 소스 접점 및 상기 드레인 접점 상에 증착되며, 상기 게이트 접점은 상기 유전체 재료층 상에서 상기 적어도 하나의 나노와이어 상에 형성되는 전자 장치.
  7. 제1항에 있어서, 기판을 더 포함하며,
    상기 게이트 접점은 상기 기판 상에 형성되고, 상기 적어도 하나의 나노와이어는 상기 게이트 접점 상에 증착되며, 상기 소스 접점 및 상기 드레인 접점은 상기 적어도 하나의 나노와이어 상에 형성되는 전자 장치.
  8. 제7항에 있어서, 상기 유전체 재료층은 상기 적어도 하나의 나노와이어를 상기 게이트 접점 상에 증착하기 이전에 상기 게이트 접점 상에 형성되는 전자 장치.
  9. 제1항에 있어서, 상기 전자 장치는 트랜지스터인 전자 장치.
  10. 제1항에 있어서, 상기 트랜지스터는 전계 효과 트랜지스터(FET)인 전자 장치.
  11. 전자 장치로서,
    반도체 나노와이어,
    상기 나노와이어에 연결된 드레인 접점 및 소스 접점, 및
    상기 나노와이어에 연결되며 상기 나노와이어의 길이를 따라 상기 드레인 접점 및 상기 소스 접점 중 적어도 하나와 중첩하는 게이트 접점
    을 포함하는 전자 장치.
  12. 제11항에 있어서, 상기 게이트 접점과 상기 나노와이어 사이에 배치된 유전체 재료를 더 포함하는 전자 장치.
  13. 전자 장치로서,
    복수의 반도체 나노와이어,
    상기 복수의 반도체 나노와이어에 연결된 드레인 접점 및 소스 접점, 및
    상기 복수의 나노와이어에 연결되며 상기 복수의 반도체 나노와이어의 길이를 따라 상기 드레인 접점 및 상기 소스 접점 중 적어도 하나와 중첩하는 게이트 접점
    을 포함하는 전자 장치.
  14. 제13항에 있어서, 상기 게이트 접점과 상기 복수의 반도체 나노와이어 사이에 배치된 유전체 재료를 더 포함하는 전자 장치.
  15. 제14항에 있어서, 상기 복수의 반도체 나노와이어의 각각의 나노와이어는 반도체 코어(semiconductor core) 및 상기 반도체 코어를 둘러싸고 있는 쉘 층(shell layer)을 가지며, 상기 쉘은 상기 유전체 재료인 전자 장치.
  16. 제13항에 있어서, 상기 복수의 반도체 나노와이어가 정렬되어 있는 전자 장치.
  17. 전자 장치를 제조하는 방법으로서,
    (a) 기판 상에 나노와이어를 배치하는 단계 - 상기 나노와이어는 반도체 코어, 상기 코어를 둘러싸고 있는 절연 쉘 층, 및 상기 절연 쉘 층을 둘러싸고 있는 도전층을 가짐 -,
    (b) 상기 나노와이어의 길이를 따라 제1 위치에 있는 상기 나노와이어 주변의 상기 도전층의 고리 형상의 제1 부분 및 에칭 반대쪽에 있는 상기 나노와이어의 길이를 따라 있는 상기 도전층의 제2 부분을 제외하고는 상기 나노와이어로부터 상기 도전층을 제거하기 위해 상기 기판 상의 상기 나노와이어를 에칭하는 단계,
    (c) 상기 기판 상의 상기 나노와이어 상에 유전체 재료를 배치하는 단계,
    (d) 상기 유전체 재료, 상기 절연 쉘 층, 및 상기 나노와이어의 길이를 따라 제2 위치 및 제3 위치에서 상기 나노와이어로부터 상기 코어의 직경만큼의 부분을 제거하기 위해 상기 나노와이어를 에칭하는 단계 - 상기 제2 위치 및 상기 제3 위치는 상기 제1 위치의 반대쪽에 있음 -, 및
    (e) 상기 제2 위치 상에 드레인 접점을 형성하고 상기 제3 위치 상에 소스 접점을 형성하는 단계
    를 포함하는 전자 장치 제조 방법.
  18. 제17항에 있어서, 상기 단계 (a)에서 증착된 상기 나노와이어는 복수의 나노와이어로 배치되어 있으며, 상기 단계 (b) 내지 상기 단계 (e)는 상기 전자 장치를 형성하기 위해 상기 복수의 나노와이어에 대해 수행되는 전자 장치 제조 방법.
  19. 제17항에 있어서, 상기 단계 (b)는,
    상기 나노와이어에 포토레지스트 재료를 도포하는 단계,
    상기 제1 위치에서를 제외하고는 상기 나노와이어로부터 상기 포토레지스트 재료를 제거하는 단계, 및
    상기 고리 형상의 제1 부분 및 상기 제2 부분에서를 제외하고는 상기 나노와이어로부터 상기 도전층을 제거하기 위해 에칭을 사용하는 단계
    를 포함하는 전자 장치 제조 방법.
  20. 제17항에 있어서, 상기 단계 (d)는,
    상기 나노와이어에 포토레지스트 재료를 도포하는 단계,
    상기 제2 및 제3 위치에서 상기 나노와이어로부터 상기 포토레지스트 재료를 제거하는 단계, 및
    상기 유전체 재료, 상기 절연 쉘 층, 및 상기 제2 및 제3 위치에서 상기 나노와이어로부터 상기 코어의 직경만큼의 부분을 제거하기 위해 에칭을 사용하는 단계
    를 포함하는 전자 장치 제조 방법.
  21. 제17항에 있어서, 상기 단계 (b)는 반응성 이온 에칭을 사용하는 단계를 포함하는 전자 장치 제조 방법.
  22. 제21항에 있어서, 상기 사용하는 단계는 이온 빔을 조절하기 위해 플라즈마 전력, 플라즈마 압력, 및 기판 바이어스 중 적어도 하나를 조정(tuning)하는 단계를 포함하는 전자 장치 제조 방법.
  23. 제17항에 있어서, 상기 단계 (c)는 기상 증착(vapor deposition)을 사용하는 단계를 포함하는 전자 장치 제조 방법.
  24. 제23항에 있어서, 상기 사용하는 단계는 화학적 기상 증착(chemical vapor deposition)을 사용하는 단계를 포함하는 전자 장치 제조 방법.
  25. 제17항에 있어서, 상기 단계 (c)는 스핀 온 글라스(spin on glass) 프로세스, 스핀 온 폴리머(spin on polymer) 프로세스, 및 페렐린(perelyne) 도포 중 적어도 하나를 사용하는 단계를 포함하는 전자 장치 제조 방법.
  26. 제17항에 있어서, 상기 단계 (d)는 플라즈마 건식 에칭을 사용하는 단계를 포함하는 전자 장치 제조 방법.
  27. 제26항에 있어서, 상기 사용하는 단계는 상기 코어와 상기 유전체 재료 간의 에칭 선택성을 제어하기 위해 가스 비 및 가스 압력 중 적어도 하나를 조정하는 단계를 포함하는 전자 장치 제조 방법.
  28. 제27항에 있어서, 상기 조정하는 단계는 실질적으로 평면인 표면을 생성하기 위해 상기 코어 및 상기 유전체 재료의 에칭율(etch rate)을 실질적으로 같게 하기 위해 상기 가스 비 및 상기 가스 압력 중 적어도 하나를 조정하는 단계를 포함하는 전자 장치 제조 방법.
  29. 제17항에 있어서, 상기 단계 (e)는 상기 드레인 접점 및 상기 소스 접점을 각각 형성하기 위해 상기 제2 위치 및 상기 제3 위치를 금속화(metallizing)하는 단계를 포함하는 전자 장치 제조 방법.
  30. 기판 상의 전자 장치로서,
    절연 쉘 층에 의해 둘러싸여 있는 반도체 코어를 갖는 나노와이어,
    상기 나노와이어의 길이의 일부를 따라 상기 나노와이어를 둘러싸고 있는 고리 형상의 제1 게이트 영역,
    상기 나노와이어와 상기 기판 사이에서 상기 나노와이어의 길이를 따라 배치된 제2 게이트 영역, 및
    상기 반도체 코어의 각각의 노출된 부분에서 상기 나노와이어의 상기 반도체 코어에 연결된 소스 접점 및 드레인 접점
    을 포함하는 전자 장치.
  31. 기판 상의 전자 장치로서,
    각각이 절연 쉘 층에 의해 둘러싸여 있는 반도체 코어를 갖는 복수의 정렬된 나노와이어,
    상기 나노와이어의 길이의 일부를 따라 각각의 상기 나노와이어를 둘러싸고 있는 제1 게이트 영역,
    각각의 상기 나노와이어와 상기 기판 사이에 각각의 상기 나노와이어의 길이를 따라 배치된 제2 게이트 영역, 및
    상기 반도체 코어의 각각의 노출된 부분에서 각각의 상기 나노와이어의 상기 반도체 코어에 연결된 소스 접점 및 드레인 접점
    을 포함하는 전자 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130091767A (ko) * 2010-10-01 2013-08-19 어플라이드 머티어리얼스, 인코포레이티드 박막 트랜지스터 분야에 사용되는 갈륨 아르세나이드 기반 물질

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8958917B2 (en) * 1998-12-17 2015-02-17 Hach Company Method and system for remote monitoring of fluid quality and treatment
US9056783B2 (en) * 1998-12-17 2015-06-16 Hach Company System for monitoring discharges into a waste water collection system
US7454295B2 (en) 1998-12-17 2008-11-18 The Watereye Corporation Anti-terrorism water quality monitoring system
US20110125412A1 (en) * 1998-12-17 2011-05-26 Hach Company Remote monitoring of carbon nanotube sensor
US8920619B2 (en) 2003-03-19 2014-12-30 Hach Company Carbon nanotube sensor
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
US8072005B2 (en) * 2005-02-04 2011-12-06 Brown University Research Foundation Apparatus, method and computer program product providing radial addressing of nanowires
US8883568B2 (en) * 2008-06-10 2014-11-11 Brown University Research Foundation Method providing radial addressing of nanowires
KR101100887B1 (ko) * 2005-03-17 2012-01-02 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법
US20060231237A1 (en) * 2005-03-21 2006-10-19 Carlos Dangelo Apparatus and method for cooling ICs using nano-rod based chip-level heat sinks
EP2348300A3 (en) * 2005-04-06 2011-10-12 The President and Fellows of Harvard College Molecular characterization with carbon nanotube control
US7649665B2 (en) * 2005-08-24 2010-01-19 The Trustees Of Boston College Apparatus and methods for optical switching using nanoscale optics
US7906803B2 (en) * 2005-12-06 2011-03-15 Canon Kabushiki Kaisha Nano-wire capacitor and circuit device therewith
US8119032B2 (en) 2006-02-07 2012-02-21 President And Fellows Of Harvard College Gas-phase functionalization of surfaces including carbon-based surfaces
KR20080092983A (ko) * 2006-02-07 2008-10-16 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 탄소나노튜브의 기상 기능화
CN101501481B (zh) * 2006-08-07 2013-11-13 首尔大学校产学协力团 纳米结构传感器
US7667260B2 (en) 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US7858918B2 (en) * 2007-02-05 2010-12-28 Ludwig Lester F Molecular transistor circuits compatible with carbon nanotube sensors and transducers
US7838809B2 (en) * 2007-02-17 2010-11-23 Ludwig Lester F Nanoelectronic differential amplifiers and related circuits having carbon nanotubes, graphene nanoribbons, or other related materials
US7923310B2 (en) * 2007-07-17 2011-04-12 Sharp Laboratories Of America, Inc. Core-shell-shell nanowire transistor and fabrication method
WO2009046136A2 (en) * 2007-10-01 2009-04-09 University Of Southern California Microfluidic integration with nanosensor platform
US8188513B2 (en) 2007-10-04 2012-05-29 Stc.Unm Nanowire and larger GaN based HEMTS
US20100204062A1 (en) * 2008-11-07 2010-08-12 University Of Southern California Calibration methods for multiplexed sensor arrays
EP2374155A1 (en) * 2008-12-19 2011-10-12 Hewlett-Packard Development Company, L.P. Photovoltaic structure and method of fabrication employing nanowire on stub
FR2942660B1 (fr) * 2009-02-27 2011-04-01 Commissariat Energie Atomique Dispositif capteur a base de nanofils
JP5732035B2 (ja) * 2009-03-20 2015-06-10 ミクロガン ゲーエムベーハー 垂直接触電子部品及びその製造方法
WO2010115143A1 (en) * 2009-04-03 2010-10-07 University Of Southern California Surface modification of nanosensor platforms to increase sensitivity and reproducibility
US8368125B2 (en) * 2009-07-20 2013-02-05 International Business Machines Corporation Multiple orientation nanowires with gate stack stressors
WO2011010542A1 (en) * 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8143113B2 (en) 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8129247B2 (en) 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8368123B2 (en) * 2009-12-23 2013-02-05 Nokia Corporation Apparatus for sensing an event
US8722492B2 (en) 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8394710B2 (en) * 2010-06-21 2013-03-12 International Business Machines Corporation Semiconductor devices fabricated by doped material layer as dopant source
US8680510B2 (en) * 2010-06-28 2014-03-25 International Business Machines Corporation Method of forming compound semiconductor
US8298881B2 (en) * 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US9040364B2 (en) * 2012-10-30 2015-05-26 International Business Machines Corporation Carbon nanotube devices with unzipped low-resistance contacts
US20150243837A1 (en) * 2013-03-15 2015-08-27 Moonsub Shim Multi-heterojunction nanoparticles, methods of manufacture thereof and articles comprising the same
CN104979403A (zh) * 2015-05-20 2015-10-14 北京大学 导电沟道全包裹纳米线平面环栅场效应器件及其制备方法
US10396300B2 (en) * 2015-12-03 2019-08-27 International Business Machines Corporation Carbon nanotube device with N-type end-bonded metal contacts
CN108091569A (zh) * 2016-11-23 2018-05-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US10985164B1 (en) * 2019-09-27 2021-04-20 Nanya Technology Corporation Semiconductor device with nanowire contact and method for fabricating the same

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962863A (en) 1993-09-09 1999-10-05 The United States Of America As Represented By The Secretary Of The Navy Laterally disposed nanostructures of silicon on an insulating substrate
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
EP0661733A2 (en) 1993-12-21 1995-07-05 International Business Machines Corporation One dimensional silicon quantum wire devices and the method of manufacture thereof
WO1997049132A1 (en) 1996-06-20 1997-12-24 Jeffrey Frey Light-emitting semiconductor device
AU729320B2 (en) * 1996-07-31 2001-02-01 Shionogi & Co., Ltd. Novel para-terphenyl compounds
JPH1197691A (ja) * 1997-09-18 1999-04-09 Toshiba Corp 薄膜トランジスタおよび接合構造
KR100277881B1 (ko) 1998-06-16 2001-02-01 김영환 트랜지스터
US6256767B1 (en) 1999-03-29 2001-07-03 Hewlett-Packard Company Demultiplexer for a molecular wire crossbar network (MWCN DEMUX)
US6815218B1 (en) 1999-06-09 2004-11-09 Massachusetts Institute Of Technology Methods for manufacturing bioelectronic devices
EP2239794A3 (en) 1999-07-02 2011-03-23 President and Fellows of Harvard College Nanoscopic wire-based devices, arrays, and methods of their manufacture
US6438025B1 (en) 1999-09-08 2002-08-20 Sergei Skarupo Magnetic memory device
WO2001030694A1 (en) 1999-10-27 2001-05-03 William Marsh Rice University Macroscopic ordered assembly of carbon nanotubes
RU2173003C2 (ru) 1999-11-25 2001-08-27 Септре Электроникс Лимитед Способ образования кремниевой наноструктуры, решетки кремниевых квантовых проводков и основанных на них устройств
KR100360476B1 (ko) 2000-06-27 2002-11-08 삼성전자 주식회사 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법
US6586785B2 (en) 2000-06-29 2003-07-01 California Institute Of Technology Aerosol silicon nanoparticles for use in semiconductor device fabrication
WO2002003482A1 (de) 2000-07-04 2002-01-10 Infineon Technologies Ag Feldeffekttransistor
US6447663B1 (en) 2000-08-01 2002-09-10 Ut-Battelle, Llc Programmable nanometer-scale electrolytic metal deposition and depletion
US7301199B2 (en) 2000-08-22 2007-11-27 President And Fellows Of Harvard College Nanoscale wires and related devices
JP5013650B2 (ja) 2000-08-22 2012-08-29 プレジデント・アンド・フェローズ・オブ・ハーバード・カレッジ ドープされた細長い半導体、そのような半導体の成長、そのような半導体を含んだデバイス、およびそのようなデバイスの製造
JP3386789B2 (ja) 2000-09-29 2003-03-17 富士通カンタムデバイス株式会社 半導体装置及びその製造方法
DE10060120B4 (de) * 2000-12-04 2005-12-22 Gkn Driveline International Gmbh Kugelgleichlaufgelenk als Gegenbahngelenk
CA2430888C (en) 2000-12-11 2013-10-22 President And Fellows Of Harvard College Nanosensors
US6423583B1 (en) 2001-01-03 2002-07-23 International Business Machines Corporation Methodology for electrically induced selective breakdown of nanotubes
US6593065B2 (en) 2001-03-12 2003-07-15 California Institute Of Technology Method of fabricating nanometer-scale flowchannels and trenches with self-aligned electrodes and the structures formed by the same
EP1374309A1 (en) 2001-03-30 2004-01-02 The Regents Of The University Of California Methods of fabricating nanostructures and nanowires and devices fabricated therefrom
US7084507B2 (en) 2001-05-02 2006-08-01 Fujitsu Limited Integrated circuit device and method of producing the same
US6787179B2 (en) * 2001-06-29 2004-09-07 Ethicon, Inc. Sterilization of bioactive coatings
JP2003017508A (ja) 2001-07-05 2003-01-17 Nec Corp 電界効果トランジスタ
US6896864B2 (en) 2001-07-10 2005-05-24 Battelle Memorial Institute Spatial localization of dispersed single walled carbon nanotubes into useful structures
US6672925B2 (en) 2001-08-17 2004-01-06 Motorola, Inc. Vacuum microelectronic device and method
NZ513637A (en) 2001-08-20 2004-02-27 Canterprise Ltd Nanoscale electronic devices & fabrication methods
EP1423861A1 (en) 2001-08-30 2004-06-02 Koninklijke Philips Electronics N.V. Magnetoresistive device and electronic device
JP2003108021A (ja) 2001-09-28 2003-04-11 Hitachi Ltd 表示装置
US7385262B2 (en) * 2001-11-27 2008-06-10 The Board Of Trustees Of The Leland Stanford Junior University Band-structure modulation of nano-structures in an electric field
AU2002364157A1 (en) 2001-12-12 2003-06-23 The Pennsylvania State University Chemical reactor templates: sacrificial layer fabrication and template use
US7049625B2 (en) 2002-03-18 2006-05-23 Max-Planck-Gesellschaft Zur Fonderung Der Wissenschaften E.V. Field effect transistor memory cell, memory device and method for manufacturing a field effect transistor memory cell
US6872645B2 (en) 2002-04-02 2005-03-29 Nanosys, Inc. Methods of positioning and/or orienting nanostructures
US20030189202A1 (en) 2002-04-05 2003-10-09 Jun Li Nanowire devices and methods of fabrication
US6760245B2 (en) 2002-05-01 2004-07-06 Hewlett-Packard Development Company, L.P. Molecular wire crossbar flash memory
AU2003261205A1 (en) 2002-07-19 2004-02-09 President And Fellows Of Harvard College Nanoscale coherent optical components
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7115916B2 (en) 2002-09-26 2006-10-03 International Business Machines Corporation System and method for molecular optical emission
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
US7135728B2 (en) * 2002-09-30 2006-11-14 Nanosys, Inc. Large-area nanoenabled macroelectronic substrates and uses therefor
AU2003277033A1 (en) * 2002-09-30 2004-04-23 Nanosys, Inc. Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
JP3790238B2 (ja) * 2002-12-27 2006-06-28 株式会社東芝 半導体装置
US6918284B2 (en) 2003-03-24 2005-07-19 The United States Of America As Represented By The Secretary Of The Navy Interconnected networks of single-walled carbon nanotubes
US6916195B2 (en) * 2003-03-26 2005-07-12 Intel Corporation Land grid array socket loading device
US7323730B2 (en) * 2004-07-21 2008-01-29 Commissariat A L'energie Atomique Optically-configurable nanotube or nanowire semiconductor device
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130091767A (ko) * 2010-10-01 2013-08-19 어플라이드 머티어리얼스, 인코포레이티드 박막 트랜지스터 분야에 사용되는 갈륨 아르세나이드 기반 물질

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