JPH1197691A - 薄膜トランジスタおよび接合構造 - Google Patents

Abstract

(57)【要約】 【課題】 製造プロセスの低温化が可能で生産性の高い
構造を有するｐｏｌｙ−Ｓｉ半導体膜を用いた薄膜トラ
ンジスタを提供する。 【解決手段】 本発明の薄膜トランジスタは、少なくと
も表面が絶縁性を呈する基板１１１と、基板１１１上に
配設されたイントリンシックな多結晶質シリコンからな
り、第１の領域１１２ａと、第１の領域１１２ａを挟む
ような第２の領域１１２ｂとを有する半導体膜１１２
と、半導体膜１１２の第１の領域１１２ａを覆うように
配設されたゲート絶縁膜１１３と、ゲート絶縁膜１１３
を介して半導体膜１１２の第１の領域１１２ａと対向す
るように配設されたゲート電極１１４と、半導体膜１１
２の第２の領域１１２ｂのゲート絶縁膜１１３側の面と
端面とを覆うように配設されたシリサイド層１１５と、
シリサイド層１５を介して半導体膜１１２と接合したソ
ース電極１１７ｓ、ドレイン電極１１７ｄとを具備す
る。このような構造により、半導体膜への不純物の添
加、活性化が不要もしくは低濃度かつ低温ですみ、生産
性を向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタに
関し、特に多結晶シリコンをチャネル部に用いた薄膜ト
ランジスタおよびその製造方法に関する。また本発明は
半導体と電極との接合構造に関し、特に多結晶シリコン
からなる半導体と電極との接合構造に関する。

【０００２】

【従来の技術】半導体素子は、薄膜トランジスタ（ＴＦ
Ｔ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ）、密
着センサ、光電変換素子をはじめとして様々な分野で大
量に用いられている。

【０００３】例えば液晶表示装置等の表示装置は薄型・
軽量であり、低電圧駆動が可能で、さらにカラー表示も
容易である等の特徴を有しており、近年、パ−ソナルコ
コンピュータ、ワードプロセッサ、あるいは各種携帯用
情報端末の表示装置として幅広く用いられている。そし
て液晶表示装置の画素部、駆動回路部のスイッチング素
子としてはＭＯＳ（ＭＩＳ）電界効果トランジスタなど
の薄膜トランジスタが広く用いられている。

【０００４】シリコンからなる半導体膜をチャネルに用
いた薄膜トランジスタを、キャリア走行層（活性層）の
構成材料から分類すると、非晶質シリコン（アモルファ
スシリコン：ａ−Ｓｉ）からなる半導体膜を用いたもの
と、結晶相を有する多結晶質シリコン（非単結晶の結晶
質シリコン）からなる半導体膜を用いたものとに分類す
ることができる。多結晶質シリコンとしては主として多
結晶シリコン（ｐｏｌｙ−Ｓｉ）、または微結晶シリコ
ン（μｃ−Ｓｉ）が知られている。さらに薄膜トランジ
スタのチャネル半導体膜の材料としては、シリコン以外
にも例えば、ＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、Ｃｄ
Ｓ等が用いられている。

【０００５】ｐｏｌｙ−Ｓｉあるいはμｃ−Ｓｉなどの
多結晶質シリコン（非単結晶の結晶質シリコン）からな
る半導体は、アモルファスシリコンからなる半導体と比
較してキャリアの移動度が１０倍から１００倍程度大き
いという特徴があり、スイッチング素子の構成材料とし
て非常に優れた特性を有している。また多結晶質シリコ
ンを活性層に用いた薄膜トランジスタは高速動作が可能
なことから、近年では各種論理回路（例えばドミノ論
理、ＣＭＯＳトランスミッションゲート回路）やこれら
を用いたマルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、
ＣＣＤ、ＲＡＭ、さらに液晶表示装置、エレクトロルミ
ネセンス表示装置等の駆動回路などを構成するスイッチ
ング素子としても注目されている。特に、液晶表示装置
においては、画素部（画素アレイ）と、走査線信号回路
や信号線駆動回路などの周辺駆動回路とを同一の基板上
に形成する、いわゆる画素部・駆動回路部一体型の液晶
表示装置の研究・開発も精力的に行われている。このよ
うな画素部・駆動回路部一体型の液晶表示装置の画素の
スイッチン素子、周辺駆動回路のスイッチング素子とし
てはｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶質シリコ
ンからなる半導体膜をチャネルに用いた薄膜トランジス
タを用いることにより、液晶表示装置の性能を向上する
とともに生産性も向上することができる。

【０００６】その反面、多結晶質シリコンを用いた薄膜
トランジスタは、その形成プロセスにおいて非晶質シリ
コンを用いた薄膜トランジスタと比較して高温プロセス
を必要とする。このようにｐｏｌｙ−Ｓｉ、μｃ−Ｓｉ
などの多結晶質シリコンからなる半導体膜をチャネルに
用いた薄膜トランジスタは優れた特性を有するが、この
ような半導体素子を高い生産性で広く用いるためには解
決しなければならない問題点が残されている。特に、多
結晶質シリコンを用いた薄膜トランジスタ、あるいはこ
の薄膜トランジスタを用いた液晶表示装置を製造するた
めには、製造プロセスの低温化が重要な課題である。

【０００７】例えば液晶表示装置では、ガラスなどから
なる基板を用いるために、高温プロセスは基板の変形を
発生させる原因となる。基板が変形してしまうと薄膜ト
ランジスタのアレイ工程等でアライメントミスが多発
し、生産性を大きく低下させてしまう。したがって歪み
点の高い基板材料を用いる必要があるが、このような基
板は高価であり、液晶表示装置のコストが高くなってし
まうという問題がある。このように、多結晶質シリコン
を用いた薄膜トランジスタを用いた液晶表示装置を製造
するためには製造プロセスの低温化を如何にして図るか
が重要な課題となっている。

【０００８】ｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶
質シリコンからなる半導体膜をチャネルに用いた薄膜ト
ランジスタの代表的な作製プロセスは以下のようなもの
である。例えばガラスなどからなる絶縁性基板（例えば
Ｃｏｒｎｉｎｇ社１７３７等）を用意し、この絶縁性基
板上に例えばＳｉＯ₂ 等からなるアンダーコート層（バ
ッファ層）を成膜し、さらにその上に膜厚約５０ｎｍ程
度のａ−Ｓｉ半導体膜を成膜する。次に、ａ−Ｓｉ半導
体膜中の脱水素処理を行い、続いてエキシマ・レーザー
・アニール法（ＥＬＡ法）等によりａ−Ｓｉ半導体膜の
溶融再結晶化を行ってｐ−Ｓｉ半導体膜に形成する。 ｐ−Ｓｉ半導体膜を薄膜トランジスタの形状にパターニ
ングした後、ＳｉＯ₂、ＳｉＮ_x 等からなる厚さ約１０
０ｎｍ程度のゲート絶縁膜を成膜する。ゲート絶縁膜上
にゲート電極を配設した後、ゲート絶縁膜上からｐ−Ｓ
ｉ半導体膜のソース領域およびドレイン領域にｎ型不純
物あるいはｐ型不純物をイオン・ドーピング法（Ｉ／Ｄ
法）などにより添加する。ついで、ＳｉＯ₂ 等により層
間絶縁膜（膜厚は５００ｎｍ程度）を形成する。層間絶
縁膜を形成した後、例えば約６００℃程度の熱アニール
などの方法により半導体膜のソース領域、ドレイン領域
の不純物の活性化を行う。

【０００９】この後、層間絶縁膜のソース領域・ドレイ
ン領域に対応する位置にコンタクト・ホールを形成し、
この上から信号線金属を堆積してソース領域、ドレイン
領域と接合したソース電極、ドレイン電極を引き出す。
最後に信号線金属をパターニングすることにより薄膜ト
ランジスタが完成する。

【００１０】このように多結晶シリコン膜は、非晶質シ
リコン材料をスター卜材料として例えばＥＬＡ法（エキ
シマーレーサーアニール法）によって再結晶化すること
により形成される。ＥＬＡ法では、レーザーが照射され
た領域でレーザー波長を吸収する非晶質シリコンのみが
瞬時溶融して再結晶化するために、基板全体が昇温する
ことはない。また、薄膜トランジスタのゲート電極やソ
ース電極、ドレイン電極の形成は、例えばスパッタ法、
蒸着法などにより形成すればほとんど基板の昇温は起こ
らない。さらにゲート絶縁膜も高密度プラズマ化学気相
堆積法を用いることなどにより低温化を図ることができ
る。

【００１１】ところが、半導体膜に不純物を添加したｎ
⁺ 半導体、ｐ⁺ 半導体またはｎ^- 半導体などを形成する
ためには、イオンドーピング法やイオン注入法により不
純物を添加するだけでは不十分で、添加した不純物を活
性化する必要がある。活性化を行うためには十分に温度
を上昇させ、ドーピング時に発生した半導体膜の欠陥等
を緩和させる必要がある。

【００１２】このように従来の多結晶質シリコンを用い
た薄膜トランジスタの製造プロセスの最高温度を決定し
ているのは、薄膜トランジスタのコンタクト領域を形成
するプロセスである。特に半導体膜に添加したイオンな
どの不純物の活性化工程の熱的負荷の軽減が、また不純
物の添加工程での熱的負荷の軽減が大きな課題となるこ
とがわかる。

【００１３】不純物の活性化の手法としては、自己活性
化、熱活性化、ＥＬＡ法により活性化等が検討されてい
る。いずれの手法においても基板へのダメージを低減す
るとともに生産性を向上するためには、低ドーズ量で不
純物を添加し、低温で活性化を行うことが求められてい
る。したがって、活性化工程でのプロセス・マージンは
極端に狭いものとなっている。

【００１４】ソース領域・ドレイン領域の活性化が不十
分な場合、ソース領域・ドレイン領域は高い抵抗値にと
どまるため充分なＯＮ電流を得ることができず、したが
って十分なスイッチング特性を得ることはできない。例
えば、液晶表示装置の周辺駆動回路では十分に高い周波
数で画像信号を画素へ送ることができなくなり、動画を
表示することが困難になるなどの問題がある。このため
不純物の活性化は十分に行う必要がある。

【００１５】プロセス温度を高くすれば、半導体膜に添
加した不純物の活性化を効率よく進行させることができ
るが、より高温での活性化はより大きなダメージをガラ
ス基板へ与えてしまうという問題がある。

【００１６】図２６は非アニールガラスのシュリンク量
を熱処理温度により評価した結果を示すグラフである。
このグラフから、基板の収縮量を約２０ｐｐｍ以下に抑
制するためには、活性化プロセスを約４５０℃程度以下
で行うことが必要であり、さらに基板の収縮量を約１０
ｐｐｍ以下に抑制するためには、活性化プロセスを約４
００℃程度以下で行う必要があることがわかる。ところ
が活性化温度を約４００℃とした場合、ドープ層の抵抗
が十分に低下しないという問題か生じる。

【００１７】図２７は、薄膜トランジスタの特性の活性
化プロセス温度への依存性を示す図である。ここでは活
性化プロセスの温度を４００℃と６００℃とにして薄膜
トランジスタを作成し、そのゲート電極とオン電流との
関係を測定した結果を示している。図２８は活性化温度
と半導体膜のシート抵抗との関係を示すグラフである。
ここでは４００℃、５００℃、６００℃のプロセス温度
で各１時間活性化を行った場合のｎ⁺ 半導体膜のソース
・ドレイン間のシート抵抗値を測定した結果を示してい
る。

【００１８】半導体膜に添加した不純物の活性化温度を
４００℃にした場合、図２７からもわかるように、ソー
ス・ドレインが直列抵抗として影響し、その結果見かけ
上の移動度の低下を招いてしまう。このように例えば４
００℃程度のようなガラス基板、樹脂基板への負荷が小
さい温度では十分な活性化を行うことは困難であること
がわかる。

【００１９】このため従来の薄膜トランジスタでは、ガ
ラス基板への熱的負荷を抑制するためには約４００℃程
度が活性化プロセス温度の上限であるが、この活性化温
度では十分な活性化を行うことが困難であるという背反
した問題があった。したがって、ガラス基板への熱的負
荷を抑制できる温度範囲内でドープ層つまりソース・ド
レイン領域の抵抗を十分に下げる技術の確立が求められ
ている。

【００２０】製造工程での熱的負荷を低減する上でもう
一つ大きな問題となるのは、コンタクト領域を形成する
ために行う不純物の添加（ドーピング、注入）プロセス
である。

【００２１】図２９は多結晶シリコンからなる半導体膜
をチャネル半導体膜として用いた従来の薄膜トランジス
タの構造の例を概略的に示す断面図である。

【００２２】例えばガラスのような透光性絶縁物質から
なる基板９０１上には、多結晶シリコンからなる半導体
膜９０２が所定のパターンに形成されている。この半導
体膜９０２は、チャネル領域９０２ａと、ｎ⁺ 不純物が
添加されたオーミックコンタクト層であるソース領域９
０２ｓ、ドレイン領域９０２ｄを有しており、さらにチ
ャネル領域とソース領域・ドレイン領域との間には、Ｌ
ＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域９
０２ｃが形成されている。ＬＤＤ領域にはソース・ドレ
イン領域よりも低濃度の不純物が添加されている。半導
体膜９０２のチャネル領域９０２ａ、ＬＤＤ領域９０２
ｃ上には、シリコン酸化物（ＳｉＯx ）からなるゲート
絶縁膜９０３が配設されている。ゲート絶緑膜９０３上
にはアルミニウムなどの電極材料をパタ−ニングして形
成されたゲート電極９０４が配設されている。ゲート電
極９０４上には、半導体膜９０２のソース領域９０２ｓ
・ドレイン領域９０２ｄに対応してコンタクトホールが
形成された層間絶縁膜９０５が配設されており、このコ
ンタクトホールを介して半導体膜９０２のソース領域９
０２ｓにはソース電極９０６ｓが、ドレイン領域９０２
ｄにはドレイン電極９０６ｄがそれぞれ接続している。

【００２３】図３０は従来の薄膜トランジスタの断面構
造を概略的に示す図である。例えば液晶表示装置の駆動
回路などの論理回路は、通常、ＣＭＯＳを基本単位とし
て形成されるので、ｎ型薄膜トランジスタ９１１とｐ型
薄膜トランジスタ９１２とを同一の基板上に作成する必
要がある。ｎ型薄膜トランジスタ９１１の半導体膜９０
２ｎには、チャネル領域９０２ａと、Ｐ（リン）等のｎ
型不純物が導入されたｎ⁺ 半導体からなるコンタクト領
域９０２ｓ、９０２ｄとが形成され、ｐ型薄膜トランジ
スタ９１２の半導体膜９０２ｐにはチャネル領域９０２
ａと、Ｂ（硼素）等の不純物が導入されたｐ⁺ 半導体か
らなるコンタクト領域９０２ｅ、９０２ｆが形成されて
いる。さらに、図３０の例ではｎ型薄膜トランジスタ９
１１には、電界緩和を目的とした低濃度のｎ^- 半導体か
らなるＬＤＤ領域９０２ｃが形成されている。

【００２４】このように従来から、チャネル半導体膜と
ソース電極、ドレイン電極とを電気的接合するために、
半導体膜にｎ型不純物、ｐ型不純物などを比較的高い濃
度で導入したオーミックコンタクト層を形成している。
また、ソース電極、ドレイン電極間に例えば１０Ｖ程度
以上の大きな電圧が引加される場合には、ソース・ドレ
イン間の耐圧を大きくするためにＬＤＤ領域と呼ばれる
低不純物濃度層を形成している。このＬＤＤ領域、コン
タクト領域の形成には、不純物の打ち込み工程が少なく
とも２回必要であり生産性を低下させる大きな原因の１
つとなっていた。

【００２５】例えば、図２９に例示した薄膜トランジス
タでは、ＬＤＤ領域には単位体積当たり約１×１０¹⁸ｃ
ｍ^-3程度の不純物が、コンタクト領域には約１×１０²¹
ｃｍ^-3程度の不純物が添加されており、不純物の単位体
積あたりの濃度は約１０００倍程度相違する。イオンの
打ち込みなどの不純物の添加プロセスは、質量分離を行
なうイオン注入法、質量分離を行なわないイオンドーピ
ング法ともに、約数十ｋｅＶのエネルギーを持ったイオ
ンが半導体膜膜中に打ち込まれる。このとき半導体膜中
でドーパントの運動エネルギーはほぼすべて熱エネルギ
ーに変わる。したがって、不純物を半導体膜に添加する
工程では、半導体膜、基板等の温度上昇が起こる。特に
多量の不純物打ち込みを必要とするコンタクト領域の形
成では基板にかかる熱的負荷は大きなものとなり、形成
される薄膜トランジスタ、シフトレジスタなどの論理回
路、液晶表示装置の品質を低下させることになる。基板
の温度に影響が少ないようなイオン打ち込み条件、すな
わち単位時間当たりに打ち込むイオンの量を減らして打
ち込むと、不純物イオンの打ち込みに長時間かかってし
まい生産性が低下してしまうという問題がある。

【００２６】このように従来の多結晶シリコン用いた薄
膜トランジスタでは、製造プロセスを低温化しようとす
ると、薄膜トランジスタの特性が低下したり、生産性が
低下するという問題がある。

【００２７】また、コンタクト領域であるｎ⁺ 半導体層
層、ｐ⁺ 半導体層等を形成するための不純物の活性化
は、薄膜トランジスタの特性を大きく左右する。不純物
の活性化にプロセス的な不安定要素があると、薄膜トラ
ンジスタに不安定性が反映されることになる。コンタク
ト部の抵抗にばらつきが発生すると、薄膜トランジスタ
の特性もばらつく。液晶表示装置に用いた場合、そのば
らつきは表示の不均一につながり、良好な表示を得るこ
とができないという問題がある。

【００２８】

【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたものである。すなわち、
本発明は製造プロセスにおけるプロセス温度が低く、生
産性の高い薄膜トランジスタを提供することを目的とす
る。また本発明はガラス基板、樹脂基板のような耐熱性
の小さな基板上に形成できる薄膜トランジスタを提供す
ることを目的とする。

【００２９】また本発明は、多結晶質シリコンからなる
半導体膜と電極との間を簡素な構成で接合できる接合構
造を提供することを目的とする。

【００３０】

【課題を解決するための手段】このような課題を解決す
るため本発明は以下のような構成を備えている。請求項
１に記載の本発明の薄膜トランジスタは、イントリンシ
ックな多結晶質シリコンからなり、第１の領域と、前記
第１の領域を挟むような第２の領域とを有する半導体膜
と、前記半導体膜の前記第１の領域を覆うように配設さ
れたゲート絶縁膜と、前記ゲート絶縁膜を介して前記半
導体膜の前記第１の領域と対向するように配設されたゲ
ート電極と、前記半導体膜の前記第２の領域の前記ゲー
ト絶縁膜側の面と端面とを覆うように配設されたシリサ
イド層とを具備したことを特徴とする。本発明者らはイ
ントリンシックな多結晶質シリコンからなる半導体膜、
あるいは低濃度の不純物が添加された多結晶質シリコン
からなる半導体膜とシリサイド層とによりショットキー
型の接合構造を形成できることを見出だした。すなわち
この薄膜トランジスタはｎ型不純物、あるいはｐ不純物
が添加され活性化されたいわゆるコンタクト領域（ソー
ス領域、ドレイン領域）を介することなく、シリサイド
層を介して半導体膜とソース・ドレイン電極とが接合し
た薄膜トランジスタである。ソース・ドレイン電極は、
シリサイド層上に配設するようにすればよい。 シリサ
イド層が半導体膜の第２の領域の端面まで被覆している
ため、多数キャリアのみならず、半導体膜のゲート電極
と対向する側に押しつけられる少数キャリアも収集され
る。このため、本発明の薄膜トランジスタにおいては多
数キャリアによる電流と少数キャリアによる電流とによ
り疑似的にバイポーラ動作するものである。また前記半
導体膜の前記第２の領域の前記ゲート絶縁膜側の面の前
記シリサイド層と隣接する領域、または前記半導体膜の
第２の領域の第１の領域と離間した領域にｎ型不純物、
あるいはｐ不純物を添加するようにしてもよい。不純物
を添加することにより少数キャリアをブロックするよう
にすれば、例えばＣＭＯＳを形成することもできる。

【００３１】請求項２に記載の本発明の薄膜トランジス
タは、イントリンシックな多結晶質シリコンからなる第
１の領域および前記第１の領域を挟むように配設された
第２の領域と、不純物が添加された前記多結晶質シリコ
ンからなり、前記第２の領域の外側から前記第１の領域
を挟むように配設された第３の領域とを有する半導体膜
と、前記半導体膜の前記第１の領域および前記第２の領
域上に配設されたゲート絶縁膜と、前記ゲート絶縁膜上
を介して前記半導体膜の前記第１の領域と対向するよう
に配設されたゲート電極と、前記半導体膜の前記第３の
領域の前記ゲート絶縁膜側の面と端面とを覆うように配
設されたシリサイド層とを具備したことを特徴とする。
ここで、第１の領域は例えばチャネル領域であり、第３
の領域は例えばコンタクト領域であり、第２の領域は例
えばオフセット領域である。

【００３２】請求項３に記載の本発明の薄膜トランジス
タは、イントリンシックな多結晶質シリコンからなる第
１の領域と、第１の濃度で不純物が添加された前記多結
晶質シリコンからなり、前記第１の領域を挟むように配
設された第２の領域と、前記第１の濃度よりも大きい第
２の濃度で前記不純物が添加された前記多結晶質シリコ
ンからなり、前記第２の領域の外側から前記第１の領域
を挟むような第３の領域とを有する半導体膜と、前記半
導体膜の前記第１の領域および前記第２の領域上に配設
されたゲート絶縁膜と、前記ゲート絶縁膜上を介して前
記半導体膜の前記第１の領域と対向するように配設され
たゲート電極と、前記半導体膜の前記第２の領域および
前記第３の領域の前記ゲート絶縁膜側の面と端面とを覆
うように配設されたシリサイド層とを具備したことを特
徴とする。ここで、第１の領域は例えばチャネル領域で
あり、第３の領域は例えばコンタクト領域であり、第２
の領域は例えばＬＤＤ領域である。

【００３３】上述した本発明の薄膜トランジスタはチャ
ネル領域としてイントリンシックな多結晶シリコンから
なる半導体膜を用いたものであるが、チャネル領域に不
純物が添加された半導体膜を用いるようにしてもよい。
請求項４に記載の本発明の薄膜トランジスタは、約１×
１０¹⁶ｃｍ^-3〜約５×１０¹⁷ｃｍ^-3の不純物が添加され
た多結晶質シリコンからなり、第１の領域と、前記第１
の領域を挟むような第２の領域とを有する半導体膜と、
前記半導体膜上を覆うように配設され、前記半導体膜の
第２の領域に開口部を有するゲート絶縁膜と、前記ゲー
ト絶縁膜を介して前記半導体膜の前記第１の領域と対向
するように配設されたゲート電極と、前記半導体膜の前
記第２の領域の前記ゲート絶縁膜の開口部に対応する領
域に配設されたシリサイド層と、前記シリサイド層を介
して前記半導体膜と接合したソース・ドレイン電極とを
具備したことを特徴とする。 この薄膜トランジスタは
いわゆるチャネルドープした半導体膜を用い、この半導
体膜とソース・ドレイン電極とをシリサイド層を介して
接合したものである。 半導体膜に添加された不純物の
単位体積あたりの濃度は約１×１０¹⁶ｃｍ^-3〜約５×１
０¹⁷ｃｍ^-3と低濃度になっている。このような低濃度の
不純物添加は、例えば、多結晶質シリコン半導体膜の先
駆膜となるアモルファス半導体膜をＣＶＤ法などにより
成膜する時にｐ型不純物あるいはｎ型不純物を材料ガス
に混合して形成するようにしてもよい。またイオンドー
ピング法等により半導体膜の一部に不純物を添加した
後、ＥＬＡ法などにより不純物を半導体膜全体に拡散さ
せて低濃度にするようにしてもよい。

【００３４】図２４、図２５は本発明の薄膜トランジス
タの構造の例を概略的に示す図である。図２４はイント
リンシックな多結晶質シリコンからなる半導体膜とソー
ス・ドレイン電極とをシリサイド層により接合させた薄
膜トランジスタである。この薄膜トランジスタは、少な
くとも表面が絶縁性を呈する基板１１１と、基板１１１
上に配設されたイントリンシックな多結晶質シリコンか
らなり、第１の領域１１２ａと、第１の領域１１２ａを
挟むような第２の領域１１２ｂとを有する半導体膜１１
２と、半導体膜１１２の第１の領域１１２ａを覆うよう
に配設されたゲート絶縁膜１１３と、ゲート絶縁膜１１
３を介して半導体膜１１２の第１の領域１１２ａと対向
するように配設されたゲート電極１１４と、半導体膜１
１２の第２の領域１１２ｂのゲート絶縁膜１１３側の面
と端面とを覆うように配設されたシリサイド層１１５
と、シリサイド層１５を介して半導体膜１１２と接合し
たソース電極１１７ｓ、ドレイン電極１１７ｄとを具備
したものである。

【００３５】図２５（ａ）は半導体膜１１２にｎ型不純
物あるいはｐ型不純物を添加したソース・ドレイン領域
とソース・ドレイン電極とをシリサイド層により接合さ
せた薄膜トランジスタである。この薄膜トランジスタ
は、少なくとも表面が絶縁性を呈する基板１１１と、基
板１１１上に配設されたイントリンシックな多結晶質シ
リコンからなる第１の領域１１２ａおよび第１の領域１
１２ａを挟むように配設された第２の領域１１２ｃと、
不純物が添加された多結晶質シリコンからなり、第２の
領域１１２ｃの外側から第１の領域１１２ａを挟むよう
に配設された第３の領域１１２ｂとを有する半導体膜１
１２と、半導体膜１１２の第１の領域１１２ａおよび第
２の領域１１２ｃ上に配設されたゲート絶縁膜１１３
と、ゲート絶縁膜１１３を介して前記半導体膜１１２の
第１の領域１１２ａと対向するように配設されたゲート
電極１１４と、半導体膜１１２の第３の領域１１２ｂの
ゲート絶縁膜１１３側の面と端面とを覆うように配設さ
れたシリサイド層１１５と、シリサイド層１５を介して
半導体膜１１２と接合したソース電極１１７ｓ、ドレイ
ン電極１１７ｄとを具備したものである。すなわち、第
２の領域１１２ｂはノンドープのオフセット領域であ
り、ソース・ドレイン電極１１７ｓ、１１７ｄは不純物
が添加された半導体膜とシリサイド層を介して接合して
いる。

【００３６】図２５（ａ）はオフセット領域を有しない
構造であり、図２５（ｂ）はオフセット領域の代わりに
低濃度で不純物を添加したＬＤＤ領域を備えた構造であ
る。すなわち図２５（ｂ）薄膜トランジスタは、少なく
とも表面が絶縁性を呈する基板１１１と、基板１１１上
に配設されイントリンシックな多結晶質シリコンからな
る第１の領域１１２ａと、第１の濃度で不純物が添加さ
れた多結晶質シリコンからなり、第１の領域１１２ａを
挟むように配設された第２の領域１１２ｃと、第１の濃
度よりも大きい第２の濃度で不純物が添加された多結晶
質シリコンからなり、第２の領域１１２ｃの外側から第
１の領域１１２ａを挟むような第３の領域１１２ｂとを
有する半導体膜１１２と、半導体膜１１２の第１の領域
１１２ａおよび第２の領域１１２ｃ上に配設されたゲー
ト絶縁膜１１３と、ゲート絶縁膜１１３を介して半導体
膜１１２の前記第１の領域１１２ａと対向するように配
設されたゲート電極１１４と、半導体膜１１２の第２の
領域１１２ｃおよび第３の領域１１２ｂのゲート絶縁膜
１１３側の面と端面とを覆うように配設されたシリサイ
ド層１１５と、シリサイド層１５を介して半導体膜１１
２と接合したソース電極１１７ｓ、ドレイン電極１１７
ｄとを具備したものである。

【００３７】請求項５に記載の本発明の接合構造は、イ
ントリンシックな多結晶質シリコンからなる半導体膜
と、前記半導体膜上に配設されたシリサイド層と、前記
シリサイド層上に配設された電極とを具備したことを特
徴とする。すなわち本発明の接合構造は、イントリンシ
ックな多結晶質シリコンからなる半導体膜と電極との接
合を、ｎ型半導体層あるいはｐ型半導体層などのコンタ
クト層を介することなく、シリサイド層を介して実現し
たものである。このような構成を採用することにより、
例えばｐｏｌｙ−Ｓｉ、μｃ−Ｓｉなどの多結晶質シリ
コンを半導体膜とした薄膜トランジスタなどの半導体素
子を形成する際に、不純物イオンの打ち込みや、活性化
を行う必要がなくなる。このためプロセス温度を低くす
ることができ、安価なガラス基板、樹脂基板などを用い
ることができる。また生産性も大きく向上する。

【００３８】請求項６に記載の本発明の接合構造は、イ
ントリンシックな多結晶質シリコンからなる第１の層
と、前記第１の層上に配設されｐ型不純物またはｎ型不
純物が添加された前記多結晶質シリコンからなる第２の
層とを有する半導体膜と、前記半導体膜の前記第２の層
上に配設され、前記ｐ型不純物または前記ｎ型不純物が
添加されたたシリサイド層と、前記シリサイド層上に配
設された電極とを具備したことを特徴とする。請求項５
に記載の接合構造では、不純物を添加したいわゆるコン
タクト層を介することなくシリサイド層を介して半導体
膜と電極とを接合したものであるが、請求項６に記載の
本発明の接合構造は半導体膜とシリサイド層とに不純物
を添加したものである。上述のように本発明者らはイン
トリンシックな多結晶質半導体膜と電極との接合をシリ
サイド層により形成できることを見い出だした。したが
って、不純物の活性化は行わなくともよいが、例えば多
結晶質シリコンと金属とを反応させてシリサイド層を形
成する際の温度範囲内であれば、半導体膜中の不純物イ
オンも併せて活性化するようにしてもよい。このように
することによりシリサイドによる低抵抗化の効果と、添
加された不純物による低抵抗化の効果を得ることができ
る。シリサイド層および半導体膜に不純物イオンを添加
するためには、例えば多結晶質シリコン上にシリサイド
層を形成し、この後不純物イオンを注入法、ドーピング
法などにより添加するようにすればよい。このとき、シ
リサイド層中の金属原子がドーパントによりノックオン
された半導体膜にたたき込まれるため、多結晶質シリコ
ンからなる半導体膜とシリサイド層との界面との界面特
性が向上する。また、不純物のドープは、シリサイドを
形成した未反応の金属層が半導体膜上に残した状態で行
うようにしてもよい。このような構成を採用することに
より、多結晶質シリコンを半導体膜に用いた薄膜トラン
ジスタの製造プロセスの最高温度を低温化することがで
きる。すなわち、多結晶シリコンを半導体膜に用いた薄
膜トランジスタの製造プロセス温度の最大値を決めてい
たｎ⁺ 半導体層、ｐ⁺ 半導体層、ｎ^- 半導体層等のコン
タクト領域にドープした不純物を従来のように十分に活
性化する必要がなくなる。また従来のように大量の不純
物を導入する必要もなく、導入した不純物を活性化しな
くとも良好な接合が得られる。

【００３９】また、多結晶シリコンを用いた薄膜トラン
ジスタにおいて、ゲート絶縁膜とゲート電極パターンが
同一パターンで前記多結晶シリコン覆うように形成さ
れ、ソース・ドレイン領域として露出している前記多結
晶シリコンの上面および側面をシリサイドで覆うように
してもよい。また多結晶シリコン膜のソース・ドレイン
領域をテーパー形状にするようにしてもよい。またシリ
サイドの膜厚方向（半導体膜の表面とほぼ垂直な方向）
に電気的に活性な不純物を導入するようにすればよい。
このような構成を採用することにより、製造プロセス
の低温化を実現することができる。液晶表示装置に応用
する場合、プロセス温度の低温化に伴い、安価なガラス
基板を用いることか可能となる。また、ガラスの変形を
小さくすることができるので、合わせ精度の厳しい装
置、例えは高精細な液晶表示装置などを製造する場合、
ミスアライメントを防止することができる。更に、ｎ⁺
層、ｐ⁺ 層を作成する為に必要な高価なドーピング装置
を必要としないため、製造設備を簡略することができ
る。活性化のように制御の困難なプロセスを用いること
がないので、再現性に優れた素子を作成することができ
る。上述したように、本発明に依って、薄膜半導体素子
およびその応用製品の低コスト化を図ることができる。

【００４０】また本発明においては、少なくとも表面が
絶縁性を呈する基板上に、多結晶質半導体膜をチャネル
にもつ薄膜トランジスタにより形成された液晶表示装置
において、ｎ型トランジスタのソース・ドレイン領域の
コンタクト部分をシリサイド層で形成するようにしても
よい。また、シリサイド層で形成されたソース・ドレイ
ン領域をもつｎ型トランジスタは、ライト・ドープ・ド
レイン（ＬＤＤ）領域または非ドーブのオフセット領域
の何れかを有するようにしてもよい。さらに、ｐ型トラ
ンジスタのソース・ドレイン領域にはシリサイドが形成
せず、ｎ型薄膜トランジスタのみに選択的にシリサイド
層を配設するようにしてもよい。 また該ｎ型トランジ
スタのライト・ドープ・ドレイン（ＬＤＤ）領域または
非ドーブのオフセット領域、およびｐ型トランジスタの
ソース・ドレイン領域を覆う酸化膜にｎ型の不純物をド
ーピングするようにしてもよい。またゲート絶縁膜（ゲ
ート酸化膜）中にドーピングされたｎ型の不純物濃度
が、ゲート絶縁膜の少なくとも一部の領域では１×１０
²⁰ｃｍ^-3以上にするようにしてもよい。また、ｎ型トラ
ンジスタの形成において、ゲート電極をパタ−ニング
し、次にｎ型不純物をライト・ドープし、次にソース・
ドレイン上の酸化膜をドライプロセスでエッチングし、
次にｎ型不純物をへビー・ドープし、次にシリサイドを
形成すべく金属を形成し、次にアニールし、次に未反応
金属をエッチングするようじしてもよい。さらに、前述
のｎ型トランジスタの形成において、ゲート電極をパタ
−ニングし、次にｎ型不純物をライト・ドープし、次に
ソース・ドレイン上の酸化膜をドライプロセスでエッチ
ングし、次にシリサイドを形成すべく金属を形成し、次
にｎ型不純物をへビー・ド一ブし、次にアニールし、次
に未反応金属をエッチングするようにしてもよい。ま
た、ｎ型トランジスタの形成において、ゲート電極をパ
タ−ニングし、次にｎ型不純物をライト・ドープし、次
にソース・ドレイン上の酸化膜をドライプロセスでエッ
チングし、次にシリサイドを形成すべく金属を形成し、
次にアニールし、次に未反応金属をエッチングし、次に
ｎ型不純物をへビー・ドーブし、次にアニールするよう
にしてもよい。

【００４１】

【発明の実施の形態】以下に本発明についてさらに詳細
に説明する。

【００４２】（実施形態１）図１は本発明の薄膜トラン
ジスタの構造の例を概略的に示す断面図である。この薄
膜トランジスタはＭＯＳＦＥＴ構造を有しており、ガラ
スからなる基板１１と、基板上に配設されたイントリン
シックな多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなり、
第１の領域１２ａと、第１の領域１２ａを挟むような第
２の領域１２ｂとを有する半導体膜１２と、半導体膜１
２の第１の領域１２ａを覆うように配設されたゲート絶
縁膜１３と、ゲート絶縁膜１３を介して半導体膜１２の
第１の領域１２ａと対向するように配設されたゲート電
極１４と、半導体膜１２の第２の領域１２ｂのゲート絶
縁膜１３側の面と端面とを覆うように配設されたシリサ
イド層１５とを具備している。また、ゲート電極１４を
覆うように層間絶縁膜１６が配設され、この層間絶縁膜
１６に配設されたコンタクトホールを介してソース電極
１７ｓ、ドレイン電極１７ｄがシリサイド層と接続して
いる。すなわち、ソース電極１７ｓとドレイン電極１７
ｄとは、シリサイド層１５をコンタクト層として半導体
膜１２と接合している。すなわち、イントリンシックな
半導体膜１２とシリサイド層１５とはショットキー型の
接合を形成しており、コンタクト層としてドーピング層
は配設していない。

【００４３】図２、図３は図１に例示したような構成を
有する本発明の薄膜トランジスタの製造方法の例を説明
するための図である。

【００４４】まずガラスなどの基板１１上にプラズマ励
起化学気相堆積法（ＰＥＣＶＤ法）などによりａ−Ｓｉ
半導体膜１２ｉを堆積し、例えばＫｒＦレーザーなどの
エキシマーレーザーを照射して瞬間的に溶融、再結晶化
させ多結晶シリコン（ｐｏｌｙ−Ｓｉ）からなる半導体
膜１２を形成する（図２（ａ））。エキシマーレーザー
の照射パワーを考慮すると、ａ−Ｓｉ半導体膜１２ｉの
膜厚は約２０ｎｍ〜１５０ｎｍ程度に設定することが望
ましい。ついで、多結晶シリコンからなる半導体膜１２
を素子分離のためパタ−ニングする。パターニングされ
た半導体膜１２の上に例えばシリコン酸化物（ＳｉＯ
x）などからなるゲート絶縁膜１３を例えばＰＥＣＶＤ
法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、ＥＣ
Ｒ法などにより成膜し、つづいて例えばＭｏ、Ｔａ、
Ｗ、Ａｌまたはこれらの合金等のゲート電極材料からな
る金属薄膜１４ｉをスパッタ法などにより堆積する（図
２（ｂ））。

【００４５】そして金属薄膜１４ｉにレジストを塗布
し、フォトリソグラフィー法によりパターンを形成し、
ＲＩＥ法（反応性イオンエッチング法）等の異方性エッ
チングにより所定の形状にパターニングしてゲート電極
１４を形成する。図４はゲート電極１４とｐｏｌｙ−Ｓ
ｉ半導体膜１２との関係を説明するための図である。図
４（ａ）に示すように、ゲート電極１４の幅はｐｏｌｙ
−Ｓｉ半導体膜１２の幅Ｗよりも大きくなるようにパタ
ーニングする。このようにすることによりシリサイド層
１５によるソース・ドレイン間の短絡を防止することが
できる。

【００４６】さらにパターニングしたゲート電極１４を
マスクとしてゲート絶縁膜１３をエッチングする。ゲー
ト絶縁膜１３はゲート電極１４とほぼ同一形状にパター
ニングされる。このエッチングは例えば、ＣＨＦ₃ をエ
ッチングガスとしたＲＩＥ法などにより行うようにすれ
ばよい。

【００４７】この段階では、ｐｏｌｙ−Ｓｉ半導体膜１
２の第１の領域１２ａ上にゲート絶縁膜１３、ゲート電
極１４が積層成膜されており、半導体膜１２の第２の領
域１２ｂは露出している。

【００４８】ついで、ゲート電極１４の上側から花１２
上に、例えばＭｏ、Ｔａ、Ａｌ、Ｗ、Ｎｉ等の金属薄膜
１５ｉをスパッタ法、ＣＶＤ法などにより堆積し、約２
００℃〜４００℃程度に加熱してｐｏｌｙ−Ｓｉ半導体
膜１２と反応させることによりシリサイド層１５を形成
する（図２（ｃ））。

【００４９】シリサイド層１５を形成した後、未反応の
金属薄膜１５ｉを除去する。このとき未反応の金属薄膜
１５ｉは除去されるが、シリサイド層１５は残留する
（図３（ｄ））。半導体膜１２を素子分離のため島状に
パターニングした後にシリサイド層１５を形成するた
め、シリサイド層１５はｐｏｌｙ−Ｓｉ半導体膜１２の
第２の領域１２ｂの上面および端面を覆うように形成さ
れる。また、図４に示したように、ゲート電極１４をｐ
ｏｌｙ−Ｓｉ半導体膜１２の幅Ｗに比べ大きく形成して
いるので、第１の領域１２ａにはシリサイドが形成され
ることがなく、したがってシリサイドによる電流リーク
を防止することができる。

【００５０】次に、ゲート電極１４の上側から層間絶縁
膜１６堆積し、ソース・ドレイン電極を配設するための
コンタクトホール１７ｈを形成する（図３（ｅ））。層
間絶縁膜１６は、例えばシリコン酸化膜（ＳｉＯx ）、
シリコン窒化膜（ＳｉＮx ）、あるいはこれらの積層膜
を例えばＰＥＣＶＤ法などにより形成するようにすれば
よい。層間絶縁膜１６にソース電極１７ｓ、ドレイン電
極１７ｄおよびゲート電極引き出し線を配設するための
コンタクトホールを形成するためには、例えば前述した
ような酸化膜のエッチングと同様の方法を用いるように
してもよい。

【００５１】そして、ソース・ドレイン電極材料を堆
積、パターニングしてソース電極１７ｓ、ドレイン電極
１７ｄ、およびゲート電極１４の図示しない引き出し線
を形成する。ソース電極１７ｓ、ドレイン電極１７ｄお
よびゲート電極１４の図示しない引きだし線の構成材料
としては、例えば、Ａｌ、Ｍｏ、Ｔａ、Ｃｕまたはこれ
らの合金を用いるようにすればよい。

【００５２】ソース電極１７ｓ、ドレイン電極１７ｄは
コンタクトホール１７ｈを介してシリサイド層１５と接
続される。

【００５３】図１に例示した本発明の薄膜トランジスタ
は不純物を添加したドープ層を有しておらず、コンタク
ト層としてシリサイド層１５を用いたものであるが、シ
リサイド層１５は半導体膜１２の上面（ゲート電極側の
面）だけでなく、第２の領域の端面も覆うように配設さ
れている。また、ゲート電極１４の端とシリサイド層１
５の内側の端とは平面的に一致している。

【００５４】ｐｏｌｙ−Ｓｉ半導体膜１２の第２の領域
１２ｂの端面にシリサイド層１５が配設されていること
により、本発明の薄膜トランジスタにおいては、多数キ
ャリアによる電流と少数キャリアによる電流とを得るこ
とができる。このように、擬似的なバイポーラ動作をさ
せるためには半導体膜１２の第２の領域１２ｂの端面に
シリサイド層１５を形成することが必要である。

【００５５】（実施形態２）図５は例えば図１に例示し
たような構成を有する本発明の薄膜トランジスタの動作
を説明するための図である。

【００５６】例えば、ｎチャネル動作をさせる場合を考
える。ゲート電極１４に正の電位が与えられると、半導
体膜１２とゲート絶縁膜１３との界面に電子が誘起さ
れ、ソース・ドレイン電極間を流れる。一方、正孔はゲ
ート電極１２の電位によって半導体膜１２の基板１１側
の界面に押し付けられる。本発明の薄膜トランジスタで
は、ドレインからソースヘ向う正孔は、半導体膜１２の
第２の領域１２ｂの端面にシリサイド層１５が形成され
ているためにソース電極により収集される。このような
正孔は、シリサイド層１５が半導体膜１２の第２の領域
１２ｂの端面に形成されていない限り収集されることは
ない。

【００５７】ｐチャネル動作をさせる場合には、ｎチャ
ネル動作の場合とは逆に、正孔が半導体膜１２とゲート
絶縁膜１３との界面に誘起され、電子が半導体膜１２の
基板１１側に押し付けられることになる。電子流の収集
のためには半導体膜１２の第２の領域１２ｂの端面にシ
リサイドを形成することが必要となる。このようにシリ
サイド層１５をｐｏｌｙ−Ｓｉ半導体膜１２の第２の領
域１２ｂの端面にも形成することにより、多数キャリア
だけでなく少数キャリアによる電流も得ることができ
る。

【００５８】ｐｏｌｙ−Ｓｉからなる半導体膜上に形成
されるシリサイドの抵抗率は、約数十〜１００μΩｃｍ
程度である。このように極めて低い抵抗率はａ−Ｓｉ半
導体膜を用いたシリサイドでは得ることはできない。例
えばａ−Ｓｉ半導体膜とＭｏとのシリサイドのシート抵
抗は約１０ｋΩ／ｓｑであるのに対し、ａ−Ｓｉ半導体
膜とＭｏとのシリサイドのシート抵抗は約１０ｋΩ／ｓ
ｑと極めて低く、一般的に１０³ のオーダーでシート抵
抗が相違する。さらにａ−Ｓｉ半導体膜では少数キャリ
アは殆どないから、少数キャリアによる電流を考慮する
必要はい。

【００５９】また、結晶シリコン素子では、図２（ｂ）
で説明したように半導体膜を島状に形成することが出来
ないので、半導体膜の端面にシリサイド層を形成するこ
とが困難である。したがって、この技術は多結晶シリコ
ン薄膜トランジスタに特有な構造であると言える。

【００６０】このように、ｐｏｌｙ−Ｓｉ半導体膜のシ
リサイド層をコンタクト層として用いることにより、従
来のようにｎ⁺ 半導体層やｐ⁺ 半導体層を用いることな
く薄膜トランジスタを構成することができ、不純物イオ
ンのドープや、ドープした不純物イオンの活性化などの
熱負荷の大きな工程を用いる必要がない。したがって、
ガラス、樹脂といった基板上に薄膜トランジスタを形成
することができる。また生産性も向上することができ
る。

【００６１】（実施形態３）図６は本発明の薄膜トラン
ジスタの別の例を説明するための図であり、例えば図１
に例示したような本発明の薄膜トランジスタの半導体膜
１２の端面をテーパー形状にしたものである。

【００６２】多結晶質シリコン膜１２の端面をテーパー
形状にすることにより、正孔のライフタイムに比べて移
動すべき経路長が長くなり、少数キャリアが半導体膜の
膜厚方向に横切ることに起因する抵抗成分を低減するこ
とができる。したがって、電流を大きくすることがで
き、薄膜トランジスタの電流電圧特性を向上することが
できる。

【００６３】図７はこのような半導体膜１２のコンタク
ト部のテーパーを作成する方法の例を説明するための図
である。例えば、多結晶シリコンからなる半導体膜１２
を島状にパターニングする際に（図２（ｂ）参照）、エ
ッチング条件を適当に選び、図７（ａ）のようにテーパ
ーを作成するようにすればよい。あるいは、図２（ｂ）
の段階では多結晶シリコンからなる半導体膜１２を島状
にパターニングせず、ゲート絶縁膜１３およびゲート電
極１４をパターニングした後、レジスト２１を塗布し
（図７（ｂ））、多結晶シリコン膜１２をエッチングす
る際にテーパーを形成するようにしてもよい。

【００６４】（実施形態４）実施形態１、実施形態２に
例示したような本発明の薄膜トランジスタはバイポーラ
動作をするから、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌ
ｙ ＭＯＳ）を形成することができない。ここでは、シ
リサイド層を熱的に形成するだけでなく、不純物をドー
ピングすることにより少数キャリアのブロック層を形成
して例について説明する。

【００６５】上述した本発明の薄膜トランジスタは、ゲ
ート電極電位が正の領域では電子が多数キャリアとして
ソース・ドレイン間を流れ、ゲート電極電位が負の領域
では正孔が多数キャリアとして流れる。このような２つ
の素子を組み合わせたとしても、負荷抵抗型のインバー
タしか作成することができない。負荷抵抗型インバータ
ーは消費電力が大きく、例えば液晶表示装置のように低
消費電力が求められる装置へ応用することは極めて困難
である。

【００６６】図８は、本発明の薄膜トランジスタをＣＭ
ＯＳに適用する場合の製造方法の例を説明するための図
である。この図８（ａ）は実施形態１で説明した本発明
の薄膜トランジスタの製造例の図２（ｃ）に相当する工
程を示している。シリサイド層１５は多結晶質シリコン
からなる半導体膜１２とこの半導体膜上に堆積した金属
層１５ｉとの化学的な反応に起因して形成される。この
化学的反応を促進する方法として加熱がある。この例で
は、熱を加えるだけでなく、多結晶シリコン膜１２と金
属薄膜１５ｉの接している部分にＰ（リン）またはＢ
（硼素）などの、ｎ型またはｐ型の半導体を形成するこ
とのできる不純物をドーピングしている。ドーピングさ
れる不純物イオンは加速されエネルギーを有しているか
ら、不純物は多結晶シリコンと金属薄膜の接している部
分にドーピングされるだけでなく、不純物の運動エネル
ギーが半導体膜１２にトランスファーされ、シリサイド
層１５の形成を一層促進することができる。また不純物
のドープをゲート絶縁膜を介して行う場合、ドーピング
によりゲート絶縁膜の膜質も改善することができる。

【００６７】このように、シリサイド層を形成するため
に半導体膜１２上に堆積した金属層１５ｉを介して不純
物イオンを添加した本発明の薄膜トランジスタは、半導
体膜１２のコンタクト領域の一部に薄いドープ層１２
ｓ、１２ｄを有している（図８（ｂ））。またシリサイ
ド層１５にも半導体膜１２に添加されたものと同じ不純
物が添加されることになる。ドーピング層７０５がｎ型
かｐ型かによつて、得られる薄膜トランジスタはそれぞ
れｎ型半導体素子およびｐ型半導体素子となる。

【００６８】シリサイド層１５は一般に半導体膜とある
電気的な障壁を持って接合されるので、シリサイド層の
構成金属を選択することによってキャリアをブロックす
ることができる。したがって、例えば図２９に例示した
従来の薄膜トランジスタのように半導体膜のコンタクト
領域全体にドーピング層を形成する必要はない。

【００６９】このように本発明の薄膜トランジスタは、
バイポーラ動作するだけでなく、コンタクト領域にｎ型
不純物あるいはｐ型不純物をドーピングすることによ
り、ドーピングする不純物の種類によってｎ型の素子、
ｐ型の薄膜トランジスタを得ることができる。しかも、
従来の薄膜トランジスタのように活性化に高温を必要と
したｎ⁺ 層、ｐ⁺ 層を形成する必要がない。したがって
薄膜トランジスタの特性を向上するだけでなく、安価な
ガラス基板、樹脂基板を用いることができ、生産性を向
上することができる。

【００７０】図９、図１０、図１１、図１２は本発明の
薄膜トランジスタをＣＭＯＳに適用する場合の製造方法
の例を説明するための図である。ここでは基板１１の第
１の領域１１ａにｎ−ｃｈ薄膜トランジスタを形成し、
第２の領域１１ｂにｐ−ｃｈ薄膜トランジスタを形成す
る例を説明する。

【００７１】前述同様、基板１１上にａ−Ｓｉ半導体膜
を成膜し、ＥＬＡ法などにより溶融再結晶化して多結晶
質シリコンからなる半導体膜１２を形成し、さらにこの
ｐ−Ｓｉを半導体膜をパターニングする（図９
（ａ））。

【００７２】つぎにパターニングした半導体膜１２上に
ゲート絶縁膜１３を成膜し、さらにゲート電極材料から
なる金属薄膜１４ｉを成膜する。ゲート絶縁膜としては
例えばシリコン酸化膜を、またゲート電極材料としては
例えばアルミニウムを用いるようにしてもよい（図９
（ｂ））。

【００７３】ついで、フォトエッチング工程により、金
属薄膜１４ｉ、ゲート絶縁膜１３を同一のパターンにパ
ターンニングする（図９（ｃ））。

【００７４】そして、露出した半導体膜１２を覆うよう
にシリサイド形成のための金属層１５ｉを成膜する。金
属層１５ｉを成膜後、加熱して半導体膜１２と反応させ
シリサイド層１５を形成する（図１０（ｄ））。

【００７５】さらに、ｎ−ｃｈ薄膜トランジスタを形成
するため、第１の領域１１ａに成膜した金属層１５ｉ
を、半導体膜１２上に形成したシリサイド層１５の一部
が露出するようにパターニングする。第２の領域１１ｂ
の金属層１５ｉはすべて残しておく。この状態でイオン
ドーピング法あるいはイオン注入法などにより例えばＰ
（リン）などのｎ型不純物不純物を添加する。シリサイ
ド層１５を形成するために成膜した金属層１５ｉがマス
クとなり、第２の領域１１ｂの半導体膜１２の露出した
部分に選択的に不純物イオンが添加されソース領域１２
ｓ、ドレイン領域１２ｄが形成される（図１０
（ｅ））。

【００７６】この後、第２の領域１１ｂにｐ−ｃｈ薄膜
トランジスタを形成するために、さらに金属層１５ｓを
成膜して、第１の領域１１ａ、第２の領域１１ｂの全体
を被覆する（図１０（ｆ））。

【００７７】ついでパターニングと選択エッチングによ
り第２の領域１１ｂのみ金属層１５ｉ、金属層１５ｓを
除去する。第１の領域１１ａには残しておく。このよう
な選択的なパターニングは、金属層１５ｉおよび金属層
１５ｓとして例えばＭｏを用い、ゲート電極１４として
例えばＡｌを用い、さらにこれらをＣＦ₄ などを用いた
ケミカルドライエッチング行うことによって行うことが
できる。

【００７８】この状態で、イオンドーピング法あるいは
イオン注入法などにより例えばＢ（硼素）などのｐ型不
純物不純物を添加する。金属層１５ｉ、金属層１５ｓが
マスクとなり、第１の領域１１ａには不純物は導入され
ずに、第２の領域１１ｂの半導体膜１２の露出した部分
に選択的に不純物イオンが添加されソース領域１２ｅ、
ドレイン領域１２ｆが形成される（図１１（ｇ））。こ
のような工程によりオフセットを有するｎ−ｃｈ薄膜ト
ランジスタのコンタクト領域とｐ−ｃｈ薄膜トランジス
タのコンタクト領域を形成することができる。 この
後、金属層１５ｉおよび金属層１５ｓを除去し（図１１
（ｈ））、層間絶縁膜１６を堆積すし、ｎ−ｃｈ薄膜ト
ランジスタのコンタクト領域とｐ−ｃｈ薄膜トランジス
タのコンタクト領域とのコンタクトホール１６ｈを形成
する。（図１１ｉ）。

【００７９】そして例えばアルミニウムなどの電極材料
を堆積して所定のパターンにパターニングすることによ
りソース電極１７ｓ、ドレイン電極１７ｄを形成する
（図１２（ｊ））。この後形成するＣＭＯＳ回路に応じ
てソース・ドレイン電極、ゲート電極の接続を行えばＣ
ＭＯＳ回路を形成することができる。

【００８０】なお、この例ではソース電極１７ｓ、ドレ
イン電極１７ｄは、ｎ−ｃｈ薄膜トランジスタの半導体
膜１２のソース領域１２ｓ、ドレイン領域１２ｄとシリ
サイド層を介して接合する例を説明したが、例えば図１
２（ｋ）に例示するようにイントリンシックな半導体膜
１２とシリサイド層１５を介して接合するようにソース
・ドレイン電極を配設するようにしてもよい。

【００８１】本発明では多結晶質シリコンを用いた薄膜
トランジスタのコンタクト部に、活性化に高温を必要と
し生産性を律速していたｎ⁺ 層やｐ⁺ 層を用いず、シリ
サイド層を採用することで、製造プロセスの低温化を実
現することができる。さらに、ｎ⁺ 層やｐ⁺ 層を作成す
るために必要な高価なドーピング装置を必要としないた
め、製造設備を簡略化することもできる。またｎ⁺ 層や
ｐ⁺ 層の活性化のように制御の困難なプロセスが不要と
なるので、特性が均一で再現性に優れた薄膜トランジス
タを提供することができる。とくに薄膜トランジスタを
多数用いた装置を製造する場合には、装置の特性、生産
性を大きく向上することができる。このように本発明に
よれば薄膜トランジスタの特性を向上するだけでなく、
安価なガラス基板、樹脂基板を用いることができ、また
生産性を向上することができる。

【００８２】（実施形態５）図２８に示した通り不純物
の活性化工程を改善することのみでは、プロセスの低温
化と半導体膜のシート抵抗の十分な低減を両立すること
は困難である。

【００８３】そこで、本発明では多結晶質シリコンから
なる半導体膜とソース・ドレイン電極との接合部にシリ
サイド層を配設することによる抵抗低減を図っている。
上述のように本発明の薄膜トランジスタはイントリンシ
ックな多結晶質シリコン半導体膜とシリサイド層との間
にショットキー型の接合構造を形成して低抵抗化し、こ
のシリサイド層を介して半導体膜とソース・ドレイン電
極とを接続することができるものであるが、さらにソー
ス・ドレイン領域の半導体膜に不純物を添加するように
してもよい。このような構成を採用することにより、シ
リサイド層による低抵抗化への寄与と、不純物の添加に
よる低抵抗化への寄与とを輻輳的に用いて薄膜トランジ
スタを構成することができる。したがって、従来よりも
不純物濃度を低くすることができ、また活性化も低温で
行えるようになる。

【００８４】シリサイド層を用いた場合のプロセス・フ
ローの概要は以下のようになる。図１３、図１４は本発
明の薄膜トランジスタの製造方法の別の例を説明するた
めの図である。多結晶質シリコン膜１２の形成、ゲート
絶縁膜１３の成膜、ゲート電極１４のパタ−ニングまで
は、前述同様である。ここではゲート絶縁膜１３として
はシリコン酸化膜（ＳｉＯx ）をプラズマＣＶＤ法によ
り成膜した。なおこの例ではガラス基板１１上にアンダ
ーコート層として、シリコン窒化膜（ＳｉＮx ）１１ｎ
とシリコン酸化膜（ＳｉＯx ）１１ｏとを成膜してから
半導体膜１２を成膜、パターニングしている（図１３
（ａ）、図１３（ｃ））。また、半導体膜１２のパター
ニング後、例えばｎ−ｃｈ薄膜トランジスタとなる領域
の半導体膜のみをレジストで被覆して、ｐ−ｃｈ薄膜ト
ランジスタとなる半導体膜１２に低い加速電圧で低濃度
の不純物を導入するようにしてもよい（図１３（ｂ）参
照）。

【００８５】ゲート電極となる金属薄膜１４ｉをパター
ニングして、ｐ−ｃｈ領域の半導体膜１２のソース領域
１２ｅ、ドレイン領域１２にゲート絶縁膜１３スルーで
例えばＢ（硼素）などのｐ⁺ 不純物をイオンドーピング
法などにより添加する（図１３（ｄ））。この時のイオ
ンドーピング条件は、ゲート絶縁膜１３を介して行うた
め、約５０ｋｅＶ程度の加速エネルギーを必要とし、ド
ーズ量としては２×１０¹⁶ｃｍ^-2程度を要する。

【００８６】次に、ｎ−ｃｈ領域のゲート電極１４をパ
タ−ニングし、このゲート電極１４をマスクとしてｉｏ
ｎドーピング法などにより、ＬＤＤ（Ｌｉｇｈｔｌｙ
ｄｏｐｅｄ ｄｒａｉｎ）領域１２ｃとソース領域１２
ｓおよびドレイン領域１２ｄへのｎ- 不純物の添加を行
う。この時のイオンドーピング条件は、加速電圧約８０
ｋｅＶ、ドーズ量３×１０¹³ｃｍ^-2程度である（図１４
（ｅ））。

【００８７】次にＬＤＤ領域１２ｃをオフセットした状
態でゲート絶縁膜１３をエッチングし、ｎ−ｃｈ薄膜ト
ランジスタのソース領域１２ｓ、ドレイン領域１２ｄの
上のゲート絶縁膜をエッチングする。その状態でイオン
ドーピング法によりｎ型不純物をヘビードープする。こ
の時のイオンドーピング条件はゲート絶縁膜１３スルー
ではないので、低加速の約１０ｋｅＶ程度の加速電圧と
し、ドーズ量は１×１０¹⁶ｃｍ^-2程度に設定した。この
とき、ｎ−ｃｈ薄膜トランジスタのＬＤＤ領域１２ｃ、
およびｐ−ｃｈ薄膜トランジスタのソース領域１２ｅ、
ドレイン領域１２ｆにはゲート絶縁膜１３が存在するた
め、ｎ⁺ 不純物のイオンドーピングのドーパントはそこ
で阻止される。したがって薄膜トランジスタの特性には
影響しない（図１３（ｆ））。

【００８８】次に、ｎ−ｃｈ領域、ｐ−ｃｈ領域全面
に、シリサイドを形成するための例えばＭｏなどの金属
層１５ｉを堆積し、約３５０℃〜４００℃程度の温度で
１時間から数時間のアニールを行う。この工程では、半
導体膜１２に添加されたドーパン卜不純物が活性化され
ると同時に、多結晶質シリコンからなる半導体膜１２と
金属層１５ｉとが接している領域でシリサイド層１５が
反応形成される（図１３（ｇ））。

【００８９】その後、未反応の金属層１５ｉを例えばＣ
ＭＫ−２０１などの混酸と水の混合溶液でエッチングし
て、ｎ−ｃｈ薄膜トランジスタソース領域１２ｓ、ドレ
イン領域１２ｄ上とその端面に形成されたシリサイドの
みを残す（図１３（ｈ））。この後層間絶縁膜を成膜
し、コンタクトホールを形成し、ソース・ドレイン電極
を形成すればｎ−ｃｈ薄膜トランジスタ、ｐ−ｃｈ薄膜
トランジスタを形成することができる（実施形態４参
照）。

【００９０】ここで例示した製造プロセスの幾つかのポ
イントを順を追って説明する。

【００９１】まず、ｐ⁺ 領域１２ｅ、１２ｆを形成する
イオンドーピングに関しては、イオンドーピング直前に
ゲート絶縁膜をエッチングしてｐ−Ｓｉを剥き出しにし
てイオンドーピングを行い、後にＰＭＯＳ薄膜トランジ
スタのＳ／Ｄ領域もシリサイド化する方法も考えられ
る。しかしながら、半導体膜のソース・ドレイン領域と
ゲート電極とのリ一ク発生が頻発してしまうため、製造
プロセスとしては適さないことがわかった。またＰＭＯ
Ｓ薄膜トランジスタのソース・ドレイン領域にもシリサ
イド層を配設する場合には、ＰＭＯＳ薄膜トランジスタ
にもＬＤＤ構造を採用する場合となるが、ＰＭＯＳ薄膜
トランジスタではキャリア移動度が小さく、素子劣化も
少ないため、ＬＤＤ構造にする必要性はない。同時に、
この移動度の小ささ故に、ソース・ドレイン間の抵抗の
制約も緩いため、シリサイド化する必要もない。

【００９２】次にＬＤＤ領域１２ｃに関してであるが、
このＬＤＤ領域１２ｃをノン・ドープのオフセット領域
としてもよい。ポイントは先にも示した通り、ゲート電
極１４と比較して、ソース・ドレイン方向（キャリアの
移動方向）に大きくなるようにゲート絶縁膜１３を残す
ことにある。このような構成を採用することにより、前
述したようにゲート電極と半導体膜のソース・ドレイン
領域と間のリークを抑制することができる。

【００９３】次にｎ⁺ 領域の形成に関してであるが、ま
ずドーズ量に関しては、先には１×１０¹⁶ｍ^-2程度を必
要とするとしたが、シリサイド層１５によりかなりの低
抵抗化を達成することができる、ドーピングによる低抵
抗化の制約は極めて緩いものとなる。したがって、タク
ト等を考慮した場合、より低ドーズの不純物を添加すれ
ばよい。

【００９４】さらに、ｎ⁺ イオンドーピング際、ＬＤＤ
領域およびＰＭＯＳ薄膜トランジスタのソース・ドレイ
ン上のゲート絶縁膜にＰ（リン）あるいはＡｓ（ひ素）
等のｎ型不純物が添加されることになるが、この添加に
より薄膜トランジスタの特性が向上することがわかっ
た。これは、ｎ⁺ イオンドーピングより前に行われるＬ
ＤＤ領域、およびＰＭＯＳ薄膜トランジスタのソース・
ドレイン領域形成時のイオンドーピングは高い加速電圧
で行われるため、ゲート絶縁膜に大きなダメージを与え
てしまう。ｎ⁺ イオンドーピングでは、このゲート絶縁
膜に低加速条件でのマイルドなドーピングが行われるた
め、ドーパントがゲート絶縁膜のダメージを緩和するよ
うに作用する。また、低温プロセスで形成されるゲート
絶縁膜は熱酸化膜と異なり、一般に密度も疎で特性も低
くなるが、シリコン原子と原子半径の若干異なるドーパ
ント原子のドーピングが適度に欠陥を終端するように作
用し、膜質を向上することができる。

【００９５】薄膜トランジスタにおいては、ドレイン端
近傍は電界強度が強くなるため、最も良好な膜質を要求
される。その意味で、ＬＤＤ領域およびＰＭＯＳ薄膜ト
ランジスタのソース・ドレイン領域上のゲート酸化膜へ
の不純物イオンの打ち込みによるゲート絶縁膜の高品質
化により薄膜トランジスタの特性を大きく向上すること
ができる。

【００９６】また、イオンドーピング前の酸化膜エッチ
ング工程はドライ工程で行うことが望ましい。ウエット
工程ではサイドエッチングが進行してしまうため、ＬＤ
Ｄ領域と半導体膜のソース・ドレイン領域上のゲート絶
縁膜に「す」ができてしまう。このため、このゲート絶
縁膜の「す」の部分がリークパスとなり、大きなリーク
電流を招いてしまう。

【００９７】次にシリサイド層を形成する金属である
が、上述したＭｏに限ることはない。比較的低温でシリ
サイド層を形成することができる金属としては、例え
ば、Ｍｇ、Ｃａ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、
Ｎｉ、Ｚｒ、Ｎｂ、Ｒｈ、Ｐｄ、Ｈｆ、Ｔａ、Ｗ、Ｉ
ｒ、Ｐｔ等があり、いずれを用いるようにしてもよい。

【００９８】また、金属層の成膜とｎ⁺ イオンドーピン
グ、およびアニールの順序であるが、前述した方法の他
に、（１）金属層成膜／ｎ⁺ イオンドーピング／アニー
ルの順、また、（２）金属層成膜／アニール／ｎ⁺ イオ
ンドーピング／アニールの順が考えられる。（１）のプ
ロセスでは金属層の膜厚および材料によってイオンドー
ピング条件を見直す必要がある、（２）ではアニール工
程が２回必要という短所はあるが、特性的には歩留まり
に優れたデバイスを得ることができる。これは、金属層
１５ｉで覆った状態で不純物イオンをドーピングするこ
とにより、ドーパントが金属原子をノックオンし、多結
晶質シリコンからなる半導体膜中に叩き込むため、半導
体膜と金属層（或いはシリサイド層）との界面特性を向
上することができるからである。

【００９９】また、上述したようなプロセスの後には水
素化工程がある。この工程は多結晶質シリコンからる半
導体膜を用いた半導体素子には必須の工程である。この
水素化工程は、層間絶縁膜１６の成膜の前に行うように
してもよいし、成膜後に行うようにしてもよい。層間絶
縁膜を成膜する前に行うようにすればタクトタイムが短
くなり生産性を向上することができる。また水素化工程
を行う際には、ＮＭＯＳ薄膜トランジスタのソース・ド
レイン領域はシリサイド層に、またＮＭＯＳ薄膜トラン
ジスタのＬＤＤ領域およびＰＭＯＳ薄膜トランジスタの
ソース・ドレイン領域はゲート絶縁膜により保護されて
いるため、水素化工程によるダメージを受けることはな
い。

【０１００】このようにＬＤＤ領域あるいはノンドープ
のオフセット領域を有するＮＭＯＳ薄膜トランジスタの
ソース・ドレインにシリサイド層を採用した接合構造を
採用することにより、約４００℃程度の加熱を上限とし
た製造プロセスで、薄膜トランジスタのソース・ドレイ
ン抵抗を十分低減することができ、生産性を大きく向上
することができる。また本発明の薄膜トランジスタはゲ
ート絶縁膜の膜質が良好であり、ゲートリーク特性を向
上することができる。

【０１０１】なおここではＮＭＯＳ薄膜トランジスタと
ＰＭＯＳ薄膜トランジスタのうちＮＭＯＳ薄膜トランジ
スタにのみシリサイドによる接合構造を採用した例につ
いて説明したが、前述のようにＰＭＯＳ薄膜トランジス
タにもシリサイドによる接合構造を適用するようにして
もよい。さらに、ここでは半導体膜のソース・ドレイン
に不純物を添加した例を説明したが、イントリンシック
な多結晶質シリコンからなる半導体膜と、ソース・ドレ
イン電極とをシリサイド層のみにより接合する接合構造
を採用するようにしてもよい。

【０１０２】（実施形態６）つぎに本発明の薄膜トラン
ジスタを画素部−駆動回路部一体型のアクティブマトリ
クス型液晶表示装置のアレイ基板に適用した例につい
て、その製造プロセスについて説明する。

【０１０３】基板として、例えばコーニング社製１７３
７ガラス等の非アニール基板を準備する。この基板上
に、まず、ＳｉＮx からなるアンダーコート層１１ｎを
５０ｎｍ、ＳｉＯ2 からなるアンダーコート層１１ｏを
１００ｎｍにわたりプラズマＣＶＤ法により成膜する。
次に、やはりプラズマＣＶＤ法により厚さ約５０ｎｍの
ａ−Ｓｉ半導体膜を形成し、約５００℃、１時間程度の
脱水素アニールを行う。この熱アニールはパターニング
前に行うため、基板のシュリンクの問題はない。脱水素
を終えたａ−Ｓｉ半導体膜はエキシマ・レーザー・アニ
ール法により約３００ｍＪ／ｃｍ² のエネルギーで瞬時
溶融、再結晶化させ、ｐ−Ｓｉ半導体膜１２とする。

【０１０４】次にｐ−Ｓｉ半導体膜１２をパターニング
し、ゲート絶縁膜１３をプラズマＣＶＤ法で厚さ１００
ｎｍにわたり成膜する。さらに例えばＭｏ−Ｔａ合金な
どのゲート電極材料からなる金属薄膜１４ｉをスパッタ
法により成膜する。ｎ型薄膜トランジスタとなる領域は
ゲート電極材料からなる金属薄膜１４ｉ全面覆ったま
ま、ｐ型薄膜トランジスタとなる領域の金属薄膜１４ｉ
パターニングした後、ｐ−Ｓｉ半導体膜１２にｐ⁺ 不純
物をイオンドーピング法により添加する。イオンドーピ
ング条件は、水素希釈５％のＢ₂ Ｈ₆ ガスを原料ガスと
してＲＦ放電でプラズマを生成し、そのプラズマをイオ
ンソースとして、加速エネルギー約５０ｋｅＶ、総ドー
ズ１×１０¹⁶ｃｍ^-2、注入電流密度８μＡ／ｃｍ² とし
た。

【０１０５】次にｎ型薄膜トランジスタとなる領域の金
属薄膜１４ｉをパターニングした後にｎ- 不純物をイオ
ンドーピング法により添加する。その条件は水素希釈５
％ＰＨ₃ ガスを原料ガスとしたＲＦプラズマから、加速
エネルギー約８０ｋｅＶ、総ドーズ約３×１０¹³ｃ
ｍ^-2、注入電流密度約０．１μＡ／ｃｍ² とした。

【０１０６】次に、ＬＤＤ領域とすべき領域のゲート絶
縁膜１３は残すようにフォトエッチング工程を行い、そ
の状態でＣＨＦ₃ とＯ₂ との混合ガスを用いたＣＤＥ法
（ケミカルドライエッチング法）によりソース・ドレイ
ン領域上のゲート絶縁膜１３をエッチングする。シリコ
ン酸化膜からなるゲート絶縁膜１３のエッチング速度は
約３００Ａ／ｍｉｎ程度で行った。この状態でｎ型薄膜
トランジスタとなる半導体膜１２にｎ⁺ 不純物をイオン
ドーピング法により添加する。イオンドーピング条件
は、加速エネルギー約１０ｋｅＶ、総ドーズ約１×１０
¹⁵ｃｍ^-2、電流密度約１２μＡ／ｃｍ² とした。

【０１０７】次にシリサイド層１５を形成するための金
属層１５ｉとして例えばＭｏなどの金属材料をスパッタ
法などにより約５０ｎｍ形成した。このとき基板温度は
約１５０℃とした。

【０１０８】そして約４００℃で３時間のアニールを施
し、ｐ−Ｓｉ半導体膜１２と金属層１５ｉとを反応させ
てシリサイド層１５を形成するとともに、半導体膜１２
に添加した不純物の活性化を同時に行った。

【０１０９】次に基板を水に浸して例えばＣＭＫ−２０
１等の混酸を用いて、未反応の金属層１５ｉをエッチン
グ除去した。約５分程度のエッチングにより未反応の金
属層１５ｉはエッチングにより除去することができた。

【０１１０】その後、半導体膜１２の水素化を行い、シ
リコン酸化膜からなる層間絶縁膜１６を厚さ約５００ｎ
ｍにわたり成膜した。

【０１１１】この後、層間絶縁膜１６にコンタクトホー
ルを形成し、このコンタクトホールを介して半導体膜１
２のソース・ドレイン領域１２ｓ、１２ｄ、１２ｅ、１
２ｆと接続するようにアルミニウムなどの電極材料を成
膜、パターニングしてソース・ドレイン電極１７ｓ、１
７ｄを形成した。

【０１１２】以上のような工程により製造した本発明の
薄膜トランジスタのソース・ドレイン間のシート抵抗を
測定したところ約１．５ｋΩ／ｓｑであり（ｎ型）、薄
膜トランジスタの特性として全く問題なかった。このよ
うに本発明の薄膜トランジスタでは、半導体膜のソース
・ドレイン領域にシリサイド層を配設することにより、
約４００℃程度の低温プロセスで良好な特性を実現する
ことができる。

【０１１３】（実施形態７）実施形態６に例示したプロ
セスにしたがった場合と、ｎ⁺ 不純物のイオンドーピン
グからシリサイド層１５の形成にいたる工程を、ゲート
絶縁膜１３のエッチング／金属薄膜１５ｉの成膜／アニ
ールによりシリサイド層１５／未反応の金属薄膜１５ｉ
のエッチング除去／ｎ⁺ 不純物のイオンドーピング／ｎ
⁺ 不純物のアニールによる活性化、とした場合とで、そ
の歩留まりを比較検討した。

【０１１４】実施形態６の工程と、上述の工程とにより
Ｗ（チャネル幅）／Ｌ（チャネル長）が１０μｍ／１０
μｍの薄膜トランジスタアレイを製造し、１００個の薄
膜トランジスタのＯＮ／ＯＦＦ比を測定した。ＯＮ／Ｏ
ＦＦ比が６桁以上得られた場合を良品とした場合、前者
プロセスでは歩留まり８０％、後者プロセスでは歩留ま
り９５％となった。

【０１１５】（実施形態８）つぎに本発明の薄膜トラン
ジスタの構造とゲートリーク電流との関係を説明する。
ゲートリーク電流の測定は、ｎ型薄膜トランジスタにお
いてＳ／Ｄを０Ｖとした状態でゲート電極に電圧を印加
し、ゲート電流が０．１ｎＡを越えた電圧を耐圧とする
ことでゲートリークの指標とした。薄膜トランジスタと
してはＷ／Ｌ＝５μｍ／５μｍの試料を作成して用い
た。

【０１１６】図１５は本発明のシリサイド層をコンタク
トとして採用した薄膜トランジスタの構造の例を示す図
である。ここでは３種類の薄膜トランジスタを製造して
その特性の比較を行った。図１５（ａ）はＬＤＤ領域お
よびオフセット領域を持たない構造（この場合、ゲート
絶縁膜１３のエッチングはドライエッチングで行った）
を示している。図１５（ｂ）は、ＬＤＤ領域１２ｃを有
する構造で、かつゲート絶縁膜１３のエッチングをフッ
酸によるウエットエッチングにより行ったもので、ゲー
ト絶縁膜１３の半導体膜１２側の部分にサイドエッチに
よるオーバーハング１３ａが見られる。図１５（ｃ）
は、上述のようにゲート絶縁膜１３をドライエッチング
によりパターニングするとともに、ゲート絶縁膜１３ス
ルーでＬＤＤ領域１２ｃを形成したものである。

【０１１７】図１６は各プロセスに対応したゲ一卜耐圧
を測定した結果を示すグラフである。 前述したように
チャネル領域１２ａとソース領域１２ｓおよびドレイン
領域１２ｄとの間にＬＤＤ領域１２ｃを配設し、シリサ
イド層１５を半導体膜１２のソース領域１２ｓとドレイ
ン領域１２ｄの上面（ゲート絶縁膜１３側の面）および
端面に配設した構造を有する薄膜トランジスタが際立っ
てゲート耐圧に優れていることがわかる。このような構
造は、ゲート絶縁膜をドライエッチングにより行うこと
により形成することができる。

【０１１８】（実施形態９）つぎに、ゲート絶縁膜に添
加された不純物濃度とゲートリークとの関係について説
明する。図１７は、ゲート耐圧が５０Ｖ以上となる薄膜
トランジスタの発生頻度をＰのピーク濃度に対してプロ
ットしたグラフである。ここでは例としてゲート絶縁膜
１３スルーでＰ（リン）をイオンドーピングにより半導
体膜１２に添加した場合について示した。ゲートリーク
の測定方法は実施形態８と同様である。またゲート絶縁
膜１３中のＰ濃度としては、ＬＤＤ領域１２ｃ上のゲー
ト絶縁膜１３を対象として測定している。このようにＬ
ＤＤ領域上のゲート酸化膜中に添加されたＰのピーク濃
度が１０²⁰ｃｍ^-3を越えるとゲート耐圧が５０Ｖ以上と
なる薄膜トランジスタの発生頻度が大きく向上すること
がわかる。したがってピーク濃度が１０²⁰ｃｍ^-3以上に
なるように不純物を添加することが好適であることがわ
かる。

【０１１９】このＰ（リン）はｎ⁺ 不純物のイオンドー
ピング中にゲート絶縁膜１３にも添加されるものであ
る。図１８はシリサイド層１５とｐ−Ｓｉ半導体膜１２
中に添加された不純物の濃度プロファイルの例を示す図
である。加速電圧は約１０ｋＶに固定し、ドーズ量は約
６×１０¹⁴ｃｍ^-2としてイオンドーピング法により添加
した場合のプロファイルの例である。このプロファイル
は加速電圧、ドーズ量等により必要に応じて設定するこ
とができるが、金属層１５ｉを介して不純物を添加する
場合には金属層１５ｉの金属原子が不純物イオンにより
半導体膜１２中にたたき込んで、シリサイド層１５の形
成を促進することが好適である。

【０１２０】このようにｐ−Ｓｉ、μｃ−Ｓｉといった
多結晶質シリコンを半導体膜として用いた本発明の薄膜
トランジスタは、４００℃程度以下の加熱をプロセス温
度の上限としたプロセスにより、十分にソース・ドレイ
ン抵抗の小さい素子特性を実現することができる。した
がって従来生産性を律速していた加熱温度を低くするこ
とができ、生産性を大きく向上することができる。さら
に、本発明によればゲートリークが小さく優れた特性を
有する薄膜トランジスタを提供することができる。

【０１２１】（実施形態１０）前述したように、不純物
を添加したソース・ドレイン領域を有する薄膜トランジ
スタでは、不純物の添加工程、活性化工程が生産性を律
速しているという問題がある。さらにＬＤＤ領域を有す
る薄膜トランジスタでは、イオン打ち込み工程が多くな
ることで、生産性の観点からは不要にすることが好まし
いという課題もある。そして本発明はオーミックコンタ
クト層の代わりに適当な金属のシリサイド層を半導体膜
と金属との接合に用いることで量産向きの薄膜トランジ
スタを提供することにある。

【０１２２】このような課題を解決するため、これまで
述べてきたように本発明の薄膜トランジスタは、基板上
に、多結晶質シリコンからなる半導体薄膜と、金属など
からなる電極を具備し、また電極が前記半導体膜よりも
基板に対して遠い側で両者が接触する構造の薄膜トラン
ジスタにおいて、ゲート電極と透明基板との間にある非
単結晶半導体からなる活性層とソースドレイン電極との
間に約１×１０¹⁶ｃｍ^-3から約５×１０¹⁹ｃｍ^-3の間の
濃度の不純物が添加された多結晶質シリコンからなる半
導体膜と金属シリサイド層とを備えるようにしてもよ
い。また、シリサイド層を構成する金属元素としては、
タングステン、モリブデン、クロム、タンタル、ニオビ
ウム、バラジウム、ハフニウム、ジルコニウム、チタン
や、これらを組み合わせた合金を用いるようにしてもよ
い。

【０１２３】このような構成を採用することにより、本
発明の薄膜トランジスタでは、多量の不純物を注入する
ようなオーミックコンタクト層が不要となり、なおかつ
良好な電気特性を得ることができる。したがって生産性
が高く安価な薄膜トランジスタを提供することができ
る。

【０１２４】（実施形態１１）図１９は本発明の薄膜ト
ランジスタの構造の別の例を説明するための図である。
図１９（ｃ）に概略的な断面構造を示しており、また図
１９（ａ）、図１９（ｂ）は製造工程中の構造を示して
いる。

【０１２５】まず、石英からなる基板１１上に、ジシラ
ンガスを材料ガスとして減圧ＣＶＤ法により、膜厚１０
０ｎｍのアモルファスシリコン膜１２ｉを成膜する。成
膜は基板温度を約５２０℃に設定して行った。このアモ
ルファスシリコン膜を成膜後、約６２０℃で、約２０時
間程度のアニーリングを窒素雰囲気中で行うことにより
再結晶化させｐｏｌｙ−Ｓｉ半導体膜を得る。このｐｏ
ｌｙ−Ｓｉ半導体膜１２は所定形状にパターニングさ
れ、電界効果型薄膜トランジスタの活性層となる。な
お、ａ−Ｓｉ半導体膜からｐ−Ｓｉ半導体膜への再結晶
化は熱アニールに限ることなく例えばＥＬＡ法により行
うようにしてもよい。また基板１１も石英に限らず、ガ
ラス、無アルカリガラス、樹脂などからなるものを用い
るようにしてもよい。とくに本発明の薄膜トランジスタ
は、シリサイド層による金属と半導体膜との接合構造を
採用することによりドーピングした不純物の活性化温度
を低温化（例えば４００℃程度以下）することができる
ので、ガラス基板や樹脂基板を用いることができる。

【０１２６】その後、上述同様に減圧ＣＶＤ法により厚
さ約１００ｎｍの酸化シリコンからなるゲート絶縁膜１
３を成膜し、さらにゲート電極１４、図示しない配線の
材料金属として例えばモリブデンとタンタルの合金から
なる金属薄膜１４ｉを約５００ｎｍにわたってスパッタ
リング法などにより作成する。成膜した金属薄膜１４ｉ
はは、ゲート電極１４として用いるべく所定の形状に加
工される。この加工は、レジストバターニングの後、４
フッ化炭素と酸素ガスの混合ガスによるケミカルドライ
エッチング法により行うようにしてもよい。

【０１２７】次にｐｏｌｙ−Ｓｉ半導体膜１２にＬＤＤ
領域１２ｃとなる部分を形成すべく、ゲート電極１４を
マスクとしてゲート絶縁膜１３をパターニングする。そ
してこの状態で露出している半導体膜１２へ不純物をイ
オンドーピング法などにより添加する。この例ではｎ型
の薄膜トランジスタを作成するため、Ｐ（リン）をドー
パントとして単位体積あたり１．０×１０¹⁷ｃｍ^-3のド
ーズ量で添加する。

【０１２８】その後、ＬＤＤ領域１２ｃに添加した不純
物を活性化するために真空（減圧）中で、約８８０℃、
３時間のアニーリングを行う。

【０１２９】さらに、酸化シリコンからなる層間絶縁膜
１６を減圧ＣＶＤ法により膜厚約３００ｎｍにわたって
成膜した後、ＬＤＤ領域１２ｃの上部の層間絶縁膜１
６、ゲート絶縁膜１３を一部エッチング除去してコンタ
クトホール１６ｈを形成する。エッチング条件は、ＣＨ
Ｆ₃ を流量約３００ｓｃｃｍ、Ｏ₂ を流量約３０ｓｃｃ
ｍ、反応圧力約７Ｐａでチャンバ内に導入し、投入パワ
ーは約１ｋＷ、電極面積は径約４００ｍｍφで、エッチ
ング時間は３２分に設定した。

【０１３０】その後、シリサイド層１５を形成するた
め、例えばモリブデンなどの金属層１５ｉをスパッタリ
ング法にて被着させる。成膜した金属層１５ｉと半導体
膜１２とを例えば３５０℃〜４００℃程度に加熱して反
応させ、シリサイド層１５を家製する。この後、例えば
リン酸、硝酸、酢酸、水からなる混酸溶液にて金属層１
５ｉをすべてエッチング除去する。すると、ＬＤＤ領域
１２ｃのコンタクトホール１６ｈに対応する部分には、
モリブデンとシリコンの合金からなるシリサイド層がエ
ッチングされずに残ることになる。

【０１３１】さらに、例えばアルミニウムなどの配線材
料を厚さ約５００ｎｍにわたりスパッタリング法などに
より成膜し、ソース電極１７ｓ、ドレイン電極１７ｄ、
図示しない配線の形状にパターンニングすることにより
本発明の薄膜トランジスタが完成する。

【０１３２】（実施形態１２）図２０は実施形態１０に
より作成した薄膜トランジスタのドレイン電流−ドレイ
ン電圧特性を示すグラフである。比較のため同時に従来
構造の薄膜トランジスタの特性もあわせて示している。
図２０の実線で示した特性が本発明の薄膜トランジスタ
のドレイン電流−ドレイン電圧特性であり、破線で示し
た特性が従来の薄膜トランジスタの特性である。測定
は、ゲート電圧１０Ｖ一定としてドレイン電圧を０Ｖか
ら２０Ｖまで掃引して行った。

【０１３３】図からわかるように、両者の特性にはほと
んど差がないことがわかった。すなわちこれは従来構造
の不純物を高濃度で添加したオーミックコンタクト層に
代えて、モリブデン等のシリサイド層１５を採用しても
特性に影響がないことを示している。しかも、ドレイン
電圧が小さい部分の傾きが従来よりも急峻になってお
り、イントリンシックな多結晶質シリコンからなるチャ
ネル領域（活性層）１２ａからソースドレイン電極まで
の抵抗が従来の構造よりも低くなっていることがわかっ
た。

【０１３４】（実施形態１３）また図２１は本発明の薄
膜トランジスタのドレイン電流一ゲート電圧特性を示す
グラフである。図中実線で示した特性が本発明の薄膜ト
ランジスタのドレイン電流一ゲート電圧特性、破線が従
来の薄膜トランジスタの特性である。測定はゲート電圧
０．０５Ｖ一定とし、ドレイン電圧を−１５Ｖから２５
Ｖまで掃引して行った。

【０１３５】図からわかるように両者を比較してもほと
んどドレイン電流一ゲート電圧特性に差がないことがわ
かった。すなわちこれも実施形態１１と同様に、従来構
造の不純物を高濃度で添加したオーミックコンタクト層
に代えてモリブデンなどのシリサイド層を用いても特性
に影響がないことを示している。

【０１３６】（実施形態１４）実施形態１１では熱アニ
ールによりａ−Ｓｉ半導体膜をｐｏｌｙ−Ｓｉへ再結晶
化した例を説明したが、ＥＬＡ法によりｐｏｌｙ−Ｓｉ
半導体膜を得るようにしてもよい。実際に、平行平板型
プラズマＣＶＤ装置によりａ−Ｓｉ半導体膜１２ｉを成
膜し、ＥＬＡ法によるレーザアニール法によりｐｏｌｙ
−Ｓｉ半導体膜１２を形成した。このときゲート絶縁膜
１３についてもやはり平行平板プラズマ型ＣＶＤ装置を
用いて酸化膜を成膜して用いた。また打ち込んだ不純物
として砒素原子を用い、ドーズ量は同じとした。シリサ
イド層１５を形成する金属として、実施形態１１ではモ
リブデンを用いたが、この例ではタングステンを用い
た。

【０１３７】このように作成した薄膜トランジスタ試料
について実施形態１２、実施形態１３と同様の特性を測
定したところ、良好なコンタクト特性が得られることが
確認された。

【０１３８】（実施形態１５）つぎに、ＬＤＤ領域１２
ｃに添加する不純物のドーズ量を変化させた場合の薄膜
トランジスタ特性変化について説明する。

【０１３９】ＬＤＤ領域１２ｃに添加する不純物として
はＰを用い、打ち込む不純物の濃度を単位体積あたり、
１×１０¹⁵ｃｍ^-3、３×１０¹⁵ｃｍ^-3、１×１０¹⁶ｃｍ
^-3、３×１０¹⁶ｃｍ^-3、１×１０¹⁷ｃｍ^-3、３×１０¹⁷
ｃｍ^-3、１×１０¹⁸ｃｍ^-3、３×１０¹⁸ｃｍ^-3、１×１
０¹⁹ｃｍ^-3、２×１０¹⁹ｃｍ^-3、５×１０¹⁹ｃｍ^-3、１
×１０²⁰ｃｍ^-3、２×１０²⁰ｃｍ^-3と変化させて半導体
膜１２に添加（イオン注入）した。またシリサイド層を
形成する金属としてはタンタルを用いた。ＬＤＤ領域に
添加した不純物の活性化はレーザーアニール法により行
なった。

【０１４０】これ以外の工程は前述同様にして薄膜トラ
ンジスタを作成しそのコンタクト特性を評価したとこ
ろ、打ち込んだ不純物濃度が１×１０¹⁶ｃｍ^-3から５×
１０¹⁹ｃｍ^-3までは上述した実施形態と同様に、良好な
コンタクト特性が得られた。しかしながら、不純物濃度
が１×１０²⁰ｃｍ^-3、２×１０²⁰ｃｍ^-3にした薄膜トラ
ンジスタではソース・ドレイン間の電圧を１０Ｖ以上に
すると急激に特性が悪化してしまい、さらに１×１０¹⁵
ｃｍ^-3、３×１０¹⁵ｃｍ^-3では薄膜トランジスタのＯＮ
電流が十分に得られないことがわかった。したがって、
例えば図１９に例示した本発明の薄膜トランジスタにお
いて良好なコンタクト特性を得るためには、ＬＤＤ領域
に添加する不純物の濃度を約１×１０¹⁶ｃｍ^-3から約５
×１０¹⁹ｃｍ^-3に設定するようにしてもよい。

【０１４１】（実施形態１６）実施形態１５では不純物
をＬＤＤ領域１２ｃに添加する際に、質量分離を行なう
イオン注入を行った例を説明したが、質量分離を行なわ
ないイオンド一ピング法により不純物を添加するように
してもよい。実際にイオンドーピング法により不純物を
半導体膜に導入し、またシリサイドを形成する金属とし
てモリブデンとタングステンの合金を用いて薄膜トラン
ジスタを作成した。モリブデン−タングステン合金はモ
リブデン６０％タングステン４０％（モル分率）の合金
ターゲットを用いてスパッタリング法で成膜した。

【０１４２】このように作成した薄膜トランジスタの特
性を上述同様に評価したところ、良好なコンタクト特性
を得ることができた。

【０１４３】さらにシリサイドをモリブデン−タンタル
合金に代えて同様に薄膜トランジスタを作成し、その特
性を上述同様に評価したところ、良好なコンタクト特性
を得ることができた。

【０１４４】図２２はシリサイドの形成する金属を代え
て作成した薄膜トランジスタのドレイン電流一ドレイン
電圧特性を示すグラフである。ここでは実施形態１４、
実施形態１５、実施形態１６に例示したようにシリサイ
ドの構成金属をＴａ、Ｗ、Ｍｏ−Ｗ合金、Ｍｏ−Ｔａ合
金とした場合のドレイン電流一ドレイン電圧特性を示し
ている。また比較のため、シリサイド層を形成せずに高
濃度不純物が添加されたソース・ドレイン領域を形成し
た従来構造の薄膜トランジスタのドレイン電流一ドレイ
ン電圧特性も示した。

【０１４５】図からわかるように、いずれの金属を用い
てシリサイド層１５を形成した場合でも従来と同等また
はそれ以上の特性を実現することができる。

【０１４６】（実施形態１７）実施形態１１乃至実施形
態１６と同様にＬＤＤ部分１７、１８に不純物を打ち込
んだ後、引き続きイオン注入法を用いてチタン原子を打
ち込んだ。チタン原子は表面から２０ｎｍの深さのとこ
ろにピークを有するように加速電圧、ドーズ量を調節し
て注入した。その後、ＬＤＤ領域１２ｃの活性化をレー
ザーアニール法で行なった。この結果、上述の結果と同
様に良好なコンタクト特性を得ることができた。図２３
は注入する金属をハフニウム、ジルコニウム、パラジウ
ム、ニオビウムに代えて作成した薄膜トランジスタのド
レイン電流一ドレイン電圧特性を示すグラフである。こ
のように半導体膜に不純物を導入した後、金属を注入す
ることにより従来よりも優れた特性を実現することがで
きる。

【０１４７】（実施形態１８）上述した例ではコンタク
トとなるシリサイド層１５を、多結晶シリコンと金属層
を反応させて形成する例を説明したが、シリサイド層は
シリサイドターゲットを用いたスパッタリング法により
形成するようにしてもよい。実際に、タングステンシリ
サイド、モリブデンシリサイド、チタンシリサイドを用
いたスパッタリング法によりシリサイド層１５を形成し
た。その後、ＬＤＤ領域１２ｃの活性化をレーザーアニ
ール法により行なった。上述の実施形態同様に薄膜トラ
ンジスタの特性を評価したところ良好なコンタクト特性
を得ることができた。

【０１４８】このように本発明の薄膜トランジスタで
は、シリサイド層による半導体膜と勤続との接合構造を
採用することにより、多量の不純物を注入して形成した
オーミックコンタクト層が不要となり、なおかつ良好な
電気特性を得ることができる。したがって半導体膜への
不純物の添加工程、添加した不純物の活性化工程といっ
た従来の多結晶質シリコンを半導体膜として用いた薄膜
トランジスタの生産性を大きく向上することができる。

【０１４９】

【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタによれば薄膜トランジスタの製造プロセス温度
を低下させ、適用応用製品の範囲を広げるとともに安価
な材料を使用することで、コストを低減することができ
る。また製造プロセスの低温化を実現することにより例
えば液晶表示装置に応用する場合、安価なガラス基板、
樹脂基板を用いることができる。また、ガラスの変形を
小さくすることができるので、合わせ精度の厳しい装
置、例えは高精細な液晶表示装置などを製造する場合に
も、ミスアライメントの発生を防止することができる。
さらに、ｎ⁺ 層、ｐ⁺ 層を作成するために必要な高価な
ドーピング装置を必要としないので、製造設備を簡略に
することができる。また活性化のように制御の困難なプ
ロセスを用いる必要がないので、再現性に優れた半導体
素子を作成することができる。

【０１５０】また本発明の薄膜トランジスタでは、オー
ミックコンタクト層として多量の不純物を注入してある
層が不要でなおかつ良好な電気特性を得ることができ、
結果として安価な薄膜トランジスタを提供することがで
きる。

【０１５１】さらに、多結晶質シリコンからなる半導体
膜を用いた薄膜トランジスタによりそのスイッチングお
よび駆動回路が構成されている液晶表示装置において、
ＬＤＤ或いはオフセット構造を有したＮＭＯＳ薄膜トラ
ンジスタのソース・ドレイン領域をシリサイドで形成す
ることにより、４００℃程度以下の熱プロセスを上限と
したプロセスで、薄膜トランジスタの特性として十分な
程度までソース・ドレイン抵抗を低減することができ
る。さらに、本発明によるプロセスに基づき形成される
半導体素子は、ゲートリーク特性に優れている。

【図面の簡単な説明】

【図１】本発明の薄膜トランジスタの構造の例を概略的
に示す断面図。

【図２】本発明の薄膜トランジスタの製造方法の例を説
明するための図。

【図３】本発明の薄膜トランジスタの製造方法の例を説
明するための図。

【図４】ゲート電極とｐｏｌｙ−Ｓｉ半導体膜との関係
を説明するための図。

【図５】本発明の薄膜トランジスタの動作を説明するた
めの図。

【図６】本発明の薄膜トランジスタの別の例を説明する
ための図。

【図７】半導体膜のコンタクト部のテーパーを作成する
方法の例を説明するための図。

【図８】本発明の薄膜トランジスタをＣＭＯＳに適用す
る場合の製造方法の例を説明するための図。

【図９】本発明の薄膜トランジスタをＣＭＯＳに適用す
る場合の製造方法の例を説明するための図。

【図１０】本発明の薄膜トランジスタをＣＭＯＳに適用
する場合の製造方法の例を説明するための図。

【図１１】本発明の薄膜トランジスタをＣＭＯＳに適用
する場合の製造方法の例を説明するための図。

【図１２】本発明の薄膜トランジスタをＣＭＯＳに適用
する場合の製造方法の例を説明するための図。

【図１３】本発明の薄膜トランジスタの製造方法の別の
例を説明するための図。

【図１４】本発明の薄膜トランジスタの製造方法の別の
例を説明するための図。

【図１５】本発明のシリサイド層をコンタクトとして採
用した薄膜トランジスタの構造の例を示す図。

【図１６】各プロセスに対応したゲ一卜耐圧を測定した
結果を示すグラフ。

【図１７】ゲート耐圧が５０Ｖ以上となる薄膜トランジ
スタの発生頻度をＰのピーク濃度に対してプロットした
グラフ。

【図１８】シリサイド層とｐ−Ｓｉ半導体膜中に添加さ
れた不純物の濃度プロファイルの例を示す図。

【図１９】本発明の薄膜トランジスタの構造の別の例を
説明するための図。

【図２０】実施形態１０により作成した薄膜トランジス
タのドレイン電流−ドレイン電圧特性を示すグラフ。

【図２１】本発明の薄膜トランジスタのドレイン電流一
ゲート電圧特性を示すグラフ。

【図２２】シリサイドの形成する金属を代えて作成した
薄膜トランジスタのドレイン電流一ドレイン電圧特性を
示すグラフ。

【図２３】注入する金属をハフニウム、ジルコニウム、
パラジウム、ニオビウムに代えて作成した薄膜トランジ
スタのドレイン電流一ドレイン電圧特性を示すグラフ。

【図２４】本発明の薄膜トランジスタの構造の例を概略
的に示す図。

【図２５】本発明の薄膜トランジスタの構造の例を概略
的に示す図。

【図２６】非アニールガラスのシュリンク量を熱処理温
度により評価した結果を示すグラフ。

【図２７】薄膜トランジスタの特性の活性化プロセス温
度への依存性を示す図。

【図２８】活性化温度と半導体膜のシート抵抗との関係
を示すグラフ。

【図２９】多結晶シリコンからなる半導体膜をチャネル
半導体膜として用いた従来の薄膜トランジスタの構造の
例を概略的に示す断面図。

【図３０】従来の薄膜トランジスタの断面構造を概略的
に示す図。

【符号の説明】

１１…………基板 １２…………半導体膜 １２ａ………チャネル領域 １２ｃ………ＬＤＤ領域 １２ｓ………ソース領域 １２ｄ………ドレイン領域 １２ｅ………ソース領域 １２ｆ………ドレイン領域 １３…………ゲート絶縁膜 １４…………ゲート電極 １５…………シリサイド層 １６…………層間絶縁膜 １７ｓ…………ソース電極 １７ｄ…………ドレイン電極 １７ｈ………コンタクトホール １１１…………基板 １１２…………半導体膜 １１２ａ………第１の領域 １１２ｃ………第２の領域 １１２ｂ………第３の領域 １１３…………ゲート絶縁膜 １１４…………ゲート電極 １１５…………シリサイド層 １１６…………層間絶縁膜 １１７ｓ…………ソース電極 １１７ｄ…………ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 嘉久 神奈川県横浜市磯子区新磯子町33 株式会 社東芝生産技術研究所内 (72)発明者 鈴木 幸治 神奈川県横浜市磯子区新磯子町33 株式会 社東芝生産技術研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 イントリンシックな多結晶質シリコンか
   らなり、第１の領域と、前記第１の領域を挟むような第
   ２の領域とを有する半導体膜と、 前記半導体膜の前記第１の領域を覆うように配設された
   ゲート絶縁膜と、 前記ゲート絶縁膜を介して前記半導体膜の前記第１の領
   域と対向するように配設されたゲート電極と、 前記半導体膜の前記第２の領域の前記ゲート絶縁膜側の
   面と端面とを覆うように配設されたシリサイド層とを具
   備したことを特徴とする薄膜トランジスタ。
2. 【請求項２】 イントリンシックな多結晶質シリコンか
   らなる第１の領域および前記第１の領域を挟むように配
   設された第２の領域と、不純物が添加された前記多結晶
   質シリコンからなり、前記第２の領域の外側から前記第
   １の領域を挟むように配設された第３の領域とを有する
   半導体膜と、 前記半導体膜の前記第１の領域および前記第２の領域上
   に配設されたゲート絶縁膜と、 前記ゲート絶縁膜上を介して前記半導体膜の前記第１の
   領域と対向するように配設されたゲート電極と、 前記半導体膜の前記第３の領域の前記ゲート絶縁膜側の
   面と端面とを覆うように配設されたシリサイド層とを具
   備したことを特徴とする薄膜トランジスタ。
3. 【請求項３】 イントリンシックな多結晶質シリコンか
   らなる第１の領域と、第１の濃度で不純物が添加された
   前記多結晶質シリコンからなり、前記第１の領域を挟む
   ように配設された第２の領域と、前記第１の濃度よりも
   大きい第２の濃度で前記不純物が添加された前記多結晶
   質シリコンからなり、前記第２の領域の外側から前記第
   １の領域を挟むような第３の領域とを有する半導体膜
   と、 前記半導体膜の前記第１の領域および前記第２の領域上
   に配設されたゲート絶縁膜と、 前記ゲート絶縁膜上を介して前記半導体膜の前記第１の
   領域と対向するように配設されたゲート電極と、 前記半導体膜の前記第２の領域および前記第３の領域の
   前記ゲート絶縁膜側の面と端面とを覆うように配設され
   たシリサイド層とを具備したことを特徴とする薄膜トラ
   ンジスタ。
4. 【請求項４】 約１×１０¹⁶ｃｍ^-3〜約５×１０¹⁷ｃｍ
   ^-3の不純物が添加された多結晶質シリコンからなり、第
   １の領域と、前記第１の領域を挟むような第２の領域と
   を有する半導体膜と、 前記半導体膜上を覆うように配設され、前記半導体膜の
   第２の領域に開口部を有するゲート絶縁膜と、 前記ゲート絶縁膜を介して前記半導体膜の前記第１の領
   域と対向するように配設されたゲート電極と、 前記半導体膜の前記第２の領域の前記ゲート絶縁膜の開
   口部に対応する領域に配設されたシリサイド層と、 前記シリサイド層を介して前記半導体膜と接合したソー
   ス・ドレイン電極とを具備したことを特徴とする薄膜ト
   ランジスタ。
5. 【請求項５】 イントリンシックな多結晶質シリコンか
   らなる半導体膜と、 前記半導体膜上に配設されたシリサイド層とを具備した
   ことを特徴とする接合構造。
6. 【請求項６】 イントリンシックな多結晶質シリコンか
   らなる第１の層と、前記第１の層上に配設されｐ型不純
   物またはｎ型不純物が添加された前記多結晶質シリコン
   からなる第２の層とを有する半導体膜と、 前記半導体膜の前記第２の層上に配設され、前記ｐ型不
   純物または前記ｎ型不純物が添加されたたシリサイド層
   とを具備したことを特徴とする接合構造。