JP2003069030A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 45
- 239000011521 glass Substances 0.000 claims abstract description 36
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052796 boron Inorganic materials 0.000 claims abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 21
- 239000005347 annealed glass Substances 0.000 claims abstract description 19
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 16
- 239000011574 phosphorus Substances 0.000 claims abstract description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 14
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 134
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 25
- 229910052710 silicon Inorganic materials 0.000 claims description 25
- 239000010703 silicon Substances 0.000 claims description 25
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 19
- 230000001590 oxidative effect Effects 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000004528 spin coating Methods 0.000 claims description 5
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 238000005289 physical deposition Methods 0.000 claims description 3
- 238000005234 chemical deposition Methods 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- 238000007254 oxidation reaction Methods 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 13
- 238000012545 processing Methods 0.000 description 13
- 239000007789 gas Substances 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 241000894007 species Species 0.000 description 7
- 238000005056 compaction Methods 0.000 description 6
- 239000002994 raw material Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000002265 prevention Effects 0.000 description 5
- 229910001415 sodium ion Inorganic materials 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- LFYJSSARVMHQJB-QIXNEVBVSA-N bakuchiol Chemical compound CC(C)=CCC[C@@](C)(C=C)\C=C\C1=CC=C(O)C=C1 LFYJSSARVMHQJB-QIXNEVBVSA-N 0.000 description 2
- 239000002585 base Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005979 thermal decomposition reaction Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
(57)【要約】
【課題】安価な無アニールガラスを基板として、５００
℃以下のプロセス温度で高信頼度を有し、良好な特性を
示す薄膜トランジスタを提供する。 【解決手段】上記の課題を解決するため、ボロン（Ｂ）
またはリン（Ｐ）をドープした多結晶シリコン膜表面
を，オゾンを用いて酸化処理することによって，多結晶
シリコン表面に４〜２０ｎｍのシリコン酸化膜を形成す
る。この処理を施すことにより，ゲート絶縁層／チャネ
ル層の界面構造の制御が可能となり，無アニールガラス
基板上に特性変動の小さな薄膜トランジスタを作製する
ことができる。
℃以下のプロセス温度で高信頼度を有し、良好な特性を
示す薄膜トランジスタを提供する。 【解決手段】上記の課題を解決するため、ボロン（Ｂ）
またはリン（Ｐ）をドープした多結晶シリコン膜表面
を，オゾンを用いて酸化処理することによって，多結晶
シリコン表面に４〜２０ｎｍのシリコン酸化膜を形成す
る。この処理を施すことにより，ゲート絶縁層／チャネ
ル層の界面構造の制御が可能となり，無アニールガラス
基板上に特性変動の小さな薄膜トランジスタを作製する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置に用い
られる薄膜トランジスタ及びその製造方法に関する。
られる薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】近年、ノートパソコンや携帯機器等の表
示装置として用いられる液晶ディスプレイにおいて、そ
の駆動方式は単純マトリクス方式からアクティブマトリ
クス方式へと進み、特に、ガラス基板上に多くの薄膜ト
ランジスタ（以下、ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）を形成したＴＦＴアクティブマトリク
ス駆動方式が主流になりつつある。ＴＦＴ駆動方式の中
で、多結晶シリコン層を用いたＴＦＴは非晶質シリコン
層の場合と比較して電子移動度が大きいため、表示用画
素部のトランジスタとしてばかりでなく、駆動用トラン
ジスタとしてガラス基板上に作り込むことが可能であ
る。
示装置として用いられる液晶ディスプレイにおいて、そ
の駆動方式は単純マトリクス方式からアクティブマトリ
クス方式へと進み、特に、ガラス基板上に多くの薄膜ト
ランジスタ（以下、ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａ
ｎｓｉｓｔｏｒ）を形成したＴＦＴアクティブマトリク
ス駆動方式が主流になりつつある。ＴＦＴ駆動方式の中
で、多結晶シリコン層を用いたＴＦＴは非晶質シリコン
層の場合と比較して電子移動度が大きいため、表示用画
素部のトランジスタとしてばかりでなく、駆動用トラン
ジスタとしてガラス基板上に作り込むことが可能であ
る。
【０００３】従来、多結晶シリコンの形成には１０００
℃程度の高温を必要とするため，基板には高価な石英ガ
ラス基板の使用が必須であった。最近では約６００℃の
プロセス温度で多結晶シリコンを形成できる技術開発が
進み、石英基板以外のガラス素材が使用可能となった。
この方法では，ガラス基板上に形成されたアモルファス
シリコン膜へのレーザ照射等により，基板温度を上昇さ
せることなく、アモルファスシリコン膜のみを加熱し結
晶化させることができる。
℃程度の高温を必要とするため，基板には高価な石英ガ
ラス基板の使用が必須であった。最近では約６００℃の
プロセス温度で多結晶シリコンを形成できる技術開発が
進み、石英基板以外のガラス素材が使用可能となった。
この方法では，ガラス基板上に形成されたアモルファス
シリコン膜へのレーザ照射等により，基板温度を上昇さ
せることなく、アモルファスシリコン膜のみを加熱し結
晶化させることができる。
【０００４】一方、単結晶シリコン基板を用いた集積回
路素子においてはシリコンの熱酸化膜（膜厚、数ｎｍ〜
数１０ｎｍ）がゲート絶縁膜として使用されている。し
かしながら、このシリコンの熱酸化膜の形成には約１０
００℃の熱処理が必要であって、このプロセスを上記し
た６００℃以下のプロセス温度を必要条件とする多結晶
ポリシリコンＴＦＴの製造プロセスには利用できない。
路素子においてはシリコンの熱酸化膜（膜厚、数ｎｍ〜
数１０ｎｍ）がゲート絶縁膜として使用されている。し
かしながら、このシリコンの熱酸化膜の形成には約１０
００℃の熱処理が必要であって、このプロセスを上記し
た６００℃以下のプロセス温度を必要条件とする多結晶
ポリシリコンＴＦＴの製造プロセスには利用できない。
【０００５】ＴＦＴの製造プロセスでは、通常、ＴＥＯ
Ｓ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を原料とし
て、プラズマＣＶＤ法等により形成されたＳｉＯ２膜
（膜厚：約１００ｎｍ）をゲート絶縁膜としている。し
かしながら、このプラズマＣＶＤ法によるＳｉＯ２膜は
界面準位密度が大きい。従ってその膜をゲート絶縁膜と
して用いた場合には、しきい値電圧の変動等に見られる
ようなＴＦＴ特性の著しい性能低下をもたらすことにな
る。更にまた、ＴＦＴの耐圧が経時的に激しく劣化をも
たらし、その結果としてＴＦＴの絶縁破壊を起こすこと
もある。従って、ＴＦＴ用ゲート絶縁膜とシリコン層と
の界面には、シリコンの熱酸化によって形成させた熱酸
化膜に匹敵する界面準位密度の小さな酸化膜の形成が望
まれる。上記した課題に対して、例えば特開平８−１９
５４９４号公報によれば，通常の高耐熱ガラス基板を用
い，６００℃以下のプロセス温度で多結晶シリコンＴＦ
Ｔの製造方法が開示されている。
Ｓ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を原料とし
て、プラズマＣＶＤ法等により形成されたＳｉＯ２膜
（膜厚：約１００ｎｍ）をゲート絶縁膜としている。し
かしながら、このプラズマＣＶＤ法によるＳｉＯ２膜は
界面準位密度が大きい。従ってその膜をゲート絶縁膜と
して用いた場合には、しきい値電圧の変動等に見られる
ようなＴＦＴ特性の著しい性能低下をもたらすことにな
る。更にまた、ＴＦＴの耐圧が経時的に激しく劣化をも
たらし、その結果としてＴＦＴの絶縁破壊を起こすこと
もある。従って、ＴＦＴ用ゲート絶縁膜とシリコン層と
の界面には、シリコンの熱酸化によって形成させた熱酸
化膜に匹敵する界面準位密度の小さな酸化膜の形成が望
まれる。上記した課題に対して、例えば特開平８−１９
５４９４号公報によれば，通常の高耐熱ガラス基板を用
い，６００℃以下のプロセス温度で多結晶シリコンＴＦ
Ｔの製造方法が開示されている。
【０００６】
【発明が解決しようとする課題】上記した特開平８−１
９５４９４号公報によれば、多結晶シリコン層の形成は
約６００℃の温度で行われるため、使用可能なガラス基
板として事前に熱処理を施した、所謂アニールガラス基
板に限定される。従って、アニールガラス基板の代わり
に無アニールガラス基板を使用した場合には、約６００
℃という温度条件がガラス基板の収縮を引き起こし、こ
のことがガラス基板の反りや歪を発生させ、最悪の場合
にはガラス基板自身の割れや膜剥離等の不都合を齎すこ
とになる。
９５４９４号公報によれば、多結晶シリコン層の形成は
約６００℃の温度で行われるため、使用可能なガラス基
板として事前に熱処理を施した、所謂アニールガラス基
板に限定される。従って、アニールガラス基板の代わり
に無アニールガラス基板を使用した場合には、約６００
℃という温度条件がガラス基板の収縮を引き起こし、こ
のことがガラス基板の反りや歪を発生させ、最悪の場合
にはガラス基板自身の割れや膜剥離等の不都合を齎すこ
とになる。
【０００７】一般に，ガラスの歪点が高いほど熱的安定
性は高くなるが，ガラス基板製造工程において溶融，成
形，加工が困難となり，製造コストが高くなる。したが
って，コストを抑えるためには歪点が低く，安価なガラ
スの使用を可能にする製造方法が必須である。
性は高くなるが，ガラス基板製造工程において溶融，成
形，加工が困難となり，製造コストが高くなる。したが
って，コストを抑えるためには歪点が低く，安価なガラ
スの使用を可能にする製造方法が必須である。
【０００８】通常，薄膜トランジスタの基板として用い
られる無アルカリガラス基板の歪点は約６００℃であ
り，歪点よりやや低い温度以上の熱履歴により，ガラス
のコンパクション（熱収縮）は急激に大きくなる。例え
ば，無アニールのコーニング社製のコーニング７０５９
Ｆ（歪点５９３℃）は，６００℃，１時間，冷却速度１
℃／分の熱履歴により約８００ｐｐｍのコンパクション
がある。また歪点の高いコーニング１７３５Ｆ（歪点６
６５℃）の場合，上記と同様の熱履歴が加わると１７３
ｐｐｍのコンパクションを示す。そして、予め６６０℃
／１ｈｒのアニール処理を行うことにより，同様の熱履
歴によるコンパクションを約１０ｐｐｍまで低下させる
ことが可能とされている。
られる無アルカリガラス基板の歪点は約６００℃であ
り，歪点よりやや低い温度以上の熱履歴により，ガラス
のコンパクション（熱収縮）は急激に大きくなる。例え
ば，無アニールのコーニング社製のコーニング７０５９
Ｆ（歪点５９３℃）は，６００℃，１時間，冷却速度１
℃／分の熱履歴により約８００ｐｐｍのコンパクション
がある。また歪点の高いコーニング１７３５Ｆ（歪点６
６５℃）の場合，上記と同様の熱履歴が加わると１７３
ｐｐｍのコンパクションを示す。そして、予め６６０℃
／１ｈｒのアニール処理を行うことにより，同様の熱履
歴によるコンパクションを約１０ｐｐｍまで低下させる
ことが可能とされている。
【０００９】多結晶ＴＦＴパネル用の基板には，通常２
０ｐｐｍ以下の熱収縮率が要求されるため，これまでは
アニールガラス基板の使用が必須とされてきた。従っ
て、プロセス温度の上限を単純に無アニールガラス基板
の収縮が無視できる程度の温度、例えば４５０〜５００
℃に下げた場合、以下に述べる問題が発生する。
０ｐｐｍ以下の熱収縮率が要求されるため，これまでは
アニールガラス基板の使用が必須とされてきた。従っ
て、プロセス温度の上限を単純に無アニールガラス基板
の収縮が無視できる程度の温度、例えば４５０〜５００
℃に下げた場合、以下に述べる問題が発生する。
【００１０】即ち、多結晶シリコン層の上に形成される
ゲート絶縁層として、一般的にはＴＥＯＳを原料ガスと
してプラズマＣＶＤ（Chemical Vapor Deposition） 法
等を用いてＳｉＯ２膜を約１００ｎｍの厚さで形成す
る。しかしながら、多結晶シリコン層とＴＥＯＳからな
る絶縁層との界面においては界面準位密度が大きいた
め、ＴＦＴとしてのしきい値電圧が変動し易く、またゲ
ート絶縁層としての絶縁耐圧特性が経時的に著しく劣化
する等、ＴＦＴの信頼性において大きな問題が存在す
る。従って、無アニールガラス基板の使用を前提とした
場合、プロセス温度の上限を４５０〜５００℃程度と
し、かつ多結晶シリコン層とゲート絶縁層との界面準位
密度を熱酸化法によるシリコン酸化層に準ずる程度に低
減する工夫が重要である。
ゲート絶縁層として、一般的にはＴＥＯＳを原料ガスと
してプラズマＣＶＤ（Chemical Vapor Deposition） 法
等を用いてＳｉＯ２膜を約１００ｎｍの厚さで形成す
る。しかしながら、多結晶シリコン層とＴＥＯＳからな
る絶縁層との界面においては界面準位密度が大きいた
め、ＴＦＴとしてのしきい値電圧が変動し易く、またゲ
ート絶縁層としての絶縁耐圧特性が経時的に著しく劣化
する等、ＴＦＴの信頼性において大きな問題が存在す
る。従って、無アニールガラス基板の使用を前提とした
場合、プロセス温度の上限を４５０〜５００℃程度と
し、かつ多結晶シリコン層とゲート絶縁層との界面準位
密度を熱酸化法によるシリコン酸化層に準ずる程度に低
減する工夫が重要である。
【００１１】上記した課題に対して本発明は，無アニー
ルガラス基板を使用してもコンパクションが問題になら
ないプロセス温度で高信頼度を有する多結晶シリコン薄
膜トランジスタを形成することを目的とする。
ルガラス基板を使用してもコンパクションが問題になら
ないプロセス温度で高信頼度を有する多結晶シリコン薄
膜トランジスタを形成することを目的とする。
【００１２】尚、本発明において，ガラス基板を６００
℃，１時間の熱処理後，１℃／分で冷却した場合、その
コンパクションが３０ｐｐｍ以上であるガラス基板を無
アニールガラス基板と定義した。
℃，１時間の熱処理後，１℃／分で冷却した場合、その
コンパクションが３０ｐｐｍ以上であるガラス基板を無
アニールガラス基板と定義した。
【００１３】
【課題を解決するための手段】上記した目的を達成する
ために、本発明では無アニールガラス基板の上方にチャ
ネル領域とソース領域とドレイン領域とを形成するため
のポリシリコン結晶層と、第１の絶縁層と第２の絶縁層
とを形成する。そして、チャネル領域に対応する位置で
あって第２の絶縁層の上にゲート領域を、またゲート領
域、ソース領域、ドレイン領域の各領域と電気的な接続
を行なうためのゲート電極、ソース電極、ドレイン電極
とを形成した。
ために、本発明では無アニールガラス基板の上方にチャ
ネル領域とソース領域とドレイン領域とを形成するため
のポリシリコン結晶層と、第１の絶縁層と第２の絶縁層
とを形成する。そして、チャネル領域に対応する位置で
あって第２の絶縁層の上にゲート領域を、またゲート領
域、ソース領域、ドレイン領域の各領域と電気的な接続
を行なうためのゲート電極、ソース電極、ドレイン電極
とを形成した。
【００１４】この時、第１の絶縁層が３ｂ族の元素（例
えばボロン（Ｂ））または５ｂ族の元素（例えばリン
（Ｐ））がドープされているチャネル領域の多結晶シリ
コン表面を５００℃以下の温度で酸化させてなるシリコ
ン酸化層であって、少なくともチャネル領域の表面を覆
うようにして形成されており、かつその膜厚が４ｎｍ以
上２０ｎｍ以下であるようにした。
えばボロン（Ｂ））または５ｂ族の元素（例えばリン
（Ｐ））がドープされているチャネル領域の多結晶シリ
コン表面を５００℃以下の温度で酸化させてなるシリコ
ン酸化層であって、少なくともチャネル領域の表面を覆
うようにして形成されており、かつその膜厚が４ｎｍ以
上２０ｎｍ以下であるようにした。
【００１５】また本発明は、少なくともオゾンを含有す
る雰囲気の中で多結晶シリコン層の表面を酸化させるこ
とにより、第１の絶縁層であるシリコン酸化層を形成す
るようにした。そして本発明は、上記した第１の絶縁層
の上方に配設された第２の絶縁層が少なくとも化学堆積
法、物理堆積法、またはスピン塗布法を用いて形成し
た。
る雰囲気の中で多結晶シリコン層の表面を酸化させるこ
とにより、第１の絶縁層であるシリコン酸化層を形成す
るようにした。そして本発明は、上記した第１の絶縁層
の上方に配設された第２の絶縁層が少なくとも化学堆積
法、物理堆積法、またはスピン塗布法を用いて形成し
た。
【００１６】上記したように、オゾン雰囲気中で，３ｂ
族の元素または５ｂ族の元素をドープした多結晶シリコ
ン層の表面を酸化させることによって，従来よりも厚い
シリコン酸化層を高速に形成することができる。また多
結晶シリコン表面を酸化することにより，多結晶シリコ
ン層とシリコン酸化層との界面を良好な状態に保つこと
が出来る。しかも、従来より低いプロセス温度でシリコ
ン酸化膜の形成を行なうことが可能であるので、比較的
安価な無アニールガラスを基板として使用することが出
来る。換言すれば、上記した方法によって作製された薄
膜トランジスタは、シリコン多結晶からなるチャネル領
域の表面とその上に形成されたゲート絶縁層との界面が
良好であるため、そこでの界面準位密度に密接に関係す
る薄膜トランジスタの特性、例えばしきい値電圧の変動
を低減することが可能になるため、その結果として優れ
たＴＦＴ特性を発揮することが出来る。そして、基板と
して無アニールガラス基板の使用が可能であるため、石
英ガラス等に比較して大きな面積に、しかも安価にTFT
を作製することが可能となる。
族の元素または５ｂ族の元素をドープした多結晶シリコ
ン層の表面を酸化させることによって，従来よりも厚い
シリコン酸化層を高速に形成することができる。また多
結晶シリコン表面を酸化することにより，多結晶シリコ
ン層とシリコン酸化層との界面を良好な状態に保つこと
が出来る。しかも、従来より低いプロセス温度でシリコ
ン酸化膜の形成を行なうことが可能であるので、比較的
安価な無アニールガラスを基板として使用することが出
来る。換言すれば、上記した方法によって作製された薄
膜トランジスタは、シリコン多結晶からなるチャネル領
域の表面とその上に形成されたゲート絶縁層との界面が
良好であるため、そこでの界面準位密度に密接に関係す
る薄膜トランジスタの特性、例えばしきい値電圧の変動
を低減することが可能になるため、その結果として優れ
たＴＦＴ特性を発揮することが出来る。そして、基板と
して無アニールガラス基板の使用が可能であるため、石
英ガラス等に比較して大きな面積に、しかも安価にTFT
を作製することが可能となる。
【００１７】なお本発明のＴＦＴと類似の構造を持つ公
知例として，特開２０００−１６４８８５号公報にはガ
ラス基板等からのＮａイオンの拡散防止を目的に，リン
もしくはボロンを含むゲート絶縁層をスパッタリングに
より形成した絶縁ゲート型半導体装置，およびその製造
方法が開示されている。しかしながら、上記した公報に
記載された構成では，ゲート絶縁膜の形成方法として堆
積法（スパッタリング）を用いているためにゲート絶縁
層／半導体の界面からホットキャリアが注入されやすく
経時劣化を引き起こす。
知例として，特開２０００−１６４８８５号公報にはガ
ラス基板等からのＮａイオンの拡散防止を目的に，リン
もしくはボロンを含むゲート絶縁層をスパッタリングに
より形成した絶縁ゲート型半導体装置，およびその製造
方法が開示されている。しかしながら、上記した公報に
記載された構成では，ゲート絶縁膜の形成方法として堆
積法（スパッタリング）を用いているためにゲート絶縁
層／半導体の界面からホットキャリアが注入されやすく
経時劣化を引き起こす。
【００１８】また，特開平１０−２６１８０１号公報に
はガラス基板等からのＮａイオンの拡散防止を目的に，
ゲート絶縁膜がリンもしくはボロンを含有する酸化シリ
コン膜からなる薄膜トランジスタ装置が開示されてい
る。しかしながら、上記した公報に記載のゲート絶縁膜
は堆積法（ＣＶＤ）を用いて形成されるため、前述の特
開２０００−１６４８８５号公報の場合と同様にゲート
絶縁層／半導体界面のホットキャリアによる劣化が問題
となる。
はガラス基板等からのＮａイオンの拡散防止を目的に，
ゲート絶縁膜がリンもしくはボロンを含有する酸化シリ
コン膜からなる薄膜トランジスタ装置が開示されてい
る。しかしながら、上記した公報に記載のゲート絶縁膜
は堆積法（ＣＶＤ）を用いて形成されるため、前述の特
開２０００−１６４８８５号公報の場合と同様にゲート
絶縁層／半導体界面のホットキャリアによる劣化が問題
となる。
【００１９】本発明では，シリコン多結晶からなるチャ
ネル領域の上に形成する絶縁膜を上記した堆積法とは異
なる方法、即ち、ポリシリコン膜の表面を酸化すること
によりＳｉＯ２を形成するため，ＳｉＯ２／ｐ−Ｓｉ界
面に不純物等による準位が少なく、かつ経時劣化の小さ
い薄膜トランジスタを形成することができる。
ネル領域の上に形成する絶縁膜を上記した堆積法とは異
なる方法、即ち、ポリシリコン膜の表面を酸化すること
によりＳｉＯ２を形成するため，ＳｉＯ２／ｐ−Ｓｉ界
面に不純物等による準位が少なく、かつ経時劣化の小さ
い薄膜トランジスタを形成することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて詳細に説明する。図１は第１の実施例である薄膜
トランジスタの要部断面を表わす構造図である。無アニ
ールガラス基板１上に形成された拡散防止層２上に、多
結晶シリコン層からなるソース領域８、ドレイン領域
９、チャネル領域１２が形成されている。そして、チャ
ネル領域１２上には、３ｂ族元素または５ｂ族元素、具
体的には例えば３ｂ族元素であるボロン（Ｂ）または５
ｂ族元素であるリン（Ｐ）がドープされた多結晶シリコ
ン層を酸化して形成されたＳｉＯ２層６ａが形成され、
更に堆積法により形成された絶縁層６ｂとからなるゲー
ト絶縁層６が配されている。
用いて詳細に説明する。図１は第１の実施例である薄膜
トランジスタの要部断面を表わす構造図である。無アニ
ールガラス基板１上に形成された拡散防止層２上に、多
結晶シリコン層からなるソース領域８、ドレイン領域
９、チャネル領域１２が形成されている。そして、チャ
ネル領域１２上には、３ｂ族元素または５ｂ族元素、具
体的には例えば３ｂ族元素であるボロン（Ｂ）または５
ｂ族元素であるリン（Ｐ）がドープされた多結晶シリコ
ン層を酸化して形成されたＳｉＯ２層６ａが形成され、
更に堆積法により形成された絶縁層６ｂとからなるゲー
ト絶縁層６が配されている。
【００２１】ゲート絶縁層６の上部にはチャネル領域１
２に対応する位置にゲート領域７が形成され、このゲー
ト領域7の表面の一部を覆うようにして層間絶縁層１０
が形成されている。そして、この層間絶縁層１０に設け
られた開口部を介してソース領域８、ドレイン領域９及
びゲート領域７が各々の電極１１によって電気的に接続
されている。
２に対応する位置にゲート領域７が形成され、このゲー
ト領域7の表面の一部を覆うようにして層間絶縁層１０
が形成されている。そして、この層間絶縁層１０に設け
られた開口部を介してソース領域８、ドレイン領域９及
びゲート領域７が各々の電極１１によって電気的に接続
されている。
【００２２】次に、上記の図１に示した構造の製造方法
を、図２に示したプロセスフローを用いて説明する。先
ず、無アニールガラス基板１上に、通常のプラズマＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いてＳｉＮ膜またはＳｉＯ２膜からなる拡
散防止層２（膜厚５０〜２００ｎｍ）を形成する。その
目的は無アニールガラス基板に含まれる不純物、例えば
ナトリウムイオンが後述する基板上に形成した薄膜トラ
ンジスタに拡散して悪影響を及ぼすことを防止するため
である。その後、続けてモノシランまたはジシランを原
料とし処理温度３００〜５００℃の条件でプラズマＣＶ
Ｄ法を用いてアモルファスシリコン膜３（膜厚５０ｎ
ｍ）を形成する（図２（ａ））。
を、図２に示したプロセスフローを用いて説明する。先
ず、無アニールガラス基板１上に、通常のプラズマＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いてＳｉＮ膜またはＳｉＯ２膜からなる拡
散防止層２（膜厚５０〜２００ｎｍ）を形成する。その
目的は無アニールガラス基板に含まれる不純物、例えば
ナトリウムイオンが後述する基板上に形成した薄膜トラ
ンジスタに拡散して悪影響を及ぼすことを防止するため
である。その後、続けてモノシランまたはジシランを原
料とし処理温度３００〜５００℃の条件でプラズマＣＶ
Ｄ法を用いてアモルファスシリコン膜３（膜厚５０ｎ
ｍ）を形成する（図２（ａ））。
【００２３】次に、アモルファスシリコン膜３の表面に
３ｂ族元素であるボロン（Ｂ）イオン１３を加速電圧：
０．５〜１００ｋｅＶ、ドーズ量：１Ｅ１０〜１Ｅ１６
／ｃｍ２の条件でイオン打ち込みを行う（図２
（ｂ））。このイオン打ち込みにより，少なくとも後に
チャネルとなるゲート直下の多結晶シリコン層にボロン
が打ち込まれる。また，拡散防止層２にもボロン（Ｂ）
が一部打ち込まれることにより，ガラス基板からナトリ
ウムイオン等が素子中に拡散するのを防止する効果を高
めることができる。ボロンを打ち込む際の加速電圧およ
びドーズ量はＴＦＴ特性を低下させずに酸化促進効果を
得られる範囲を選択すればよい。このとき、打ち込まれ
たボロンはアモルファスシリコン膜３の表面から深さ方
向に濃度分布を形成する。従って、ボロンのピーク濃度
は表面から１〜２０ｎｍ程度の深さに位置させることが
好ましい。そして、そのピーク濃度は１Ｅ１８〜１Ｅ２
１／ｃｍ３程度が好ましい。この理由は、後の工程でシ
リコン表面を酸化する際，酸化速度の増速効果を得るの
に適当な値だからである。
３ｂ族元素であるボロン（Ｂ）イオン１３を加速電圧：
０．５〜１００ｋｅＶ、ドーズ量：１Ｅ１０〜１Ｅ１６
／ｃｍ２の条件でイオン打ち込みを行う（図２
（ｂ））。このイオン打ち込みにより，少なくとも後に
チャネルとなるゲート直下の多結晶シリコン層にボロン
が打ち込まれる。また，拡散防止層２にもボロン（Ｂ）
が一部打ち込まれることにより，ガラス基板からナトリ
ウムイオン等が素子中に拡散するのを防止する効果を高
めることができる。ボロンを打ち込む際の加速電圧およ
びドーズ量はＴＦＴ特性を低下させずに酸化促進効果を
得られる範囲を選択すればよい。このとき、打ち込まれ
たボロンはアモルファスシリコン膜３の表面から深さ方
向に濃度分布を形成する。従って、ボロンのピーク濃度
は表面から１〜２０ｎｍ程度の深さに位置させることが
好ましい。そして、そのピーク濃度は１Ｅ１８〜１Ｅ２
１／ｃｍ３程度が好ましい。この理由は、後の工程でシ
リコン表面を酸化する際，酸化速度の増速効果を得るの
に適当な値だからである。
【００２４】その後、アモルファスシリコン膜３の表面
にエキシマレーザ光５を照射し、アモルファスシリコン
膜３の一部または全部を結晶化させて多結晶シリコン層
４を形成する（図２（ｃ））。エキシマレーザ光５の照
射条件は，例えば３００〜６００ｍＪ／ｃｍ２で，パル
ス光による１０〜２０回の照射を行っている。このと
き、エキシマレーザ光５はアモルファスシリコン膜３に
吸収され、そして加熱及び結晶化が行なわれるので、こ
のエキシマレーザ光５の照射によって無アニールガラス
基板１全体が５００℃以上に加熱されることはない。図
２（ｃ）では便宜上、ガラス基板１の全面にレーザ光が
照射されているかのごとく図示しているが、実際には短
冊状に集光させたエキシマレーザ光５を走査させるよう
にして照射されている。
にエキシマレーザ光５を照射し、アモルファスシリコン
膜３の一部または全部を結晶化させて多結晶シリコン層
４を形成する（図２（ｃ））。エキシマレーザ光５の照
射条件は，例えば３００〜６００ｍＪ／ｃｍ２で，パル
ス光による１０〜２０回の照射を行っている。このと
き、エキシマレーザ光５はアモルファスシリコン膜３に
吸収され、そして加熱及び結晶化が行なわれるので、こ
のエキシマレーザ光５の照射によって無アニールガラス
基板１全体が５００℃以上に加熱されることはない。図
２（ｃ）では便宜上、ガラス基板１の全面にレーザ光が
照射されているかのごとく図示しているが、実際には短
冊状に集光させたエキシマレーザ光５を走査させるよう
にして照射されている。
【００２５】次に、ボロン（Ｂ）がドープされた多結晶
シリコン層４に４５０〜５００℃，大気圧下で，５０〜
１００ｇ／ｍ３（約２〜５％）のオゾンガスを０．１〜
１ＳＬＭ／ｃｍ２供給し，その表面を酸化させ、第１の
絶縁膜であるシリコン酸化層６ａ（第１の絶縁層）を形
成する。ここで後述するが、第１の絶縁層の膜厚は少な
くとも４ｎｍ以上が必要である。そして更に、ＣＶＤ等
の堆積法を用いて約５０〜１００ｎｍのシリコン酸化層
６ｂ（第２の絶縁層）を形成し、膜厚が合計約５０〜１
００ｎｍのゲート絶縁層６を形成する（図２（ｄ））。
シリコン層４に４５０〜５００℃，大気圧下で，５０〜
１００ｇ／ｍ３（約２〜５％）のオゾンガスを０．１〜
１ＳＬＭ／ｃｍ２供給し，その表面を酸化させ、第１の
絶縁膜であるシリコン酸化層６ａ（第１の絶縁層）を形
成する。ここで後述するが、第１の絶縁層の膜厚は少な
くとも４ｎｍ以上が必要である。そして更に、ＣＶＤ等
の堆積法を用いて約５０〜１００ｎｍのシリコン酸化層
６ｂ（第２の絶縁層）を形成し、膜厚が合計約５０〜１
００ｎｍのゲート絶縁層６を形成する（図２（ｄ））。
【００２６】そして、ゲート絶縁層６上に通常良く知ら
れた方法を用いてゲート領域７を形成し、所望の形状に
加工する（図２（ｅ））。ゲート領域の材料としては、
不純物ドープシリコン膜、金属、金属化合物（ＴｉＮ、
ＴｉＷ等）等の導電性の材料を用いる。
れた方法を用いてゲート領域７を形成し、所望の形状に
加工する（図２（ｅ））。ゲート領域の材料としては、
不純物ドープシリコン膜、金属、金属化合物（ＴｉＮ、
ＴｉＷ等）等の導電性の材料を用いる。
【００２７】次に、加工されたゲート領域７をマスクと
して、多結晶シリコン層４に５ｂ族元素であるリン
（Ｐ）イオンの打ち込みを行い、ソース領域８、ドレイ
ン領域９を形成した。多結晶シリコン層４にリンイオン
を打ち込むときの条件は，加速電圧１〜１００ｋｅＶ，
ドーズ量：１Ｅ１０〜１Ｅ１６／ｃｍ２である。その
後、打ち込んだリンイオンを活性化させるため、多結晶
シリコン層４のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）処理を行った。このときの条件は１
〜５０ｋＷ／ｃｍ２，１〜５ｓである。尚、このＲＴＡ
処理においても多結晶シリコン層４のみが加熱されるた
め、下地の無アニールガラス基板全体の温度が少なくと
も５５０℃以上に上昇することはない。
して、多結晶シリコン層４に５ｂ族元素であるリン
（Ｐ）イオンの打ち込みを行い、ソース領域８、ドレイ
ン領域９を形成した。多結晶シリコン層４にリンイオン
を打ち込むときの条件は，加速電圧１〜１００ｋｅＶ，
ドーズ量：１Ｅ１０〜１Ｅ１６／ｃｍ２である。その
後、打ち込んだリンイオンを活性化させるため、多結晶
シリコン層４のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａ
ｎｎｅａｌｉｎｇ）処理を行った。このときの条件は１
〜５０ｋＷ／ｃｍ２，１〜５ｓである。尚、このＲＴＡ
処理においても多結晶シリコン層４のみが加熱されるた
め、下地の無アニールガラス基板全体の温度が少なくと
も５５０℃以上に上昇することはない。
【００２８】次に、図２（ｅ）に示すゲート領域７の表
面を覆うようにしてゲート絶縁膜６の上に、ＴＥＯＳを
原料とし処理温度３００〜５００℃でプラズマＣＶＤ法
により形成したＳｉＯ２からなる層間絶縁層１０を通常
の方法を用いて形成した。そして、この層間絶縁層１０
の所定の位置にゲート領域７、ソース領域８、ドレイン
領域９と電気的接続を行うための開口部を形成し、この
開口部を介してゲート領域７、ソース領域８、ドレイン
領域９と接続した各電極１１を形成し、図１に示した薄
膜トランジスタが完成する。
面を覆うようにしてゲート絶縁膜６の上に、ＴＥＯＳを
原料とし処理温度３００〜５００℃でプラズマＣＶＤ法
により形成したＳｉＯ２からなる層間絶縁層１０を通常
の方法を用いて形成した。そして、この層間絶縁層１０
の所定の位置にゲート領域７、ソース領域８、ドレイン
領域９と電気的接続を行うための開口部を形成し、この
開口部を介してゲート領域７、ソース領域８、ドレイン
領域９と接続した各電極１１を形成し、図１に示した薄
膜トランジスタが完成する。
【００２９】ところで、図２（ｄ）に示した第１の絶縁
膜の膜厚について説明する。図３は熱酸化膜／ＴＥＯＳ
の２層ゲート絶縁膜構造であるＭＯＳトランジスタにお
ける熱酸化膜（第１の絶縁膜）の膜厚とフラットバンド
電圧との関係を示したものである。この図から明らかな
ように，熱酸化膜厚が４ｎｍ未満の場合にはＭＯＳトラ
ンジスタにおけるフラットバンド電圧が低下してしま
う。この現象は、熱酸化膜と下地膜であるシリコン層と
の界面における界面準位密度が大きく、この界面準位に
電子が捕獲されることによって所望のトランジスタ特性
を発揮させることが不可能になるためである。一方、熱
酸化膜厚が４ｎｍ以上であればフラットバンド電圧はほ
ぼ一定値を示し、所望のトランジスタ特性を確保するこ
とが可能になる。
膜の膜厚について説明する。図３は熱酸化膜／ＴＥＯＳ
の２層ゲート絶縁膜構造であるＭＯＳトランジスタにお
ける熱酸化膜（第１の絶縁膜）の膜厚とフラットバンド
電圧との関係を示したものである。この図から明らかな
ように，熱酸化膜厚が４ｎｍ未満の場合にはＭＯＳトラ
ンジスタにおけるフラットバンド電圧が低下してしま
う。この現象は、熱酸化膜と下地膜であるシリコン層と
の界面における界面準位密度が大きく、この界面準位に
電子が捕獲されることによって所望のトランジスタ特性
を発揮させることが不可能になるためである。一方、熱
酸化膜厚が４ｎｍ以上であればフラットバンド電圧はほ
ぼ一定値を示し、所望のトランジスタ特性を確保するこ
とが可能になる。
【００３０】尚、熱酸化膜厚の上限は敢えて規定する必
要はないが、ゲート絶縁膜を熱酸化膜／ＴＥＯＳなる２
層構造とする場合には必要以上に厚くする必要はない。
即ち、薄膜トランジスタの生産性を考慮すれば、熱酸化
という方法は酸化膜の形成速度が小さい方法であること
を考えて、その膜厚の上限として例えば２０ｎｍ程度が
適当である。
要はないが、ゲート絶縁膜を熱酸化膜／ＴＥＯＳなる２
層構造とする場合には必要以上に厚くする必要はない。
即ち、薄膜トランジスタの生産性を考慮すれば、熱酸化
という方法は酸化膜の形成速度が小さい方法であること
を考えて、その膜厚の上限として例えば２０ｎｍ程度が
適当である。
【００３１】次に、第２の実施例について図４を用いて
説明する。ボロン（Ｂ）イオンを打ち込んだアモルファ
スシリコン膜３をエキシマレーザ光５により結晶化する
工程までは先の第１の実施例と同様である（図２
（ｃ））。次に、ボロン（Ｂ）がドープされた多結晶シ
リコン層４の表面を酸化させて，４ｎｍ以上のシリコン
酸化層を形成する。そして、このシリコン酸化層をゲー
ト絶縁層６として機能させる。その後、ゲート領域７を
形成する工程以降の工程は先に示した実施例１の場合と
同様である。上記した工程を経て、図４に示すゲート絶
縁層６が１層の構造である薄膜トランジスタが完成す
る。
説明する。ボロン（Ｂ）イオンを打ち込んだアモルファ
スシリコン膜３をエキシマレーザ光５により結晶化する
工程までは先の第１の実施例と同様である（図２
（ｃ））。次に、ボロン（Ｂ）がドープされた多結晶シ
リコン層４の表面を酸化させて，４ｎｍ以上のシリコン
酸化層を形成する。そして、このシリコン酸化層をゲー
ト絶縁層６として機能させる。その後、ゲート領域７を
形成する工程以降の工程は先に示した実施例１の場合と
同様である。上記した工程を経て、図４に示すゲート絶
縁層６が１層の構造である薄膜トランジスタが完成す
る。
【００３２】第２の実施例において、ゲート絶縁層６を
１層の構造とし，その膜厚を例えば２０ｎｍ程度にする
ことによって、第１の実施例に比較して低電圧で薄膜ト
ランジスタを安定に動作させることが可能になる。
１層の構造とし，その膜厚を例えば２０ｎｍ程度にする
ことによって、第１の実施例に比較して低電圧で薄膜ト
ランジスタを安定に動作させることが可能になる。
【００３３】次に、第３の実施例について図５を用いて
説明する。図５は薄膜トランジスタの形成プロセスフロ
ーである。ガラス基板１の上にアモルファスシリコン膜
３を形成する工程までは先に示した第１の実施例の場合
と同様である（図５（ａ））。
説明する。図５は薄膜トランジスタの形成プロセスフロ
ーである。ガラス基板１の上にアモルファスシリコン膜
３を形成する工程までは先に示した第１の実施例の場合
と同様である（図５（ａ））。
【００３４】次に、アモルファスシリコン膜３にエキシ
マレーザ光５を照射して結晶化処理を行い，多結晶シリ
コン膜４を形成する（図５（ｂ））。その後、多結晶シ
リコン膜４に加速電圧：０．５〜１００ｋｅＶ、ドーズ
量：１Ｅ１０〜１Ｅ１６／ｃｍ２の条件で３ｂ族元素で
あるボロン（Ｂ）イオン１３を打ち込む（図５
（ｃ））。このイオン打ち込みにより，少なくとも後に
チャネルとなるゲート直下の多結晶シリコン層にボロン
が打ち込まれる。また，拡散防止層２にもボロン（Ｂ）
が一部打ち込まれることにより，ガラス基板からナトリ
ウムイオン等が素子中に拡散するのを防止する効果を高
めることができる。
マレーザ光５を照射して結晶化処理を行い，多結晶シリ
コン膜４を形成する（図５（ｂ））。その後、多結晶シ
リコン膜４に加速電圧：０．５〜１００ｋｅＶ、ドーズ
量：１Ｅ１０〜１Ｅ１６／ｃｍ２の条件で３ｂ族元素で
あるボロン（Ｂ）イオン１３を打ち込む（図５
（ｃ））。このイオン打ち込みにより，少なくとも後に
チャネルとなるゲート直下の多結晶シリコン層にボロン
が打ち込まれる。また，拡散防止層２にもボロン（Ｂ）
が一部打ち込まれることにより，ガラス基板からナトリ
ウムイオン等が素子中に拡散するのを防止する効果を高
めることができる。
【００３５】次に、ボロン（Ｂ）イオンの打ち込まれた
多結晶シリコン膜４の上に第１の絶縁層６ａ及び第２の
絶縁層６ｂを形成する（図５（ｄ））。このとき、先の
第１の実施例では，アモルファスシリコンにボロン
（Ｂ）イオン打ち込みを行った後にエキシマレーザ光５
により結晶化を行ったが，本実施例に示すようにエキシ
マレーザ光５による結晶化の工程とボロン（Ｂ）イオン
打ち込みの工程とを行なう順番を逆にしても、多結晶シ
リコン膜４上に形成される酸化膜（第１の絶縁層６ａ）
の形成速度が低下することはない。
多結晶シリコン膜４の上に第１の絶縁層６ａ及び第２の
絶縁層６ｂを形成する（図５（ｄ））。このとき、先の
第１の実施例では，アモルファスシリコンにボロン
（Ｂ）イオン打ち込みを行った後にエキシマレーザ光５
により結晶化を行ったが，本実施例に示すようにエキシ
マレーザ光５による結晶化の工程とボロン（Ｂ）イオン
打ち込みの工程とを行なう順番を逆にしても、多結晶シ
リコン膜４上に形成される酸化膜（第１の絶縁層６ａ）
の形成速度が低下することはない。
【００３６】次に、ゲート絶縁膜６上にチャネル領域１
２に対応させた位置にゲート領域７を形成し（図５
（ｅ））、層間絶縁膜１０及び電極１１を形成して図１
に示した場合と同様の薄膜トランジスタが完成する。
２に対応させた位置にゲート領域７を形成し（図５
（ｅ））、層間絶縁膜１０及び電極１１を形成して図１
に示した場合と同様の薄膜トランジスタが完成する。
【００３７】上記した実施例では，第２の絶縁層シリコ
ン酸化膜の形成方法は第１の実施例同様にＣＶＤ法を用
いたが、スパッタ等の物理堆積法、スピン塗布法等を用
いて形成しても同様の効果が得られる。
ン酸化膜の形成方法は第１の実施例同様にＣＶＤ法を用
いたが、スパッタ等の物理堆積法、スピン塗布法等を用
いて形成しても同様の効果が得られる。
【００３８】ところで、上記した第１の実施例あるいは
第３の実施例では、ＮチャネルＭＯＳ型の薄膜トランジ
スタを構成するが、ソース領域８、ドレイン領域９に打
ち込むイオンの種類を適宜選択することによりＰチャネ
ルＭＯＳ型薄膜トランジスタを形成することも可能であ
る。また、これらのイオン打ち込みを使い分けることに
より，同一基板上にＮチャネルＭＯＳ型とＰチャネルＭ
ＯＳ型とを作り込んだＣ−ＭＯＳ型薄膜トランジスタを
形成することも可能である。
第３の実施例では、ＮチャネルＭＯＳ型の薄膜トランジ
スタを構成するが、ソース領域８、ドレイン領域９に打
ち込むイオンの種類を適宜選択することによりＰチャネ
ルＭＯＳ型薄膜トランジスタを形成することも可能であ
る。また、これらのイオン打ち込みを使い分けることに
より，同一基板上にＮチャネルＭＯＳ型とＰチャネルＭ
ＯＳ型とを作り込んだＣ−ＭＯＳ型薄膜トランジスタを
形成することも可能である。
【００３９】次に、多結晶シリコン層４の表面を酸化し
て得られるシリコン酸化層６ａの形成方法について、以
下に詳しく説明する。無アニールガラス基板１の上に多
結晶シリコン層４が形成されたサンプルを第１の処理室
に搬入し、無アニールガラス基板１に対して熱的な悪影
響を及ぼさない程度の温度、例えば約４５０℃で加熱す
る。一方、第１の処理室とは隔離されて隣接する第２の
処理室に、１００ｇ／Ｎｍ３のオゾン（約１ＳＬＭ／ｃ
ｍ２：オゾンの全流量を有効処理面積で除した値）を導
入し、第２の処理室内を約７００Ｔｏｒｒに制御する。
オゾンは純酸素ガス（１０ＳＬＭ）と微量のＮ２ガス
（５５ＳＣＣＭ）との混合ガスを原料とし、良く知られ
た無声放電型オゾナイザを用いて１００ｇ／Ｎｍ３（オ
ゾン濃度約５％）のオゾンを生成した。
て得られるシリコン酸化層６ａの形成方法について、以
下に詳しく説明する。無アニールガラス基板１の上に多
結晶シリコン層４が形成されたサンプルを第１の処理室
に搬入し、無アニールガラス基板１に対して熱的な悪影
響を及ぼさない程度の温度、例えば約４５０℃で加熱す
る。一方、第１の処理室とは隔離されて隣接する第２の
処理室に、１００ｇ／Ｎｍ３のオゾン（約１ＳＬＭ／ｃ
ｍ２：オゾンの全流量を有効処理面積で除した値）を導
入し、第２の処理室内を約７００Ｔｏｒｒに制御する。
オゾンは純酸素ガス（１０ＳＬＭ）と微量のＮ２ガス
（５５ＳＣＣＭ）との混合ガスを原料とし、良く知られ
た無声放電型オゾナイザを用いて１００ｇ／Ｎｍ３（オ
ゾン濃度約５％）のオゾンを生成した。
【００４０】上記のオゾン雰囲気にある第２の処理室
に、第１の処理室から４５０℃に加熱されたサンプルを
搬入する。このような処理を行なうことによって多結晶
シリコン層４の表面が酸化される。第２の処理室におけ
る処理時間を例えば１０分とすれば、多結晶シリコン層
４の表面に約４ｎｍの膜厚を有する第１の絶縁層６ａ、
即ちＳｉＯ２層が形成される。ここで多結晶シリコン層
４にはボロン（Ｂ）イオンが注入されているため、ボロ
ン（Ｂ）イオンが注入されていない場合（従来方法）に
比較して酸化速度が大きく、結果的には膜厚の厚いＳｉ
Ｏ２層を形成することができる。
に、第１の処理室から４５０℃に加熱されたサンプルを
搬入する。このような処理を行なうことによって多結晶
シリコン層４の表面が酸化される。第２の処理室におけ
る処理時間を例えば１０分とすれば、多結晶シリコン層
４の表面に約４ｎｍの膜厚を有する第１の絶縁層６ａ、
即ちＳｉＯ２層が形成される。ここで多結晶シリコン層
４にはボロン（Ｂ）イオンが注入されているため、ボロ
ン（Ｂ）イオンが注入されていない場合（従来方法）に
比較して酸化速度が大きく、結果的には膜厚の厚いＳｉ
Ｏ２層を形成することができる。
【００４１】次に、シリコン層の酸化メカニズムについ
て簡単に説明する。シリコンの表面が酸化種の雰囲気に
晒されたとき、先ずこの酸化種がシリコンの表面に吸着
し、酸化反応が開始される。また、シリコンの表面にシ
リコン酸化膜を有する場合には、シリコン酸化膜の表面
に吸着した酸化種がシリコン酸化膜中を拡散する。そし
て、酸化種の拡散が進行してシリコン酸化膜／シリコン
の界面に到達すると、そこでシリコンと酸化種との反応
が起こり、シリコン酸化膜が成長する。
て簡単に説明する。シリコンの表面が酸化種の雰囲気に
晒されたとき、先ずこの酸化種がシリコンの表面に吸着
し、酸化反応が開始される。また、シリコンの表面にシ
リコン酸化膜を有する場合には、シリコン酸化膜の表面
に吸着した酸化種がシリコン酸化膜中を拡散する。そし
て、酸化種の拡散が進行してシリコン酸化膜／シリコン
の界面に到達すると、そこでシリコンと酸化種との反応
が起こり、シリコン酸化膜が成長する。
【００４２】従来、シリコンの酸化は，８００℃以上の
高温プロセスを必要としていたが，オゾンガスを用いる
ことにより酸化膜形成温度の低温化が可能となる。さら
に多結晶シリコンにボロン（Ｂ）やリン（Ｐ）等の不純
物がドープされていると，これらの不純物がドープされ
ていない場合よりも酸化膜形成速度が大きくなる。
高温プロセスを必要としていたが，オゾンガスを用いる
ことにより酸化膜形成温度の低温化が可能となる。さら
に多結晶シリコンにボロン（Ｂ）やリン（Ｐ）等の不純
物がドープされていると，これらの不純物がドープされ
ていない場合よりも酸化膜形成速度が大きくなる。
【００４３】この理由は次のようなメカニズムによる。
多結晶シリコン層にリン（Ｐ）がドープされている場合
の酸化メカニズムは、単結晶シリコンで広く用いられて
いるリニア−パラボリック近似でモデル化できる。即
ち、酸化膜厚ｄと時間ｔの間には、ｄ２＋Ａ・ｄ=Ｂ／
（ｔ+τ）なる関係式が成り立つ。ここで、τ、Ａ、Ｂ
は定数である。
多結晶シリコン層にリン（Ｐ）がドープされている場合
の酸化メカニズムは、単結晶シリコンで広く用いられて
いるリニア−パラボリック近似でモデル化できる。即
ち、酸化膜厚ｄと時間ｔの間には、ｄ２＋Ａ・ｄ=Ｂ／
（ｔ+τ）なる関係式が成り立つ。ここで、τ、Ａ、Ｂ
は定数である。
【００４４】リンをドープしたシリコンの酸化ではリン
がシリコン側に偏析し，シリコン領域に酸化種とＳｉの
反応サイトとなる空孔濃度を高めるため酸化速度が増大
する。言い換えれば、シリコン側へのリンの偏析により
Ｓｉ／ＳｉＯ２界面での反応速度が大きくなり，線形定
数Ｂ／Ａが最も顕著に影響を受けて大きくなる。さらに
多結晶シリコンではリンは粒界に偏析するため，粒界を
介してより酸化膜形成速度は大きくなる。
がシリコン側に偏析し，シリコン領域に酸化種とＳｉの
反応サイトとなる空孔濃度を高めるため酸化速度が増大
する。言い換えれば、シリコン側へのリンの偏析により
Ｓｉ／ＳｉＯ２界面での反応速度が大きくなり，線形定
数Ｂ／Ａが最も顕著に影響を受けて大きくなる。さらに
多結晶シリコンではリンは粒界に偏析するため，粒界を
介してより酸化膜形成速度は大きくなる。
【００４５】一方、多結晶シリコン中にボロン（Ｂ）イ
オンをドープした場合には，ボロンはＳｉＯ２側に偏析
し，ＳｉＯ２の結合構造を弱める。従って、弱められた
構造を有する酸化膜中では酸化種の拡散が促進されて、
その結果として酸化速度が増大する。即ち、ボロンイオ
ンをドープしたシリコン層では前述の関係式における定
数Ｂの値が増大することになる。
オンをドープした場合には，ボロンはＳｉＯ２側に偏析
し，ＳｉＯ２の結合構造を弱める。従って、弱められた
構造を有する酸化膜中では酸化種の拡散が促進されて、
その結果として酸化速度が増大する。即ち、ボロンイオ
ンをドープしたシリコン層では前述の関係式における定
数Ｂの値が増大することになる。
【００４６】多結晶シリコン層４の表面を酸化して形成
した第１の絶縁層６ａ（ＳｉＯ２層）上に形成した第２
の絶縁層６ｂは、例えばＣＶＤ法、ＰＶＤ法、またはス
ピン塗布法により形成する。ＣＶＤ法の場合、ＴＥＯＳ
を原料ガスとして熱分解反応を利用する方法、またモノ
シランやジシランを原料ガスとして熱分解を利用する方
法等がある。また、ＰＶＤ法の場合、スパッタ法、蒸着
法等がある。例えばＳｉＯ２ターゲットを用い、Ａｒ／
Ｏ２混合ガス中でＲＦスパッタを行うことによって、緻
密なＳｉＯ２膜が得られる。また、スピン塗布法では、
ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法等がある。以
上述べた方法によって、ゲート絶縁層６が完成する。
した第１の絶縁層６ａ（ＳｉＯ２層）上に形成した第２
の絶縁層６ｂは、例えばＣＶＤ法、ＰＶＤ法、またはス
ピン塗布法により形成する。ＣＶＤ法の場合、ＴＥＯＳ
を原料ガスとして熱分解反応を利用する方法、またモノ
シランやジシランを原料ガスとして熱分解を利用する方
法等がある。また、ＰＶＤ法の場合、スパッタ法、蒸着
法等がある。例えばＳｉＯ２ターゲットを用い、Ａｒ／
Ｏ２混合ガス中でＲＦスパッタを行うことによって、緻
密なＳｉＯ２膜が得られる。また、スピン塗布法では、
ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法等がある。以
上述べた方法によって、ゲート絶縁層６が完成する。
【００４７】以上に述べたプロセスを用いて、無アニー
ルガラス基板上に５００℃以下なる低温で形成されたＴ
ＦＴは、多結晶シリコン層なるチャネル領域の上に約４
ｎｍ以上のゲート絶縁膜を有し、その絶縁膜として多結
晶シリコン層を酸化させて形成させたＳｉＯ２層を用い
ることによって、その界面準位密度を下げることが出来
る。そして、その結果としてＴＦＴの重要な特性のひと
つであるしきい電圧Ｖｔｈの経時的変動を小さく抑える
ことが可能であることを確認した。
ルガラス基板上に５００℃以下なる低温で形成されたＴ
ＦＴは、多結晶シリコン層なるチャネル領域の上に約４
ｎｍ以上のゲート絶縁膜を有し、その絶縁膜として多結
晶シリコン層を酸化させて形成させたＳｉＯ２層を用い
ることによって、その界面準位密度を下げることが出来
る。そして、その結果としてＴＦＴの重要な特性のひと
つであるしきい電圧Ｖｔｈの経時的変動を小さく抑える
ことが可能であることを確認した。
【００４８】
【発明の効果】以上で説明したように、オゾン酸化を利
用した多結晶シリコン膜の表面処理を用いることによ
り、安価な無アニールガラス基板上に液晶表示用の薄膜
トランジスタを形成することが出来る。
用した多結晶シリコン膜の表面処理を用いることによ
り、安価な無アニールガラス基板上に液晶表示用の薄膜
トランジスタを形成することが出来る。
【図１】第１の実施例である薄膜トランジスタを説明す
るための概略断面図である。
るための概略断面図である。
【図２】第１の実施例である薄膜トランジスタの製造方
法を説明するための工程図である。
法を説明するための工程図である。
【図３】熱酸化膜厚とフラットバンド電圧との関係を表
す説明図である。
す説明図である。
【図４】第２の実施例である薄膜トランジスタを説明す
るための概略断面図である。
るための概略断面図である。
【図５】第３の実施例である薄膜トランジスタの製造方
法を説明するための工程図である。
法を説明するための工程図である。
１…無アニールガラス基板、２…拡散防止層、３…アモ
ルファスシリコン層、４…多結晶シリコン層、５…エキ
シマレーザ光、６ａ…第１の絶縁層、６ｂ…第２の絶縁
層、７…ゲート領域、８…ソース領域、９…ドレイン領
域、１０…層間絶縁層、１１…電極、１２…チャネル領
域、１３…加速されたボロン（Ｂ）イオン
ルファスシリコン層、４…多結晶シリコン層、５…エキ
シマレーザ光、６ａ…第１の絶縁層、６ｂ…第２の絶縁
層、７…ゲート領域、８…ソース領域、９…ドレイン領
域、１０…層間絶縁層、１１…電極、１２…チャネル領
域、１３…加速されたボロン（Ｂ）イオン
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 29/78 ６１７Ｕ
Ｈ０１Ｌ 21/336 ６１７Ｔ
６１７Ｖ
６２６Ｃ
６２７Ｇ
(72)発明者 田村 太久夫
神奈川県横浜市戸塚区吉田町292番地 株
式会社日立製作所生産技術研究所内
(72)発明者 中原 美和子
神奈川県横浜市戸塚区吉田町292番地 株
式会社日立製作所生産技術研究所内
(72)発明者 大倉 理
千葉県茂原市早野3300番地 株式会社日立
製作所ディスプレイグループ内
(72)発明者 折付 良二
千葉県茂原市早野3300番地 株式会社日立
製作所ディスプレイグループ内
(72)発明者 中野 泰
千葉県茂原市早野3300番地 株式会社日立
製作所ディスプレイグループ内
(72)発明者 芝 健夫
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
Ｆターム(参考） 2H092 JA24 KA04 KA05 KA12 KB25
MA05 MA08 MA27 MA30 NA27
NA29
5C094 AA31 AA43 AA44 BA03 BA43
CA19 DA15 EA04 EA07 EB02
JA20
5F110 AA17 BB01 BB04 CC02 DD02
DD13 DD14 EE01 EE02 EE09
FF02 FF07 FF09 FF22 FF27
FF28 FF29 GG02 GG13 GG25
GG32 GG34 GG37 GG45 GG52
HJ01 HJ04 HJ13 HJ23 NN02
NN23 NN35 PP03 PP05 PP06
QQ11
5G435 AA17 BB12 CC09 KK05 KK09
KK10
Claims (14)
- 【請求項１】ガラス基板の上方に形成されたシリコン多
結晶からなるチャネル領域とソース領域とドレイン領域
と，第１の絶縁層と，第２の絶縁層と，電極とを備え，
前記第１の絶縁層が少なくとも前記チャネル領域の表面
を覆うようにして形成され，かつ前記第１の絶縁層中に
３ｂ族の元素，もしくは５ｂ族の元素のうち少なくとも
一種類の元素が含まれてなることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】ガラス基板の上方に形成されたシリコン多
結晶からなるチャネル領域とソース領域とドレイン領域
と、絶縁層と、電極とを備え、前記絶縁層が５００℃以
下の温度で少なくとも前記チャネル領域の表面を覆うよ
うにして形成されてなり，かつ前記絶縁層中に３ｂ族も
しくは５ｂ族の元素のうち少なくとも１種類の元素が含
まれていることを特徴とする薄膜トランジスタ。 - 【請求項３】ガラス基板の上方に形成されたシリコン多
結晶からなるチャネル領域とソース領域とドレイン領域
と、絶縁層と、電極とを備え、少なくとも前記チャネル
領域の表面を覆うようにして形成された前記絶縁層が５
００℃以下の温度で前記チャネル領域の表面を酸化させ
てなるシリコン酸化層であり，かつ前記絶縁層中に３ｂ
族のもしくは５ｂ族の元素のうち少なくとも１種類の元
素が含まれていることを特徴とする薄膜トランジスタ。 - 【請求項４】前記第１の絶縁層が、５００℃以下の温度
で前記チャネル領域の表面を酸化させてなるシリコン酸
化層であることを特徴とする請求項１に記載の薄膜トラ
ンジスタ。 - 【請求項５】前記第２の絶縁層は前記第１の絶縁層の上
方に配設され、かつ化学堆積法，物理堆積法，スピン塗
布法のうちいずれかの方法を用いて形成されてなること
を特徴とする請求項１に記載の薄膜トランジスタ。 - 【請求項６】前記チャネル領域とソース領域とドレイン
領域とが形成される側の、前記ガラス基板の表面に拡散
防止膜が形成されてなることを特徴とする請求項１乃至
３の何れかに記載の薄膜トランジスタ。 - 【請求項７】前記拡散防止膜中に３ｂ族の元素，もしく
は５ｂ族の元素のうち少なくとも一種類の元素が含まれ
てなることを特徴とする請求項６に記載の薄膜トランジ
スタ。 - 【請求項８】前記３ｂ族の元素がボロン（Ｂ），前記５
ｂ族の元素がリン（Ｐ）であることを特徴とする請求項
１乃至７の何れかに記載の薄膜トランジスタ。 - 【請求項９】前記ガラス基板が無アニールガラス基板で
あることを特徴とする請求項１乃至７の何れかに記載の
薄膜トランジスタ。 - 【請求項１０】薄膜トランジスタの製造方法であって、
（１）ガラス基板の上方に非晶質シリコン層を形成する
工程と、（２）該非晶質シリコン層にイオン注入装置を
用いて３ｂ族の元素または５ｂ族の元素を注入する工程
と，（３）該非晶質シリコン層にレーザ光を照射して多
結晶シリコン層を形成する工程と，（４）前記多結晶シ
リコン層の表面を５００℃以下の温度で酸化させて，第
１の絶縁層を形成する工程と，（５）該第１の絶縁層の
上に第２の絶縁層を形成する工程と，（６）前記第２の
絶縁層の上にゲート領域を形成する工程と，（７）該ゲ
ート領域をマスクとして，イオン注入法によりソース領
域，ドレイン領域に３ｂ族の元素または５ｂ族の元素を
注入する工程と，（８）該ゲート領域を覆うようにして
層間絶縁層を形成した後、前記ソース領域と前記ドレイ
ン領域と前記ゲート領域と電気的な接続を行なうように
して各々の電極を形成する工程とを備えたことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項１１】薄膜トランジスタの製造方法であって、
（１）ガラス基板の上方に非晶質シリコン層を形成する
工程と、（２）該非晶質シリコン層にレーザ光を照射し
て多結晶シリコン層を形成する工程と，（３）前記多結
晶シリコン層にイオン注入装置を用いて３ｂ族の元素ま
たは５ｂ族の元素を注入する工程と，（４）該多結晶シ
リコン層の表面を５００℃以下の温度で酸化させて，第
１の絶縁層を形成する工程と，（５）該第１の絶縁層の
上に第２の絶縁層を形成する工程と，（６）前記第２の
絶縁層の上にゲート領域を形成する工程と，（７）該ゲ
ート領域をマスクとして，イオン注入法によりソース領
域，ドレイン領域に３ｂ族の元素または５ｂ族の元素を
注入する工程と，（８）該ゲート領域を覆うようにして
層間絶縁層を形成した後、前記ソース領域と前記ドレイ
ン領域と前記ゲート領域と電気的な接続を行なうように
して各々の電極を形成する工程とを備えたことを特徴と
する薄膜トランジスタの製造方法。 - 【請求項１２】前記第１の絶縁層を形成する工程におい
て、少なくともオゾンを含有する雰囲気中で前記多結晶
シリコン層の表面を酸化させることにより、前記第１の
絶縁層を形成することを特徴とする請求項１０または請
求項１１に記載の薄膜トランジスタの製造方法。 - 【請求項１３】前記３ｂ族の元素がボロン（Ｂ），前記
５ｂ族の元素がリン（Ｐ）であることを特徴とする請求
項１０または１１に記載の薄膜トランジスタの製造方
法。 - 【請求項１４】前記ガラス基板が無アニールガラス基板
であることを特徴とする請求項１０または１１に記載の
薄膜トランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001257127A JP4709442B2 (ja) | 2001-08-28 | 2001-08-28 | 薄膜トランジスタの製造方法 |
| TW091100534A TW530340B (en) | 2001-08-28 | 2002-01-16 | Thin film transistor and method of manufacturing the same |
| KR10-2002-0003086A KR100478664B1 (ko) | 2001-08-28 | 2002-01-18 | 박막 트랜지스터 및 그 제조 방법 |
| US10/050,154 US6570184B2 (en) | 2001-08-28 | 2002-01-18 | Thin film transistor and method for manufacturing the same |
| CNB021028273A CN1310335C (zh) | 2001-08-28 | 2002-01-21 | 薄膜晶体管及其制造方法 |
| US10/404,060 US6861299B2 (en) | 2001-08-28 | 2003-04-02 | Process for manufacturing thin film transistor on unannealed glass substrate |
| KR1020040111761A KR100547543B1 (ko) | 2001-08-28 | 2004-12-24 | 박막 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001257127A JP4709442B2 (ja) | 2001-08-28 | 2001-08-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003069030A true JP2003069030A (ja) | 2003-03-07 |
| JP4709442B2 JP4709442B2 (ja) | 2011-06-22 |
Family
ID=19084837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001257127A Expired - Lifetime JP4709442B2 (ja) | 2001-08-28 | 2001-08-28 | 薄膜トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6570184B2 (ja) |
| JP (1) | JP4709442B2 (ja) |
| KR (2) | KR100478664B1 (ja) |
| CN (1) | CN1310335C (ja) |
| TW (1) | TW530340B (ja) |
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- 2002-01-18 US US10/050,154 patent/US6570184B2/en not_active Expired - Lifetime
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| US11355669B2 (en) | 2009-10-09 | 2022-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting display device and electronic device including an oxide semiconductor layer |
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| US9142425B2 (en) | 2013-07-10 | 2015-09-22 | Nissin Electric Co., Ltd. | Method for fabricating thin-film transistor |
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| Publication number | Publication date |
|---|---|
| US6570184B2 (en) | 2003-05-27 |
| JP4709442B2 (ja) | 2011-06-22 |
| KR100478664B1 (ko) | 2005-03-24 |
| KR20050004758A (ko) | 2005-01-12 |
| US20030042484A1 (en) | 2003-03-06 |
| KR20030019050A (ko) | 2003-03-06 |
| US20030189205A1 (en) | 2003-10-09 |
| KR100547543B1 (ko) | 2006-01-31 |
| CN1404160A (zh) | 2003-03-19 |
| TW530340B (en) | 2003-05-01 |
| US6861299B2 (en) | 2005-03-01 |
| CN1310335C (zh) | 2007-04-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050216 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060418 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070606 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080611 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080722 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20081003 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100531 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100614 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100830 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110112 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110318 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |