TW530340B - Thin film transistor and method of manufacturing the same - Google Patents

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Kiyoshi Ogata
Takuo Tamura
Miwako Nakahara
Makoto Oukura
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Description

A7
經濟部智慧財產局員工消費合作社印製 530340 <發明背景> 本發明係有關於一種用於液晶顯示裝置之薄膜電晶體 及其製造方法。 近年來,對於當作筆吕己型電腦以及攜帶機器等之顯示 5裝置來使用之液晶顯示器而言,其驅動方式已經從單純的 矩陣方式進步到主動矩陣方式,特別是在玻璃基板上已形 成許多之薄膜電晶體(以下稱為TFT: Thin FUm Transistor)的TFT主動矩陣驅動方式逐漸成為主流。 在TFT驅動方式中,利用多晶矽層的TFT,相較於非 10晶矽層的情形,由於電子移動度大,因此不僅當作顯示用 晝素部的電晶體來使用,也可以當作驅動用電晶體植入玻 璃基板上。 以在,在形成多晶石夕時,由於必須要1000°c左右的高 溫,因此基板必須要使用昂貴的石英玻璃基板。最近,由 15於進步到可以在約60(TC的製程溫度下來形成多晶矽的技 術開發,因此可以使用石英基板以外的玻璃素材。在該方 法中’藉由針對在玻璃基板上所形成的非晶矽膜實施雷射 戶、?、射,並不會使基板溫度上昇,而只會加熱非晶石夕膜而讓 其結晶化。 20 另一方面,對於利用單晶矽基板的積體電器元件而 吕’則將石夕的熱氧化膜〔膜厚數nm至數十nm〕當作閘極 絕緣膜來使用。然而,在形成該矽的熱氧化膜時必須要有 約1000°C的熱處理,而該製程並無法應用在上述以6〇〇°c 以下的製程温度作為必要條件之多晶矽TFT的製程上。 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)
530340 A7 B7 五、發明說明(2 ) 在TFT的製程中,通常是以四乙氧基矽燒(TE〇s Tetraethoxysilane)作為原料,而將藉由電漿CVD法等所形 成的氣化石夕(Si〇2)膜(膜厚約1〇 nm)作為閘極絕緣膜。 然而’由該電漿CVD法所形成的Si〇2膜的界面位準密度 5大。因此,當將該膜當作閘極絕緣膜來使用時,則閾值電 壓的變動會導致TFT特性的性能顯著地降低。又,TFT的 耐壓經長時間後也會顯著地產生惡化。結果會引起TFT的 絕緣遭到破壞。因此,在TFT用閘極絕緣膜與矽層的界面 則最好是形成可以匹敵於由矽的熱氧化而形成的熱氧化 10 膜’但界面位準密度小的氧化膜。 <發明概述> 針對上述的課題,在例如將開平8_195494號公報則揭 政利用通常的高财熱玻璃基板,而在600〇C以下的製程溫 度下之多晶矽TFT的製造方法。 15 根據上述將開平8_195494號公報,在形成多晶矽層 日寸,由於是在約600°C的溫度下進行,因此可使用的玻璃 基板限定為事前已實施熱處理的所謂的無退火玻璃基板。 因此,當取代退火玻璃基板而改採無退火玻璃基板時,則 約600 C的溫度條件而引起玻璃基板的收縮,而此會導致 20玻璃基板發生彎曲或變形,最壞的情形,則是玻璃基板本 身裂開或是膜發生剝離。 一般而言,玻璃的變形點愈高,則熱的安定性愈高, 但疋在玻璃基板製程中,溶融、成形、加工會變得困難, 遂導致製造成本變高。因此,為了要抑制成本,必須採用 -4- 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐)^ ---- 線
經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 530340
文形點低,可使用且便宜的玻璃的製造方法。 通常當作薄膜電晶體的基板來使用的無退火玻璃基板 的隻形點約600°C,由於在較變形點稍低之溫度以上的熱 兮己產夺 "々’坡璃的熱收縮會急遽地變大。例如無退火之康寧公 5司製的康寧7059F (變形點593。〇,則根據1小時、冷 卻速度1°C/分的熱記錄會有約800 ppm的熱收縮。又,當 變形點高的康寧1735F (變形點665°C )時,若施予與 上述同樣的熱記錄時,則顯示出173 ppm的熱收縮。此 外’藉由事先實施66(TC/1 hr的退火處理,則由同樣的 1〇熱記錄所造成的熱收縮可以降低到約1〇 ppm為止。 由於多結晶TFT面板用的基板通常要求20 ppm以下 的熱收縮率,因此到目前為止必須要使用退火玻璃基板。 因此’當單純地將製程溫度的上限降低到如無退火玻璃基 板般之可以忽視收縮程度的溫度,例如:450〜500°C時, 15則會發生以下的問題。 經濟部智慧財產局員工消費合作社印製 亦即,在多晶石夕層之上所形成的閘極絕緣層,一般則 是利用以TEOS作為原料氣體的電漿CVD (Chemical Vapor Deposition)法等,以約100 nm的厚度形成Si02 膜。然而,在多晶矽層與由TEOS所構成之絕緣層的界 20 面,由於界面位準密度大,因此,TFT的閾值電壓容易變 動、或閘極絕緣層的絕緣耐壓特性經長時間會顯著地惡 化,而使得在TFT的信賴性方面會存在很大的問題。 因此,當以使用無退火玻璃基板為前提時,則將製程 溫度的上限設為450〜500°C左右,且重要的是要將多晶矽 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公釐) 530340 A7 B7 五、發明說明(4) 層與閘極絕緣膜的界面位準密度減低到根據矽氧化層之程 度。 針對上述的課題,本發明之目的在於形成一即便是使 用無退火玻璃基板,其製程溫度也不會使熱收縮成為問 題’而具有高信賴性的多晶矽薄膜電晶體。 此外’在本發明中,乃將使玻璃基板經過6〇〇°c、1 小時的熱處理後,當使其依1°C/分而冷卻時,其熱收縮 在30 ppm以上的玻璃基板定義成無退火玻璃基板。 10 15 經濟部智慧財產局員工消費合作社印製 20 為了要達到上述目的,在本發明中,則在無退火玻璃 基板的上方开>成用來形成通道領域、源極領域及沒極領域 的多矽結晶層、第1絕緣層、以及第2絕緣層。此外,在 與通道領域對應的位置,於第2絕緣層之上形成在電氣上 叮以與閘極領域、源極領域及没極領域之各領域連接的閘 極、源極及汲極電極等。 此時,第1絕緣層為一讓已被摻雜了 ΠΙ A族的元素 (例如硼⑻)、或VA族的元素(例如磷(p))的通道領 域的多晶縣面’纟5GGt以下的溫度氧化而成的石夕氧化 層’而至少形成覆蓋通道領_表面,且其麟為4 nm 以上、20 nm以下。 又,本發明在至少含有臭氧的環境中,藉由讓多晶石夕 層的表面氧化’而形成作為第!絕緣層的矽氧化層。 此外,本發明則至少利用化學堆積法、物理I隹積法、 或旋轉塗佈法形成被配設在上述第i絕緣層之上方的 絕緣層。 •6- 本紙張尺度適用中國國家標準(CNS)A4規格(2ΐ〇χ297公爱) 530340 A7 五、發明說明 如上料,在純環境巾,料讓已 -素,或VA族的元素的多晶石夕層的表面氧化了可以= :形,以往為厚的,夕氧化層。,又,藉由將 : π將多晶石夕層與石夕氧化層的界面保持在良好的狀態。 =,由於可以在較以往為低的製程溫度下來形成石夕氧化 膜’因^能夠使用比較便宜的無退火玻璃作為基板。 10 15 經濟部智慧財產局員工消費合作社印製 20 曰換吕之,由以上方法所製作的薄膜電晶體,由於由多 s曰石夕所構成之通道領域的表面與在其上卿紅間極絕緣 層的界面為良好,而㈣減低與在此之界面位準密度有密 刀關係的薄膜電晶體的特性,例如閾值電壓的變動,結果 可以發揮出優越的TFT特性。此外,由於基板可以使用無 退火玻璃基板,因此,相較於石英玻餐,可以便宜地製 作出大面積的TFT。 此外,具有類似於本發明之TFT之構造的公知例,則 在斗寸開2000-164885號公報中揭露有以防止鈉(Na)離子從 玻璃基板等擴散為目的,且藉由喷濺來形成包含磷或硼在 内之閘極絕緣層的絕緣閘型半導體裝置及其製造方法。然 而’在上述公報所記載的構成中閘極絕緣膜的形成方法, 由於使用堆積法(喷濺),因此,熱載體會從閘極絕緣層 /半導體的界面被注入,而經長時間後容易惡化。 又,在特開平10-261801號公報中則揭露一以防止鈉 (^Na)離子從玻璃基板等擴散為目的之由含有磷或硼在内之 氧化的膜所構成的薄膜電晶體裝置。然而,由於上述公報 所纪載的閘極絕緣膜是利用堆積法而形成 ,因此,與上述 -7-
A7 530340 B7 五、發明說明(7) 主要元件符號對照表: 1 無退火玻璃基板 2 擴散防止層 5 3 非晶矽膜 4 多晶石夕層 5 準分子雷射光 6 閘極絕緣膜 7 閘極領域 10 8 源極領域 9 汲極領域 10 層間絕緣膜 11 電極 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 530340 五、發明說明(8) 10 15 經濟部智慧財產局員工消費合作社印製 20 〈發明詳細說明〉 以下請參照圖面來詳細地說明本發明的實施例。 圖1係表作為第1實施例之薄膜電晶體之主要部分斷 面的構造圖。在於無退火玻璃基板丨上所形成的擴散防止 層2形成有由多晶石夕層所構成的源極領域8、汲極領域 9、通道領域12。此外,在通道領域12上形成由將已摻雜 IIIA族元素或Va族元素,具體地說例如:為IIIA族元素 的硼(B)、或為VA族元素的磷(p)的多晶矽層氧化所形式 的Si〇2層6a,更者,則配置有由藉由堆積法所形成之絕 緣膜6b所構成的閘極絕緣膜6。 在閘極絕緣層6的上部,則在與通道領域12對應的 位置形成有閘極領域7,而如覆蓋該閘極領域7之表面的 4为地开>成層間絕緣層1〇。此外,則經由設在該層間絕 緣層10的開口部,藉由各自的電極11在電氣上將源極領 域8、汲極領域9以及閘極領域7加以連接。 接著則利用圖2所示之流程圖來說明上述圖1所示之 構造的製造方法。 首先’利用通常的電漿CVD(Chemical Vapour Deposition)法’在無退火玻璃基板1上形成由siN膜或 Si〇2膜所構成的擴散防止層2 (膜厚5〇〜2〇〇 nm)。其目 的在於防止在無退火玻璃基板中的雜質、例如鈉離子擴散 到後述之基板上所形成的薄膜電晶體,而帶來惡劣的影 響。之後’接著,以單矽烷或雙矽烷作為原料,在處理溫 度300〜500°C的條件下,利用電漿cVD法而形成非晶矽 10-
計 線 530340 A7 B7 五、發明說明(9) 膜 3 (膜厚 50nm)[圖 2(a)]。 接著’則以加速電壓0·5〜1〇〇 kev、摻雜量1E10〜 lE16/cm2的條件,將為IIIA族元素的硼(B)離子打入到非 晶矽膜3的表面〔圖2(b)〕。藉由該離子打入,至少可將 5硼打入到之後成為通道之閘極正下方之多晶矽層。又,藉 由將一部分的硼(B)打入到擴散防止層2,可以二高防止^ 離子等從玻璃基板擴散到元件中的效果。在 加速電壓以及換雜量則最好是選擇不會使二寺= 且能夠得到促進氧化效果的範圍。 10 _,所打入的硼則在從非晶石夕膜3的表面的深度方 向上形成濃度分佈。因此峰值濃度最好是位在距表 面為1〜20 nm左右的深度的位置。因此,該峰值濃度最 好是麵〜顧W左右。其理由即是該值為在使石夕表 面氧化時,可以得到氧化速度之增速效果的適當的值。 15 之後,則將準分子雷射5照射在非晶石夕膜3的表面, 經濟部智慧財產局員工消費合作社印製 而讓非晶石夕膜3的-部分或是全部結晶化而形成多晶石夕層 4[圖2⑷]。準分子雷射光5的照射條件關如為3〇〇〜 _ mJ/ cm2,而藉由脈衝光照射1〇〜2〇次。此時,準分 子雷射5會被非晶賴3所吸收,而進行加熱以及結晶 2〇化’因此,無退火玻璃基板i整體不會因為該準分子雷射 光5的照射,而被加熱到50(rc以上。在圖2⑷中,為了 方便起見,乃表示如將雷射光照射到破璃基板i的整面, 但是實際上郤是讓集光成短冊狀的準分子雷射5進行掃描 來照射。 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210x297公复) 530340 A7 B7 五、發明說明 11 10 15 經濟部智慧財產局員工消費合作社印製 20 緣構成的層間絕緣層1G。此外,在該層間絕 領^定的位置形式在電氣上和間極領域7、源極 魏8、及汲極領域9連接關口部,經由該開口部 可與閘極領域7、源極領域8、聽極領域9連接的各電 極11,而形成如圖1所示的薄膜電晶體。 但是以下則針對圖2⑷所示之第i絕緣膜的膜厚來說 =圖3絲神為減倾/而s之2層閘極絕緣膜 =峨電晶體中的熱氧化膜(第i絕緣膜)的膜厚 ,、平f (flat band)電壓的關係。由該圖可知,當熱氧化 膜厚未滿4nm時’貝彳M〇s電晶體中的平帶電壓會降低。 此現象則會造成在熱氧化膜與作為底層膜之的^界面的 界面位準密度變大,而藉由該界面位準職電子,則不可 能發揮出所希望之電晶體特性。 ,此外,雖然熱氧化膜厚的上限不需要加以規定,但是 當將閘極絕緣膜設成熱氧化膜/TE〇S的2層構造時,則 不而要加厚到必要以上。亦即,若是考慮到薄膜電晶體的 生產性時,職氧化的方法可考慮採用氧域之形成速度 小的方法,而該膜厚的上限則例如可適當為20nm左右。 接著則請參照圖4來說明第2實施例。到藉由準分子 雷射光5而使已打入了硼離子(B)的非晶矽膜3結晶化的 過程為止,則是與先前的第1實施例相同(圖2(C))。 接著,則讓已摻雜了硼(B)的多晶矽膜4的表面氧化i 而形成4nm以上的矽氧化層。此外,該矽氧化層可當作閘 極、、、巴緣膜6來使用。之後,在形成閘極領域7之過程以後
-13- 10 15 經濟部智慧財產局員工消費合作社印製 20 的乳化膜(第1絕緣層⑻的形成速度也不會降低。 接著,則在閘極絕_ 6上,在對應於通道 的位置形成閘極領域7(圖⑽),而形成層間絕緣 以及電極11,遂完成盥R〗π . 緣膜lc 體。 4成與圖1所示之情形同樣的薄暝電晶 、在上述的實施例中’第2絕緣層魏化膜的 法’雖利賴第1實施例相同的CVD法’但是即使 用濺射器等的物理堆積法,浐絲各从, 成疋利 的效果。 ㈣法’ _塗佈法,也可以得到同樣 但是在上述的第1實施例或第3實施例中,雖然 成N通道MOS型的薄膜電晶體,但是藉由適當地選= 入到源極賴8、祕領域9 _子的麵,可以丁 通道刪型薄膜電晶體。又,藉由分開使用該些離^ 入’可以形成在同-基板上製作N通道则型與 MOS型的C-MOS型薄膜電晶體。 、 接著以下則詳細說明使多晶石夕層4的表面氧化而得到 之的氧化層6a的形成方法。 將在無退火玻璃基板i之上已形成的好晶石夕層*的樣 品搬入到第1處理室,而針對無退火玻絲板丨加孰到不 會造成熱的惡劣影響之程度的溫度,例如約45(rc。、另一 方面,則在與第1處理室隔離,但是相鄰的第2處理室導 入了 jOOg/Nm3的臭氣(約1SLM/cm2:以有效處理面積來 除臭氣之全流量的值),而將第2處理室内控制成約7〇〇 托(T〇rr)。臭氣則是以純氧氣〇〇slm)與微量的叫 -15-

Claims (1)

  1. 5303¾ I .iL· 。 ^
    、申睛專利範圍 專利申請案第91100534號 ROC Patent Appln.No.91100534 修正後無劃線之申請專利範圍中文本-附件(四) Amended Claims in Chinese - Encl.dV) (民國92年2月H日送呈) (Submitted on February >j ? 2003) i〇 2· 15 2〇 3· 25 4· 〆種薄膜電晶體,其包括: 被形成在玻璃基板之上方,而由多晶矽所構成之 通道領域、源極領域、與汲極領域、第1絕緣層、第 2絕緣層、以及電極,上述第1絕緣層至少覆蓋上述 通道領域的表面,且在上述第1絕緣層中包含ΠΙΑ族 的元素、或VA族的元素中的至少一種的元素。 /種薄膜電晶體,其包括: 被形成在玻璃基板之上方,而由多晶石夕所構成之 通道領域、源極領域、與汲極領域、絕緣層、以及電 择,上述絕緣層則在500°C以下的溫度,至少覆蓋上 述通道領域之表面而形成,且在上述絕緣層中包含 口1八族或VA族的元素中之至少一種的元素。 /種薄膜電晶體,其包括: 被形成在玻璃基板之上方,而由多晶矽所構成之 通道領域、源極領域、與汲極領域、絕緣層、與電 換,至少覆蓋上述通道領域之表面所形成的上述絕緣 詹是在500°C以下的溫度讓上述通道領域的表面氧化 而成的矽氧化層,且上述絕緣層中包含ΠΙΑ族戋 旅的元素中的至少一種的元素。 妒申請專利範圍第1項之薄膜電晶體,其中上述第1 19 - 家標準(CNS)A4規格(210 X 297公釐) 90585B-接 Μ t
    、、、巴緣層是在5GG°C以下的温度讓上述通道領域之表面氧 化而成的矽氧化層。 5. 如申請專利範圍第!項之薄膜電晶體,其中上述第2 絕緣層係被配設在上述第!絕緣層的上方,且利用化 5 學堆積法、物理堆積法、旋轉塗佈法之其中一個方法 而形成。 6. 如申請專利範圍第^項之薄膜電晶體,在已形成有上 述通道領域、源極領域、與没極領域之-側的上述玻 璃基板的表面形成有擴散防止層。 10 7.如申請專利範圍第2項之薄膜電晶體,在已形成有上 述通道領域、源極領域、與没極領域之一側的上述玻 璃基板的表面形成有擴散防止層。 8·如申請專利範圍第3項之薄膜電晶體,在已形成有上 述通道領域、源極領域、與没極領域之一侧的上述玻 15 璃基板的表面形成有擴散防止層。 9.如申請專利範圍第6項之薄膜電晶體,在上述擴散防 止膜中包含IIIA族的元素、或VA族的元素中之至少 一種元素。 經濟部智慧財產局員工消費合作社印製 10·如申請專利範圍第7項之薄膜電晶體,在上述擴散防 20 止膜中包含mA族的元素或VA族的元素中之至少一 種元素。 11·如申請專利範圍第8項之薄膜電晶體,在上述擴散防 止膜中包含IIIA族的元素或VA族的元素中之至少一 種元素。 -20 - 本纸張尺度適用中國國豕標準(CNS)A4規格(210 X 297公楚) A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 530酸认 ___ — —..—- —J 六、+請專利範圍 12. 如申請專利範圍第1項之薄膜電晶體,其中上述ΠΙΑ 族的元素為硼(Β),而上述VA族的元素為磷(Ρ)。 13. 如申請專利範圍第2項之薄膜電晶體,其中上述ΙΙΙΑ 族的元素為硼(Β),而上述VA族的元素為磷(Ρ)。 5 14.如申請專利範圍第3項之薄膜電晶體,其中上述ΙΙΙΑ 族的元素為硼(Β),而上述VA族的元素為磷(Ρ)。 15. 如申請專利範圍第1項之薄膜電晶體,其中上述玻璃 基板為無退火玻璃基板。 16. 如申請專利範圍第2項之薄膜電晶體,其中上述玻璃 10 基板為無退火玻璃基板。 17. 如申請專利範圍第3項之薄膜電晶體,其中上述玻璃 基板為無退火玻璃基板。 18. —種薄膜電晶體之製造方法,其包括: (1)在玻璃基板的上方形成非晶矽層的過程; 15 (2)利用離子注入裝置將ΙΙΙΑ族的元素或VA族的元 素注入到該非晶矽層的過程; (3) 對該非晶矽層照射雷射光而形成多晶矽層的過 程; (4) 在500°C以下的溫度讓上述多晶矽層的表面氧化而 20 形成第1絕緣層的過程; (5) 在該第1絕緣層之上形成第2絕緣層的過程; (6) 在上述第2絕緣層之上形成閘極領域的過程; (7) 以該閘極領域作為掩罩,藉由離子注入法而將 IIIA族的元素或VA族的元素注入到源極領域、 -21 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
    530340
    ( \ 六、申請專雨範圍 汲極領域的過程及; (8)在如覆蓋該閘極領域而形成層間絕緣膜後,如在 電氣上和上述源極領域、上述汲極領域與上述閘 極領域連接地形成各電極的過程。 5 19. 一種薄膜電晶體之製造方法,其包括: (1) 在玻璃基板的上方形成非晶矽層的過程; (2) 針對該非晶矽層照射雷射光而形成多晶矽層的過 程; (3) 利用離子注入裝置,將IIIA族的元素或VA族的 10 元素注入到上述多晶矽層的過程; (4) 在500°C以下的溫度下讓該多晶矽層的表面氧化 而形成第1絕緣層的過程; (5) 在該第1絕緣層之上形成第2絕緣層的過程; (6) 在上述第2絕緣層之上形成閘極領域的過程; 15 (7)以該閘極領域作為掩罩,藉由離子注入法,將 IIIA族的元素或VA族的元素注入到源極領域、 汲極領域的過程;及 經濟部智慧財產局員工消費合作社印製 (8)在如覆蓋該閘極領域而形成層間絕緣膜後,如在 電氣上和上述源極領域、上述汲極領域與上述閘 20 極領域連接地形成各電極的過程。 20.如申請專利範圍第18項之薄膜電晶體之製造方法,在 形成上述第1絕緣層的過程中,在至少包含臭氧在内 的環境中,藉著讓上述多晶矽層的表面氧化,而形成 上述第1絕緣層。 -22 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 530340 as I Β8 ;> η cs Γ—~~——./][-^- 六、申讀^專^^圍 21.如申請專利範圍第19項之薄膜電晶體之製造方法,在 形成上述第1絕緣層的過程中,在至少包含臭氧在内 的環境中,藉著讓上述多晶矽層的表面氧化,而形成 上述第1絕緣層。 5 22.如申請專利範圍第18項之薄膜電晶體之製造方法,其 中上述ΙΙΙΑ族的元素為硼(Β),上述VA族的元素為磷 (Ρ)。 23. 如申請專利範圍第19項之薄膜電晶體之製造方法,其 中上述ΙΙΙΑ族的元素為硼(Β),上述VA族的元素為磷 10 (Ρ)。 24. 如申請專利範圍第18項之薄膜電晶體之製造方法,其 中上述玻璃基板為無退火玻璃基板。 25. 如申請專利範圍第19項之薄膜電晶體之製造方法,其 中上述玻璃基板為無退火玻璃基板。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975296B1 (en) * 1991-06-14 2005-12-13 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of driving the same
JP3992976B2 (ja) 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6977775B2 (en) * 2002-05-17 2005-12-20 Sharp Kabushiki Kaisha Method and apparatus for crystallizing semiconductor with laser beams
JP2004281998A (ja) * 2003-01-23 2004-10-07 Seiko Epson Corp トランジスタとその製造方法、電気光学装置、半導体装置並びに電子機器
JP4951840B2 (ja) * 2004-03-12 2012-06-13 東京エレクトロン株式会社 プラズマ成膜装置、熱処理装置及びプラズマ成膜方法並びに熱処理方法
US7459379B2 (en) * 2004-03-26 2008-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4814498B2 (ja) * 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
KR100635567B1 (ko) * 2004-06-29 2006-10-17 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
US7432141B2 (en) * 2004-09-08 2008-10-07 Sandisk 3D Llc Large-grain p-doped polysilicon films for use in thin film transistors
US7265003B2 (en) * 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a transistor having a dual layer dielectric
JP2007048968A (ja) * 2005-08-10 2007-02-22 Mitsui Eng & Shipbuild Co Ltd ゲート絶縁膜及びその製造方法
WO2007046290A1 (en) * 2005-10-18 2007-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7470594B1 (en) * 2005-12-14 2008-12-30 National Semiconductor Corporation System and method for controlling the formation of an interfacial oxide layer in a polysilicon emitter transistor
JP2008171871A (ja) 2007-01-09 2008-07-24 Hitachi Displays Ltd 高感度光センサ素子及びそれを用いた光センサ装置
US7972943B2 (en) * 2007-03-02 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101513601B1 (ko) 2008-03-07 2015-04-21 삼성전자주식회사 트랜지스터
CN101908543B (zh) * 2009-06-02 2016-06-22 台湾积体电路制造股份有限公司 集成电路结构
TWI380455B (en) * 2009-09-09 2012-12-21 Univ Nat Taiwan Thin film transistor
KR101778513B1 (ko) 2009-10-09 2017-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
CN103984176B (zh) 2009-10-09 2016-01-20 株式会社半导体能源研究所 液晶显示装置及包括该液晶显示装置的电子设备
CN102709189A (zh) * 2012-05-21 2012-10-03 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法及一种阵列基板
JP5454727B1 (ja) 2013-07-10 2014-03-26 日新電機株式会社 薄膜トランジスタの作製方法
US9543408B1 (en) * 2015-08-26 2017-01-10 United Microelectronics Corp. Method of forming patterned hard mask layer
CN107219671A (zh) * 2017-07-24 2017-09-29 东旭(昆山)显示材料有限公司 阵列基板及其制备方法、液晶显示面板及其制备方法、液晶显示屏和应用
KR102128449B1 (ko) 2019-07-30 2020-06-30 정한택 하수처리장 최종침전지 커버겸용 태양광 발전장치 및 그를 구비하는 하수처리장

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US565847A (en) * 1896-08-11 Latch
DE1957576C3 (de) * 1969-11-15 1975-08-21 Leifheit International Guenter Leifheit Gmbh, 5408 Nassau Kehrmaschine, insbesondere Teppichkehrmaschine
JP2903134B2 (ja) * 1990-11-10 1999-06-07 株式会社 半導体エネルギー研究所 半導体装置
JP3308513B2 (ja) 1990-11-10 2002-07-29 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置の作製方法
JPH04326731A (ja) * 1991-04-26 1992-11-16 Sharp Corp 絶縁膜の作製方法
KR100294026B1 (ko) * 1993-06-24 2001-09-17 야마자끼 순페이 전기광학장치
JPH0766426A (ja) * 1993-08-27 1995-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN100358095C (zh) * 1993-12-02 2007-12-26 株式会社半导体能源研究所 半导体器件的制造方法
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置,半導体装置の製造方法,薄膜トランジスタ,薄膜トランジスタの製造方法,表示装置
US6706572B1 (en) * 1994-08-31 2004-03-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film transistor using a high pressure oxidation step
US6165876A (en) * 1995-01-30 2000-12-26 Yamazaki; Shunpei Method of doping crystalline silicon film
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP3590156B2 (ja) * 1995-09-13 2004-11-17 株式会社東芝 液晶表示装置
JP4044176B2 (ja) * 1996-07-11 2008-02-06 株式会社半導体エネルギー研究所 半導体装置
KR100204805B1 (ko) * 1996-12-28 1999-06-15 윤종용 디엠오에스 트랜지스터 제조방법
JPH10261801A (ja) 1997-03-19 1998-09-29 Toshiba Electron Eng Corp 薄膜トランジスタ装置及び薄膜トランジスタ装置の製造方法
JPH10270687A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp 電界効果トランジスタおよびその製造方法
JPH1197691A (ja) * 1997-09-18 1999-04-09 Toshiba Corp 薄膜トランジスタおよび接合構造
JP3308512B2 (ja) * 1999-11-08 2002-07-29 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法

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