JP2000269517A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
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Abstract
層を有する薄膜トランジスタ(TFT)および、そのよ
うなTFTを安価に製造する方法を提供する。 【解決手段】 アモルファスシリコン膜を結晶化させ
て、これにゲイト絶縁膜、ゲイト電極を形成し、自己整
合的に不純物を注入した後、結晶化を促進する触媒元素
を有する被膜を不純物領域に密着させるか、あるいは触
媒元素をイオン注入等の手段で不純物領域に導入し,し
かる後に、基板の歪み温度よりも低い温度でアニールし
てドーピング不純物の活性化をおこなう。
Description
(TFT)およびその作製方法に関するものである。本
発明によって作製される薄膜トランジスタは、ガラス等
の絶縁基板上、単結晶シリコン等の半導体基板上、いず
れにも形成される。特に本発明は、熱アニールによる結
晶化、活性化を経て作製される薄膜トランジスタに関す
る。
(活性領域ともいう)を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ(TFT)が熱
心に研究されている。これらは、透明な絶縁基板上に形
成され、マトリクス構造を有する液晶等の表示装置にお
いて、各画素の制御用に利用することや駆動回路に利用
することが目的であり、利用する半導体の材料・結晶状
態によって、アモルファスシリコンTFTや結晶性シリ
コンTFTというように区別されている。
動度は小さく、したがって、高速動作が要求されるTF
Tには利用できない。また、アモルファスシリコンで
は、P型の電界移動度は著しく小さいので、Pチャネル
型のTFT(PMOSのTFT)を作製することができ
ず、したがって、Nチャネル型TFT(NMOSのTF
T)と組み合わせて、相補型のMOS回路(CMOS)
を形成することができない。
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、NMOSのTFTだけ
でなく、PMOSのTFTも同様に得られるのでCMO
S回路を形成することが可能で、例えば、アクティブマ
トリクス方式の液晶表示装置においては、アクティブマ
トリクス部分のみならず、周辺回路(ドライバー等)を
もCMOSの結晶性TFTで構成する、いわゆるモノリ
シック構造を有するものが知られている。このような理
由から、最近は結晶性シリコンを使用したTFTの研究
開発が盛んである。
方法の1つとして、レーザーもしくはそれと同等な強光
を照射することによってアモルファスシリコンを結晶化
させる方法が挙げられるが、レーザーの出力の不安定性
や極めて短時間のプロセスであることに由来する不安定
性のために量産実用化の目処がついていない。
は、熱によってアモルファスシリコンを結晶化させる方
法である。この方法では、バッチ間のばらつきが少ない
結晶シリコンを得ることができる。しかし、問題がない
わけではない。
程度の温度での長時間のアニールか、もしくは1000
℃以上の高温でのアニールが必要であった。後者の方法
を採用すれば選択できる基板が石英に限られ、基板コス
トが非常に高くなった。前者の方法では基板選択の余地
は拡がるが、別な問題がある。
社7059番等)を採用した場合の従来のTFTの作製
プロセスは、概ね以下のような流れである。 アモルファスシリコン膜の成膜 アモルファスシリコン膜の結晶化(600℃以上、
24時間以上) ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入(イオン注入もしくはイオ
ンドーピング法による) ドーピング不純物の活性化(600℃以上、24時
間以上) 層間絶縁物の形成 ソース、ドレイン電極の形成
である。この段階では、多くの無アルカリガラスの歪み
温度が600℃近辺(コーニング7059の場合は59
3℃)であるので、基板のちぢみが問題となる。最初の
アニールプロセスであるの段階では、まだ、パターニ
ングがされていないから基板の収縮は問題とはならなか
った。しかし、の段階では、回路のパターニングがさ
れているため、基板が収縮すると、以後のマスクあわせ
ができなくなり、歩留りの低下の大きな原因となる。そ
こで、のプロセスをより低温(好ましくはガラスの歪
み温度より50℃以上低い温度)でおこなうことが望ま
れた。
ザー等を用いる方法も考えられるが、レーザーの不安定
性に加えて、レーザーの照射される部分(ソース、ドレ
イン領域)とレーザーの照射されない部分(活性領域=
ゲイト電極の下の領域)との間で温度上昇の違いから応
力が発生し、信頼性が低下することが観測された。
産的に困難であった。一方、その他の方法としても有効
な方法は見出せないのが現状であった。本発明はこのよ
うな困難な課題に対して解答を与えんとするものであ
る。本発明は、量産性を維持しつつ、上記の問題点を解
決することを課題とする。
実質的にアモルファス状態のシリコン被膜に微量の触媒
材料を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒材料としては、ニッケル(Ni)、鉄
(Fe)、コバルト(Co)、白金(Pt)の単体、も
しくはそれらの珪化物等の化合物が適している。具体的
には、これらの触媒元素を有する膜、粒子、クラスター
等をアモルファスシリコン膜の下、もしくは上に密着し
て形成し、あるいはイオン注入法等の方法によってアモ
ルファスシリコン膜中にこれらの触媒元素を導入し、そ
の後、これを適当な温度、典型的には580℃以下の温
度で熱アニールすることによって結晶化させることがで
きる。
ほど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも1つの元素の濃度が1×1017cm-3を越え
ること、好ましくは5×1018cm-3以上存在すること
が必要であることがわかった。
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して1020cm-3を越えない
ことが望まれる。特に活性層として利用する場合には、
十分な信頼性および特性を得るために1×1017cm -3
未満、好ましくは1×1016cm-3未満の濃度であるこ
とが必要とされる。
し、これを利用することによって上記の問題を解決でき
ることを見出した。本発明におけるTFTの作製プロセ
スは、概ね以下のようなものである。 アモルファスシリコン膜の成膜 アモルファスシリコン膜の結晶化(600℃以上、
24時間以上) ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入(イオン注入もしくはイオ
ンドーピング法による) ’触媒元素を有する物質のシリコン膜への成膜 ドーピング不純物の活性化(600℃以下、8時間
以内) 層間絶縁物の形成 ソース、ドレイン電極の形成
24時間以上) ゲイト絶縁膜の成膜 ゲイト電極の形成 ドーピング不純物の導入(イオン注入もしくはイオ
ンドーピング法による) ’触媒元素の導入(イオン注入もしくはイオンドーピ
ング法による) ドーピング不純物の活性化(600℃以下、8時間
以内) 層間絶縁物の形成 ソース、ドレイン電極の形成
の順序を逆転させることも可能である。本発明におい
て、上記工程’によって主としてソース、ドレイン領
域に導入された触媒元素は、その領域の結晶化を著しく
促進する。そのため、活性化のためには、600℃以
下、典型的には550℃以下の温度で十分であり、ま
た、アニール時間も8時間以内、典型的には4時間以内
で十分である。特に、後者のようにイオン注入法やイオ
ンドーピング法によって最初から均等に触媒元素が分布
している場合には、極めて結晶化が進行しやすかった。
媒元素をTFTに添加するものの、その濃度は活性領域
では著しく低い(1×1018cm-3以下)ことである。
すなわち、いずれのプロセスを採用しても、活性領域の
上にゲイト電極が存在するので、活性領域にじかに触媒
元素が密着したり、注入されたりすることはない。その
結果、TFTの信頼性、特性は何ら損なわれることはな
い。熱平衡状態を利用するアニールであるので、レーザ
ーを利用する場合の温度差も生じない。以下に実施例を
用いて、より詳細に本発明を説明する。
断面図を示す。まず、基板(コーニング7059)10
上にスパッタリング法によって厚さ2000Åの酸化珪
素の下地膜11を形成した。さらに、プラズマCVD法
によって、厚さ500〜1500Å、例えば1500Å
の真性(I型)のアモルファスシリコン膜を堆積した。
そして、このアモルファスシリコン膜を窒素雰囲気中、
600℃、48時間アニールして結晶化させた。アニー
ル後、シリコン膜をパターニングして、島状シリコン領
域12を形成し、さらに、スパッタリング法によって厚
さ1000Åの酸化珪素膜13をゲイト絶縁膜として堆
積した。スパッタリングには、ターゲットとして酸化珪
素を用い、スパッタリング時の基板温度は200〜40
0℃、例えば350℃、スパッタリング雰囲気は酸素と
アルゴンで、アルゴン/酸素=0〜0.5、例えば0.
1以下とした。
6000〜8000Å、例えば6000Åのシリコン膜
(0.1〜2%の燐を含む)を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極14を形成した。(図1(A))
リコン領域にゲイト電極をマスクとして不純物(燐)を
注入した。ドーピングガスとして、フォスフィン(PH
3 )を用い、加速電圧を60〜90kV、例えば80k
Vとした。ドーズ量は1×1015〜8×1015cm-2、
例えば、2×1015cm-2とした。この結果、N型の不
純物領域15a、15bが形成された。(図1(B))
ッチングして、不純物領域15を露出させ、スパッタリ
ング法によって、平均的に厚さ5〜200Å、例えば2
0Åの珪化ニッケル膜(化学式NiSix 、0.4≦x
≦2.5、例えば、x=2.0)16を図に示すように
全面に形成した。20Å程度の厚さでは膜は連続的なも
のではなく、どちらかというと粒子の集合体の様相を呈
していたが、本実施例では問題はない。(図1(C))
アニールすることによって、不純物を活性化させた。こ
のとき、先にN型不純物領域15aおよび15bにはそ
の上に被着した珪化ニッケル膜からニッケルが拡散する
ので、このアニールによって再結晶化が容易に進行し
た。こうして不純物領域15a、15bを活性化した。
(図1(D))
を層間絶縁物としてプラズマCVD法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってTFT
のソース領域、ドレイン領域の電極・配線18a、18
bを形成した。最後に、1気圧の水素雰囲気で350
℃、30分のアニールをおこなった。以上の工程によっ
て薄膜トランジスタが完成した。(図1(E)) 得られた薄膜トランジスタのソース、ドレイン領域およ
び活性領域のニッケルの濃度を2次イオン質量分析(S
IMS)法によって測定したところ、前者は1×1018
〜5×1018cm-3程度、後者は測定限界(1×1016
cm-3)以下であった。
の断面図を示す。まず、基板(コーニング7059)2
0上にスパッタリング法によって厚さ2000Åの酸化
珪素の下地膜21を形成した。さらに、プラズマCVD
法によって、厚さ500〜1500Å、例えば1500
Åの真性(I型)のアモルファスシリコン膜を堆積し
た。そして、このアモルファスシリコン膜を窒素雰囲気
中、600℃、48時間アニールして結晶化させた。そ
の後、このシリコン膜をパターニングして、島状シリコ
ン領域22を形成した。
(OC2 H5 )4 、TEOS)と酸素を原料として、プ
ラズマCVD法によって結晶シリコンTFTのゲイト絶
縁膜として、厚さ1000Åの酸化珪素23を形成し
た。原料には、上記ガスに加えて、トリクロロエチレン
(C2 HCl3 )を用いた。成膜前にチャンバーに酸素
を400SCCM流し、基板温度300℃、全圧5P
a、RFパワー150Wでプラズマを発生させ、この状
態を10分保った。その後、チャンバーに酸素300S
CCM、TEOSを15SCCM、トリクロロエチレン
を2SCCMを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、RFパワー、全圧は、それぞれ300
℃、75W、5Paであった。成膜完了後、チャンバー
に100Torrの水素を導入し、350℃で35分の
水素アニールをおこなった。
厚さ3000〜8000Å、例えば6000Åのタンタ
ル膜を堆積した。タンタルの代わりにチタンやタングス
テン、モリブテン、シリコンでもよい。但し、後の活性
化に耐えられるだけの耐熱性が必要である。なお、この
酸化珪素23とタンタル膜の成膜工程は連続的におこな
うことが望ましい。そして、タンタル膜をパターニング
して、TFTのゲイト電極24を形成した。さらに、こ
のタンタル配線の表面を陽極酸化して、表面に酸化物層
25を形成した。陽極酸化は、酒石酸の1〜5%エチレ
ングリコール溶液中でおこなった。得られた酸化物層の
厚さは2000Åであった。(図2(A))
リコン領域にゲイト電極をマスクとして不純物(燐)を
注入した。ドーピングガスとして、フォスフィン(PH
3 )を用い、加速電圧を80kVとした。ドーズ量は2
×1015cm-2とした。この結果、N型の不純物領域2
6a、26bが形成された。このとき、陽極酸化物のた
めに、ゲイト電極24と不純物領域26とはオフセット
状態となっている。(図2(B))
コン領域にゲイト電極をマスクとしてニッケルイオンを
注入した。ドーズ量は2×1013〜2×1014cm-2、
例えば5×1013cm-2とした。この結果、N型の不純
物領域26a、26bのニッケルの濃度は、5×1018
cm-3程度になった。(図2(C))
アニールすることによって、不純物を活性化させた。こ
のとき、N型不純物領域26aおよび26bにはニッケ
ルイオンが注入されているので、このアニールによって
再結晶化が容易に進行した。こうして不純物領域26
a、26bを活性化した。(図2(D))
の酸化珪素膜27をTEOSを原料とするプラズマCV
D法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によってソース、ドレイン電極・配線28a、28
bを形成した。以上の工程によって半導体回路が完成し
た。(図2(E))
動度は、ゲイト電圧10Vで70〜100cm2 /V
s、しきい値は2.5〜4.0V、ゲイトに−20Vの
電圧を印加したときのリーク電流は10-13 A以下であ
った。
な低温、かつ、4時間という短時間でシリコン中のドー
ピング不純物の活性化をおこなうことによって、スルー
プットを向上させることができる。加えて、従来、60
0℃以上のプロセスを採用した場合にはガラス基板の縮
みが歩留り低下の原因として問題となっていたが、本発
明を利用することによってそのような問題点は一気に解
消できた。
きることを意味するものである。すなわち、大面積基板
を処理することによって、1枚の基板から多くの半導体
回路(マトリクス回路等)を切りだすことによって単価
を大幅に低下させることができる。これを液晶ディスプ
レーに応用した場合には、量産性の向上と特性の改善が
図られる。このように本発明は工業上有益な発明であ
る。
ム)
2)
Claims (3)
- 【請求項1】 絶縁表面を有する基板上に結晶性を有す
る半導体膜を形成し、前記半導体膜上にTEOSを用い
て酸化珪素を含むゲート絶縁膜を形成し、前記ゲート絶
縁膜上にタンタル、チタン、タングステン、モリブデン
又はシリコンを含む材料からなるゲート電極を形成し、
前記ゲート絶縁膜を介して前記半導体膜に不純物を導入
し、前記半導体膜中に不純物領域を形成することを特徴
とする半導体装置の作製方法。 - 【請求項2】 請求項1において、前記不純物の導入
は、フォスフィンを用いて行うことを特徴とする半導体
装置の作製方法。 - 【請求項3】 請求項1又は請求項2において、前記ゲ
ート絶縁膜の形成は、プラズマCVD法により行われる
ことを特徴とする半導体装置の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000069288A JP3362023B2 (ja) | 1993-03-12 | 2000-03-13 | 半導体装置の作製方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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JP07899893A JP3637069B2 (ja) | 1993-03-12 | 1993-03-12 | 半導体装置の作製方法 |
JP2000069288A JP3362023B2 (ja) | 1993-03-12 | 2000-03-13 | 半導体装置の作製方法 |
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Publications (2)
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JP2000269517A true JP2000269517A (ja) | 2000-09-29 |
JP3362023B2 JP3362023B2 (ja) | 2003-01-07 |
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