JPH08148687A

JPH08148687A - 薄膜半導体装置の製造方法

Info

Publication number: JPH08148687A
Application number: JP28798394A
Authority: JP
Inventors: Taketo Hikiji; 丈人曳地; Mutsuya Takahashi; 睦也高橋
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-11-22
Filing date: 1994-11-22
Publication date: 1996-06-07
Anticipated expiration: 2017-11-18
Also published as: JP3346060B2

Abstract

(57)【要約】（修正有）【目的】非質量分離イオン打ち込みを行ってもトランジ
スター特性が劣化しない、高歩留りの薄膜半導体装置の
製造方法を提供する。【構成】絶縁性基板１上に半導体層を島状に形成し、半
導体層上にゲート絶縁膜３を形成し、ゲート絶縁膜上に
ゲート用導電膜を形成し、ゲート用導電膜上に保護薄膜
５を形成し、保護薄膜５とゲート用導電膜とをゲート電
極４の形状に加工し、ゲート電極の形状に加工された保
護薄膜５をマスクとして、非質量分離イオン打ち込み法
によって、半導体層中に不純物を打ち込んで、半導体層
中にソース・ドレイン領域用導電層を形成し、保護薄膜
を除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶ディスプレイ等に
用いられる薄膜半導体装置の製造方法に関する。

【０００２】

【従来の技術】液晶ディスプレイ（ＬＣＤ）等に用いら
れる多結晶シリコン薄膜トランジスタ（以下、ポリシリ
コンＴＦＴという）は、最高プロセス温度が６００℃以
上の高温度であるため、熱伸縮の大きいガラス基板を使
用することができず、高価な石英基板を使用する必要が
あった。石英基板はコストの関係から基板の面積を大き
くすることが困難であるため、ＴＦＴの用途はビューフ
ァインダ、プロジェクションディスプレイ等の小型パネ
ルに限定されていた。そのため、ＴＦＴ製造工程の中
の、ソース・ドレイン電極形成のための不純物導入に
は、小面積の基板処理に適した質量分離イオン打ち込み
法が採用されてきた。

【０００３】図２に、従来法の１例として、「Ｊａｐａ
ｎＤｉｓｐｌａｙ ’９２ＨＩＲＯＳＨＩＭＡＰ
Ｐ５６５−５６８」に開示されているポリシリコンＴＦ
Ｔの製造工程図を示す。図２を参照しながら、このポリ
シリコンＴＦＴの製造工程について説明する。先ず、図
２（ａ）に示すように、石英基板１上にＬＰＣＶＤ（Ｌ
ｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏ
ｒＤｅｐｏｓｉｔ）等により非晶質シリコンを堆積
し、次に、エキシマレーザ等の装置を使用して非晶質シ
リコンを結晶化してポリシリコンの活性層２を形成した
後、ポリシリコン活性層２を他と分離された島状に加工
する。次に、図２（ｂ）に示すように、ポリシリコン活
性層２の上にＣＶＤ等の装置を用いて２酸化珪素（Ｓｉ
Ｏ₂ ）等から成るゲート絶縁膜３を、例えば１００ｎｍ
程度堆積し、続いて、ＣＶＤ等の装置を用いてゲート電
極となるポリシリコン膜４を、例えば３００ｎｍ程度着
膜した後、ポリシリコン膜４を所定の形状に加工する。
次に、図２（ｃ）に示すように、ポリシリコン膜４をマ
スクとして質量分離イオン打ち込み法により１００Ｋｅ
ＶのエネルギーでＰ⁺ イオンを２×１０¹⁵ｃｍ^-2程度ド
ーピング６してソース・ドレイン電極７を形成した後、
不純物の活性化のための熱処理を施す。次に、ＭＯＳ界
面もしくは活性層中の欠陥準位をパシベートするための
水素プラズマ処理が行われ、続いて、プラズマＣＶＤ等
を用いて第１層間絶縁膜となるＳｉＯ₂ を、例えば８０
０ｎｍ程度着膜してコンタクトホールを形成した後、配
線金属となるＡｌ又はＭｏの積層膜を着膜し、所定形状
に加工し、最後に、プラズマＣＶＤ等により保護絶縁膜
となるＳｉＮｘを約１．０μｍ着膜してポリシリコンＴ
ＦＴが完成する。

【０００４】

【発明が解決しようとする課題】近年、薄膜半導体製造
技術の発達により、ポリシリコンＴＦＴ製造工程におけ
る最高プロセス温度が５００℃以下まで低下してきたた
め、基板にガラスを使用することが可能となり、それに
伴い、パネルサイズを拡大できる可能性が広がった。と
ころが、従来、ソース・ドレイン電極形成用に採用され
ていた質量分離イオン打ち込み法のスループットが非常
に低いため、基板面積を大きくしたくても一定の限界が
あった。そこで、低温プロセスで大面積の処理に適して
いる非晶質分離イオン打ち込み法が次第に多く採用され
るようになってきた。例として、「ＩＥＤＭＴｅｃｈ
ｎｉｃａｌＤｉｇｅｓｔ ’９１Ｐ５５５」を挙げ
ることができる。

【０００５】しかし、非質量分離イオン打ち込み法は質
量分離が行われていないため、イオン種を選択的に導入
することができず、複数のイオン種が半導体中に導入さ
れてしまう。例えば、Ｐ⁺ イオンの打ち込みのために、
Ｈ2 を希釈したＰＨ3 をドーピングガスとして用いた場
合、希釈ガスである水素等の軽イオンが半導体中に同時
に導入され、プロジェクションレンジの長いこれら軽イ
オンはゲート電極、ゲート絶縁膜を通過してポリシリコ
ン層にまで達し、チャネル部のＭＯＳ界面等にダメージ
を与えてトランジスタ特性を劣化させるという問題を発
生することがある。具体的には、閾値電圧が高く、移動
度が低く、サブスレッショルドの立ち上がりの急峻性が
低いといった劣悪な特性となる場合がある。そこで、軽
イオンの侵入を防ぐためにゲート電極の厚さを充分厚く
するという方法が考えられるが、その結果としてゲート
電極とその上層の配線層間の絶縁耐圧の低下を惹き起こ
し、歩留りの低下を招くという新たな問題が発生する恐
れがあるので、この方法はよい解決策とはいえない。

【０００６】一方、質量分離イオン打ち込み法によって
ソース・ドレイン電極を形成する場合に発生する問題と
して、不純物イオンがゲート電極の結晶粒界を突き抜け
るチャネリング現象があり、その対策として特公平４−
６２１７３号公報には、ゲート電極上に同一金属から成
る金属酸化膜を設ける方法が提案されている。この場
合、ゲート電極上に設けられた金属酸化膜の保護膜は５
０〜１００ｎｍ程度の膜厚であり、チャネリング現象の
対策としては十分であるが、この程度の膜厚では水素等
の軽イオンのストッパーとしての機能を果たすには不十
分である。

【０００７】本発明は、以上の実情に鑑みなされたもの
で、非質量分離イオン打ち込みを行った際にトランジス
タ特性の劣化がない、高歩留りの、薄膜半導体装置の製
造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成する本発
明の薄膜半導体装置の製造方法は、絶縁性基板上に半導
体層を島状に形成する工程と、半導体層上にゲート絶縁
膜を形成する工程と、ゲート絶縁膜上にゲート用導電膜
を形成する工程と、ゲート用導電膜上に保護薄膜を形成
する工程と、保護薄膜とゲート用導電膜とをゲート電極
の形状に加工する工程と、ゲート電極の形状に加工され
た保護薄膜をマスクとして、非質量分離イオン打ち込み
法によって、半導体層中に不純物を打ち込んで、半導体
層中にソース・ドレイン領域用導電層を形成する工程
と、保護薄膜を除去する工程とから成ることを特徴とす
る。

【０００９】

【作用】本発明の薄膜半導体装置の製造方法は、上記の
ように、ゲート用導電膜上に保護薄膜を形成することに
より、水素等の軽イオンのチャネル中への導入が完全に
阻止されるため、軽イオンによるチャネルのダメージが
抑えられ、トランジスタ特性の劣化が防止される。

【００１０】更に、イオン打ち込み後に保護薄膜だけが
選択的に除去されるので、ゲート電極自体の薄膜を厚く
する必要がなくなり、歩留りの低下を招くことがない。

【００１１】

【実施例】以下に、本発明の実施例について説明する。
図１は、本発明の実施例によるポリシリコンＴＦＴの製
造工程図である。図１（ａ）に示すように、先ず、ガラ
ス製の基板１上にＬＰＣＶＤを用いて非晶質シリコンを
堆積し、次に、エキシマレーザー装置を用いて非晶質シ
リコンを結晶化してポリシリコン活性層２を形成し、次
に、ＲＩＥ若しくはＣＤＥを用いてポリシリコン活性層
２を島状に加工する。続いて、図１（ｂ）に示すよう
に、ポリシリコン２の活性層の上にＣＶＤを用いてＳｉ
Ｏ₂ から成るゲート絶縁膜３を１００ｎｍ堆積し、続い
てその上に、ゲート電極４となるＴａ膜を３００ｎｍ着
膜し、続いて、保護薄膜５となるＴｉを５００ｎｍ堆積
した後、ゲート電極４と保護薄層５を所定の形状に加工
する。この際、ＣＦ4 若しくはＳＦ6 等のＦを含むガス
と酸素等との混合ガスによるＲＩＥ若しくはＣＤＥ等を
用いることにより、ゲート電極４と保護薄層５を同時に
加工することができる。

【００１２】次に、図１（ｃ）に示すように、保護薄層
５をマスクとして、非質量分離イオン打ち込み法によ
り、Ｐ⁺ イオンを、加速電圧１００ＫｅＶ、注入量１×
１０¹⁶ｃｍ^-2で、ドーピング６し、ソース・ドレイン電
極７を形成する。この際、保護薄膜であるＴｉの膜厚５
が充分に厚いため、Ｐ⁺ と同時に打ち込まれるＨ+ 等の
軽イオンはゲート電極直下のチャネル領域には到達しな
い。続いて、図１（ｄ）に示すように、４０〜８０℃に
加熱したアンモニアと過酸化水素水の混合溶液中に半導
体を浸漬し、Ｔｉ保護薄膜５を剥離する。その後、不純
物を活性化させるための熱処理を施し、続いて、ＭＯＳ
界面若しくは活性層中の欠陥準位をパシベートするため
の水素プラズマ処理を行い、続いて、プラズマＣＶＤに
より第１層間絶縁膜となるＳｉＯ₂ を８００ｎｍ着膜し
て、コンタクトホールを形成した後、配線金属となるＡ
ｌ又はＭｏの積層膜を着膜した後、これを所定形状に加
工し、最後に、プラズマＣＶＤ等を用いて保護絶縁膜と
なるＳｉＮｘを１．０μｍ着膜して薄膜半導体装置が完
成する。

【００１３】上記実施例では、ゲート絶縁膜としてＳｉ
Ｏ₂ を用い、ゲート電極としてＴａを用い、保護薄膜と
してＴｉを用いた例を挙げたが、これに代わり、保護薄
膜として、Ｍｏ、Ｃｒ、Ｗ若しくはＡｌ合金を用いても
よい。また、ゲート絶縁膜としてＳｉＯ₂ を用い、ゲー
ト電極としてＣｒを用いた場合は、保護薄膜として、Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ、Ａｌ合金、ＳｉＮｘ若しくはＳｉ
を用いてもよい。

【００１４】また、ゲート絶縁膜としてＳｉＯ₂ を用
い、ゲート電極としてＭｏを用いた場合は、保護薄膜と
して、Ｔｉ若しくはＣｒを用いてもよい。さらに、ゲー
ト絶縁膜としてＳｉＯ₂ を用い、ゲート電極としてＴｉ
を用いた場合は、保護薄膜として、Ｍｏ若しくはＣｒを
用いてもよい。しかし、保護薄膜の材料を選択する際
に、その材料によって軽イオンの侵入深さが違うため、
それぞれの材料毎に最適な膜厚とする必要があり、従っ
て剥離する際に使用する溶液の種類を材料毎に決めてお
く必要がある。

【００１５】なお、保護薄膜の堆積方法としては、スパ
ッタリング法、蒸着法等のいずれの方法を用いてもよ
い。

【００１６】

【発明の効果】本発明によれば、ゲート用導電膜上に保
護薄膜を形成することにより、水素等の軽イオンのチャ
ネル中への導入が完全に阻止されるため、大面積基板の
処理能力の高い非質量分離イオン打ち込み法によってソ
ース・ドレイン電極の形成を行っても、軽イオンによる
チャネルのダメージが抑えられるので、トランジスタ特
性の劣化を起こすことなく薄膜半導体装置を製造するこ
とができる。

【００１７】更に、イオン打ち込み後に保護薄膜だけを
選択的に除去することができるので、ゲート電極自体の
薄膜を厚くする必要がなくなり、歩留りの低下を招かな
いため、高歩留りで薄膜半導体装置を製造することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例によるポリシリコンＴＦＴの製
造工程図である。

【図２】従来法によるポリシリコンＴＦＴの製造工程図
である。

【符号の説明】

１基板２ポリシリコン３ゲート絶縁膜４ゲート電極５保護薄膜６イオンドーピング７ソース・ドレイン電極

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に半導体層を島状に形成す
る工程と、該半導体層上にゲート絶縁膜を形成する工程
と、該ゲート絶縁膜上にゲート用導電膜を形成する工程
と、該ゲート用導電膜上に保護薄膜を形成する工程と、
該保護薄膜と前記ゲート用導電膜とをゲート電極の形状
に加工する工程と、ゲート電極の形状に加工された前記
保護薄膜をマスクとして、非質量分離イオン打ち込み法
によって、前記半導体層中に不純物を打ち込んで、前記
半導体層中にソース・ドレイン領域用導電層を形成する
工程と、前記保護薄膜を除去する工程とを有することを
特徴とする薄膜半導体装置の製造方法。